メモリデバイス
【課題】書込、読み出し、消去時間を改善した、トンネル障壁構造を有するメモリデバイスを提供する。
【解決手段】メモリデバイスは、制御電極９からトンネル障壁構造２を通り抜けて電荷を書き込むメモリノード１を有する。この蓄積された電荷はソース／ドレイン経路４の伝導性に影響を与え、この経路の伝導性をモニターすることによりデータが読み出せる。電荷障壁構造は多重トンネル障壁構造により構成される。この障壁構造は、メモリノードを形成するシリコンの多結晶層１を被覆する、厚さ３ｎｍのポリシリコン層１６と厚さ１ｎｍのＳｉ3Ｎ4層１５を交互に積層したものからなる。ショットキ障壁構造、および電気絶縁マトリクス内に分散された、メモリノードとして機能する伝導性のナノスケール伝導島３０，３６，４４を含む他の障壁構造２も開示されている。
【解決手段】メモリデバイスは、制御電極９からトンネル障壁構造２を通り抜けて電荷を書き込むメモリノード１を有する。この蓄積された電荷はソース／ドレイン経路４の伝導性に影響を与え、この経路の伝導性をモニターすることによりデータが読み出せる。電荷障壁構造は多重トンネル障壁構造により構成される。この障壁構造は、メモリノードを形成するシリコンの多結晶層１を被覆する、厚さ３ｎｍのポリシリコン層１６と厚さ１ｎｍのＳｉ3Ｎ4層１５を交互に積層したものからなる。ショットキ障壁構造、および電気絶縁マトリクス内に分散された、メモリノードとして機能する伝導性のナノスケール伝導島３０，３６，４４を含む他の障壁構造２も開示されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイを製作するための大規模集積化が可能なメモリデバイスに関する。
【背景技術】
【０００２】
従来の半導体メモリでは、１ビットの情報は、各メモリセル内の静的キャパシタに蓄積された電子群により表わされる。２進数”１”はＮ個の電子の不足により表わされ、”０”は中立の電荷状態により表わされる。典型的な１６Ｍビットダイナミックランダムアクセスメモリ（ＤＲＡＭ）では、その電子数Ｎは約８００，０００である。メモリ容量を増加させるためには、個々のメモリセルを小さくする必要があるが、従来のメモリセルのサイズを小さくするだけではこれを達成できない。なぜなら、Ｎの値に下限があるからである。電子数Ｎは、セルからの漏れ電流、内部ノイズ、および入射アルファ粒子の影響を受容する必要性から制限される。これらの要因は、メモリセルの面積の低減に比例して低減する訳ではない。１６ＧビットＤＲＡＭでは、Ｎは１３０，０００余りでなければならない（これは、１６ＭビットＤＲＡＭでの約６分の１に相当する）と見積もることができる。しかし、１６ＧビットＤＲＡＭに必要なセルサイズは、１６ＭビットＤＲＡＭに比べて３桁の割合で低減する必要がある。したがって、この低減されたセルサイズは満足できる動作に必要な個数の電子を収容することができない。Ｎの値を充分に大きく維持する試みとして、溝または堆積構造、および高誘電体キャパシタ膜を有する３次元キャパシタが研究されてきたが、これによって得られる提案された構造および製造工程は極めて複雑になる。しかも、電力消費が著しく増加する。なぜなら、セル内の比較的大きい個数Ｎの電子が蓄積時間（これはデバイスの規模が縮小されるほど短くなりがちである）内にリフレッシュされる必要があるからである。
【０００３】
他の型のメモリデバイスは、不揮発性を示すフラッシュメモリとして知られている。このようなデバイスでは、典型的には１０ｎｍのオーダーの厚さを有するＳｉＯ2により形成されたトンネル障壁を通って、約１０の５乗個の電子がフローティングゲート内に注入される。この蓄積された電荷は、ソースドレイン経路に流れる電流に影響を与える電界を形成する。制御ゲートを介して電界を印加することにより、フローティングゲートに電荷を書き込み、または、フローティングゲートから電荷を消去する。消去および書込サイクル中には比較的高い電界が印加され、その結果、ＳｉＯ2膜が劣化してメモリの寿命が所定回数の消去／書込サイクル（典型的には１０の５乗サイクルのオーダー）に制限される。さらに、典型的な消去／書込時間は数ミリ秒であり、これは従来のＤＲＡＭのそれよりも４桁も遅い。このような低い特性により、フラッシュメモリデバイスの用途は制限される。
【０００４】
これまでのところ、他の手法を採用して、単電子メモリデバイスとして知られる、少数かつ正確な個数の電子で動作するメモリデバイスが提供されている。単電子メモリデバイスは、本出願人によるＰＣＴ／ＧＢ９３／０２５８１（ＷＯ−Ａ−９４／１５３４０）に開示されている。印加されるゲート電圧の制御の下で、正確な個数の電子が、多重トンネル接合を通り抜けてメモリノードへ入りまたはメモリノードから出て、そのメモリノードの電子状態がエレクトロメータ（electrometer）により検出される。しかし、このデバイスの欠点は、各メモリノードに相当量の回路が必要となり、かつ、このデバイスは現在、低温（液体ヘリウム温度４．２Ｋまたはそれ以下）でのみ動作するということである。他の単電子メモリデバイスは、IEEE Transactions on Electron Devices, September1994,Vol.41, No. 9, pp.1628-1638においてK.Yano, T.Ishii, T.Hashimoto,T.Kobayashi, F.MuraiおよびK.Sekiにより、またIEEE International Solid-State Circuits Conference, 1996, FP16.4, P.266において、K.Yano, T.Ishii,T.Sano, T.Mine, F.MuraiおよびK.Sekiにより、提案され、論証されている。このデバイスは、ゲート電圧が印加される、ソースおよびドレイン間に伸びた多結晶膜を用いている。この多結晶シリコン膜の粒状構造の中に少数の電子が蓄積される。このメモリサイズは、前述のＰＣＴ／ＧＢ９３／０２５８１の構造に比べて比較的小さく、室温で動作しうる。しかも、このメモリは従来のメモリに比べていくつかの利点を有する。すなわち、少数個の蓄積電子に起因して消去／書込がより高速になり、かつ、高電界電子注入(high-field electron injection)ではなく低電圧トンネル注入(low-volgate tunnel injection)が用いられるために動作寿命が伸びる。しかし、蓄積された情報を読み出すための時間は比較的長く、数マイクロ秒のオーダーである。その理由は、粒（grains)内での電子の長い蓄積時間を保証するためにはソース・ドレイン間の抵抗を十分に高くする必要があるからである。
【０００５】
他の構造は、S.Tiwari, F.Rana, H.Hanafi, A.Hartstein, E.F.CrabbeおよびK.ChanによるApplied Physics Letters, 4 March 1996, Vol 68, No.10,pp.1377-1379において、また、S.Tiwari, F.Rana, K.Chan, L.ShiおよびH.HanafiによるApplied Physics Letters, 26 August 1996, Vol 69, No.9, pp.1232-1234において、さらに、H.I.Hanafi, S.TiwaiおよびI.KhanによるIEEE Transactionson ElectronDevices, 9 September 1996, Vol 43, No.9, pp1553-1558において記載されている。このメモリデバイスは、トランジスタデバイスのゲートの下に位置するシリコン・ナノ結晶(nano-crystals)を用いる。シリコン基板から１．１〜１．８ｎｍのオーダーの厚さの薄いトンネリング酸化物層を通して、シリコン・ナノ結晶（５ｎｍの大きさ）内に電子が注入される。蓄積された電子は、トランジスタの閾値電圧をシフトさせる。蓄積された情報を読み出すための時間は、比較的短く、数十ナノ秒のオーダーである。これは、トランジスタ・チャネルが高電子移動度を有するからである。情報を書き込み、読み出すための耐性(endurance)サイクルは、従来のフラッシュメモリデバイスに比べて、著しく改善される。しかし、その消去時間は許容できないほど長く、数ミリ秒のオーダーである。これは、電子がナノ結晶からバルクシリコンへ通り抜けるほど伝導帯の整合(conduction band alignment)が好ましい状態にないからである。
【０００６】
フラッシュメモリの原理に従って動作する他のメモリデバイスが、IEEE Electron Device Letters, Vol. EDL-1, No.9, September 1980, pp.179-181において、D.J.DiMaria, K.M.DeMeyerおよびD.W.DongによるElectrically-Alterable Memory Using a Dual Electron Injector Structureに記載されている。このデバイスにおいては、ゲート電極からトンネリング障壁を通して、フローティングゲートから書き込まれまたは消去される電荷により、ソース／ドレイン経路の伝導性が制御される。しかし、このデバイスの欠点は、書込／消去時間が遅く（ミリ秒のオーダー）、トンネル障壁の寿命が限られていることである。これは、従来のフラッシュメモリの場合と同様にＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ高電界注入が利用されているからである。
【発明の開示】
【課題を解決するための手段】
【０００７】
これらの問題および欠点を克服するために、本発明は、電荷キャリアのための経路と、この経路の伝導性(conductivity)を変化させる電界を生成する電荷を蓄積するノードと、与えられた電圧に応答して当該ノード上に電荷キャリアが蓄積されるように通り抜けるトンネル障壁構造とを有するメモリデバイスを提供する。このトンネル障壁構造は、比較的低い障壁高さを有する寸法的に比較的広い障壁成分と、比較的高い障壁高さを有する少なくとも１つの寸法的に比較的狭い障壁成分とからなるエネルギーバンドプロフィールを呈する。
【０００８】
本発明は、メモリデバイスの書込、読み出しおよび消去時間のすべてを最適化することができる。
【０００９】
上記エネルギーバンドプロフィールの比較的広い障壁成分は、ノード上に電荷を長時間蓄積するための障壁として働く。比較的狭い障壁成分を通り抜けて電荷がノードに書き込まれまたはノードから消去されるように、広い障壁成分は選択的にその高さを上げたり下げたりすることができる。
【００１０】
比較的高い障壁高さを有するエネルギーバンドプロフィールの成分は、３ｎｍまたはそれ以下の幅のエレメントによりもたらされる。複数の比較的高い障壁成分を有してもよく、これは好都合には多重トンネル接合構造を形成する。
【００１１】
この障壁構造は、種々の異なる方法により製造することができる。これは、比較的高い電気伝導性の材料と絶縁性の材料の交互の層を含んでもよい。これらの層は総体的に、エネルギーバンドプロフィールの、比較的広く低い障壁高さの成分をもたらし、かつ、個々の絶縁層は比較的高い障壁成分をもたらす。この交互の層は、それぞれポリシリコンと窒化シリコンにより構成することができるが、他の材料を用いることもできる。
【００１２】
この代わりに、障壁構造は、電気的な伝導材料と半導体材料の交互の層を有するショットキ障壁により構成してもよい。
【００１３】
電荷蓄積ノードは、障壁構造と経路との間の電気的伝導材料の層により構成できる。このノードは、複数の導電性の島（islands）により構成してもよい。これらの代替構成として、島を障壁構造内に散在させ、それらの荷電エネルギーにより、エネルギーバンドプロフィールの上記比較的低い障壁成分をもたらすこともできる。これらの島は５ｎｍまたはそれ以下の直径を有する。これらの島は、絶縁材料により分離された複数の層内に配置されてもよい。
【００１４】
島は、いくつかの異なる方法により形成することができる。島は、ナノ結晶の半導体材料により構成できる。この代わりに、島は、絶縁金属酸化物内に散在するように、例えばスパッタリングにより、金属で形成することもできる。さらには、金属または半導体粒子のコロイド液(colloidal solution)から析出された粒子により構成することもできる。
【００１５】
トンネル障壁構造は上記経路と制御電極との間に配置し、この制御電極の電圧を変化させることにより、電荷蓄積ノードへ通り抜ける電荷量を制御できるようにする。本発明の他の構成では、ゲート電極を設け、これによって電荷障壁構造に付加的な電界を印加することによりノードへ通り抜ける電荷を制御する。
【００１６】
ノードに蓄積されうる電荷の量は、クーロンブロッケード効果（Coulomb blockade effect）により、離散的な個数の電子に制限される。
【００１７】
使用時、トンネル障壁構造は、ノードへ通り抜ける電荷キャリアが阻止される阻止電圧範囲を呈し、ノード内に蓄積される電荷量を制御するために当該阻止電圧範囲を増減させるための制御手段が設けられる。ノードに蓄積されうる電荷量は複数の別個の電子状態に制限される。制御手段は、阻止電圧範囲を増減させるように動作することにより、それらの状態のうちの選択された１つのみが当該ノードに存在するようにする。
【００１８】
代わりに、制御手段は電圧阻止範囲の幅を変化させるよう動作してもよい。
【００１９】
本発明によるメモリデバイスは、慣用の基板に行（ロウ）および列（コラム）からなるアレイとして製造するのに適している。
【００２０】
データは個々のセルから選択的に読み出すことができ、そのセルに新たなデータを書き込み、またはその蓄積データをリフレッシュすることができる。本メモリセルアレイは、メモリセルのそれぞれの列の経路内を流れる電流を検出するセンスラインと、ワードラインと、それぞれの列のメモリセルの障壁構造を制御するデータラインと、センスラインをプリチャージするプリチャージ回路とを有し、前記センスラインは、対応するワードラインに印加されたリード電圧に応答して読み出された、当該列内のセルの特定の１セルの電荷蓄積ノードに蓄積された電荷に依存する電荷レベルを取り込み、本メモリセルアレイは、さらに、当該センスラインの電圧レベルを当該列の対応するワードラインに転送するリード／ライト回路と、当該データラインの電圧レベルに応答して当該リードセル内に蓄積されたデータに対応する出力データを生成するデータ出力と、当該リードセルのワードラインにライト電圧を印加することにより当該データライン上の電圧レベルに対応するデータが先のリードセルに書き戻されるようにするデータリフレッシュ手段とを有する。このアレイは、また、セル内に書き込まれるべき入力データに応答して、リード／ライト回路の動作の後、データライン上の電圧レベルを変化させることにより、その入力データを当該セル内に書き込む手段を有してもよい。
【００２１】
このアレイの周辺回路は当該メモリセルとともに共通の基板上に形成することができ、その周辺回路内のトランジスタのソースおよびドレインは、本アレイのセル内のソースおよびドレイン領域の形成に用いたと同じプロセスステップにより形成できる。
【発明を実施するための最良の形態】
【００２２】
本発明をより充分理解できるように、以下、添付の図面を参照しながら本発明の実施の形態を一例として説明する。
【００２３】
以下の説明において、本発明によるメモリデバイスの実施の形態は３つの異なる型（タイプ）に分類しうる。
【００２４】
タイプ１
図１に、本発明による第１のタイプのメモリデバイスの概略構成を示す。メモリノード１と障壁構造２は、ソース接続Ｓおよびドレイン接続Ｙならびに制御電極接続Ｘを有する電界効果トランジスタの制御電極内に集積化される。情報を蓄積する際、電荷キャリアは障壁構造２を通り抜けてメモリノード１に達し、本デバイスは蓄積キャパシタとして働く。その結果、電荷がノード１に保持される。情報を読み出すには、ソース／ドレイン経路Ｓ，Ｙの伝導性がモニターされる。この伝導性は、メモリノード１に蓄積された電荷のレベルに依存して、比較的高い伝導状態と低い伝導状態の間を変化する。
【００２５】
図２に、障壁構造２の電流−電圧特性を示す。ここに、Ｖはメモリノード電圧である。接続Ｘから障壁構造を通過する電子流Ｉは、上下の閾値電圧±ＶCの間の阻止範囲ＶBにおいて強く抑止される。しかし、この阻止電圧範囲の外側では、接続Ｘに印加されるバイアス電圧Ｖxの極性に依存して、メモリノード１へまたはメモリノード１から電荷キャリアが障壁構造を通り抜けることができる。障壁構造は、２個以上のトンネル接合が直列に接続された多重トンネル接合とみなすことができる。
【００２６】
図１に示したメモリデバイスは、図３に、関連するワードラインＸ1，Ｘ2等およびビットラインＳ1，Ｙ1等；Ｓ2，Ｙ2等とともに示したような、行列状に配置した、メモリデバイスのアレイ内の１メモリセルとして用いることができる。すなわち、このアレイは、メモリセルＭmnを有する。ここに、ｍおよびｎはそれぞれ、行および列の個数を表わす。
【００２７】
第１の実施の形態
メモリセルＭmnの第１の実施の形態の構造について、図４、図５、図６により説明する。図４は、メモリセルの平面図であり、図５、図６はそれぞれ図４のＡ‐Ａ’線およびＢ‐Ｂ’線に沿ったセルＭ11の断面図である。
【００２８】
図５に示すように、本デバイスは基板３上に形成される。この例では、基板３はｐ型の半導体基板からなり、伝導経路４はｎ+ソース５とドレイン６との間に延在する。ＳｉＯ2絶縁領域７は、当該セルをアレイ内の隣のセルから分離する。基板は、絶縁ＳｉＯ2層８により被覆される。メモリノード１および被覆トンネル障壁構造２は、層８により囲まれた領域内に形成される。伝導制御電極９はトンネル障壁構造２を被覆する。この制御電極９は、アレイの行に沿って伸びるワードラインＸ1を形成する。ソース領域５およびドレイン領域６は、図４に示したアレイの列に沿って伸びるビット線Ｓ1,Ｙ1を形成する。アレイ内の他のセルも、対応するワードラインおよびビットラインを有することが理解されよう。
【００２９】
メモリノード１は、障壁構造２を介して充電することにより蓄積されうる（その結果、ノードの横方向に、均一な電界をもたらす）電子の個数を制限するナノメータースケールのドットまたは粒からなる。
【００３０】
以下、図７、図８を参照して、メモリセルＭ11について選択的にデータを書き込み読み出すプロセスを説明する。このプロセスにおいて、メモリセルＭ11に関連するワードラインＸ1およびビットラインＳ1,Ｙ1は能動化されるとともに、他のワードラインおよびビットラインは接地される。情報がＭ11に書き込まれるとき、正のピークＶx(w)と負のピーク−Ｖx(w)を有する電圧パルス波形がワード線Ｘ1に印加される。”０”が書き込まれるときには、高さＶY(w)の正の電圧パルスがビットラインＹ1,Ｓ1に印加される。一方、”１”が書き込まれるときには、ピーク電圧−ＶY(w)の電圧パルスがビット線Ｙ1,Ｓ1に印加される。これらのパルスは、時間ΔＴの期間、オーバーラップする必要がある。例えば、Ｖx(w)＝１．２Ｖ，ＶY(w)＝１．８Ｖ，およびΔＴ＝１０ｎ秒である。
【００３１】
図８において、メモリノード１に存在しうる電子の個数は、トンネル障壁構造２の電圧阻止領域の大きさにより制限される。すなわち、ノードの電圧は±Ｖcを超えることができない。図８（ａ）において、２進データビット”１”はメモリノード１上の正に荷電された状態１１（電子の欠乏）により表わされ、”０”はノード１上の負に荷電された状態１２（電子の過剰）により表わされる。この例では、”１”および”０”状態におけるメモリノード電圧はそれぞれ＋０．４Ｖおよび−０．４Ｖである。ノード１に”０”を書き込むプロセスを、図８（ａ）〜（ｄ）により説明する。ここに、ＶSY＝ＶS＝ＶYであり、黒ドットは、各ステップで生じる最終電子状態を表わす。図８（ａ）に示すように、正の電圧ＶY(w)（１．８Ｖ）がビットラインＳ1,Ｙ1に印加されるとき、２つの状態１１および１２は、次の式のように、当該メモリノード上の一定電子数の線に沿って、それぞれ点１３（１．６Ｖ）および点１４（０．８Ｖ）へ移動する。
【００３２】
Ｖ＝（Ｃg／ＣΣ）ＶSY＋Ｖ0 （１）
ここに、ＣΣはメモリノードの総容量、Ｃgはメモリノードと端子Ｙ1およびＳ1との間の容量、Ｖ0はＶSY＝０のときのメモリノード電圧である（−ＣΣＶ0／ｑはメモリノード上の過剰電子の個数である。ここにｑは素電荷である。）本実施の形態では、ＣΣ／Ｃg＝１．５である。
【００３３】
図８（ｂ）に示すように、負の電圧−Ｖx(w)（−１．２Ｖ）がワード線Ｘ1に印加されると、阻止領域ＶBが図示のようにシフトする。かつ、状態１３は状態１４へ移行する。なぜなら、状態１３は阻止領域の外側に出るが、ここには存在できないからである。
【００３４】
図８（ｃ）に示すように、正の電圧Ｖx(w)（１．２Ｖ）がワード線Ｘ1に印加されると、この状態は維持される。その後、図８（ｄ）に示すようにワード線とビット線が接地され、状態１４がメモリノード１上の一定電子数の線に沿って”０”状態１２に移行する。
【００３５】
”０”状態１１と”１”状態１２の間の任意の電子状態は、”０”状態になる当該プロセスによってリフレッシュされることに留意されたい。”１”状態１１を書き込むための対応するプロセスは、図８（ｅ）〜（ｈ）に示す。このシーケンスにおいて、”０”状態１１と”１”状態１２の間の任意の電子状態は、リフレッシュされた”１”状態に変えられる。
【００３６】
このライトプロセスは、特定のメモリセルに関連するビットラインおよびワードラインに同時に書込み波形が印加されることを必要とするということが理解されよう。メモリセルは個別にアドレスすることができる。書込プロセスの期間中、ノードの電子状態に選択的に”１”または”０”値をとらせるように、阻止領域を順次上下にシフトさせる。ただし、書込み信号をワードラインＸ1に印加してビットラインＳ1およびＹ1に印加しない場合、あるいは書込み信号をビットラインに印加してワードラインに印加しない場合、書込は起こらず、ノード１上の現在の状態が維持される。
【００３７】
蓄積された情報を読み出すには、正のゲート電圧Ｖx(r)がワード線Ｘ1に印加され、Ｓ1とＹ1との間の電流ＩSYが検出される。図９に示したように、トランジスタの閾値電圧は、メモリノード１が負に荷電される（”０”）とき、ＶTで与えられ、メモリノードが正に荷電される（”１”）とき、ＶT−ΔＶTにより与えられる。これらの閾値電圧ＶTおよびＶT−ΔＶTは正であるので、選択されていないメモリセル（Ｖx＝０）においては、そのＳとＹとの間には電流は流れない。選択されたワードラインのゲート電圧Ｖx(r)は、ＶTとＶT−ΔＶTとの間に選定される。よって”１”に対しては、ＩSY＞０となり、”０”に対しては、ＩSY＝０となる。よって、ワードラインＶ1にゲート電圧Ｖx(r)が印加されるとき、ビットラインＳ1,Ｙ1（およびアレイ内の他の対応するビットライン対）間を流れる電流を検出するために電流検出器（図示せず）を用いることができる。全体のメモリアレイからデータを読み出すためには、アレイの他のワードラインＸについてこのプロセスが順次繰り返される。本実施の形態では、Ｖx(r)＝０．８Ｖ、ＶT−ΔＶT＝０．４Ｖ、およびＶT＝１．２Ｖである。
【００３８】
本発明によれば、トンネル障壁構造２により蓄積時間およびリード／ライト性能が改善される。ノード１の蓄積時間は、図２に示した電流−電圧特性の阻止領域ＶBに流れる電流をトンネル障壁構造２が抑止する能力により決定される。この蓄積時間ｔsはおおよそ次のように与えられる。
【００３９】
ｔs＝ｔw ｅｘｐ(−ｑＶc／ｋＴ) （２）
ここに、ｋはボルツマン定数、Ｔは絶対温度、ｑは基本電荷、ｔwは書込時間である。もし、ｔsを１０年、ｔwを１０ナノ秒として設計するならば、Ｖcは、室温で動作するためには１Ｖより大きくなければならない。単電子荷電効果を用いる場合、これは、障壁構造２が１ｎｍより小さいサイズの金属粒子により構成されることを必要とする。このサイズは今日の製造技術では容易に達成することができない。
【００４０】
阻止電圧Ｖcを増大できる他の方法は、電荷障壁構造２に対するバンド屈曲効果（band bending effect）を用いることである。この効果は、K.NakazatoおよびH.AhmedによるApplied Physics Letters, 5 June 1995, Vol.66, No.23,pp.3170-3172において多重トンネル接合について論述されている。蓄積（ストア）サイクルおよび書込み（ライト）サイクルのためにトンネル接合に必要とされる特性は、別々に考察することができる。トンネル接合の高さおよび幅は、ストアサイクルではそれぞれφsおよびｄsで表わすことができ、ライトサイクルではφwおよびｄwで表わすことができる。蓄積された情報を１０年以上保持するためには、障壁高さφsは、熱的に発生するＰｏｏｌ−Ｆｒｅｎｋｅｌエミッション電流を抑制するために１．８ｅＶより大きくなければならず、かつ、トンネル障壁厚さｄsは、トンネル漏れ電流を制御するために８ｎｍ x ｛φs (ｅＶ)｝-1/2より厚くなければならない。しかし、約１０ナノ秒の短時間書込時間を得るためには、トンネル障壁の幅φwは２ｎｍ x｛φw (ｅＶ)｝-1/2より薄くなければならない。ここで、φwはライトサイクルのための障壁高さである。
【００４１】
これらの基準を満足することができる障壁構造２を図１０に示す。これは、それぞれ絶縁材料および非絶縁材料の層１５，１６からなる。この例では、絶縁層１５は１〜３ｎｍ（望ましくは１ｎｍであるが、１〜３ｎｍでも可能）の厚さのＳｉ3Ｎ4からなり、非絶縁層１６は３〜１０ｎｍ（望ましくは３ｎｍであるが、３〜１０ｎｍでも可能）ｎｍの厚さのポリシリコンからなる。
【００４２】
図１０に示した障壁構造２について得られた伝導エネルギーバンド図を図１１に示す。これは、障壁構造２を形成する層１５，１６のすべてを組み合わせた厚さに対応する幅Ｂw1の第１の比較的広い障壁成分１７を有する。さらに、各絶縁層１５は、使用時にポリシリコン層１６内に形成される空乏領域に起因して、互いに離隔した各々幅Ｂw2の比較的狭い障壁成分１８ａ，ｂ等をもたらす。比較的広い幅の障壁成分１７は比較的狭い障壁高さＢh1を有するが、障壁成分１８ａ，ｂ等はさらに高い障壁Ｂh1a,Ｂh2bをもたらす。
【００４３】
障壁のこれら２つの成分１７，１８は、異なる役割を果たす。狭く高い障壁１９は、協同トンネリング(co-tunnelling）効果（すなわち、量子力学的効果による２個以上のトンネル障壁に対する自然発生的なトンネリング）を抑制するトンネル障壁として機能する。その結果、電子は一度に１つの障壁１８のみを通過し、その間、ある時間その領域に留まる。この停留時に、広い障壁成分１７のエネルギーにより支配される局所平衡状態に向かって電子が非弾性的に(inelastically)散乱する。このようにして、電子の移動は、広い障壁成分１７による強い影響を受ける。高く狭い障壁成分の幅および高さは外部バイアスによっては変化させることができない。この理由は、それらが、障壁構造２を形成する材料により決定されるからである。しかしながら、広く低い障壁成分は、外部バイアスによって変調することができる。
【００４４】
図１１（ａ）は、電圧Ｖxが印加されない場合のバンド図を示す。制御電極９に電圧が印加されないとき、電荷蓄積ノード１からの漏れが生じるためにはノード１上の電子２０は比較的広い障壁成分１７の幅全体を通り抜ける必要があり、その結果、電荷漏れは強く抑止されるということが分かる。しかし、電極９に電圧が印加されると、障壁２の伝導エネルギーバンド図は図１１（ｂ）に示すような状態に変化する。この図から、次のことが分かる。すなわち、電圧が印加されることにより、比較的広い障壁成分１７が電荷蓄積ノード１に向かって下方へ傾いた傾斜を形成し、その結果、蓄積ノードへ達するためには比較的狭い障壁成分１８を通り抜けるのみでよい。このように、本障壁構造は、ノード１上に長時間電子を蓄える比較的広い障壁成分１７をもたらす。ライトプロセス中、電子をノード１へ通り抜けさせるために電極９に極端に高い電圧を印加する必要はない。
【００４５】
層１６において、ポリシリコンの粒子は、その厚さとほぼ同じ大きさの直径を有する。メモリノード１内の粒子サイズは層１６のサイズより大きくなり得、その結果、電子はメモリノード１上に安定に蓄積され高信頼性の動作をする。図１０の構成では、メモリノード１は５〜３０ｎｍ（望ましくは５ｎｍであるが、５〜３０ｎｍでも可能）ｎｍの厚さを有し、ポリシリコンから形成される。変形例として、ノード１には、ノードにおける電子状態の安定性を改善するために、ドーピングしてもよい。以上から、情報を蓄積するときには、ポリシリコン層１７が空乏領域を形成してｄsを増加させる。一方、ライトプロセスでは、層１６は障壁として機能せず、本構成は、電子を電極９からノード１へ向かって加速させるポテンシャルの傾斜をもたらす。これは、電子をノード上への高速の書込を促進させる。
【００４６】
以下、図１２を参照して、本デバイスの製造方法を詳細に説明する。抵抗率１０ΩｃｍのＰ型シリコンウェハを用いる。例えば、厚さ５００ｎｍのＳｉＯ2の分離(isolation)領域７を形成した後、ｐ型シリコン基板３の頂面に、熱酸化により、５ｎｍのゲート酸化膜２１を成長させる。次に、メモリノード１を形成する層を蒸着（deposite）する。層１は、５〜１０ｎｍ（望ましくは５ｎｍであるが、１０ｎｍまでの厚さでも可能）の厚さまで被着されたｎ型のＳｉからなり、その表面は望ましくは９００℃の温度のＮＨ3の雰囲気内で窒化シリコンに変化させられる。このようにして形成された窒化シリコンの厚さは１〜２ｎｍ（望ましくは１ｎｍであるが、２ｎｍの厚さまで可能）に自己制限される。これは、図１０に示した窒化層１５ａに対応する。その後、被覆層１６ａ（図１０）を形成するために非ドープシリコンが３〜５ｎｍ（望ましくは３ｎｍであるが、５ｎｍの厚さまで可能）ｎｍの厚さまで成長される。この層はさらに、次の１〜２ｎｍ（望ましくは１ｎｍであるが、２ｎｍの厚さまで可能）の厚さの窒化シリコン層１５ｂを形成するために窒化（nitridation）される。このプロセスを複数回繰り返して障壁構造２が造られる。
【００４７】
ついで、厚さ２０ｎｍのｎ型ドープシリコン膜２２が障壁構造層２の上に蒸着される。この膜２２の上には、化学蒸着法（ＣＶＤ）により、ＳｉＯ2膜２３が２０ｎｍまで成長される。
【００４８】
シリコン膜の種々の層はアモルファス状態で成長されるが、ＣＶＤ被着されたＳｉＯ2層２３の窒化および緻密化(densifying)プロセス中に、多結晶シリコンに変化させられる。ついで、最頂部のＳｉＯ2膜２３は、ＣＨＦ3及びアルゴンの雰囲気内で従来のリソグラフィー技術およびリアクティブイオンエッチングによりパターン化される。
【００４９】
その後、このパターン化されたＳｉＯ2層２３をマスクとして使用することにより、ポリシリコンおよび窒化シリコン層２２，２および１は、図１２（ｂ）に示したようなゲート構造２４を生成するために、ＣＦ3を用いたリアクティブイオンエッチングによりエッチングされる。このゲート構造２４の典型的な長さｌは０．１５μｍである。
【００５０】
図１２（ｃ）に示すように、このウエハは、ついで、３０ｎｍの厚さの熱ＳｉＯ2の外側層２５を形成するために酸化される。その後、ソース領域５およびドレイン６が、砒素イオンによるイオン打ち込みにより形成される。
【００５１】
ついで、図１３（ｄ）に示すように、１００ｎｍのＳｉＯ2膜２６が蒸着される。この膜は、平坦な上面を得るために十分な厚さ、本例では１５００ｎｍの厚さの光学フォトレジスト２７の層により被覆される。フォトレジスト２７はついでその表面からＳｉＯ2層２６が突出するまでエッチングされる。このエッチングは，Ｏ2雰囲気の中でスパッタリングにより行われる。これによって得られた構造を図１３（ｅ）に示す。
【００５２】
ＳｉＯ2膜２６の頂部２６ａは、図１３（ｆ）に示すように、ポリシリコン膜２２の頂部が露出するまで、ＷＦ6ガスの雰囲気内でリアクティブイオンエッチングにより除去される。
【００５３】
光学フォトレジスト２７を除去した後、現れた表面上に金属を被着し、従来のリソグラフィ技術によりパターン化する。これにより、前述したワードラインＸ1を形成する制御電極９を設ける。
【００５４】
本メモリデバイスは、種々の方法で変形することができることが理解されよう。例えば、電気伝導層１５の厚さは上述した５ｎｍ（望ましくは３ｎｍであるが、５ｎｍまでの厚さまで可能）の値でなくてもよく、概していえば、１０ｎｍまたはそれ以下の厚さであれば足りる。絶縁層１６の厚さは、前述の２ｎｍ（望ましくは１ｎｍであるが、２ｎｍまでの厚さまで可能）の値ではなく３ｎｍまたはこれ以下の範囲であれば足り、これにより、満足できる狭く高い障壁成分１８を生成できる。但し、上述した製造プロセスは各層１６の厚さを、２ｎｍ（望ましくは１ｎｍであるが、２ｎｍまでの厚さまで可能）のオーダーとなるように厳密に制御する必要がある。また、層１５，１６の組の個数は、障壁構造２内に満足のいく広く低い障壁成分１７を得るに足る個数であれば上記例の”７”と異なってもよい。
【００５５】
第２の実施の形態
変形例として、図１０に示した障壁構造２は図１３に示したようなショットキ障壁構造に置き換えることができる。この場合、絶縁窒化シリコン層１５を用いる代わりに、金属層１８を用いて積層したショットキダイオードの多重構造を形成する。金属層２８はＷにより、あるいはＣｏＳｉ2のようなケイ化膜により、非ドープ多結晶膜１６間に形成される。
【００５６】
次に、本発明によるメモリデバイスのさらに他の実施の形態について説明する。この実施の形態では、トンネル障壁構造２が電気絶縁材料のマトリクス(matrix)中に分散されたナノメータスケールの複数の島から構成される。以下の例では、ナノスケールの島は５ｎｍまたはそれ以下の直径を有し、マトリクス中の電気絶縁材料のナノスケールの厚さ（例えば３ｎｍまたはそれ以下）により隔離される。これによって、トンネル障壁構造の狭く高い障壁成分が得られる。電荷蓄積ノードは、前述したような独立した層１ではなく、障壁構造全体に分散するように、複数の伝導島により形成される。以下に説明するように、このような多重トンネル障壁構造を形成するには、幾つかの異なる製造プロセスを用いることができる。
【００５７】
第３の実施の形態
図１５は、本発明によるメモリデバイスの他の実施の形態の概略断面図を示す。この実施の形態では、メモリノード１および障壁構造２は、取り囲むＳｉＯ2マトリクス内に分散されたナノスケールの結晶からなる複合体により実現される。図１５において、基板３にソースおよびドレイン領域５，６およびこれらの間の経路４を設ける。この経路４をゲート酸化物層２９が被覆する。この層２９は、５ｎｍの厚さを有し、基板の熱酸化プロセスにより形成される。その後、電子ビーム蒸発またはＣＶＤにより６ｎｍ厚のシリコン層を蒸着する。さらに、この層に対して急速熱酸化および結晶化(crystallisation)が行われる。このプロセスは、E.H.NicollianおよびR.TsuによるJ. Appl. Phys. vol. 74, 1993,pp.4020-4025、ならびに、M.Fukuda, K.Nakagawa, S.MiyazakiおよびM.HiroseによるExtended abstracts of 1996 International Conference on Solid State Devicesand Materials, Yokohama, 1996, pp.175-178に記載されている。これは、層３０として構成された、３ｎｍの平均直径のＳｉナノ結晶の形の島を形成し、この層３０を２ｎｍ厚のトンネリング酸化物層３１が被覆する。３ｎｍＳｉ結晶の自己容量は約１００ｍｅＶの帯電エネルギーをもたらす。このエネルギーは、室温で各ナノ結晶内部の電子の個数をクーロンブロッケードにより制限するのに十分である。層２９の被着に続く急速熱酸化および結晶化を何回か繰り返して、十分な厚さの複合層を作り上げる。この実施の形態では、このプロセスを５回繰り返して２０ｎｍの厚さの複合体層を形成する。この厚み内に５個のナノ結晶層３０が内包される。その後、ｎ型シリコンのコンタクト層３２を頂部表面に形成する。このようにして出来上がったゲート構造は、図１２、図１３で前述したメモリデバイス製造プロセス内に組み込むことができることが理解されよう。但し、メモリノード１は独立した層として設けられるのではなく、各層３０としてのナノ結晶が絶縁酸化物層２９，３１内に分散した電子蓄積場所をもたらす。
【００５８】
第４の実施の形態
図１６は、本メモリデバイスの他の実施の形態を形成するためのプロセスステップを示す。この実施の形態では、多孔性のＳｉ膜を用いることにより、シリコンナノ結晶とこれを取り囲むＳｉＯ2層の複合体(composite)が形成される。図１６（ａ）に示すように、２０ｎｍの厚さの多孔性Ｓｉ膜３３は、ｐ型Ｓｉを陽極酸化することにより形成される。この陽極処理は、エタノールにより希釈された２５％水性フッ化水素酸溶液内で、５秒間１０ｍＡ／ｃｍ2の直流陽極電流により実行される。その結果、ＳｉＯ2マトリクス内に４〜５ｎｍのナノ結晶Ｓｉが埋め込まれた複合体膜が形成される。この方法自体は公知であり、Y.Kanemith等によるPhys.Rev. vol.B48, 1993, p2827に詳細に記載されている。
【００５９】
ついで、図１６（ｂ）に示すように、多孔性シリコン膜３３を熱酸化して５ｎｍ厚のゲート酸化膜３４を形成すると共に、約７ｎｍ厚の頂部酸化層３５を形成する。このプロセスは、また、アニーリングにより多孔性Ｓｉ膜中の各ナノ結晶の直径を収縮させるとともに、多孔層３３自体の厚さも収縮させる。このアニーリングプロセスのあと、多孔性Ｓｉ層３３は、１４〜１６ｎｍの厚さとなり、平均粒子直径は約３ｎｍにまで減少する。このナノ結晶シリコン粒子に対応する帯電エネルギーは約１００ｍｅＶであり、これは前述したように、クーロンブロッケードによりノードに入れる電子の個数を制限する。このようにして得られた膜は、図１６（ｂ）に参照番号３６として示し、その厚さ方向に約３ないし４個のナノ結晶粒子を含む。これによってこの層に対する垂直方向の電子の移動を考察する場合の多重トンネル接合（ＭＴＪ）が得られる。
【００６０】
その後、頂部酸化層３５を除去し、ポリシリコン材料のゲート３２を前述のように被着する。このポリシリコンゲート３２をマスクとして用いて、従来のエッチング技術により複合体膜３６およびこの下のゲート酸化物３４を除去する。その後、図１２を参照して説明したような方法によりソースおよびドレイン領域５，６を打ち込む。この方法は、図１５で説明した方法に比べて次のような利点を有する。すなわち、多重トンネル接合が単一の陽極処理プロセスにより形成され、必要なＳｉ蒸着および酸化の工程数を減少させることができる。
【００６１】
第５の実施の形態
ナノ結晶およびこれを取り囲むマトリクスは、別の材料を用いて他の方法により形成することができる。その一例は、E.Bar-Sadeh等によるPhysical Review vol. B50, No.12, 1994, pp8961-8964に記載されている。この方法では、図１６に示した多孔性シリコン層に代わるものとして、Ａｌ2Ｏ3マトリクス中にＡｕ粒子を含む層を用いることができる。３０ｎｍの厚さのＡｕおよびＡｌ2Ｏ3の複合体膜は、基板３の熱酸化により形成された厚さ５ｎｍの酸化シリコン層上に金およびアルミを同時スパッタリング(co-suputtering)することにより形成することができる。その後のデバイス製造工程は、第４の実施の形態と同じである。複合体膜形成のスパッタリング条件は、金の分量比を０．４とするよう選定する。この条件下では、３〜５ｎｍのオーダーの直径の孤立したＡｕ粒子が複合体膜中に得られる。したがって、３０ｎｍ膜は、その厚さ方向に５〜１０個のＡｕ粒子を包含し、これが垂直ＭＴＪを構成する。これを用いて、図１６の多孔性シリコン層の代わりとすることができることが理解されよう。
【００６２】
Ａｇ，Ｐｔのような他の貴金属をＳｉＯ2またはＣｒ2Ｏ3のような他の金属酸化物マトリクスと組み合わせた複合体膜はこの同時スパッタリングにより形成することができる。
【００６３】
金属島−酸化物マトリクス複合体膜は、プリカーサー(precursor)金属酸化物の熱分解によっても形成することができる。例えば、L. Maya等によるJ.Vac.Sci.Tchnol. Vol. B14, 1996, pp.15-21に記載のように、プリカーサー金属酸化物である金酸化物は酸素プラズマ内でＡｕ−Ｓｉ合金ターゲットのリアクティブスパッタリングにより形成することができる。
【００６４】
第６の実施の形態
図１７は、化学被着法により、コロイド液から、複合体のナノ結晶・絶縁トンネル障壁を形成する方法を示す。図１７（ａ）に示すように、ｐ型基板３上に熱酸化プロセスにより、厚さ５ｎｍの酸化層２１を形成する。ついで、M.J.Lercel等によるJ. Vac. Sci. Technol vol. B11, 1993, pp. 2823-2828により詳細に記載されているように、ＳｉＯ2層２１上に、オクタデシルトリクロロシラン(octadecyltrichlorosilane: OTS)の単層３７を生成する。さらに詳細には、ＳｉＯ2層２１付きの基板３をＯＴＳの１ｍＭヘキサデカン溶液内に１２時間以上浸す。これによって、ＯＴＳ単層３７が自発形成される。ＯＴＳ分子は、６０ｋＶ電子ビームを照射することによりＳｉＯ2表面から取り除くことができる。このようにして、従来の電子ビーム理祖グラフィーにより、単層３７上でＯＴＳに窓パターンが形成される。ＯＴＳに窓を形成した後、フッ化水素酸の１％水溶液内に３０秒浸して、電子ビームが照射されたＯＴＳの残滓を濯ぎ流して窓３８を残す。この窓のエッジ領域を、破線枠３９内について拡大して示す。ＯＴＳ分子４０の一例を図に示す。これは、一端にシロキサン結合(siloxane bond)を有し、他端にメチル基(methyl group)を有する。拡大領域３９に示すように、分子４０は、ＳｉＯ2層２１とシロキサン結合を形成し、高密度に詰め込まれた共有結合網を形成する。上端のメチル基は実質的に不活性であり、そのため、基板処理の間の化学的攻撃に対して高い抵抗性を示す。
【００６５】
続いて、パターン化したＯＴＳ単層３７を有する基板を、１０分間、環流条件下で（例えば約１１０°Ｃに加熱して）、３メルカトプロピル(3-Mercatopropyl)トリメトキシシラン(trimethoxysilane)の希釈（０．０５％）ドライトルエン溶液内に置く。その後、この基板を３０分間、１０５°Ｃのオーブン内においてシロキサン結合をキュア(cure)する。その結果を図１７（ｂ）に示す。この手順により、窓３８の領域内のＳｉＯ2層２１上にアルカンチオール（ａｌｋａｎｅ ｔｈｉｏｌ）の単層４１が生成される。このアルカンチオール単層を形成する個々の分子４２の構造は、アルカン鎖の一端にシロキサン結合を有し、他端にメルカプタン基を有するものである。このプロセスは、Ａ．Ｄｏｒｏｎ等によるLangmuir, Vol. II, 1995,pp.1313-1317により詳細に記載されている。ＯＴＳ分子は、影響を受けることなく窓領域３８の外側に残る。分子３７、４２の配列は、破線枠４３内に示した窓のエッジの拡大図からより明瞭に理解される。原理的には、この表面変化は、一端がアルコキシシラン(alkoxy silane)（（ＣＨ3Ｏ)3Ｓｉ−または（Ｃ2Ｈ5Ｏ)3Ｓｉ−）で終端された他のアルカンチオールによっても行える。
【００６６】
ついで、少なくとも５時間、室温で金コロイド溶液内に基板を浸すことにより、コロイド金粒子４４の単層が窓領域３８に析出する。この減少は、表面がメルカプタン基（ーＳＨ）により終端された窓領域内においてのみ起こる。これは、金に対する硫黄の強い親和性による。金コロイド粒子の平均直径は２ｎｍである。
【００６７】
典型的には１０％の標準偏差の良好なサイズ分布の金のコロイド粒子が化学的に用意できることは周知である。このようなナノ粒子は、基板上の硫黄原子と金コロイド粒子表面上の金原子との間で共有結合を成して、メルカプタン基終端表面上に析出される。この粒子析出は、層がほぼ単層となったときに自動的に停止する。これは、金コロイド粒子状の吸着質(adsorbates)のイオン化により生じる、金粒子の表面電荷による静電力が、基板の表面上の既に被着した粒子の上に（または近接した位置に）それ以上のコロイド粒子が付着するのを阻止するからである。より詳細な説明については、１９９６年２月６日出願の本発明者等のＥＰ９６３００７７９．４を参照されたい。このような粒子のコロイド懸濁液は市販されており、所定の平均粒子サイズおよび直径範囲分布のものが、米国ＮＹ11790-3350、stony Brook, 25E Loop Road Ste 124にあるNanoprobes Incで入手できる。この粒子は水性懸濁液に入った状態で提供される。吸収されたクエン酸塩イオンはＡｕ粒子に対して負の電荷を与える。
【００６８】
前述したコロイド溶液からの金粒子の析出後、ジチオール(dithior すなわち1,6-hexaneditiol)の５ｍＭエタノール溶液に基板を浸す。ジチオールの２個の硫黄原子の一方は、金粒子の表面吸着質をジチオールに置換して、金コロイド表面とＡｕ−Ｓ結合を形成する。同時に、ジチオールの当該硫黄原子の他端は自由メルカプタン基の形で金表面から外へ向く。この構成は、ジチオール分子を参照番号４５として図１８（ｄ）に示す。その後、金粒子表面を、メルカプタン基コート表面に変換する。このメルカプタン基で被覆された表面はさらなる金粒子の層を受容することができる。
【００６９】
次に、ジチオール処理した表面を金コロイド溶液中に浸して、再度さらなる層を被着させる。このプロセスを５回繰り返すことにより、２ｎｍの金粒子の層を５層形成する。これらはジチオールのアルカン鎖により接続される。図１８（ｄ）の拡大部４８に２つの金層４６、４７を示す。このようにして出来上がった５層の金構造は、図１８（ｄ）に参照番号４９で示され、１０ｎｍのオーダーの厚さを有する。
【００７０】
その後、図１９（ｅ）に示すように、より大径（例えば４０ｎｍ）の金粒子を含む金コロイド溶液で金被着プロセスをさらに５回繰り返す。この処理により、層４９上に、１５０ｎｍの厚さの４０ｎｍ金粒子複合体層５０が形成される。この層５０を形成する粒子はより大径のものであるので、１ｎｅＶオーダーの無視できるほど小さい帯電エネルギーを呈し、その結果、この複合体層５０の電子伝導はオーミック特性(ohmic character)を示す。これは、クーロンブロッケード効果により支配される伝導特性を示す層４９を形成するより小径の粒子の場合と異なる。したがって、大径金複合体層５０は通常の金層として働き、そのため、例えば前述した実施の形態におけるポリシリコンゲート２２と同様のゲートとして機能する。
【００７１】
その後、金複合体層５０をマスクとして用いて、ＯＴＳ層３７およびゲート酸化層２１をドライエッチングする。これにより、従来のイオンビーム技術により基板３にソースおよびドレイン領域５，６を打ち込めるようにする。
【００７２】
タイプ２
図２０に、本発明によるメモリデバイスの他のタイプの概略構成を示す。このデバイスは、図１に示したものと類似し、同様の部品には同じ参照番号を付してある。図１７のデバイスは、さらに制御ゲート５１を有する。これは、障壁構造２に対して選択的に電界を印加することにより、そのトンネル障壁特性を変化させるものである。すなわち、端子Ｙに電圧を印加する際、端子Ｘの電圧を変化させることによりゲート５１の電界を変化させることができ、その結果、その電界が障壁２のトンネル障壁特性を変化させる。ゲート５１により印加される電界の効果は、図２１のグラフから理解することができる。それぞれ図２１（ａ）（ｂ）に示すように、ゲート５１上の電圧を用いて本デバイスを”ＯＮ”状態と”ＯＦＦ”状態の間でスイッチングさせることができる。ゲート５１に印加される電圧は阻止(blocking)電圧ＶBの幅を変化させる。図２１（ａ）に示すように、ゲート５１に“ＯＮ”電圧Ｖxを印加すると、阻止電圧は比較的小さく、場合によっては存在しなくなる。図２１（ａ）では、阻止電圧ＶBは−ＶCLから＋ＶCLの範囲にある。これに対して、ゲート５１に他の”ＯＦＦ”に電圧がある場合には、阻止領域はそのより広い領域である−ＶCHから＋ＶCHとなる。したがって、本デバイスが”ＯＮ”状態に切り替えられると、メモリノード１へ電荷が通り抜けることができ、”ＯＦＦ”状態の間、蓄積される。”ＯＦＦ”状態の間は、実質的にK.NakazatoおよびH. AhmedによるApplied Physics Letters, 5 June 1995,Vol.66, No. 23, pp.3170-3172に記載のように、ＶCHを増加させるためにゲートゲート５１にバイアス電圧を印加してもよい。ワードライン５１に印加される電圧Ｖxにより生成される電界は、トンネル障壁構造２に対して横から与えられ、これにより、図２１（ａ）（ｂ）を比較すると分かるように、非伝導領域を圧迫(squeeze)する。
【００７３】
次に、図２２および図２３を参照して、ゲート５１によるトンネル障壁２の電圧阻止領域の変調について詳細に説明する。図２２は、メモリノード１、トンネル障壁構造２、および接続部Ｙの断面図を示す。ゲート５１は図２１では省略しているが、後述する。トンネル障壁構造は、図１０で前述した方法により形成された、厚さ３〜１０ｎｍ（望ましくは３ｎｍであるが、３〜１０ｎｍでも可能）の非ドープポリシリコンと、厚さ１〜３ｎｍ（望ましくは１ｎｍであるが、１〜３ｎｍでも可能）の窒化シリコンの交互の層１５，１６からなる。メモリノード１は、厚さ５〜３０ｎｍ（望ましくは５ｎｍであるが、５〜３０ｎｍでも可能）のｎ型ドープポリシリコン層からなり、３０ｎｍの厚さの非ドープポリシリコン層５２により被覆される。対応する非ドープ層５３が障壁構造の他面側において厚さ３０ｎｍのｎ型非ドープポリシリコン層５４の下に被着される。
【００７４】
図２３のエネルギーバンド図から分かるように、７つの絶縁窒化シリコン層１５により、図１１で説明したと同様の方法により、対応する比較的狭く比較的高い障壁成分１８とともに、比較的広いが低い障壁成分１７をもたらす。ゲート５１に電圧を印加する効果は、障壁成分１７を選択的に高くまたは低くするとともに、障壁成分１８もこれに従って上下に引きずるものである。
【００７５】
ライトプロセスでは、端子Ｘ（図２０）に印加される電圧Ｖxがライト電圧Ｖw（０Ｖ）に設定され、その結果、障壁成分１７の高さ（これは実質的に障壁構造における内部電位に相当する）がこの例では比較的小さい値である０．２Ｖのオーダーとなる。よって、電子は狭い障壁成分１８を通り抜けることができ、低く広い障壁成分１７ａにより阻害されない。その結果、電子は端子Ｙからメモリノード１へ通り抜ける。
【００７６】
ノードに蓄積された電荷は、電圧Ｖxを待機（スタンバイ）電圧ＶSB（この例では−５Ｖ）まで上げることにより、保持することができる。これによって、比較的広い障壁成分１７の全体の高さをレベル１７ｂ（この例では３Ｖのオーダー）まで上昇させる。この上昇された障壁成分１７の高さは、電荷キャリアがメモリノード１から外へトンネリングすることを阻止し、これにより、１０年にも及ぶ長期間にわたりノード上に情報を保持することが可能になる。
【００７７】
情報を読み出すためには、電圧Ｖxをリード電圧ＶR（この例では−４Ｖのオーダー）に設定する。後述するように、これによって、メモリノード１に蓄積されている電荷を保持するとともに、比較的短いリードサイクル（〜１１０ｎｓ）中に本デバイスのソース／ドレイン経路から情報を読み出すことを許容する。障壁成分１７は図２３に示すように、形状１７ｃのようになる。
【００７８】
第７の実施の形態
以上のようなデバイスのアレイのより詳細な構成について、以下、図２４により説明する。図２４は４つのセルからなる長方形のアレイの平面図を示す。図２５、図２６は、それぞれ、図２４のＡ−Ａ’線およびＢ−Ｂ’線に沿った１つのセルの断面図である。図２５に示すように、各メモリセルの概略構成は図５に示した第１のタイプのものと同様であるが、ゲート５１が追加されている。同じ部品には同じ参照番号を付してある。図２５において、ｐ型基板３はソース領域５およびドレイン領域６の間に伝導経路４を有し、隣のセルと分離するために絶縁領域７を有する。本デバイスは、メモリノード１および図２２に示したように形成された被覆障壁構造２、さらに、被覆非ドープポリシリコン層５３、およびｎ型ドープポリシリコン層５４からなるビットラインを有する。このビットライン５４は、以下に詳述するように、電気絶縁性のＣＶＤＳｉＯ2５５およびＳｉＯ2壁５６により覆われる。このセルのサイドゲート５１は、厚さ１００ｎｍのｎドープポリシリコン層からなり、この層は、ビットラインを横断して伸び、障壁構造２のサイドエッジを覆う。
【００７９】
再び図２４を参照するに、ある行の隣接するメモリセルのドレイン６はドレイン領域６を共有し、これによりメモリセルサイズを低減していることが分かる。
【００８０】
あるセル、例えば図２４のメモリセルＭ11に対して、ワードラインＸ1（５１）にライト電圧Ｖwを印加するとともに、ビットラインＹ1（５４）に２進コード”０”または”１”に応じた適当な電圧を印加することにより、情報を書き込むことができる。これによって、ビットラインＹ1の電圧に応じた２進値”０”または”１”に対応して、メモリセルＭ11のメモリノード１に電荷が書き込まれる。このデータは、そのコラム内の他のメモリセルには書き込まれない。なぜなら、他のセルは、そのワードラインＸ2等に待機電圧ＶSBを受けるからである。その後、セルＭ11のノード１のデータを保持するために、ワードラインＸ1に待機電圧ＶSBが印加する。ビットラインには電圧を印加する必要はない。セルＭ11から蓄積データを読み出したい場合、待機電圧ＶSBより低いリード電圧ＶRをワードラインＸ1に印加する。周辺回路（図示せず）が、ラインＳ1およびＧ（ライン５，６）間に流れる電流を検出することにより、このセルＭ11のソース／ドレイン伝導性を検出する。コラム内の他のメモリセルはそれらのワードラインＸ2等にスタンバイ電圧ＶSBが印加されることにより、オフにバイアスされるので、これらのセルはＭ11の読み出しによってアドレス（指定）されることはない。
【００８１】
さらに、従来のＤＲＡＭに採用されている通常の方法と類似した、本回路を動作させる他の方法を用いることができる。これは、蓄積した情報を周辺回路へ転送して、これを各メモリノードに書き込まれる新たな情報と置き換えるものである。この方法は、電圧阻止領域ＶBの設計値に広い許容範囲をもたらし、これによってセル毎に生じるＶCLおよびＶCHの値の大幅な変化を許容するという利点を有する。２進値”１”はメモリノード電圧ＶHにより表わされ、２進値”０”はメモリノード電圧ＶLにより表わされる。回路に必要なことは、単に、ＶCHをＶHより大きくし、ＶCLをＶLより小さくする（すなわち、ＶCH＞ＶH＞ＶL＞ＶCL）のみである。実際には、これらの値を指定する必要はない。この広い設計許容範囲によって、１チップ内に多数個のメモリセルを集積化することが可能になる。
【００８２】
この動作方法の詳細について、図２７から図２９により以下に説明する。図２７は、図２４に対応するメモリセルアレイの概略回路図であり、メモリセルアレイと同じ基板３上に組み込まれる周辺回路も一緒に示してある。各メモリセルＭ11〜Ｍmnは、前述した第２のタイプのメモリデバイスに対応する。但し、この回路は、２個のトランジスタＱR、Ｑwからなる等価回路で示してある。メモリノード１はＮで示してある。図２７ではこれらの構成をメモリセルＭ11について示してある。このチップはコラムデコーダ・ドライバ５８、ロウデコーダ・ドライバ５９、オンチップ電圧コンバータＶＣを有する。この電圧コンバータＶＣは、この例では５Ｖ電源である外部電圧源Ｖccから、後述する幾つかの制御電圧を生成する。メモリセルアレイの各コラムは、関連したプリチャージ回路６０（ＰＣ）およびリード（読み出し）／リライト（再書込）回路６１（ＲＷＣ）を有する。ＰＣ６０およびＲＷＣ６１は、メモリセルアレイのコラムｎ＝１について詳細に示し、コラムｎの対応する回路については破線枠で示してある。
【００８３】
データ入出力回路６２は、以下に詳述する方法で、外部信号源からのデータを受け付けるとともに、メモリアレイから外部へデータを出力する。
【００８４】
図２７、図２８、図２９において使用される種々の信号、ライン、部品の記号を次に纏めて示す。
【００８５】
表項目 名称
Ｍ11〜Ｍmn メモリセル
ｍ メモリセルアレイのロウ
ｎ メモリセルアレイのコラム
Ｓ1〜Ｓn センスライン
Ｙ1〜Ｙn データ入力ライン
Ｘ1〜Ｘm ワードライン
φy1〜φyn コラム選択信号
Ｉ／Ｏ コラムデータ入力／出力
ＰＣ プリチャージ回路
φp プリチャージ信号
ＲＷＣ リード／ライト回路
φrw リード／ライト信号
ａxi ロウアドレス信号
ａyi コラムアドレス信号
ＣＥ チップイネーブル信号
Ｄin データ入力
Ｄout データ出力
ＷＥ ライトイネーブル信号
ＶＣ オンチップ電圧コンバータ
ＶR リード電源電圧
Ｖw ライト電源電圧
Ｖp プリチャージ電源電圧
ＶSB 待機電源電圧
Ｖcc 外部印加電圧
ＩＯＣ データ入力／出力回路
チップイネーブル信号ＣＥが電圧Ｖcc（以下、”高”という）であるとき、チップは非動作状態(inactive)にある。この状態では、プリチャージ信号φpが”高”であり、ＰＣ６０のトランジスタが”オン”状態にあるので、Ｓ1・・・Ｓn、Ｙ1・・・ＹnおよびＩ／Ｏは電圧Ｖpにプリチャージされる。ＣＥが”高”から０電圧（以下、”低”という）に変化すると、このチップは動作状態(active)となる。ついで、φpが”低”になり、ＰＣ６０のトランジスタを”オフ”にする。このときラインＳ1・・・Ｓn、Ｙ1…Ｙnの電圧はフローティング状態になり、電圧値Ｖpを維持する。ワードラインは、ロウドライバ５９にロウアドレス信号（ａxi）を印加することにより選択される。リード電圧ＶRをＸ1に印加すると、第１のロウのメモリセルＭ11〜Ｍ1nの情報が読み出され、対応するセンスラインＳ1〜Ｓn上に出力信号が現れる。例えばメモリセルＭ11を例に考えると、メモリノードＮの電圧がＶpであるとき、トランジスタＱRが”オン”状態となり、対応するセンスラインＳ1が０Ｖへ放電される。逆に、当該メモリノードの電圧が０Ｖであるとき、トランジスタＱRが”オフ”状態にあるので、Ｓ1はＶpに維持される。Ｓ1の電圧が０ＶまたはＶpに落ちついた後、リード／ライト信号φrwが”高”となり、Ｓ1の情報がＲＷＣ６１を経由してＹ1へ転送される。すなわち、Ｓ1が０Ｖであるとき、Ｙ1はＶpＶに維持される。なぜなら、ＱDが”オフ”状態にあるからである。しかし、Ｓ1がＶpであるときには、Ｙ1は０Ｖへ放電される。なぜなら、両トランジスタＱD,ＱTとも”オン”状態にあるからである。ついで、印加されたコラムアドレス信号（ａyi）に従ってφy1が選択的に高になり、その結果、ＱY1が”オン”になる。したがって、Ｙ1の電圧変化は、入力／出力ラインＩ／ＯおよびＩＯＣ６２を経由してデータ出力Ｄoutに転送される。Ｙ1が０ＶまたはＶpに落ちついた後、ワードラインＸ1の電圧がライト電圧Ｖwに変えられる。その結果、トランジスタＱwが”オン”になり、Ｙ1の電圧がメモリノードＮに復帰する。このようにして、たとえリード動作中にメモリノード電圧に何らかの変動があったとしても、情報は０ＶまたはＶpにリフレッシュされる。このリードおよびリライト動作は、同じロウの他のセルＭ12…Ｍ1nに対しても実行されるが、セルＭ11の場合のように読み出された情報がＩ／Ｏラインへ転送されることはない。リードおよびリライト動作が終了すると、ＣＥが高となり、Ｘ1が待機電圧ＶSBに設定され、さらにφpが高となる。
【００８６】
次に、ライト動作を説明する。一例として、メモリセルＭ11へのライト動作を図２９に示す。リード動作で説明したと同じ動作により、Ｍ11の蓄積情報がＳ1およびＹ1へ転送される。その後、入力データＤinに対応する電圧がＩ／Ｏに印加され、Ｙ1のリード情報がこの電圧により置換される。これは、その後、ワードラインＸ1にライト電圧Ｖwを印加することによりメモリノードＮに蓄積される。同じロウの他のセルＭ12…Ｍ1nは、同じ動作中にリフレッシュすることができる。メモリアレイのすべてのセルにデータを書き込むためには、ロウ毎に順次このプロセスが繰り返されることが理解されよう。
【００８７】
図２４から図２６に示した実施の形態によるメモリセルを製造する方法を、以下、図３０により説明する。
【００８８】
図３０（ａ）に示すように、１０Ωｃｍのｐ型シリコン基板ウエハ３を熱酸化して厚さ５ｎｍのＳｉＯ2層２１を形成する。ついで、メモリノードを形成する厚さ５〜１０ｎｍ（望ましくは５ｎｍであるが１０ｎｍまでの厚さでも可能）のｎ型ドープシリコン膜１を層２１上に被着する。これは、厚さ３０ｎｍの非ドープシリコン膜５２により被覆される。膜５２の表面は望ましくは温度７００℃のＮＨ3環境で厚さ１ｎｍの窒化シリコン層に変化させ、図２２に示した層１５の第１層を形成する。この窒化シリコン層の厚さは、１０００℃での２．５ｎｍから７００℃での１ｎｍまで成長温度により変化させることができる。続いて、非ドープシリコン層１６を被着し、窒化して、厚さ１ｎｍの他の窒化シリコン層１５を形成する。このプロセスを順次６回繰り返して、図２２に詳細に示した７組の被覆層１５，１６からなる多重トンネル接合２を形成する。ついで、厚さ３０ｎｍの非ドープシリコン膜５３を被着する。これはさらに厚さ２０ｎｍのＳｉ3Ｎ4膜６３で被覆される。この膜６３はマスク目的のために被着され、リソグラフィーおよびＣＨＦ3およびアルゴンガス中でのエッチングによりパターン化される。シリコン層および窒化シリコン層５３，１５，１６，５２は、次に、それ自体周知のドライエッチング法を用いてエッチング除去される。
【００８９】
図３０（ｂ）において、Ｓｉ3Ｎ4膜６３をマスクとして用いて、障壁構造２の垂直側面のサイドエッジ６４ａとともにウエハの表面を酸化することにより、例えば、３０ｎｍの厚さのＳｉＯ2６４を形成する。ソースおよびドレイン領域５，６には砒素イオンを打ち込む。
【００９０】
次いで、図３０（ｃ）に示すように、Ｓｉ3Ｎ4膜６３を除去して、従来のＣＶＤプロセスにより、厚さ３０ｎｍのｎ型ドープシリコン膜５４を被着し、さらに厚さ５０ｎｍのＳｉＯ2膜５５を被着する。次に、層５５を従来のリソグラフィー法およびドライエッチング法により、パターン化する。ビットラインの幅、即ち、図２４に示したラインＹ1（５４）の幅は、６０ｎｍに選定される。これによって、本デバイスの内部電位の良好な制御が行える。ビットラインＹ1の種々の層の厚さは、メモリセルアレイのサイズに応じて選定することができる。これらの層は、広いビットラインほど厚くすべきである。レジストおよびＳｉＯ2膜５５をマスクとして用いて、トンネル障壁構造２の最初の窒化シリコン層が現れるまでＣｌ2ガスの雰囲気中で層５４，５５を選択的にエッチングする。
【００９１】
図３０（ｄ）において、厚さ３０ｎｍのＣＶＤ ＳｉＯ2層を被着してＣＨＦ3およびアルゴンガスの雰囲気中でドライエッチングすることにより、側壁５６を形成する。
【００９２】
図３０（ｅ）において、その後、多結晶シリコン層５１を被着してこれを従来のリソグラフィー法およびドライエッチング法によりパターン化することにより、ワードラインを形成する。
【００９３】
図２７に示したような周辺回路６０，６１に使用されるｎ型およびｐ型ＭＯＳトランジスタは、従来の方法により同じ基板３上に形成することができる。ｎ型のＭＯＳトランジスタのソースおよびドレイン領域は、図３０（ｂ）で説明したメモリセルＭmnのソースおよびドレイン領域５，６の形成と同時に形成することができる。
【００９４】
本実施の形態において、個々のメモリノード１に蓄積情報を維持するためには、ワードライン上にスタンバイ電圧ＶSBを印加する必要がある。これは、デバイスがオフされるときに、外部電池またはキャパシタを用いることにより実現することができる。無視できるほど小さい漏れ電流を除いて、有意な電流は流れないので、不揮発特性を効果的に得ることができる。後述する変形例として、全ての電圧を＋５Ｖだけ正方向にシフトさせることにより、外部電池またはキャパシタを省略することができる。この場合、スタンバイ電圧は０Ｖとなるので外部電池は不要となる。
【００９５】
第８の実施の形態
図３１に、待機電圧をシフトする１つの方法を示す。この場合、ｐ型ドープ領域６５をワードラインのコンタクト領域下に形成する。この構造は、図２５に示したものの変形例と考えることができる。図３０（ｄ）に示したプロセスステップの後、ＳｉＯ2５５、５６をマスクとして用いて、硼素イオンを打ち込むことによりｐ型ドープ領域６５を形成する。ワードラインの電圧は室温で１Ｖ程度シフトする。この構造では、内部電位すなわち伝導エネルギーバンドエッジをより効果的に制御できるという他の利点を有する。打ち込まれた硼素イオンが横方向に広がる効果およびこれにより形成された打ち込みｐ−ｉ接合のビルトイン電位(built-in potential)の効果により、実効的なビットライン幅を現実のビットライン幅より十分狭くすることができる。その結果、第７の実施の形態における０．０６μｍのビットライン幅ではなく、１μｍビットライン幅でも本メモリデバイスを実現するには十分である。この構造では、ＶSB＝−４Ｖ、ＶR＝−３Ｖ、Ｖw＝１Ｖである。
【００９６】
第９の実施の形態
さらに、図３２に示すように障壁構造の内部に薄いｐ型ドープ層６６を形成することができ、これによって、より大きなビルトイン電位が得られる。図３２の構造は、図３１に示したものの変形例と考えることができる。このようなｐ型層６６は、ｐ型シリコン膜を蒸着することにより、または障壁構造を形成する中間段階で硼素イオンを打ち込むことにより容易に形成することができる。この層は、繰り返し蒸着法により形成できるからである。硼素の拡散を低減するには、ｐ型ドープ層６６を図２２のような薄いトンネル障壁１５により挟み込む。この場合、ワードライン電圧が内部電位ひいては伝導エネルギーバンドエッジを直接的に制御する。これによって、スタンバイサイクルとライトサイクルの間のワードラインの電圧差を低減できる。この構造では、ＶSB＝−２Ｖ、ＶR＝−１Ｖ、Ｖw＝１Ｖである。
【００９７】
第１０の実施の形態
この実施の形態では、図３３に示すように、５ｎｍのオーダーの、より厚いトンネル障壁を用いる。図３３の構造は図２２に示したものの変形例と考えることができる。この障壁構造は、図２４〜図２６で説明したデバイスに組み込むことができる。図３３のメモリノード１は、厚さ３０ｎｍの非ドープポリシリコン層５２により被覆される。また、この層５２自体はＳｉ3Ｎ4の材料からなる単一障壁層６７により被覆される。このＳｉ3Ｎ4膜は、３００〜５００Ｗの高周波電力による温度５５０℃でのプラズマ窒化法により形成することができる。この層はさらに、図２２を参照して説明した厚さ３０ｎｍの非ドープＳｉ層５３により被覆される。これによって形成された障壁構造の伝導エネルギーバンド図を図３４に示す。この伝導エネルギーバンド図は、比較的低い障壁高さで比較的広い障壁成分１７と、層６７により生成される、比較的高い障壁高さの比較的狭い障壁成分１８とを有する。本例では、この障壁高さは、２ボルトのオーダーであり、絶縁Ｓｉ3Ｎ4の厚さ５ｎｍの層により生成される。ライト動作中、ライト電圧が図３３のサイドゲート５１（図示せず）に印加される。この例では、ライト電圧Ｖw＝５Ｖにより、比較的広い障壁成分が図３４の成分１７ａとなるように、過渡状態において障壁構造が引き下げられる。データを読み出すためには、障壁が１７ｂとなるように電圧ＶRがゲート５１に印加される。この構成では、メモリデバイスからデータを読み出すことができる。情報を蓄積するためには、ワードラインＸに０Ｖを印加して、構造１７ｃがメモリノード１から電荷が漏れるのを積極的に阻止するように、スタンバイ電圧ＶSB＝０Ｖとする。
【００９８】
タイプ３
第１１の実施の形態
図３５に、本発明によるメモリデバイスの他のタイプを示す。このデバイスは、概して、図４および図５で説明した実施の形態に類似し、同様の要素には同じ参照番号を付してある。図３５の実施の形態において、障壁構造は水平面内のドット(lateral dots)６８により構成される。これらのドットは、W. Chen, H.AhmedおよびK. NakazatoによるApplied Physics Letters, 12 June 1995, Vol.66,No. 24, pp.3383-3384に記載されたようなイオン化ビーム被着法のような種々の異なる方法により、または、H. AhmedによるThird International Symposium onNew Phenomena in Mesoscopic Structures, December 1995に記載された単原子リソグラフィーにより形成することができる。さらに、水平面内のドット６８は、前述のYano等に記載されたような多結晶シリコン膜内の粒子により、また、前記第３、第４、第５の実施の形態の方法で説明したようなナノ結晶により、さらには、前記第６の実施の形態の方法で説明したようなコロイド粒子により、置換することができる。
【００９９】
多くの変形、変更は本発明の範囲に包含される。例えば、ｎ型およびｐ型材料の種々の領域を互いに交換して、前述したものと相補的な伝導特性を有するデバイスを生成することができる。異なる厚さの伝導材料や絶縁材料を混合して、トンネル障壁構成を形成することができる。また、異なる絶縁材料を用いることもできる。例えば、トンネル障壁として窒化シリコンの代わりにシリコン酸化物を用いることができる。さらに、絶縁体上シリコン(silicon on insulator)、ＳｉＧｅ、Ｇｅ，ＧａＡｓ、その他当業者に周知のもの等の異なる基礎基板について、他の半導体製造システムを用いることができる。また、本発明の第１のタイプのメモリデバイスに用いるものとして説明した、障壁構造の種々の異なる実施の形態およびその変形例は、サイドゲート５１を有する第２のタイプの実施の形態においても利用することができる。この第２のタイプによる実施の形態は、第１のタイプの原理に従って動作するように、サイドゲート無しで、あるいはサイドゲートに固定電圧を印加して用いるよう変形することができる。
【図面の簡単な説明】
【０１００】
【図１】本発明による第１の型のメモリデバイスの概略構成図である。
【図２】図１に示した障壁構造２の電流対電圧特性のグラフである。
【図３】図１に示したメモリデバイスのアレイを示す概略回路図である。
【図４】図３に示したメモリアレイ回路の構造を示す概略平面図である。
【図５】図４に沿ったメモリセルＭ11の断面図である。
【図６】図４のＢ‐Ｂ’線に沿ったメモリセルＭ11の断面図である。
【図７】メモリアレイの個々のセルに対してデータを書き込み読み出す方法の説明図である。
【図８】２進値”０”（（ａ）〜（ｄ））の書込、および２進値”１”（（ｅ）〜（ｈ））の書込の期間中のデバイスのソースおよびドレインにおいて、電圧ＶSYに対してプロットされたメモリデバイスのメモリノード１の電圧Ｖのグラフである。
【図９】メモリノード１に蓄積された２進値”１”および”０”について、制御ゲート電圧Ｖxに対してプロットされたドレイン・ソース電流ＩSYのグラフである。
【図１０】本メモリデバイスの障壁構造２をより詳細に示した断面図である。
【図１１】メモリノード１に電荷キャリアが蓄積されるときの障壁構造２の伝導エネルギーバンド図（ａ）と、制御電極端子Ｘからのトンネリングにより電荷キャリアがノード１に書き込まれるときの対応するエネルギーバンド図（ｂ）である。
【図１２】本メモリデバイスを製造するための種々の製造工程を示す、図４のＡ−Ａ’線に対応する断面図である。
【図１３】図１２に続く、本メモリデバイスを製造するための種々の製造工程を示す、図４のＡ−Ａ’線に対応する断面図である。
【図１４】本メモリデバイスに代替的に使用できるショットキ障壁構造の概略断面図である。
【図１５】本発明によるメモリデバイスの第３の実施の形態についての、ナノメータースケールの伝導島を有する代替的な障壁構造の概略断面図である。
【図１６】ナノメータースケールのシリコン結晶がＳｉＯ2全体に分散された本発明によるメモリデバイスを製造するための一連の製造工程を示す図である。
【図１７】障壁構造がコロイダル溶液から析出されたナノメータースケールの金分子を含む他の実施の形態を構成するためのプロセス工程図である。
【図１８】図１７に続くプロセス工程図である。
【図１９】図１８に続くプロセス工程図である。
【図２０】本発明による第２の型のメモリデバイスの概略構成図である。
【図２１】端子Ｘへ印加される電圧がある場合（”ＯＮ”状態）と、そのような電圧がない場合（”ＯＦＦ”状態）において、端子Ｙに印加される電圧ＶYの関数としての、図２０の障壁構造を流れる電流のグラフである。
【図２２】図２０に示した障壁構造の拡大された概略断面図である。
【図２３】図２２に示した障壁構造の伝導バンドエネルギー図を示す。
【図２４】図２０に示した第２の型のメモリデバイスを内蔵したメモリセルアレイの概略平面図である。
【図２５】図２４のＡ‐Ａ’線に沿った断面図である。
【図２６】図２４Ｂ‐Ｂ’線に沿った断面図である。
【図２７】オンチップドライバおよび他の周辺デバイスとともに示した、図２４、図２５、図２６のメモリセル構造の概略回路図である。
【図２８】メモリセルＭ11から情報を読み出すプロセスを説明するための波形図である。
【図２９】メモリセルＭ11にデータを書き込むプロセスを説明するための波形図である。
【図３０】図２４〜図２６に示したメモリデバイスを製造するプロセス工程の説明図である。
【図３１】本メモリデバイスの変形例の概略断面図である。
【図３２】本デバイスのさらに他の変形例の概略断面図である。
【図３３】本発明による第２の型のメモリデバイスに用いるための他の障壁構成の概略断面図である。
【図３４】図３３に示した障壁構造に対応する伝導エネルギーバンド図である。
【図３５】本発明による第３の型のメモリデバイスの概略断面図である。
【符号の説明】
【０１０１】
１…メモリノード、２…障壁、３…基板、４…伝導経路、５…ソース領域、６…ドレイン領域、７…ＳｉＯ2絶縁領域、８…絶縁ＳｉＯ2層、９…伝導制御電極。
【技術分野】
【０００１】
本発明は、メモリセルアレイを製作するための大規模集積化が可能なメモリデバイスに関する。
【背景技術】
【０００２】
従来の半導体メモリでは、１ビットの情報は、各メモリセル内の静的キャパシタに蓄積された電子群により表わされる。２進数”１”はＮ個の電子の不足により表わされ、”０”は中立の電荷状態により表わされる。典型的な１６Ｍビットダイナミックランダムアクセスメモリ（ＤＲＡＭ）では、その電子数Ｎは約８００，０００である。メモリ容量を増加させるためには、個々のメモリセルを小さくする必要があるが、従来のメモリセルのサイズを小さくするだけではこれを達成できない。なぜなら、Ｎの値に下限があるからである。電子数Ｎは、セルからの漏れ電流、内部ノイズ、および入射アルファ粒子の影響を受容する必要性から制限される。これらの要因は、メモリセルの面積の低減に比例して低減する訳ではない。１６ＧビットＤＲＡＭでは、Ｎは１３０，０００余りでなければならない（これは、１６ＭビットＤＲＡＭでの約６分の１に相当する）と見積もることができる。しかし、１６ＧビットＤＲＡＭに必要なセルサイズは、１６ＭビットＤＲＡＭに比べて３桁の割合で低減する必要がある。したがって、この低減されたセルサイズは満足できる動作に必要な個数の電子を収容することができない。Ｎの値を充分に大きく維持する試みとして、溝または堆積構造、および高誘電体キャパシタ膜を有する３次元キャパシタが研究されてきたが、これによって得られる提案された構造および製造工程は極めて複雑になる。しかも、電力消費が著しく増加する。なぜなら、セル内の比較的大きい個数Ｎの電子が蓄積時間（これはデバイスの規模が縮小されるほど短くなりがちである）内にリフレッシュされる必要があるからである。
【０００３】
他の型のメモリデバイスは、不揮発性を示すフラッシュメモリとして知られている。このようなデバイスでは、典型的には１０ｎｍのオーダーの厚さを有するＳｉＯ2により形成されたトンネル障壁を通って、約１０の５乗個の電子がフローティングゲート内に注入される。この蓄積された電荷は、ソースドレイン経路に流れる電流に影響を与える電界を形成する。制御ゲートを介して電界を印加することにより、フローティングゲートに電荷を書き込み、または、フローティングゲートから電荷を消去する。消去および書込サイクル中には比較的高い電界が印加され、その結果、ＳｉＯ2膜が劣化してメモリの寿命が所定回数の消去／書込サイクル（典型的には１０の５乗サイクルのオーダー）に制限される。さらに、典型的な消去／書込時間は数ミリ秒であり、これは従来のＤＲＡＭのそれよりも４桁も遅い。このような低い特性により、フラッシュメモリデバイスの用途は制限される。
【０００４】
これまでのところ、他の手法を採用して、単電子メモリデバイスとして知られる、少数かつ正確な個数の電子で動作するメモリデバイスが提供されている。単電子メモリデバイスは、本出願人によるＰＣＴ／ＧＢ９３／０２５８１（ＷＯ−Ａ−９４／１５３４０）に開示されている。印加されるゲート電圧の制御の下で、正確な個数の電子が、多重トンネル接合を通り抜けてメモリノードへ入りまたはメモリノードから出て、そのメモリノードの電子状態がエレクトロメータ（electrometer）により検出される。しかし、このデバイスの欠点は、各メモリノードに相当量の回路が必要となり、かつ、このデバイスは現在、低温（液体ヘリウム温度４．２Ｋまたはそれ以下）でのみ動作するということである。他の単電子メモリデバイスは、IEEE Transactions on Electron Devices, September1994,Vol.41, No. 9, pp.1628-1638においてK.Yano, T.Ishii, T.Hashimoto,T.Kobayashi, F.MuraiおよびK.Sekiにより、またIEEE International Solid-State Circuits Conference, 1996, FP16.4, P.266において、K.Yano, T.Ishii,T.Sano, T.Mine, F.MuraiおよびK.Sekiにより、提案され、論証されている。このデバイスは、ゲート電圧が印加される、ソースおよびドレイン間に伸びた多結晶膜を用いている。この多結晶シリコン膜の粒状構造の中に少数の電子が蓄積される。このメモリサイズは、前述のＰＣＴ／ＧＢ９３／０２５８１の構造に比べて比較的小さく、室温で動作しうる。しかも、このメモリは従来のメモリに比べていくつかの利点を有する。すなわち、少数個の蓄積電子に起因して消去／書込がより高速になり、かつ、高電界電子注入(high-field electron injection)ではなく低電圧トンネル注入(low-volgate tunnel injection)が用いられるために動作寿命が伸びる。しかし、蓄積された情報を読み出すための時間は比較的長く、数マイクロ秒のオーダーである。その理由は、粒（grains)内での電子の長い蓄積時間を保証するためにはソース・ドレイン間の抵抗を十分に高くする必要があるからである。
【０００５】
他の構造は、S.Tiwari, F.Rana, H.Hanafi, A.Hartstein, E.F.CrabbeおよびK.ChanによるApplied Physics Letters, 4 March 1996, Vol 68, No.10,pp.1377-1379において、また、S.Tiwari, F.Rana, K.Chan, L.ShiおよびH.HanafiによるApplied Physics Letters, 26 August 1996, Vol 69, No.9, pp.1232-1234において、さらに、H.I.Hanafi, S.TiwaiおよびI.KhanによるIEEE Transactionson ElectronDevices, 9 September 1996, Vol 43, No.9, pp1553-1558において記載されている。このメモリデバイスは、トランジスタデバイスのゲートの下に位置するシリコン・ナノ結晶(nano-crystals)を用いる。シリコン基板から１．１〜１．８ｎｍのオーダーの厚さの薄いトンネリング酸化物層を通して、シリコン・ナノ結晶（５ｎｍの大きさ）内に電子が注入される。蓄積された電子は、トランジスタの閾値電圧をシフトさせる。蓄積された情報を読み出すための時間は、比較的短く、数十ナノ秒のオーダーである。これは、トランジスタ・チャネルが高電子移動度を有するからである。情報を書き込み、読み出すための耐性(endurance)サイクルは、従来のフラッシュメモリデバイスに比べて、著しく改善される。しかし、その消去時間は許容できないほど長く、数ミリ秒のオーダーである。これは、電子がナノ結晶からバルクシリコンへ通り抜けるほど伝導帯の整合(conduction band alignment)が好ましい状態にないからである。
【０００６】
フラッシュメモリの原理に従って動作する他のメモリデバイスが、IEEE Electron Device Letters, Vol. EDL-1, No.9, September 1980, pp.179-181において、D.J.DiMaria, K.M.DeMeyerおよびD.W.DongによるElectrically-Alterable Memory Using a Dual Electron Injector Structureに記載されている。このデバイスにおいては、ゲート電極からトンネリング障壁を通して、フローティングゲートから書き込まれまたは消去される電荷により、ソース／ドレイン経路の伝導性が制御される。しかし、このデバイスの欠点は、書込／消去時間が遅く（ミリ秒のオーダー）、トンネル障壁の寿命が限られていることである。これは、従来のフラッシュメモリの場合と同様にＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ高電界注入が利用されているからである。
【発明の開示】
【課題を解決するための手段】
【０００７】
これらの問題および欠点を克服するために、本発明は、電荷キャリアのための経路と、この経路の伝導性(conductivity)を変化させる電界を生成する電荷を蓄積するノードと、与えられた電圧に応答して当該ノード上に電荷キャリアが蓄積されるように通り抜けるトンネル障壁構造とを有するメモリデバイスを提供する。このトンネル障壁構造は、比較的低い障壁高さを有する寸法的に比較的広い障壁成分と、比較的高い障壁高さを有する少なくとも１つの寸法的に比較的狭い障壁成分とからなるエネルギーバンドプロフィールを呈する。
【０００８】
本発明は、メモリデバイスの書込、読み出しおよび消去時間のすべてを最適化することができる。
【０００９】
上記エネルギーバンドプロフィールの比較的広い障壁成分は、ノード上に電荷を長時間蓄積するための障壁として働く。比較的狭い障壁成分を通り抜けて電荷がノードに書き込まれまたはノードから消去されるように、広い障壁成分は選択的にその高さを上げたり下げたりすることができる。
【００１０】
比較的高い障壁高さを有するエネルギーバンドプロフィールの成分は、３ｎｍまたはそれ以下の幅のエレメントによりもたらされる。複数の比較的高い障壁成分を有してもよく、これは好都合には多重トンネル接合構造を形成する。
【００１１】
この障壁構造は、種々の異なる方法により製造することができる。これは、比較的高い電気伝導性の材料と絶縁性の材料の交互の層を含んでもよい。これらの層は総体的に、エネルギーバンドプロフィールの、比較的広く低い障壁高さの成分をもたらし、かつ、個々の絶縁層は比較的高い障壁成分をもたらす。この交互の層は、それぞれポリシリコンと窒化シリコンにより構成することができるが、他の材料を用いることもできる。
【００１２】
この代わりに、障壁構造は、電気的な伝導材料と半導体材料の交互の層を有するショットキ障壁により構成してもよい。
【００１３】
電荷蓄積ノードは、障壁構造と経路との間の電気的伝導材料の層により構成できる。このノードは、複数の導電性の島（islands）により構成してもよい。これらの代替構成として、島を障壁構造内に散在させ、それらの荷電エネルギーにより、エネルギーバンドプロフィールの上記比較的低い障壁成分をもたらすこともできる。これらの島は５ｎｍまたはそれ以下の直径を有する。これらの島は、絶縁材料により分離された複数の層内に配置されてもよい。
【００１４】
島は、いくつかの異なる方法により形成することができる。島は、ナノ結晶の半導体材料により構成できる。この代わりに、島は、絶縁金属酸化物内に散在するように、例えばスパッタリングにより、金属で形成することもできる。さらには、金属または半導体粒子のコロイド液(colloidal solution)から析出された粒子により構成することもできる。
【００１５】
トンネル障壁構造は上記経路と制御電極との間に配置し、この制御電極の電圧を変化させることにより、電荷蓄積ノードへ通り抜ける電荷量を制御できるようにする。本発明の他の構成では、ゲート電極を設け、これによって電荷障壁構造に付加的な電界を印加することによりノードへ通り抜ける電荷を制御する。
【００１６】
ノードに蓄積されうる電荷の量は、クーロンブロッケード効果（Coulomb blockade effect）により、離散的な個数の電子に制限される。
【００１７】
使用時、トンネル障壁構造は、ノードへ通り抜ける電荷キャリアが阻止される阻止電圧範囲を呈し、ノード内に蓄積される電荷量を制御するために当該阻止電圧範囲を増減させるための制御手段が設けられる。ノードに蓄積されうる電荷量は複数の別個の電子状態に制限される。制御手段は、阻止電圧範囲を増減させるように動作することにより、それらの状態のうちの選択された１つのみが当該ノードに存在するようにする。
【００１８】
代わりに、制御手段は電圧阻止範囲の幅を変化させるよう動作してもよい。
【００１９】
本発明によるメモリデバイスは、慣用の基板に行（ロウ）および列（コラム）からなるアレイとして製造するのに適している。
【００２０】
データは個々のセルから選択的に読み出すことができ、そのセルに新たなデータを書き込み、またはその蓄積データをリフレッシュすることができる。本メモリセルアレイは、メモリセルのそれぞれの列の経路内を流れる電流を検出するセンスラインと、ワードラインと、それぞれの列のメモリセルの障壁構造を制御するデータラインと、センスラインをプリチャージするプリチャージ回路とを有し、前記センスラインは、対応するワードラインに印加されたリード電圧に応答して読み出された、当該列内のセルの特定の１セルの電荷蓄積ノードに蓄積された電荷に依存する電荷レベルを取り込み、本メモリセルアレイは、さらに、当該センスラインの電圧レベルを当該列の対応するワードラインに転送するリード／ライト回路と、当該データラインの電圧レベルに応答して当該リードセル内に蓄積されたデータに対応する出力データを生成するデータ出力と、当該リードセルのワードラインにライト電圧を印加することにより当該データライン上の電圧レベルに対応するデータが先のリードセルに書き戻されるようにするデータリフレッシュ手段とを有する。このアレイは、また、セル内に書き込まれるべき入力データに応答して、リード／ライト回路の動作の後、データライン上の電圧レベルを変化させることにより、その入力データを当該セル内に書き込む手段を有してもよい。
【００２１】
このアレイの周辺回路は当該メモリセルとともに共通の基板上に形成することができ、その周辺回路内のトランジスタのソースおよびドレインは、本アレイのセル内のソースおよびドレイン領域の形成に用いたと同じプロセスステップにより形成できる。
【発明を実施するための最良の形態】
【００２２】
本発明をより充分理解できるように、以下、添付の図面を参照しながら本発明の実施の形態を一例として説明する。
【００２３】
以下の説明において、本発明によるメモリデバイスの実施の形態は３つの異なる型（タイプ）に分類しうる。
【００２４】
タイプ１
図１に、本発明による第１のタイプのメモリデバイスの概略構成を示す。メモリノード１と障壁構造２は、ソース接続Ｓおよびドレイン接続Ｙならびに制御電極接続Ｘを有する電界効果トランジスタの制御電極内に集積化される。情報を蓄積する際、電荷キャリアは障壁構造２を通り抜けてメモリノード１に達し、本デバイスは蓄積キャパシタとして働く。その結果、電荷がノード１に保持される。情報を読み出すには、ソース／ドレイン経路Ｓ，Ｙの伝導性がモニターされる。この伝導性は、メモリノード１に蓄積された電荷のレベルに依存して、比較的高い伝導状態と低い伝導状態の間を変化する。
【００２５】
図２に、障壁構造２の電流−電圧特性を示す。ここに、Ｖはメモリノード電圧である。接続Ｘから障壁構造を通過する電子流Ｉは、上下の閾値電圧±ＶCの間の阻止範囲ＶBにおいて強く抑止される。しかし、この阻止電圧範囲の外側では、接続Ｘに印加されるバイアス電圧Ｖxの極性に依存して、メモリノード１へまたはメモリノード１から電荷キャリアが障壁構造を通り抜けることができる。障壁構造は、２個以上のトンネル接合が直列に接続された多重トンネル接合とみなすことができる。
【００２６】
図１に示したメモリデバイスは、図３に、関連するワードラインＸ1，Ｘ2等およびビットラインＳ1，Ｙ1等；Ｓ2，Ｙ2等とともに示したような、行列状に配置した、メモリデバイスのアレイ内の１メモリセルとして用いることができる。すなわち、このアレイは、メモリセルＭmnを有する。ここに、ｍおよびｎはそれぞれ、行および列の個数を表わす。
【００２７】
第１の実施の形態
メモリセルＭmnの第１の実施の形態の構造について、図４、図５、図６により説明する。図４は、メモリセルの平面図であり、図５、図６はそれぞれ図４のＡ‐Ａ’線およびＢ‐Ｂ’線に沿ったセルＭ11の断面図である。
【００２８】
図５に示すように、本デバイスは基板３上に形成される。この例では、基板３はｐ型の半導体基板からなり、伝導経路４はｎ+ソース５とドレイン６との間に延在する。ＳｉＯ2絶縁領域７は、当該セルをアレイ内の隣のセルから分離する。基板は、絶縁ＳｉＯ2層８により被覆される。メモリノード１および被覆トンネル障壁構造２は、層８により囲まれた領域内に形成される。伝導制御電極９はトンネル障壁構造２を被覆する。この制御電極９は、アレイの行に沿って伸びるワードラインＸ1を形成する。ソース領域５およびドレイン領域６は、図４に示したアレイの列に沿って伸びるビット線Ｓ1,Ｙ1を形成する。アレイ内の他のセルも、対応するワードラインおよびビットラインを有することが理解されよう。
【００２９】
メモリノード１は、障壁構造２を介して充電することにより蓄積されうる（その結果、ノードの横方向に、均一な電界をもたらす）電子の個数を制限するナノメータースケールのドットまたは粒からなる。
【００３０】
以下、図７、図８を参照して、メモリセルＭ11について選択的にデータを書き込み読み出すプロセスを説明する。このプロセスにおいて、メモリセルＭ11に関連するワードラインＸ1およびビットラインＳ1,Ｙ1は能動化されるとともに、他のワードラインおよびビットラインは接地される。情報がＭ11に書き込まれるとき、正のピークＶx(w)と負のピーク−Ｖx(w)を有する電圧パルス波形がワード線Ｘ1に印加される。”０”が書き込まれるときには、高さＶY(w)の正の電圧パルスがビットラインＹ1,Ｓ1に印加される。一方、”１”が書き込まれるときには、ピーク電圧−ＶY(w)の電圧パルスがビット線Ｙ1,Ｓ1に印加される。これらのパルスは、時間ΔＴの期間、オーバーラップする必要がある。例えば、Ｖx(w)＝１．２Ｖ，ＶY(w)＝１．８Ｖ，およびΔＴ＝１０ｎ秒である。
【００３１】
図８において、メモリノード１に存在しうる電子の個数は、トンネル障壁構造２の電圧阻止領域の大きさにより制限される。すなわち、ノードの電圧は±Ｖcを超えることができない。図８（ａ）において、２進データビット”１”はメモリノード１上の正に荷電された状態１１（電子の欠乏）により表わされ、”０”はノード１上の負に荷電された状態１２（電子の過剰）により表わされる。この例では、”１”および”０”状態におけるメモリノード電圧はそれぞれ＋０．４Ｖおよび−０．４Ｖである。ノード１に”０”を書き込むプロセスを、図８（ａ）〜（ｄ）により説明する。ここに、ＶSY＝ＶS＝ＶYであり、黒ドットは、各ステップで生じる最終電子状態を表わす。図８（ａ）に示すように、正の電圧ＶY(w)（１．８Ｖ）がビットラインＳ1,Ｙ1に印加されるとき、２つの状態１１および１２は、次の式のように、当該メモリノード上の一定電子数の線に沿って、それぞれ点１３（１．６Ｖ）および点１４（０．８Ｖ）へ移動する。
【００３２】
Ｖ＝（Ｃg／ＣΣ）ＶSY＋Ｖ0 （１）
ここに、ＣΣはメモリノードの総容量、Ｃgはメモリノードと端子Ｙ1およびＳ1との間の容量、Ｖ0はＶSY＝０のときのメモリノード電圧である（−ＣΣＶ0／ｑはメモリノード上の過剰電子の個数である。ここにｑは素電荷である。）本実施の形態では、ＣΣ／Ｃg＝１．５である。
【００３３】
図８（ｂ）に示すように、負の電圧−Ｖx(w)（−１．２Ｖ）がワード線Ｘ1に印加されると、阻止領域ＶBが図示のようにシフトする。かつ、状態１３は状態１４へ移行する。なぜなら、状態１３は阻止領域の外側に出るが、ここには存在できないからである。
【００３４】
図８（ｃ）に示すように、正の電圧Ｖx(w)（１．２Ｖ）がワード線Ｘ1に印加されると、この状態は維持される。その後、図８（ｄ）に示すようにワード線とビット線が接地され、状態１４がメモリノード１上の一定電子数の線に沿って”０”状態１２に移行する。
【００３５】
”０”状態１１と”１”状態１２の間の任意の電子状態は、”０”状態になる当該プロセスによってリフレッシュされることに留意されたい。”１”状態１１を書き込むための対応するプロセスは、図８（ｅ）〜（ｈ）に示す。このシーケンスにおいて、”０”状態１１と”１”状態１２の間の任意の電子状態は、リフレッシュされた”１”状態に変えられる。
【００３６】
このライトプロセスは、特定のメモリセルに関連するビットラインおよびワードラインに同時に書込み波形が印加されることを必要とするということが理解されよう。メモリセルは個別にアドレスすることができる。書込プロセスの期間中、ノードの電子状態に選択的に”１”または”０”値をとらせるように、阻止領域を順次上下にシフトさせる。ただし、書込み信号をワードラインＸ1に印加してビットラインＳ1およびＹ1に印加しない場合、あるいは書込み信号をビットラインに印加してワードラインに印加しない場合、書込は起こらず、ノード１上の現在の状態が維持される。
【００３７】
蓄積された情報を読み出すには、正のゲート電圧Ｖx(r)がワード線Ｘ1に印加され、Ｓ1とＹ1との間の電流ＩSYが検出される。図９に示したように、トランジスタの閾値電圧は、メモリノード１が負に荷電される（”０”）とき、ＶTで与えられ、メモリノードが正に荷電される（”１”）とき、ＶT−ΔＶTにより与えられる。これらの閾値電圧ＶTおよびＶT−ΔＶTは正であるので、選択されていないメモリセル（Ｖx＝０）においては、そのＳとＹとの間には電流は流れない。選択されたワードラインのゲート電圧Ｖx(r)は、ＶTとＶT−ΔＶTとの間に選定される。よって”１”に対しては、ＩSY＞０となり、”０”に対しては、ＩSY＝０となる。よって、ワードラインＶ1にゲート電圧Ｖx(r)が印加されるとき、ビットラインＳ1,Ｙ1（およびアレイ内の他の対応するビットライン対）間を流れる電流を検出するために電流検出器（図示せず）を用いることができる。全体のメモリアレイからデータを読み出すためには、アレイの他のワードラインＸについてこのプロセスが順次繰り返される。本実施の形態では、Ｖx(r)＝０．８Ｖ、ＶT−ΔＶT＝０．４Ｖ、およびＶT＝１．２Ｖである。
【００３８】
本発明によれば、トンネル障壁構造２により蓄積時間およびリード／ライト性能が改善される。ノード１の蓄積時間は、図２に示した電流−電圧特性の阻止領域ＶBに流れる電流をトンネル障壁構造２が抑止する能力により決定される。この蓄積時間ｔsはおおよそ次のように与えられる。
【００３９】
ｔs＝ｔw ｅｘｐ(−ｑＶc／ｋＴ) （２）
ここに、ｋはボルツマン定数、Ｔは絶対温度、ｑは基本電荷、ｔwは書込時間である。もし、ｔsを１０年、ｔwを１０ナノ秒として設計するならば、Ｖcは、室温で動作するためには１Ｖより大きくなければならない。単電子荷電効果を用いる場合、これは、障壁構造２が１ｎｍより小さいサイズの金属粒子により構成されることを必要とする。このサイズは今日の製造技術では容易に達成することができない。
【００４０】
阻止電圧Ｖcを増大できる他の方法は、電荷障壁構造２に対するバンド屈曲効果（band bending effect）を用いることである。この効果は、K.NakazatoおよびH.AhmedによるApplied Physics Letters, 5 June 1995, Vol.66, No.23,pp.3170-3172において多重トンネル接合について論述されている。蓄積（ストア）サイクルおよび書込み（ライト）サイクルのためにトンネル接合に必要とされる特性は、別々に考察することができる。トンネル接合の高さおよび幅は、ストアサイクルではそれぞれφsおよびｄsで表わすことができ、ライトサイクルではφwおよびｄwで表わすことができる。蓄積された情報を１０年以上保持するためには、障壁高さφsは、熱的に発生するＰｏｏｌ−Ｆｒｅｎｋｅｌエミッション電流を抑制するために１．８ｅＶより大きくなければならず、かつ、トンネル障壁厚さｄsは、トンネル漏れ電流を制御するために８ｎｍ x ｛φs (ｅＶ)｝-1/2より厚くなければならない。しかし、約１０ナノ秒の短時間書込時間を得るためには、トンネル障壁の幅φwは２ｎｍ x｛φw (ｅＶ)｝-1/2より薄くなければならない。ここで、φwはライトサイクルのための障壁高さである。
【００４１】
これらの基準を満足することができる障壁構造２を図１０に示す。これは、それぞれ絶縁材料および非絶縁材料の層１５，１６からなる。この例では、絶縁層１５は１〜３ｎｍ（望ましくは１ｎｍであるが、１〜３ｎｍでも可能）の厚さのＳｉ3Ｎ4からなり、非絶縁層１６は３〜１０ｎｍ（望ましくは３ｎｍであるが、３〜１０ｎｍでも可能）ｎｍの厚さのポリシリコンからなる。
【００４２】
図１０に示した障壁構造２について得られた伝導エネルギーバンド図を図１１に示す。これは、障壁構造２を形成する層１５，１６のすべてを組み合わせた厚さに対応する幅Ｂw1の第１の比較的広い障壁成分１７を有する。さらに、各絶縁層１５は、使用時にポリシリコン層１６内に形成される空乏領域に起因して、互いに離隔した各々幅Ｂw2の比較的狭い障壁成分１８ａ，ｂ等をもたらす。比較的広い幅の障壁成分１７は比較的狭い障壁高さＢh1を有するが、障壁成分１８ａ，ｂ等はさらに高い障壁Ｂh1a,Ｂh2bをもたらす。
【００４３】
障壁のこれら２つの成分１７，１８は、異なる役割を果たす。狭く高い障壁１９は、協同トンネリング(co-tunnelling）効果（すなわち、量子力学的効果による２個以上のトンネル障壁に対する自然発生的なトンネリング）を抑制するトンネル障壁として機能する。その結果、電子は一度に１つの障壁１８のみを通過し、その間、ある時間その領域に留まる。この停留時に、広い障壁成分１７のエネルギーにより支配される局所平衡状態に向かって電子が非弾性的に(inelastically)散乱する。このようにして、電子の移動は、広い障壁成分１７による強い影響を受ける。高く狭い障壁成分の幅および高さは外部バイアスによっては変化させることができない。この理由は、それらが、障壁構造２を形成する材料により決定されるからである。しかしながら、広く低い障壁成分は、外部バイアスによって変調することができる。
【００４４】
図１１（ａ）は、電圧Ｖxが印加されない場合のバンド図を示す。制御電極９に電圧が印加されないとき、電荷蓄積ノード１からの漏れが生じるためにはノード１上の電子２０は比較的広い障壁成分１７の幅全体を通り抜ける必要があり、その結果、電荷漏れは強く抑止されるということが分かる。しかし、電極９に電圧が印加されると、障壁２の伝導エネルギーバンド図は図１１（ｂ）に示すような状態に変化する。この図から、次のことが分かる。すなわち、電圧が印加されることにより、比較的広い障壁成分１７が電荷蓄積ノード１に向かって下方へ傾いた傾斜を形成し、その結果、蓄積ノードへ達するためには比較的狭い障壁成分１８を通り抜けるのみでよい。このように、本障壁構造は、ノード１上に長時間電子を蓄える比較的広い障壁成分１７をもたらす。ライトプロセス中、電子をノード１へ通り抜けさせるために電極９に極端に高い電圧を印加する必要はない。
【００４５】
層１６において、ポリシリコンの粒子は、その厚さとほぼ同じ大きさの直径を有する。メモリノード１内の粒子サイズは層１６のサイズより大きくなり得、その結果、電子はメモリノード１上に安定に蓄積され高信頼性の動作をする。図１０の構成では、メモリノード１は５〜３０ｎｍ（望ましくは５ｎｍであるが、５〜３０ｎｍでも可能）ｎｍの厚さを有し、ポリシリコンから形成される。変形例として、ノード１には、ノードにおける電子状態の安定性を改善するために、ドーピングしてもよい。以上から、情報を蓄積するときには、ポリシリコン層１７が空乏領域を形成してｄsを増加させる。一方、ライトプロセスでは、層１６は障壁として機能せず、本構成は、電子を電極９からノード１へ向かって加速させるポテンシャルの傾斜をもたらす。これは、電子をノード上への高速の書込を促進させる。
【００４６】
以下、図１２を参照して、本デバイスの製造方法を詳細に説明する。抵抗率１０ΩｃｍのＰ型シリコンウェハを用いる。例えば、厚さ５００ｎｍのＳｉＯ2の分離(isolation)領域７を形成した後、ｐ型シリコン基板３の頂面に、熱酸化により、５ｎｍのゲート酸化膜２１を成長させる。次に、メモリノード１を形成する層を蒸着（deposite）する。層１は、５〜１０ｎｍ（望ましくは５ｎｍであるが、１０ｎｍまでの厚さでも可能）の厚さまで被着されたｎ型のＳｉからなり、その表面は望ましくは９００℃の温度のＮＨ3の雰囲気内で窒化シリコンに変化させられる。このようにして形成された窒化シリコンの厚さは１〜２ｎｍ（望ましくは１ｎｍであるが、２ｎｍの厚さまで可能）に自己制限される。これは、図１０に示した窒化層１５ａに対応する。その後、被覆層１６ａ（図１０）を形成するために非ドープシリコンが３〜５ｎｍ（望ましくは３ｎｍであるが、５ｎｍの厚さまで可能）ｎｍの厚さまで成長される。この層はさらに、次の１〜２ｎｍ（望ましくは１ｎｍであるが、２ｎｍの厚さまで可能）の厚さの窒化シリコン層１５ｂを形成するために窒化（nitridation）される。このプロセスを複数回繰り返して障壁構造２が造られる。
【００４７】
ついで、厚さ２０ｎｍのｎ型ドープシリコン膜２２が障壁構造層２の上に蒸着される。この膜２２の上には、化学蒸着法（ＣＶＤ）により、ＳｉＯ2膜２３が２０ｎｍまで成長される。
【００４８】
シリコン膜の種々の層はアモルファス状態で成長されるが、ＣＶＤ被着されたＳｉＯ2層２３の窒化および緻密化(densifying)プロセス中に、多結晶シリコンに変化させられる。ついで、最頂部のＳｉＯ2膜２３は、ＣＨＦ3及びアルゴンの雰囲気内で従来のリソグラフィー技術およびリアクティブイオンエッチングによりパターン化される。
【００４９】
その後、このパターン化されたＳｉＯ2層２３をマスクとして使用することにより、ポリシリコンおよび窒化シリコン層２２，２および１は、図１２（ｂ）に示したようなゲート構造２４を生成するために、ＣＦ3を用いたリアクティブイオンエッチングによりエッチングされる。このゲート構造２４の典型的な長さｌは０．１５μｍである。
【００５０】
図１２（ｃ）に示すように、このウエハは、ついで、３０ｎｍの厚さの熱ＳｉＯ2の外側層２５を形成するために酸化される。その後、ソース領域５およびドレイン６が、砒素イオンによるイオン打ち込みにより形成される。
【００５１】
ついで、図１３（ｄ）に示すように、１００ｎｍのＳｉＯ2膜２６が蒸着される。この膜は、平坦な上面を得るために十分な厚さ、本例では１５００ｎｍの厚さの光学フォトレジスト２７の層により被覆される。フォトレジスト２７はついでその表面からＳｉＯ2層２６が突出するまでエッチングされる。このエッチングは，Ｏ2雰囲気の中でスパッタリングにより行われる。これによって得られた構造を図１３（ｅ）に示す。
【００５２】
ＳｉＯ2膜２６の頂部２６ａは、図１３（ｆ）に示すように、ポリシリコン膜２２の頂部が露出するまで、ＷＦ6ガスの雰囲気内でリアクティブイオンエッチングにより除去される。
【００５３】
光学フォトレジスト２７を除去した後、現れた表面上に金属を被着し、従来のリソグラフィ技術によりパターン化する。これにより、前述したワードラインＸ1を形成する制御電極９を設ける。
【００５４】
本メモリデバイスは、種々の方法で変形することができることが理解されよう。例えば、電気伝導層１５の厚さは上述した５ｎｍ（望ましくは３ｎｍであるが、５ｎｍまでの厚さまで可能）の値でなくてもよく、概していえば、１０ｎｍまたはそれ以下の厚さであれば足りる。絶縁層１６の厚さは、前述の２ｎｍ（望ましくは１ｎｍであるが、２ｎｍまでの厚さまで可能）の値ではなく３ｎｍまたはこれ以下の範囲であれば足り、これにより、満足できる狭く高い障壁成分１８を生成できる。但し、上述した製造プロセスは各層１６の厚さを、２ｎｍ（望ましくは１ｎｍであるが、２ｎｍまでの厚さまで可能）のオーダーとなるように厳密に制御する必要がある。また、層１５，１６の組の個数は、障壁構造２内に満足のいく広く低い障壁成分１７を得るに足る個数であれば上記例の”７”と異なってもよい。
【００５５】
第２の実施の形態
変形例として、図１０に示した障壁構造２は図１３に示したようなショットキ障壁構造に置き換えることができる。この場合、絶縁窒化シリコン層１５を用いる代わりに、金属層１８を用いて積層したショットキダイオードの多重構造を形成する。金属層２８はＷにより、あるいはＣｏＳｉ2のようなケイ化膜により、非ドープ多結晶膜１６間に形成される。
【００５６】
次に、本発明によるメモリデバイスのさらに他の実施の形態について説明する。この実施の形態では、トンネル障壁構造２が電気絶縁材料のマトリクス(matrix)中に分散されたナノメータスケールの複数の島から構成される。以下の例では、ナノスケールの島は５ｎｍまたはそれ以下の直径を有し、マトリクス中の電気絶縁材料のナノスケールの厚さ（例えば３ｎｍまたはそれ以下）により隔離される。これによって、トンネル障壁構造の狭く高い障壁成分が得られる。電荷蓄積ノードは、前述したような独立した層１ではなく、障壁構造全体に分散するように、複数の伝導島により形成される。以下に説明するように、このような多重トンネル障壁構造を形成するには、幾つかの異なる製造プロセスを用いることができる。
【００５７】
第３の実施の形態
図１５は、本発明によるメモリデバイスの他の実施の形態の概略断面図を示す。この実施の形態では、メモリノード１および障壁構造２は、取り囲むＳｉＯ2マトリクス内に分散されたナノスケールの結晶からなる複合体により実現される。図１５において、基板３にソースおよびドレイン領域５，６およびこれらの間の経路４を設ける。この経路４をゲート酸化物層２９が被覆する。この層２９は、５ｎｍの厚さを有し、基板の熱酸化プロセスにより形成される。その後、電子ビーム蒸発またはＣＶＤにより６ｎｍ厚のシリコン層を蒸着する。さらに、この層に対して急速熱酸化および結晶化(crystallisation)が行われる。このプロセスは、E.H.NicollianおよびR.TsuによるJ. Appl. Phys. vol. 74, 1993,pp.4020-4025、ならびに、M.Fukuda, K.Nakagawa, S.MiyazakiおよびM.HiroseによるExtended abstracts of 1996 International Conference on Solid State Devicesand Materials, Yokohama, 1996, pp.175-178に記載されている。これは、層３０として構成された、３ｎｍの平均直径のＳｉナノ結晶の形の島を形成し、この層３０を２ｎｍ厚のトンネリング酸化物層３１が被覆する。３ｎｍＳｉ結晶の自己容量は約１００ｍｅＶの帯電エネルギーをもたらす。このエネルギーは、室温で各ナノ結晶内部の電子の個数をクーロンブロッケードにより制限するのに十分である。層２９の被着に続く急速熱酸化および結晶化を何回か繰り返して、十分な厚さの複合層を作り上げる。この実施の形態では、このプロセスを５回繰り返して２０ｎｍの厚さの複合体層を形成する。この厚み内に５個のナノ結晶層３０が内包される。その後、ｎ型シリコンのコンタクト層３２を頂部表面に形成する。このようにして出来上がったゲート構造は、図１２、図１３で前述したメモリデバイス製造プロセス内に組み込むことができることが理解されよう。但し、メモリノード１は独立した層として設けられるのではなく、各層３０としてのナノ結晶が絶縁酸化物層２９，３１内に分散した電子蓄積場所をもたらす。
【００５８】
第４の実施の形態
図１６は、本メモリデバイスの他の実施の形態を形成するためのプロセスステップを示す。この実施の形態では、多孔性のＳｉ膜を用いることにより、シリコンナノ結晶とこれを取り囲むＳｉＯ2層の複合体(composite)が形成される。図１６（ａ）に示すように、２０ｎｍの厚さの多孔性Ｓｉ膜３３は、ｐ型Ｓｉを陽極酸化することにより形成される。この陽極処理は、エタノールにより希釈された２５％水性フッ化水素酸溶液内で、５秒間１０ｍＡ／ｃｍ2の直流陽極電流により実行される。その結果、ＳｉＯ2マトリクス内に４〜５ｎｍのナノ結晶Ｓｉが埋め込まれた複合体膜が形成される。この方法自体は公知であり、Y.Kanemith等によるPhys.Rev. vol.B48, 1993, p2827に詳細に記載されている。
【００５９】
ついで、図１６（ｂ）に示すように、多孔性シリコン膜３３を熱酸化して５ｎｍ厚のゲート酸化膜３４を形成すると共に、約７ｎｍ厚の頂部酸化層３５を形成する。このプロセスは、また、アニーリングにより多孔性Ｓｉ膜中の各ナノ結晶の直径を収縮させるとともに、多孔層３３自体の厚さも収縮させる。このアニーリングプロセスのあと、多孔性Ｓｉ層３３は、１４〜１６ｎｍの厚さとなり、平均粒子直径は約３ｎｍにまで減少する。このナノ結晶シリコン粒子に対応する帯電エネルギーは約１００ｍｅＶであり、これは前述したように、クーロンブロッケードによりノードに入れる電子の個数を制限する。このようにして得られた膜は、図１６（ｂ）に参照番号３６として示し、その厚さ方向に約３ないし４個のナノ結晶粒子を含む。これによってこの層に対する垂直方向の電子の移動を考察する場合の多重トンネル接合（ＭＴＪ）が得られる。
【００６０】
その後、頂部酸化層３５を除去し、ポリシリコン材料のゲート３２を前述のように被着する。このポリシリコンゲート３２をマスクとして用いて、従来のエッチング技術により複合体膜３６およびこの下のゲート酸化物３４を除去する。その後、図１２を参照して説明したような方法によりソースおよびドレイン領域５，６を打ち込む。この方法は、図１５で説明した方法に比べて次のような利点を有する。すなわち、多重トンネル接合が単一の陽極処理プロセスにより形成され、必要なＳｉ蒸着および酸化の工程数を減少させることができる。
【００６１】
第５の実施の形態
ナノ結晶およびこれを取り囲むマトリクスは、別の材料を用いて他の方法により形成することができる。その一例は、E.Bar-Sadeh等によるPhysical Review vol. B50, No.12, 1994, pp8961-8964に記載されている。この方法では、図１６に示した多孔性シリコン層に代わるものとして、Ａｌ2Ｏ3マトリクス中にＡｕ粒子を含む層を用いることができる。３０ｎｍの厚さのＡｕおよびＡｌ2Ｏ3の複合体膜は、基板３の熱酸化により形成された厚さ５ｎｍの酸化シリコン層上に金およびアルミを同時スパッタリング(co-suputtering)することにより形成することができる。その後のデバイス製造工程は、第４の実施の形態と同じである。複合体膜形成のスパッタリング条件は、金の分量比を０．４とするよう選定する。この条件下では、３〜５ｎｍのオーダーの直径の孤立したＡｕ粒子が複合体膜中に得られる。したがって、３０ｎｍ膜は、その厚さ方向に５〜１０個のＡｕ粒子を包含し、これが垂直ＭＴＪを構成する。これを用いて、図１６の多孔性シリコン層の代わりとすることができることが理解されよう。
【００６２】
Ａｇ，Ｐｔのような他の貴金属をＳｉＯ2またはＣｒ2Ｏ3のような他の金属酸化物マトリクスと組み合わせた複合体膜はこの同時スパッタリングにより形成することができる。
【００６３】
金属島−酸化物マトリクス複合体膜は、プリカーサー(precursor)金属酸化物の熱分解によっても形成することができる。例えば、L. Maya等によるJ.Vac.Sci.Tchnol. Vol. B14, 1996, pp.15-21に記載のように、プリカーサー金属酸化物である金酸化物は酸素プラズマ内でＡｕ−Ｓｉ合金ターゲットのリアクティブスパッタリングにより形成することができる。
【００６４】
第６の実施の形態
図１７は、化学被着法により、コロイド液から、複合体のナノ結晶・絶縁トンネル障壁を形成する方法を示す。図１７（ａ）に示すように、ｐ型基板３上に熱酸化プロセスにより、厚さ５ｎｍの酸化層２１を形成する。ついで、M.J.Lercel等によるJ. Vac. Sci. Technol vol. B11, 1993, pp. 2823-2828により詳細に記載されているように、ＳｉＯ2層２１上に、オクタデシルトリクロロシラン(octadecyltrichlorosilane: OTS)の単層３７を生成する。さらに詳細には、ＳｉＯ2層２１付きの基板３をＯＴＳの１ｍＭヘキサデカン溶液内に１２時間以上浸す。これによって、ＯＴＳ単層３７が自発形成される。ＯＴＳ分子は、６０ｋＶ電子ビームを照射することによりＳｉＯ2表面から取り除くことができる。このようにして、従来の電子ビーム理祖グラフィーにより、単層３７上でＯＴＳに窓パターンが形成される。ＯＴＳに窓を形成した後、フッ化水素酸の１％水溶液内に３０秒浸して、電子ビームが照射されたＯＴＳの残滓を濯ぎ流して窓３８を残す。この窓のエッジ領域を、破線枠３９内について拡大して示す。ＯＴＳ分子４０の一例を図に示す。これは、一端にシロキサン結合(siloxane bond)を有し、他端にメチル基(methyl group)を有する。拡大領域３９に示すように、分子４０は、ＳｉＯ2層２１とシロキサン結合を形成し、高密度に詰め込まれた共有結合網を形成する。上端のメチル基は実質的に不活性であり、そのため、基板処理の間の化学的攻撃に対して高い抵抗性を示す。
【００６５】
続いて、パターン化したＯＴＳ単層３７を有する基板を、１０分間、環流条件下で（例えば約１１０°Ｃに加熱して）、３メルカトプロピル(3-Mercatopropyl)トリメトキシシラン(trimethoxysilane)の希釈（０．０５％）ドライトルエン溶液内に置く。その後、この基板を３０分間、１０５°Ｃのオーブン内においてシロキサン結合をキュア(cure)する。その結果を図１７（ｂ）に示す。この手順により、窓３８の領域内のＳｉＯ2層２１上にアルカンチオール（ａｌｋａｎｅ ｔｈｉｏｌ）の単層４１が生成される。このアルカンチオール単層を形成する個々の分子４２の構造は、アルカン鎖の一端にシロキサン結合を有し、他端にメルカプタン基を有するものである。このプロセスは、Ａ．Ｄｏｒｏｎ等によるLangmuir, Vol. II, 1995,pp.1313-1317により詳細に記載されている。ＯＴＳ分子は、影響を受けることなく窓領域３８の外側に残る。分子３７、４２の配列は、破線枠４３内に示した窓のエッジの拡大図からより明瞭に理解される。原理的には、この表面変化は、一端がアルコキシシラン(alkoxy silane)（（ＣＨ3Ｏ)3Ｓｉ−または（Ｃ2Ｈ5Ｏ)3Ｓｉ−）で終端された他のアルカンチオールによっても行える。
【００６６】
ついで、少なくとも５時間、室温で金コロイド溶液内に基板を浸すことにより、コロイド金粒子４４の単層が窓領域３８に析出する。この減少は、表面がメルカプタン基（ーＳＨ）により終端された窓領域内においてのみ起こる。これは、金に対する硫黄の強い親和性による。金コロイド粒子の平均直径は２ｎｍである。
【００６７】
典型的には１０％の標準偏差の良好なサイズ分布の金のコロイド粒子が化学的に用意できることは周知である。このようなナノ粒子は、基板上の硫黄原子と金コロイド粒子表面上の金原子との間で共有結合を成して、メルカプタン基終端表面上に析出される。この粒子析出は、層がほぼ単層となったときに自動的に停止する。これは、金コロイド粒子状の吸着質(adsorbates)のイオン化により生じる、金粒子の表面電荷による静電力が、基板の表面上の既に被着した粒子の上に（または近接した位置に）それ以上のコロイド粒子が付着するのを阻止するからである。より詳細な説明については、１９９６年２月６日出願の本発明者等のＥＰ９６３００７７９．４を参照されたい。このような粒子のコロイド懸濁液は市販されており、所定の平均粒子サイズおよび直径範囲分布のものが、米国ＮＹ11790-3350、stony Brook, 25E Loop Road Ste 124にあるNanoprobes Incで入手できる。この粒子は水性懸濁液に入った状態で提供される。吸収されたクエン酸塩イオンはＡｕ粒子に対して負の電荷を与える。
【００６８】
前述したコロイド溶液からの金粒子の析出後、ジチオール(dithior すなわち1,6-hexaneditiol)の５ｍＭエタノール溶液に基板を浸す。ジチオールの２個の硫黄原子の一方は、金粒子の表面吸着質をジチオールに置換して、金コロイド表面とＡｕ−Ｓ結合を形成する。同時に、ジチオールの当該硫黄原子の他端は自由メルカプタン基の形で金表面から外へ向く。この構成は、ジチオール分子を参照番号４５として図１８（ｄ）に示す。その後、金粒子表面を、メルカプタン基コート表面に変換する。このメルカプタン基で被覆された表面はさらなる金粒子の層を受容することができる。
【００６９】
次に、ジチオール処理した表面を金コロイド溶液中に浸して、再度さらなる層を被着させる。このプロセスを５回繰り返すことにより、２ｎｍの金粒子の層を５層形成する。これらはジチオールのアルカン鎖により接続される。図１８（ｄ）の拡大部４８に２つの金層４６、４７を示す。このようにして出来上がった５層の金構造は、図１８（ｄ）に参照番号４９で示され、１０ｎｍのオーダーの厚さを有する。
【００７０】
その後、図１９（ｅ）に示すように、より大径（例えば４０ｎｍ）の金粒子を含む金コロイド溶液で金被着プロセスをさらに５回繰り返す。この処理により、層４９上に、１５０ｎｍの厚さの４０ｎｍ金粒子複合体層５０が形成される。この層５０を形成する粒子はより大径のものであるので、１ｎｅＶオーダーの無視できるほど小さい帯電エネルギーを呈し、その結果、この複合体層５０の電子伝導はオーミック特性(ohmic character)を示す。これは、クーロンブロッケード効果により支配される伝導特性を示す層４９を形成するより小径の粒子の場合と異なる。したがって、大径金複合体層５０は通常の金層として働き、そのため、例えば前述した実施の形態におけるポリシリコンゲート２２と同様のゲートとして機能する。
【００７１】
その後、金複合体層５０をマスクとして用いて、ＯＴＳ層３７およびゲート酸化層２１をドライエッチングする。これにより、従来のイオンビーム技術により基板３にソースおよびドレイン領域５，６を打ち込めるようにする。
【００７２】
タイプ２
図２０に、本発明によるメモリデバイスの他のタイプの概略構成を示す。このデバイスは、図１に示したものと類似し、同様の部品には同じ参照番号を付してある。図１７のデバイスは、さらに制御ゲート５１を有する。これは、障壁構造２に対して選択的に電界を印加することにより、そのトンネル障壁特性を変化させるものである。すなわち、端子Ｙに電圧を印加する際、端子Ｘの電圧を変化させることによりゲート５１の電界を変化させることができ、その結果、その電界が障壁２のトンネル障壁特性を変化させる。ゲート５１により印加される電界の効果は、図２１のグラフから理解することができる。それぞれ図２１（ａ）（ｂ）に示すように、ゲート５１上の電圧を用いて本デバイスを”ＯＮ”状態と”ＯＦＦ”状態の間でスイッチングさせることができる。ゲート５１に印加される電圧は阻止(blocking)電圧ＶBの幅を変化させる。図２１（ａ）に示すように、ゲート５１に“ＯＮ”電圧Ｖxを印加すると、阻止電圧は比較的小さく、場合によっては存在しなくなる。図２１（ａ）では、阻止電圧ＶBは−ＶCLから＋ＶCLの範囲にある。これに対して、ゲート５１に他の”ＯＦＦ”に電圧がある場合には、阻止領域はそのより広い領域である−ＶCHから＋ＶCHとなる。したがって、本デバイスが”ＯＮ”状態に切り替えられると、メモリノード１へ電荷が通り抜けることができ、”ＯＦＦ”状態の間、蓄積される。”ＯＦＦ”状態の間は、実質的にK.NakazatoおよびH. AhmedによるApplied Physics Letters, 5 June 1995,Vol.66, No. 23, pp.3170-3172に記載のように、ＶCHを増加させるためにゲートゲート５１にバイアス電圧を印加してもよい。ワードライン５１に印加される電圧Ｖxにより生成される電界は、トンネル障壁構造２に対して横から与えられ、これにより、図２１（ａ）（ｂ）を比較すると分かるように、非伝導領域を圧迫(squeeze)する。
【００７３】
次に、図２２および図２３を参照して、ゲート５１によるトンネル障壁２の電圧阻止領域の変調について詳細に説明する。図２２は、メモリノード１、トンネル障壁構造２、および接続部Ｙの断面図を示す。ゲート５１は図２１では省略しているが、後述する。トンネル障壁構造は、図１０で前述した方法により形成された、厚さ３〜１０ｎｍ（望ましくは３ｎｍであるが、３〜１０ｎｍでも可能）の非ドープポリシリコンと、厚さ１〜３ｎｍ（望ましくは１ｎｍであるが、１〜３ｎｍでも可能）の窒化シリコンの交互の層１５，１６からなる。メモリノード１は、厚さ５〜３０ｎｍ（望ましくは５ｎｍであるが、５〜３０ｎｍでも可能）のｎ型ドープポリシリコン層からなり、３０ｎｍの厚さの非ドープポリシリコン層５２により被覆される。対応する非ドープ層５３が障壁構造の他面側において厚さ３０ｎｍのｎ型非ドープポリシリコン層５４の下に被着される。
【００７４】
図２３のエネルギーバンド図から分かるように、７つの絶縁窒化シリコン層１５により、図１１で説明したと同様の方法により、対応する比較的狭く比較的高い障壁成分１８とともに、比較的広いが低い障壁成分１７をもたらす。ゲート５１に電圧を印加する効果は、障壁成分１７を選択的に高くまたは低くするとともに、障壁成分１８もこれに従って上下に引きずるものである。
【００７５】
ライトプロセスでは、端子Ｘ（図２０）に印加される電圧Ｖxがライト電圧Ｖw（０Ｖ）に設定され、その結果、障壁成分１７の高さ（これは実質的に障壁構造における内部電位に相当する）がこの例では比較的小さい値である０．２Ｖのオーダーとなる。よって、電子は狭い障壁成分１８を通り抜けることができ、低く広い障壁成分１７ａにより阻害されない。その結果、電子は端子Ｙからメモリノード１へ通り抜ける。
【００７６】
ノードに蓄積された電荷は、電圧Ｖxを待機（スタンバイ）電圧ＶSB（この例では−５Ｖ）まで上げることにより、保持することができる。これによって、比較的広い障壁成分１７の全体の高さをレベル１７ｂ（この例では３Ｖのオーダー）まで上昇させる。この上昇された障壁成分１７の高さは、電荷キャリアがメモリノード１から外へトンネリングすることを阻止し、これにより、１０年にも及ぶ長期間にわたりノード上に情報を保持することが可能になる。
【００７７】
情報を読み出すためには、電圧Ｖxをリード電圧ＶR（この例では−４Ｖのオーダー）に設定する。後述するように、これによって、メモリノード１に蓄積されている電荷を保持するとともに、比較的短いリードサイクル（〜１１０ｎｓ）中に本デバイスのソース／ドレイン経路から情報を読み出すことを許容する。障壁成分１７は図２３に示すように、形状１７ｃのようになる。
【００７８】
第７の実施の形態
以上のようなデバイスのアレイのより詳細な構成について、以下、図２４により説明する。図２４は４つのセルからなる長方形のアレイの平面図を示す。図２５、図２６は、それぞれ、図２４のＡ−Ａ’線およびＢ−Ｂ’線に沿った１つのセルの断面図である。図２５に示すように、各メモリセルの概略構成は図５に示した第１のタイプのものと同様であるが、ゲート５１が追加されている。同じ部品には同じ参照番号を付してある。図２５において、ｐ型基板３はソース領域５およびドレイン領域６の間に伝導経路４を有し、隣のセルと分離するために絶縁領域７を有する。本デバイスは、メモリノード１および図２２に示したように形成された被覆障壁構造２、さらに、被覆非ドープポリシリコン層５３、およびｎ型ドープポリシリコン層５４からなるビットラインを有する。このビットライン５４は、以下に詳述するように、電気絶縁性のＣＶＤＳｉＯ2５５およびＳｉＯ2壁５６により覆われる。このセルのサイドゲート５１は、厚さ１００ｎｍのｎドープポリシリコン層からなり、この層は、ビットラインを横断して伸び、障壁構造２のサイドエッジを覆う。
【００７９】
再び図２４を参照するに、ある行の隣接するメモリセルのドレイン６はドレイン領域６を共有し、これによりメモリセルサイズを低減していることが分かる。
【００８０】
あるセル、例えば図２４のメモリセルＭ11に対して、ワードラインＸ1（５１）にライト電圧Ｖwを印加するとともに、ビットラインＹ1（５４）に２進コード”０”または”１”に応じた適当な電圧を印加することにより、情報を書き込むことができる。これによって、ビットラインＹ1の電圧に応じた２進値”０”または”１”に対応して、メモリセルＭ11のメモリノード１に電荷が書き込まれる。このデータは、そのコラム内の他のメモリセルには書き込まれない。なぜなら、他のセルは、そのワードラインＸ2等に待機電圧ＶSBを受けるからである。その後、セルＭ11のノード１のデータを保持するために、ワードラインＸ1に待機電圧ＶSBが印加する。ビットラインには電圧を印加する必要はない。セルＭ11から蓄積データを読み出したい場合、待機電圧ＶSBより低いリード電圧ＶRをワードラインＸ1に印加する。周辺回路（図示せず）が、ラインＳ1およびＧ（ライン５，６）間に流れる電流を検出することにより、このセルＭ11のソース／ドレイン伝導性を検出する。コラム内の他のメモリセルはそれらのワードラインＸ2等にスタンバイ電圧ＶSBが印加されることにより、オフにバイアスされるので、これらのセルはＭ11の読み出しによってアドレス（指定）されることはない。
【００８１】
さらに、従来のＤＲＡＭに採用されている通常の方法と類似した、本回路を動作させる他の方法を用いることができる。これは、蓄積した情報を周辺回路へ転送して、これを各メモリノードに書き込まれる新たな情報と置き換えるものである。この方法は、電圧阻止領域ＶBの設計値に広い許容範囲をもたらし、これによってセル毎に生じるＶCLおよびＶCHの値の大幅な変化を許容するという利点を有する。２進値”１”はメモリノード電圧ＶHにより表わされ、２進値”０”はメモリノード電圧ＶLにより表わされる。回路に必要なことは、単に、ＶCHをＶHより大きくし、ＶCLをＶLより小さくする（すなわち、ＶCH＞ＶH＞ＶL＞ＶCL）のみである。実際には、これらの値を指定する必要はない。この広い設計許容範囲によって、１チップ内に多数個のメモリセルを集積化することが可能になる。
【００８２】
この動作方法の詳細について、図２７から図２９により以下に説明する。図２７は、図２４に対応するメモリセルアレイの概略回路図であり、メモリセルアレイと同じ基板３上に組み込まれる周辺回路も一緒に示してある。各メモリセルＭ11〜Ｍmnは、前述した第２のタイプのメモリデバイスに対応する。但し、この回路は、２個のトランジスタＱR、Ｑwからなる等価回路で示してある。メモリノード１はＮで示してある。図２７ではこれらの構成をメモリセルＭ11について示してある。このチップはコラムデコーダ・ドライバ５８、ロウデコーダ・ドライバ５９、オンチップ電圧コンバータＶＣを有する。この電圧コンバータＶＣは、この例では５Ｖ電源である外部電圧源Ｖccから、後述する幾つかの制御電圧を生成する。メモリセルアレイの各コラムは、関連したプリチャージ回路６０（ＰＣ）およびリード（読み出し）／リライト（再書込）回路６１（ＲＷＣ）を有する。ＰＣ６０およびＲＷＣ６１は、メモリセルアレイのコラムｎ＝１について詳細に示し、コラムｎの対応する回路については破線枠で示してある。
【００８３】
データ入出力回路６２は、以下に詳述する方法で、外部信号源からのデータを受け付けるとともに、メモリアレイから外部へデータを出力する。
【００８４】
図２７、図２８、図２９において使用される種々の信号、ライン、部品の記号を次に纏めて示す。
【００８５】
表項目 名称
Ｍ11〜Ｍmn メモリセル
ｍ メモリセルアレイのロウ
ｎ メモリセルアレイのコラム
Ｓ1〜Ｓn センスライン
Ｙ1〜Ｙn データ入力ライン
Ｘ1〜Ｘm ワードライン
φy1〜φyn コラム選択信号
Ｉ／Ｏ コラムデータ入力／出力
ＰＣ プリチャージ回路
φp プリチャージ信号
ＲＷＣ リード／ライト回路
φrw リード／ライト信号
ａxi ロウアドレス信号
ａyi コラムアドレス信号
ＣＥ チップイネーブル信号
Ｄin データ入力
Ｄout データ出力
ＷＥ ライトイネーブル信号
ＶＣ オンチップ電圧コンバータ
ＶR リード電源電圧
Ｖw ライト電源電圧
Ｖp プリチャージ電源電圧
ＶSB 待機電源電圧
Ｖcc 外部印加電圧
ＩＯＣ データ入力／出力回路
チップイネーブル信号ＣＥが電圧Ｖcc（以下、”高”という）であるとき、チップは非動作状態(inactive)にある。この状態では、プリチャージ信号φpが”高”であり、ＰＣ６０のトランジスタが”オン”状態にあるので、Ｓ1・・・Ｓn、Ｙ1・・・ＹnおよびＩ／Ｏは電圧Ｖpにプリチャージされる。ＣＥが”高”から０電圧（以下、”低”という）に変化すると、このチップは動作状態(active)となる。ついで、φpが”低”になり、ＰＣ６０のトランジスタを”オフ”にする。このときラインＳ1・・・Ｓn、Ｙ1…Ｙnの電圧はフローティング状態になり、電圧値Ｖpを維持する。ワードラインは、ロウドライバ５９にロウアドレス信号（ａxi）を印加することにより選択される。リード電圧ＶRをＸ1に印加すると、第１のロウのメモリセルＭ11〜Ｍ1nの情報が読み出され、対応するセンスラインＳ1〜Ｓn上に出力信号が現れる。例えばメモリセルＭ11を例に考えると、メモリノードＮの電圧がＶpであるとき、トランジスタＱRが”オン”状態となり、対応するセンスラインＳ1が０Ｖへ放電される。逆に、当該メモリノードの電圧が０Ｖであるとき、トランジスタＱRが”オフ”状態にあるので、Ｓ1はＶpに維持される。Ｓ1の電圧が０ＶまたはＶpに落ちついた後、リード／ライト信号φrwが”高”となり、Ｓ1の情報がＲＷＣ６１を経由してＹ1へ転送される。すなわち、Ｓ1が０Ｖであるとき、Ｙ1はＶpＶに維持される。なぜなら、ＱDが”オフ”状態にあるからである。しかし、Ｓ1がＶpであるときには、Ｙ1は０Ｖへ放電される。なぜなら、両トランジスタＱD,ＱTとも”オン”状態にあるからである。ついで、印加されたコラムアドレス信号（ａyi）に従ってφy1が選択的に高になり、その結果、ＱY1が”オン”になる。したがって、Ｙ1の電圧変化は、入力／出力ラインＩ／ＯおよびＩＯＣ６２を経由してデータ出力Ｄoutに転送される。Ｙ1が０ＶまたはＶpに落ちついた後、ワードラインＸ1の電圧がライト電圧Ｖwに変えられる。その結果、トランジスタＱwが”オン”になり、Ｙ1の電圧がメモリノードＮに復帰する。このようにして、たとえリード動作中にメモリノード電圧に何らかの変動があったとしても、情報は０ＶまたはＶpにリフレッシュされる。このリードおよびリライト動作は、同じロウの他のセルＭ12…Ｍ1nに対しても実行されるが、セルＭ11の場合のように読み出された情報がＩ／Ｏラインへ転送されることはない。リードおよびリライト動作が終了すると、ＣＥが高となり、Ｘ1が待機電圧ＶSBに設定され、さらにφpが高となる。
【００８６】
次に、ライト動作を説明する。一例として、メモリセルＭ11へのライト動作を図２９に示す。リード動作で説明したと同じ動作により、Ｍ11の蓄積情報がＳ1およびＹ1へ転送される。その後、入力データＤinに対応する電圧がＩ／Ｏに印加され、Ｙ1のリード情報がこの電圧により置換される。これは、その後、ワードラインＸ1にライト電圧Ｖwを印加することによりメモリノードＮに蓄積される。同じロウの他のセルＭ12…Ｍ1nは、同じ動作中にリフレッシュすることができる。メモリアレイのすべてのセルにデータを書き込むためには、ロウ毎に順次このプロセスが繰り返されることが理解されよう。
【００８７】
図２４から図２６に示した実施の形態によるメモリセルを製造する方法を、以下、図３０により説明する。
【００８８】
図３０（ａ）に示すように、１０Ωｃｍのｐ型シリコン基板ウエハ３を熱酸化して厚さ５ｎｍのＳｉＯ2層２１を形成する。ついで、メモリノードを形成する厚さ５〜１０ｎｍ（望ましくは５ｎｍであるが１０ｎｍまでの厚さでも可能）のｎ型ドープシリコン膜１を層２１上に被着する。これは、厚さ３０ｎｍの非ドープシリコン膜５２により被覆される。膜５２の表面は望ましくは温度７００℃のＮＨ3環境で厚さ１ｎｍの窒化シリコン層に変化させ、図２２に示した層１５の第１層を形成する。この窒化シリコン層の厚さは、１０００℃での２．５ｎｍから７００℃での１ｎｍまで成長温度により変化させることができる。続いて、非ドープシリコン層１６を被着し、窒化して、厚さ１ｎｍの他の窒化シリコン層１５を形成する。このプロセスを順次６回繰り返して、図２２に詳細に示した７組の被覆層１５，１６からなる多重トンネル接合２を形成する。ついで、厚さ３０ｎｍの非ドープシリコン膜５３を被着する。これはさらに厚さ２０ｎｍのＳｉ3Ｎ4膜６３で被覆される。この膜６３はマスク目的のために被着され、リソグラフィーおよびＣＨＦ3およびアルゴンガス中でのエッチングによりパターン化される。シリコン層および窒化シリコン層５３，１５，１６，５２は、次に、それ自体周知のドライエッチング法を用いてエッチング除去される。
【００８９】
図３０（ｂ）において、Ｓｉ3Ｎ4膜６３をマスクとして用いて、障壁構造２の垂直側面のサイドエッジ６４ａとともにウエハの表面を酸化することにより、例えば、３０ｎｍの厚さのＳｉＯ2６４を形成する。ソースおよびドレイン領域５，６には砒素イオンを打ち込む。
【００９０】
次いで、図３０（ｃ）に示すように、Ｓｉ3Ｎ4膜６３を除去して、従来のＣＶＤプロセスにより、厚さ３０ｎｍのｎ型ドープシリコン膜５４を被着し、さらに厚さ５０ｎｍのＳｉＯ2膜５５を被着する。次に、層５５を従来のリソグラフィー法およびドライエッチング法により、パターン化する。ビットラインの幅、即ち、図２４に示したラインＹ1（５４）の幅は、６０ｎｍに選定される。これによって、本デバイスの内部電位の良好な制御が行える。ビットラインＹ1の種々の層の厚さは、メモリセルアレイのサイズに応じて選定することができる。これらの層は、広いビットラインほど厚くすべきである。レジストおよびＳｉＯ2膜５５をマスクとして用いて、トンネル障壁構造２の最初の窒化シリコン層が現れるまでＣｌ2ガスの雰囲気中で層５４，５５を選択的にエッチングする。
【００９１】
図３０（ｄ）において、厚さ３０ｎｍのＣＶＤ ＳｉＯ2層を被着してＣＨＦ3およびアルゴンガスの雰囲気中でドライエッチングすることにより、側壁５６を形成する。
【００９２】
図３０（ｅ）において、その後、多結晶シリコン層５１を被着してこれを従来のリソグラフィー法およびドライエッチング法によりパターン化することにより、ワードラインを形成する。
【００９３】
図２７に示したような周辺回路６０，６１に使用されるｎ型およびｐ型ＭＯＳトランジスタは、従来の方法により同じ基板３上に形成することができる。ｎ型のＭＯＳトランジスタのソースおよびドレイン領域は、図３０（ｂ）で説明したメモリセルＭmnのソースおよびドレイン領域５，６の形成と同時に形成することができる。
【００９４】
本実施の形態において、個々のメモリノード１に蓄積情報を維持するためには、ワードライン上にスタンバイ電圧ＶSBを印加する必要がある。これは、デバイスがオフされるときに、外部電池またはキャパシタを用いることにより実現することができる。無視できるほど小さい漏れ電流を除いて、有意な電流は流れないので、不揮発特性を効果的に得ることができる。後述する変形例として、全ての電圧を＋５Ｖだけ正方向にシフトさせることにより、外部電池またはキャパシタを省略することができる。この場合、スタンバイ電圧は０Ｖとなるので外部電池は不要となる。
【００９５】
第８の実施の形態
図３１に、待機電圧をシフトする１つの方法を示す。この場合、ｐ型ドープ領域６５をワードラインのコンタクト領域下に形成する。この構造は、図２５に示したものの変形例と考えることができる。図３０（ｄ）に示したプロセスステップの後、ＳｉＯ2５５、５６をマスクとして用いて、硼素イオンを打ち込むことによりｐ型ドープ領域６５を形成する。ワードラインの電圧は室温で１Ｖ程度シフトする。この構造では、内部電位すなわち伝導エネルギーバンドエッジをより効果的に制御できるという他の利点を有する。打ち込まれた硼素イオンが横方向に広がる効果およびこれにより形成された打ち込みｐ−ｉ接合のビルトイン電位(built-in potential)の効果により、実効的なビットライン幅を現実のビットライン幅より十分狭くすることができる。その結果、第７の実施の形態における０．０６μｍのビットライン幅ではなく、１μｍビットライン幅でも本メモリデバイスを実現するには十分である。この構造では、ＶSB＝−４Ｖ、ＶR＝−３Ｖ、Ｖw＝１Ｖである。
【００９６】
第９の実施の形態
さらに、図３２に示すように障壁構造の内部に薄いｐ型ドープ層６６を形成することができ、これによって、より大きなビルトイン電位が得られる。図３２の構造は、図３１に示したものの変形例と考えることができる。このようなｐ型層６６は、ｐ型シリコン膜を蒸着することにより、または障壁構造を形成する中間段階で硼素イオンを打ち込むことにより容易に形成することができる。この層は、繰り返し蒸着法により形成できるからである。硼素の拡散を低減するには、ｐ型ドープ層６６を図２２のような薄いトンネル障壁１５により挟み込む。この場合、ワードライン電圧が内部電位ひいては伝導エネルギーバンドエッジを直接的に制御する。これによって、スタンバイサイクルとライトサイクルの間のワードラインの電圧差を低減できる。この構造では、ＶSB＝−２Ｖ、ＶR＝−１Ｖ、Ｖw＝１Ｖである。
【００９７】
第１０の実施の形態
この実施の形態では、図３３に示すように、５ｎｍのオーダーの、より厚いトンネル障壁を用いる。図３３の構造は図２２に示したものの変形例と考えることができる。この障壁構造は、図２４〜図２６で説明したデバイスに組み込むことができる。図３３のメモリノード１は、厚さ３０ｎｍの非ドープポリシリコン層５２により被覆される。また、この層５２自体はＳｉ3Ｎ4の材料からなる単一障壁層６７により被覆される。このＳｉ3Ｎ4膜は、３００〜５００Ｗの高周波電力による温度５５０℃でのプラズマ窒化法により形成することができる。この層はさらに、図２２を参照して説明した厚さ３０ｎｍの非ドープＳｉ層５３により被覆される。これによって形成された障壁構造の伝導エネルギーバンド図を図３４に示す。この伝導エネルギーバンド図は、比較的低い障壁高さで比較的広い障壁成分１７と、層６７により生成される、比較的高い障壁高さの比較的狭い障壁成分１８とを有する。本例では、この障壁高さは、２ボルトのオーダーであり、絶縁Ｓｉ3Ｎ4の厚さ５ｎｍの層により生成される。ライト動作中、ライト電圧が図３３のサイドゲート５１（図示せず）に印加される。この例では、ライト電圧Ｖw＝５Ｖにより、比較的広い障壁成分が図３４の成分１７ａとなるように、過渡状態において障壁構造が引き下げられる。データを読み出すためには、障壁が１７ｂとなるように電圧ＶRがゲート５１に印加される。この構成では、メモリデバイスからデータを読み出すことができる。情報を蓄積するためには、ワードラインＸに０Ｖを印加して、構造１７ｃがメモリノード１から電荷が漏れるのを積極的に阻止するように、スタンバイ電圧ＶSB＝０Ｖとする。
【００９８】
タイプ３
第１１の実施の形態
図３５に、本発明によるメモリデバイスの他のタイプを示す。このデバイスは、概して、図４および図５で説明した実施の形態に類似し、同様の要素には同じ参照番号を付してある。図３５の実施の形態において、障壁構造は水平面内のドット(lateral dots)６８により構成される。これらのドットは、W. Chen, H.AhmedおよびK. NakazatoによるApplied Physics Letters, 12 June 1995, Vol.66,No. 24, pp.3383-3384に記載されたようなイオン化ビーム被着法のような種々の異なる方法により、または、H. AhmedによるThird International Symposium onNew Phenomena in Mesoscopic Structures, December 1995に記載された単原子リソグラフィーにより形成することができる。さらに、水平面内のドット６８は、前述のYano等に記載されたような多結晶シリコン膜内の粒子により、また、前記第３、第４、第５の実施の形態の方法で説明したようなナノ結晶により、さらには、前記第６の実施の形態の方法で説明したようなコロイド粒子により、置換することができる。
【００９９】
多くの変形、変更は本発明の範囲に包含される。例えば、ｎ型およびｐ型材料の種々の領域を互いに交換して、前述したものと相補的な伝導特性を有するデバイスを生成することができる。異なる厚さの伝導材料や絶縁材料を混合して、トンネル障壁構成を形成することができる。また、異なる絶縁材料を用いることもできる。例えば、トンネル障壁として窒化シリコンの代わりにシリコン酸化物を用いることができる。さらに、絶縁体上シリコン(silicon on insulator)、ＳｉＧｅ、Ｇｅ，ＧａＡｓ、その他当業者に周知のもの等の異なる基礎基板について、他の半導体製造システムを用いることができる。また、本発明の第１のタイプのメモリデバイスに用いるものとして説明した、障壁構造の種々の異なる実施の形態およびその変形例は、サイドゲート５１を有する第２のタイプの実施の形態においても利用することができる。この第２のタイプによる実施の形態は、第１のタイプの原理に従って動作するように、サイドゲート無しで、あるいはサイドゲートに固定電圧を印加して用いるよう変形することができる。
【図面の簡単な説明】
【０１００】
【図１】本発明による第１の型のメモリデバイスの概略構成図である。
【図２】図１に示した障壁構造２の電流対電圧特性のグラフである。
【図３】図１に示したメモリデバイスのアレイを示す概略回路図である。
【図４】図３に示したメモリアレイ回路の構造を示す概略平面図である。
【図５】図４に沿ったメモリセルＭ11の断面図である。
【図６】図４のＢ‐Ｂ’線に沿ったメモリセルＭ11の断面図である。
【図７】メモリアレイの個々のセルに対してデータを書き込み読み出す方法の説明図である。
【図８】２進値”０”（（ａ）〜（ｄ））の書込、および２進値”１”（（ｅ）〜（ｈ））の書込の期間中のデバイスのソースおよびドレインにおいて、電圧ＶSYに対してプロットされたメモリデバイスのメモリノード１の電圧Ｖのグラフである。
【図９】メモリノード１に蓄積された２進値”１”および”０”について、制御ゲート電圧Ｖxに対してプロットされたドレイン・ソース電流ＩSYのグラフである。
【図１０】本メモリデバイスの障壁構造２をより詳細に示した断面図である。
【図１１】メモリノード１に電荷キャリアが蓄積されるときの障壁構造２の伝導エネルギーバンド図（ａ）と、制御電極端子Ｘからのトンネリングにより電荷キャリアがノード１に書き込まれるときの対応するエネルギーバンド図（ｂ）である。
【図１２】本メモリデバイスを製造するための種々の製造工程を示す、図４のＡ−Ａ’線に対応する断面図である。
【図１３】図１２に続く、本メモリデバイスを製造するための種々の製造工程を示す、図４のＡ−Ａ’線に対応する断面図である。
【図１４】本メモリデバイスに代替的に使用できるショットキ障壁構造の概略断面図である。
【図１５】本発明によるメモリデバイスの第３の実施の形態についての、ナノメータースケールの伝導島を有する代替的な障壁構造の概略断面図である。
【図１６】ナノメータースケールのシリコン結晶がＳｉＯ2全体に分散された本発明によるメモリデバイスを製造するための一連の製造工程を示す図である。
【図１７】障壁構造がコロイダル溶液から析出されたナノメータースケールの金分子を含む他の実施の形態を構成するためのプロセス工程図である。
【図１８】図１７に続くプロセス工程図である。
【図１９】図１８に続くプロセス工程図である。
【図２０】本発明による第２の型のメモリデバイスの概略構成図である。
【図２１】端子Ｘへ印加される電圧がある場合（”ＯＮ”状態）と、そのような電圧がない場合（”ＯＦＦ”状態）において、端子Ｙに印加される電圧ＶYの関数としての、図２０の障壁構造を流れる電流のグラフである。
【図２２】図２０に示した障壁構造の拡大された概略断面図である。
【図２３】図２２に示した障壁構造の伝導バンドエネルギー図を示す。
【図２４】図２０に示した第２の型のメモリデバイスを内蔵したメモリセルアレイの概略平面図である。
【図２５】図２４のＡ‐Ａ’線に沿った断面図である。
【図２６】図２４Ｂ‐Ｂ’線に沿った断面図である。
【図２７】オンチップドライバおよび他の周辺デバイスとともに示した、図２４、図２５、図２６のメモリセル構造の概略回路図である。
【図２８】メモリセルＭ11から情報を読み出すプロセスを説明するための波形図である。
【図２９】メモリセルＭ11にデータを書き込むプロセスを説明するための波形図である。
【図３０】図２４〜図２６に示したメモリデバイスを製造するプロセス工程の説明図である。
【図３１】本メモリデバイスの変形例の概略断面図である。
【図３２】本デバイスのさらに他の変形例の概略断面図である。
【図３３】本発明による第２の型のメモリデバイスに用いるための他の障壁構成の概略断面図である。
【図３４】図３３に示した障壁構造に対応する伝導エネルギーバンド図である。
【図３５】本発明による第３の型のメモリデバイスの概略断面図である。
【符号の説明】
【０１０１】
１…メモリノード、２…障壁、３…基板、４…伝導経路、５…ソース領域、６…ドレイン領域、７…ＳｉＯ2絶縁領域、８…絶縁ＳｉＯ2層、９…伝導制御電極。
【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域、および制御電極を有するメモリデバイスであって、
半導体基板に形成された前記ソース領域と前記ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に延在する伝導経路と、
前記基板を被覆する絶縁層上に設けられ、前記ソース領域と前記ドレイン領域間の電荷キャリアのための前記伝導経路の伝導性を変化させる電界を生成する電荷を蓄積するためのメモリノードと、
前記メモリノードと前記制御電極との間に設けられ、前記制御電極に印加される電圧の極性に依存して、前記制御電極から前記メモリノードへ、あるいは前記メモリノードから前記制御電極へ移動するように、前記電荷が通り抜ける多重トンネル接合構造であるトンネル障壁構造とを、有し、
前記トンネル障壁構造は、
電気絶縁材料と前記電気絶縁材料中に分散された複数の伝導性島とから構成され、前記伝導性島の直径が５ｎｍ以下であり、前記各伝導性島の間の前記電気絶縁材料の厚さが３ｎｍ以下であり、前記複数の伝導性島が分散された前記電気絶縁材料全体の厚さに対応する比較的広い幅の第１の障壁成分と、前記各伝導性島間の電気絶縁材料の厚さに対応する、互いに前記伝導性島により離隔した各々比較的狭い幅の前記第１の障壁成分よりも高い障壁であり、協同トンネリング効果を抑制するトンネル障壁として機能する第２の障壁成分と、を有するエネルギーバンドプロフィールを呈すること
を特徴とするメモリデバイス。
【請求項２】
ソース領域、ドレイン領域、および制御電極を有するメモリデバイスであって、
半導体基板に形成された前記ソース領域と前記ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に延在する伝導経路と、
前記基板を被覆する絶縁層上に設けられ、前記ソース領域と前記ドレイン領域間の電荷キャリアのための前記伝導経路の伝導性を変化させる電界を生成する電荷を蓄積するためのメモリノードと、
前記メモリノードと前記制御電極との間に設けられ、前記制御電極に印加される電圧の極性に依存して、前記制御電極から前記メモリノードへ、あるいは前記メモリノードから前記制御電極へ移動するように、前記電荷が通り抜ける多重トンネル接合構造であるトンネル障壁構造とを、有し、
前記トンネル障壁構造は、
前記電気絶縁材料からなる層と前記複数の伝導性島が形成された層の交互の層を有し、前記電気絶縁材料からなる層の厚さが３ｎｍ以下であり、前記電気絶縁材料からなる層と前記複数の伝導性島が形成された層の交互の層のすべてを組合せた厚さに対応する比較的広い幅の第１の障壁成分と、個々の前記電気絶縁材料からなる層に対応する、互いに離隔した各々比較的狭い幅の前記第１の障壁成分よりも高い障壁であり、協同トンネリング効果を抑制するトンネル障壁として機能する第２の障壁成分と、を有するエネルギーバンドプロフィールを呈すること
を特徴とするメモリデバイス。
【請求項３】
請求項１又は２に記載のメモリデバイスであって、
前記伝導性島は、ナノ結晶の半導体材料により構成されていること
を特徴とするメモリデバイス。
【請求項４】
請求項１又は２に記載のメモリデバイスであって、
前記伝導性島は、金属により構成されていること
を特徴とするメモリデバイス。
【請求項５】
請求項３又は４に記載のメモリデバイスであって、
前記電気絶縁材料がＳｉＯ２又はＡｌ２Ｏ３であること
を特徴とするメモリデバイス。
【請求項１】
ソース領域、ドレイン領域、および制御電極を有するメモリデバイスであって、
半導体基板に形成された前記ソース領域と前記ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に延在する伝導経路と、
前記基板を被覆する絶縁層上に設けられ、前記ソース領域と前記ドレイン領域間の電荷キャリアのための前記伝導経路の伝導性を変化させる電界を生成する電荷を蓄積するためのメモリノードと、
前記メモリノードと前記制御電極との間に設けられ、前記制御電極に印加される電圧の極性に依存して、前記制御電極から前記メモリノードへ、あるいは前記メモリノードから前記制御電極へ移動するように、前記電荷が通り抜ける多重トンネル接合構造であるトンネル障壁構造とを、有し、
前記トンネル障壁構造は、
電気絶縁材料と前記電気絶縁材料中に分散された複数の伝導性島とから構成され、前記伝導性島の直径が５ｎｍ以下であり、前記各伝導性島の間の前記電気絶縁材料の厚さが３ｎｍ以下であり、前記複数の伝導性島が分散された前記電気絶縁材料全体の厚さに対応する比較的広い幅の第１の障壁成分と、前記各伝導性島間の電気絶縁材料の厚さに対応する、互いに前記伝導性島により離隔した各々比較的狭い幅の前記第１の障壁成分よりも高い障壁であり、協同トンネリング効果を抑制するトンネル障壁として機能する第２の障壁成分と、を有するエネルギーバンドプロフィールを呈すること
を特徴とするメモリデバイス。
【請求項２】
ソース領域、ドレイン領域、および制御電極を有するメモリデバイスであって、
半導体基板に形成された前記ソース領域と前記ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に延在する伝導経路と、
前記基板を被覆する絶縁層上に設けられ、前記ソース領域と前記ドレイン領域間の電荷キャリアのための前記伝導経路の伝導性を変化させる電界を生成する電荷を蓄積するためのメモリノードと、
前記メモリノードと前記制御電極との間に設けられ、前記制御電極に印加される電圧の極性に依存して、前記制御電極から前記メモリノードへ、あるいは前記メモリノードから前記制御電極へ移動するように、前記電荷が通り抜ける多重トンネル接合構造であるトンネル障壁構造とを、有し、
前記トンネル障壁構造は、
前記電気絶縁材料からなる層と前記複数の伝導性島が形成された層の交互の層を有し、前記電気絶縁材料からなる層の厚さが３ｎｍ以下であり、前記電気絶縁材料からなる層と前記複数の伝導性島が形成された層の交互の層のすべてを組合せた厚さに対応する比較的広い幅の第１の障壁成分と、個々の前記電気絶縁材料からなる層に対応する、互いに離隔した各々比較的狭い幅の前記第１の障壁成分よりも高い障壁であり、協同トンネリング効果を抑制するトンネル障壁として機能する第２の障壁成分と、を有するエネルギーバンドプロフィールを呈すること
を特徴とするメモリデバイス。
【請求項３】
請求項１又は２に記載のメモリデバイスであって、
前記伝導性島は、ナノ結晶の半導体材料により構成されていること
を特徴とするメモリデバイス。
【請求項４】
請求項１又は２に記載のメモリデバイスであって、
前記伝導性島は、金属により構成されていること
を特徴とするメモリデバイス。
【請求項５】
請求項３又は４に記載のメモリデバイスであって、
前記電気絶縁材料がＳｉＯ２又はＡｌ２Ｏ３であること
を特徴とするメモリデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２００８−２１１２５１（Ｐ２００８−２１１２５１Ａ）
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願番号】特願２００８−１３０５１５（Ｐ２００８−１３０５１５）
【出願日】平成２０年５月１９日（２００８．５．１９）
【分割の表示】特願平９−３１３３０９の分割
【原出願日】平成９年１１月１４日（１９９７．１１．１４）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願日】平成２０年５月１９日（２００８．５．１９）
【分割の表示】特願平９−３１３３０９の分割
【原出願日】平成９年１１月１４日（１９９７．１１．１４）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
[ Back to top ]