フローティングゲートトンネリング素子構造体のシールド
フローティングゲートトンネリング素子をシールドする方法とその構造体。標準的なＣＭＯＳプロセスを用いて、電界酸化物に囲まれた基板内に形成された第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上にフローティングゲートを配置する工程と、前記フローティングゲートを囲むようにフローティングゲートシールド層を形成する工程を含む方法。前記フローティングゲートは、前記第１のドープウェル領域内の活性領域上の第１のフローティングゲート部および前記第２のドープウェル領域内の活性領域上の第２のフローティングゲート部を含む。前記第１のドープウェル領域と前記第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、前記第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっている。トンネリングの方向は、前記ドープウェル領域の１つに高電圧を印加することにより決定される。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本願は、２００６年８月２１日出願の米国特許仮出願番号６０/８３９,２６２の利益を主張するものであり、その開示内容は引用により本明細書に組み込まれている。
【技術分野】
【０００２】
本発明は、一般にフローティングゲート回路に関するものであり、特に、高精密フローティングゲート電圧基準回路用のトンネリング素子に関するものである。
【背景技術】
【０００３】
引用により本明細書に組込まれる２００５年１月２５日発行の米国特許番号６,８４７,５５５には、高精密アナログフローティングゲート電圧基準回路が記載されている。
また、高精密ＣＭＯＳフローティングゲートアナログ電圧基準回路の動作原理は、引用により本明細書に組込まれる、２００５年１２月１２日発行ソリッドステート回路に関するＩＥＥＥジャーナル（ＩＥＥＥ ＪｏｕｒＮＡｌ ｏｆ Ｓｏｌｉｄ―ＳｔＡｔｅ Ｃｉｒｃｕｉｔｓ）、Ｖｏｌ.４０、２３６４〜２３７２頁、Ｂ．Ｋ．ＡｊｕｈＡ他による「超高精度５００-ＮＡ ＣＭＯＳフローティングゲートアナログ電圧基準（Ａ ｖｅｒｙ ｈｉｇｈ ＰｒｅｃｉｓｉｏＮ ５００-ＮＡ ＣＭＯＳ ｆｌｏＡｔｉＮｇ-ｇＡｔｅ ＡＮＡｌｏｇ ｖｏｌｔＡｇｅ ｒｅｆｅｒｅＮｃｅ）」という名称の論文に記載されている。図１Ａは、フローティングゲート基準回路の先行技術を説明するための等価回路図１０を示す。上記に示したＡｊｕｈＡの参考文献に記載されるように、トンネルダイオードＴ１およびＴ２の２つのトンネリング素子の間の接合点で、フローティングゲートノード上に一定電圧を設定する必要がある。基本的にポリ間酸化物を通したファウラーノルドハイムトンネリングを用ており、プログラミング中にＶＰを上昇させてフローティングゲートノードに充電するためにトンネリング素子Ｔ１が用いられ、ＶＮを低減してフローティングゲートノードから放電するためにトンネリング素子Ｔ２が用いられる。フローティングゲートノード上の電圧が所望の設定レベルに達した場合、ＶＰ及びＶＮをおよそ０ボルトにして両トンネリング素子を遮断する。このように、デバイスの通常動作において、固定電荷がフローティングゲート上に恒久的に蓄えられる。
【０００４】
図１Ｂは、直列接続した図１Ａのトンネリング素子Ｔ１およびＴ２を示す断面図とその一例を示す回路図である。先行技術の等価回路図を２０で示しており、物理的な構成の断面を３０で示している。断面が示すように、ポリシリコン層（ポリ１）およびもう１つのポリシリコン層（ポリ２）が、２つの電子トンネル領域に沿って基板上に形成されている。ポリ２層は、これらのトンネル領域を形成する２箇所の所定の位置において、薄い酸化物誘電体を間に介してポリ１層と重なる。通常、ポリシリコン層１および２は、誘電体に完全に囲まれたフローティングゲートＦＧを含む約４００Ａの酸化物誘電体により、互いに分離されている。電気的に分離されたフローティングゲートは、コンタクト領域７０に示されるように、共に接続されたポリ１層およびポリ２層からなる。ポリ１層、ポリ２層の端部には、増強した放出トンネルが、約１０-１２Vのトンネル電圧で生じる。両トンネル領域は、特定の電気容量を有する。
【０００５】
図１Ｂに示す物理的構成の欠点の１つは、その形成に、それ自体が単純なアナログ設計には役立たない特別な非標準的なＣＭＯＳプロセスを必要とされる点である。すなわち、図１Ｂの構造体を形成するために要求される特別なプロセスは、以下に標準的なＣＭＯＳプロセスと称する、周知でありコストのかからない汎用のＣＭＯＳ技術を用いていない。この構成のもう１つの欠点は、導電層でフローティングゲート素子を完全に覆うプロセスが不可能であり、従って、フローティングゲートを被覆誘電体から分離してしまう点である。この結果、フローティングゲート上の誘電体に常に存在している可動電荷と分極電荷の濃度の低下が、フローティングゲートに蓄積された電荷量に影響を及ぼすおそれがある。従って、フローティングゲート素子を完全に囲える汎用ＣＭＯＳ技術を用いてトンネルダイオード構造体を構成することが望ましい。標準的なＣＭＯＳプロセスを用いて形成されたフローティングゲートをベースとしたキャパシタおよびトランジスタ素子を含むメモリ素子は、その開示が参照により本明細書に組み込まれる同時係属中の出願番号１１/４９８,６７２「厚いゲート酸化物を用いた汎用ＣＭＯＳ技術のためのマルチタイムプログラマブル（ＭＴＰ）ＰＭＯＳフローティングゲートをベースとする不揮発性メモリ装置（Ａ ｍｕｌｔｉＰｌｅ ｔｉｍｅ ＰｒｏｇｒＡｍｍＡＢｌｅ (ＭＴＰ) ＰＭＯＳ ｆｌｏＡｔｉＮｇ ｇＡｔｅ-ＢＡｓｅｄ ＮｏＮ-ｖｏｌＡｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｆｏｒ Ａ ｇｅＮｅｒＡｌ-ＰｕｒＰｏｓｅ ＣＭＯＳ ｔｅｃｈＮｏｌｏｇｙ ｗｉｔｈ ｔｈｉｃｋ ｇＡｔｅ ｏｘｉｄｅ）」に記載されている。高精密な電圧基準回路に使用できるトンネリング素子構造体を構成するために、汎用ＣＭＯＳ技術の使用が求められている。
【０００６】
（フローティングゲート基準回路内の）フローティングゲート上に正確な電荷量を蓄積するために必要とされるフローティングゲートをベースとするデバイスは、フローティングゲート上に堆積された誘電体に常に存在する低密度の可動イオンと分極電荷の存在の影響を極めて受けやすい。通常、可動電荷と分極電荷の密度は、精密な電圧を必要としないデバイスの回路の性能に悪影響を及ぼすほどではない。例えば、そのような効果は、前述の同時係属中の出願に記載されるメモリ素子の回路の性能に悪影響を及ぼさない。一方、高精密フローティングゲート電圧基準回路を提供するには、蓄積された電荷と可動電荷および分極電荷との反応を最小限にするために、フローティングゲートを被覆誘電体からシールドする必要がある。標準的なＣＭＯＳプロセスを用いた既知の方法の欠点は、高精密フローティングゲート電圧基準回路に必要とされるフローティングゲートの不可欠なシールドがなされない点である。
【０００７】
フローティングゲートシールドは、一般に、大抵のＥＥＰＲＯＭあるいはフラッシュＥＥＰＲＯＭ技術に含まれるカップリングキャパシタ・ポリシリコン層により形成される。この既知の方法の欠点は、ＥＥＰＲＯＭ技術では、精密アナログ電圧基準回路と、高レベルの統合を達成するために不可欠なデバイスのセットが提供されないことにある。汎用のＣＭＯＳ技術にＥＥＰＲＯＭを組み込むことにより、高精密回路に必要な高レベルの統合を達成できる。この組み込み過程の欠点は、主として多くの追加の作業工程が必要となることから、大変コストがかかる点である。もう一つの欠点は、既知の利用可能な構造体を用いる場合、フローティングゲートノードの小さな領域がシールドされず、その結果性能が低下するおそれがある。
【０００８】
従って、ファウラーノルドハイムトンネリング機能と高精密フローティングゲート電圧基準に必要なシールドされたローティングゲートの両方を提供する汎用のＣＭＯＳ技術を用いて構造体を構成するデバイスおよびその方法が求められる。
【発明の概要】
【０００９】
本発明は、汎用のＣＭＯＳ技術で製造されたフローティングゲートをベースとするトンネリング素子をシールドするデバイスおよびその方法を提供する。
【００１０】
本発明は、広義には、第１のドープウェル領域上の第１のフローティングゲート部および第２のドープウェル領域上の第２のフローティングゲート部とを含むフローティングゲートであって、第１のドープウェル領域と第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、第１のフローティングゲート部が第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートを、基板内の第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上に配置する工程と、フローティングゲートを囲むようにフローティングゲートシールド層を形成する工程を含む、フローティングゲートトンネリング素子構造体のシールド方法を提供する。
【００１１】
本発明はまた、広義には、基板内の第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上に配置され、第１のドープウェル領域上の第１のフローティングゲート部および第２のドープウェル領域上の第２のフローティングゲート部を含むフローティングゲートであって、第１のドープウェル領域と第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートと、フローティングゲートを囲むように形成されたフローティングゲートシールド層とを備えた、シールドされたフローティングゲートトンネリング素子構造体を提供する。
【００１２】
本発明はまた、広義には、Ｐ基板内に形成された第１および第２のＮウェル領域により定義される２つの活性領域内のゲート酸化物上に配置され、第１のＮウェル領域上の第１のフローティングゲート部および第２のＮウェル領域上の第２のフローティングゲート部を含むフローティングゲートであって、第１のＮウェル領域と第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートと、第１のＮウェル領域内に形成され、第１のチャネル領域により分離される第１および第２の拡散領域と、第２のＮウェル領域内に形成され、第２のチャネル領域により分離される第３および第４の拡散領域と、第２および第３の拡散領域の間に形成される電界酸化物領域と、Ｐ基板内の第１および第２のＮウェル領域の間に形成されるＰウェル領域、および、フローティングゲートを囲むように形成されたフローティングゲートシールド層とを備えたシールドされたフローティングゲートトンネリング素子構造体を提供する。
【００１３】
本発明のこれらおよび他の実施例、特徴、態様および利点は、以下の詳細な説明、添付の請求項および添付の図面を参照することでより理解される。
【図面の簡単な説明】
【００１４】
【図１Ａ】図１Ａは、フローティングゲート電圧基準回路の先行技術を説明するための等価回路図を示す。
【図１Ｂ】図１Ｂは、直列接続した図１Ａのトンネルダイオードを示す断面図とその一例を示す回路図である。
【図２】図２は、本発明の好適な実施の形態に係る導電シールド層により完全に囲まれた、フローティングゲート・ポリシリコン層を有する高精密フローティングゲート基準回路のトンネル素子構造体の配置を示す平面図である。
【図２Ａ】図２Ａは、図２の構造体の等価回路を示す回路図である。
【図３Ａ】図３Ａは、図２の左側にある活性領域が９０度回転している、図２の配置の簡略図の一例である。
【図３Ｂ】図３Ｂは、図３Ａの簡略化した配置図に対応する構造体の部分概略図である。
【図４】図４は、好適な実施の形態に係るポリＳｉフローティングゲートシールド層１１０Ａおよび間隔を隔てたＮ+拡散領域を含む図２の構造体の切断線Ａ-Ａにおける断面図である。
【図５】図５は、代替的な実施の形態に係るポリＳｉフローティングゲートシールド層、間隔を隔てたＰ+拡散領域およびＮ+拡散領域を含む図２の構造体の切断線Ａ-Ａにおける断面図である。
【図６】図６は、本発明の代替的な実施の形態に係るＴｉＮまたはＴｉＷフローティングゲートシールド層を有する図２の構造体の切断線Ａ-Ａにおける断面図である。
【００１５】
図中における参照番号あるいは名称は特定の構成要素、態様あるいは特徴を表しており、１つ以上の図中で共通の構成要素、態様あるいは特徴を表している。
【発明を実施するための形態】
【００１６】
図２は、本発明の好適な実施の形態に係るフローティングゲート導電シールド層により完全に囲まれた、フローティングゲート素子を有するトンネルダイオード構造体１００を示す平面図である。トンネルダイオード構造体１００は、標準的なＣＭＯＳプロセスを用いて形成される。図２Ａに等価回路図を示す。図２Ａに示すように、トンネルダイオードは、端子Ｖｃ１およびＶｃ２の間でカップリングキャパシタCカップリングと直列に接続されたトンネルキャパシタCトンネリングを含む。図２Ａには、Cトンネリング板とCカップリング板の相互接続用のフローティングゲート接合部１２０が示される。フローティングゲート１０８は、Cトンネリング板を形成する第１のフローティングゲート部と接続部１２０により接続されるCカップリング板を形成するもう１つのフローティングゲート部を含む。トンネルダイオード構造体は、本明細書中ではトンネリング素子とも称し、構造体が電荷をフローティングゲートに、又は、から注入および除去するトンネリング機能を備えている。図２の活性領域１４０は、図２ＡのトンネルキャパシタCトンネリングに相当する。 図２の活性領域２４０は、図２ＡのカップリングキャパシタCカップリングに相当する。 図３Ａは、図２の左側にある活性領域が９０度回転している、図２の配置の簡略化した配置図の一例である。図３Ｂは、図２Ａおよび３Ａの配置図に対応する構造体を図示したものである。
【００１７】
図３Ａにおいて、点線部分全体は、本明細書においてフローティングゲート層とも称するフローティングゲート１０８を表す。図３Ｂは、図２Ａの等価回路図によるキャパシタと端子Ｖｃ１およびＶｃ２の両方を含む構造体を示す。
【００１８】
フローティングゲート・ポリシリコン層１０８は、電界酸化物（ｆｏｘ）に囲まれたＰ基板１０２内に形成された２つのＮウェル領域１４２、３４２により定義される２つの活性領域１４０、２４０内において、標準的なＣＭＯＳプロセスを用いてゲート酸化物層１８０、３８０上に配置される。図３ＢのCトンネリングに対応する構造体は、Ｎウェル領域１４２内に形成された間隔を隔てたＮ型拡散領域１４４および１４６を含む。あるいは、間隔を隔てた拡散領域は、Ｐ型拡散領域である。チャネル領域１４８は、拡散領域１４４および１４６の間に形成される。カップリングキャパシタCカップリングは、Ｎウェル３４２内に形成された間隔を隔てたＮ型拡散領域３４４および３４６を含む。あるいは、間隔を隔てた拡散領域は、Ｐ型拡散領域である。チャネル領域３４８は、拡散領域３４４および３４６の間に形成される。隣接する素子から構造体を分離するために、例えば、浅いトレンチ分離（ＳＴＩ）プロセス、シリコンの局所酸化（ＬＯＣＯＳ）プロセス、ポリ緩衝ＬＯＣＯＳプロセス等を用いて形成された電界酸化物（ＦＯＸ）領域１３２が含まれている。図３Ｂの２つのＮウェル領域１４２、３４２は、通常、基板１０２へのＰウェル領域１１８の挿入により分離される。Ｎウェル領域１４２、３４２から間隔を隔てたＰウェル領域１１８（図示）は、厚いゲート酸化物を有するトンネルダイオードの作動に必要なＮウェル-Ｐウェル間絶縁破壊電圧の増加を促進する。
【００１９】
図３Ｂにおいて１８０および３８０で示されるゲート酸化物層は、５Ｖの動作電圧を有する入出力インターフェース装置として使用されるＣＭＯＳデバイスのゲート酸化物（すなわち、５ＶのＩ/Ｏゲート酸化物）の厚さと同等の厚さを有することが好ましい。つまり、ゲート酸化物の厚さは、５ＶのＩ/Ｏゲート酸化物としての５ＶのＩ/Ｏデバイスの製造工程のままであることが好ましい。これにより、７０Ａ（７Ｎｍ）、この応用には好ましくは１２０Ａ（１２Ｎｍ）を超えるゲート酸化物を用いる標準的なＣＭＯＳプロセスを用いて構造体を形成することができる。従って、本発明の実施の形態は、更に高い入出力電圧を有するデバイスをもって、そのような実施の形態を有効にできるゲート酸化物の厚さで機能すると思われる。
【００２０】
フローティングゲート１０８は、第１のフローティングゲート部４００、即ち、図３ＢのＮウェル領域１４２上のCトンネリングキャパシタ板ポリ、および、第２のフローティングゲート部５００、即ち、図３ＢのＮウェル領域３４２上のCカップリングキャパシタ板ポリを含む（図３Ｂ参照）。キャパシタCトンネリングおよびCカップリングは、図２Ａに示すキャパシタ分割器を形成する。電荷の保存により、CトンネリングがCカップリングより顕著に小さい場合は、この構造全体に印加される電圧のほとんどが、Cトンネリングの両端で降下する。本発明によれば、例えば、１０の要素により、Ｎウェル領域の１つへ高電圧を印加することにより決まるトンネリングの方向とＮウェル領域１４２と第１のフローティングゲート部４００のと間にファウラーノルドハイムトンネリングを発生させる適当な電圧カップリングを提供するために、Cトンネリングキャパシタ板ポリ４００がCカップリングキャパシタ板ポリ５００よりかなり小さい。以下の表１は、電荷をフローティングゲート１０８に、又は、から注入および除去するために、図２Ａ，３Ａおよび３Ｂに示す端子Ｖｃ１およびＶｃ２に印加される電圧を示す。
【表１】
表１に示すように、端子Ｖｃ１が０ボルト、例えばアースに保たれた状態で端子Ｖｃ２で大きな正のトンネル電圧を印加すると、フローティングゲートノードへの電荷の注入（書き込み）が起こる。端子Ｖｃ２が０ボルト、略アースに保たれた状態で端子Ｖｃ１で大きな正のトンネル電圧を印加すると、フローティングゲートノードからの電荷の除去が起こる。
【００２１】
標準的なＣＭＯＳプロセス中には、シリサイドの領域は、通常、拡散領域上に形成される。これらのシリサイドは、通常、電圧端子、例えば図３Ｂに示すＶｃ１およびＶｃ２に接続するためのシリサイドに低抵抗コンタクト領域を提供するためのものである。図２の平面図には、１７０で表されるコンタクト領域を一例として示している。コンタクト領域は、一般に、自己整合している、つまり、露出したシリサイドの非誘電領域はシリサイド化される。
【００２２】
サリサイド排除層１６０、例えば、図２に示す１６０Ａの堆積を含む段階まで、標準的なＣＭＯＳプロセスを行う。通常厚さおよそ３００ＡのＳｉＯ２であるサリサイド排除層１６０は、標準的なＣＭＯＳプロセスにより、実際に堆積されたシールド層のエッチストップとして作用する約６００Ａの厚さに堆積される。厚さは製造工程によって決まり、通常は３００〜１０００Ａである。
【００２３】
その後、フローティングゲート１０８を囲むようにフローティングゲートシールド層１１０を堆積する。好適には、シールド層は、その場ドープによる又は内在するアモルファスＳｉあるいはポリシリコン層として堆積される。シールド層は完全にフローティングゲートを囲むようにパターン化され、そして標準的な技術を用いてエッチングされる。本発明においては、シールド層の正確な寸法は重要ではなく、ＣＭＯＳゲートトポグラフィから堆積した材料を完全に除去するために、湿式化学的にエッチングを行ってもよい。一旦シールド層のパターンが形成されると、標準的なサリサイドブロックパターンがウェハに施される。サリサイドブロックパターンは、図２に１６０Ａ、１６０Ｂおよび１６０ｃで示される。このサリサイドブロックパターンは、これらの領域間でのシリサイドの短絡防止とそれらの分離のために、シールド層とＳｉ内の隣接する拡散層の端部を覆う必要がある。発明の他の詳細が不明瞭とならないために、サリサイドブロックパターンの一部は示されていない。その結果としての構造体は、フローティングゲートと、シールド層により完全に囲まれた隣接する拡散層の一部を有する。
【００２４】
あるいは、シールド層は、ＴｉＮあるいはＴｉＷ等の金属膜で形成されてもよい。これらの材料が選択される場合、膜に適用されるサリサイドブロックパターンは、未反応金属のエッチング時にシールド特性が損なわれないよう修正されなければならない。
【００２５】
１６０で示される通常ＴｉＳｉ２あるいはＣｏＳｉ２であるサリサイドブロックパターン（ポリＳｉシールドに適している）は、隣接する拡散層を覆うよう提供されることが好ましい。特定のＣＭＯＳ製造施設に応じて、その他の適切なサリサイドを使用してもよい。シールド層の端部を覆うサリサイドブロックパターンは、図４の１６０ｃで示される。
【００２６】
図４は、好適な実施の形態に係るポリＳｉフローティングゲートシールド層１１０Ａおよび間隔を隔てたＮ+拡散領域を含む図２の構造体の切断線Ａ-Ａにおける断面図である。当然のことながら、ここでの断面図では、当業者には周知である汎用のＣＭＯＳ技術により形成された構造体の詳細は示されていない。導電シールド層１１０Ａは、ポリＳｉからなる。図４の構造体１４０Ａは、Ｐ型基板１０２中に形成された、Ｎ型ウェル１４２内に形成された間隔を隔てたＮ型拡散領域１４４および１４６を含む。チャネル領域１４８は、Ｎ型拡散領域１４４および１４６の間に形成される。ポリＳｉゲート１８８は、チャネル領域１４８上に形成される。図２の配置図には示されない側壁スペーサ１５２は、ゲート１８８の両側に含まれる。スペーサ１５２は、低不純物濃度ドレイン（ＬＤＤ）構造や、シリサイドの短絡のゲートへの拡散を防ぐために、ゲートからソース・ドレイン注入の間隔をおくためなどに、標準的なＣＭＯＳ技術において一般的に使用される。図４に示すように、構造体は、スペーサ（およびゲート）の最上端部とその対応するシールドの下端の間の絶縁膜の垂直空間の厚さが一例として３５０+/-１００Ａである、例えばＰＥ-酸化物などの酸化物を含むことが好ましい。本発明は、示された絶縁膜へＰＥ-酸化物の使用に限定されない。
【００２７】
シールド層の端部を覆うサリサイドブロックパターンは、図４に１６０ｃで示される。図４〜６に示すコンタクト領域１７０により、拡散領域を介してＮウェルと端子、例えば図４に示す端子Ｖｃ１、との接続を可能にするため設けられる。
【００２８】
隣接する素子から構造体を分離するために、例えば、浅いトレンチ分離（ＳＴＩ）プロセス、シリコンの局所酸化（ＬＯＣＯＳ）プロセス、ポリ緩衝ＬＯＣＯＳプロセス等を用いて形成された電界酸化物（ＦＯＸ）領域１３２が含まれている。
【００２９】
図５は、代替的な実施の形態に係るポリSiフローティングゲートシールド層、間隔を隔てたＰ+拡散領域およびＮ+拡散領域を含む図２の構造体の切断線Ａ-Ａにおける断面図である。構造体１４０Ｂは、Ｐ型基板１０２中に形成された、Ｎ型ウェル１４２内に形成された間隔を隔てたＰ型拡散領域２４４および２４６を含む。Ｎ+領域２５０は、Ｎ-ウェル１４２とのオーミックコンタクトとして設けられる。
【００３０】
図６は、本発明の代替的な実施の形態に係るＴｉＮまたはＴｉＷフローティングゲートシールド層を有する図２の構造体の切断線Ａ-Ａにおける断面図である。図に示すように、シールド層１１０Ｂは、フローティングゲートと隣接する拡散層の一部を囲んでいる。図６に示すように、窒化チタンＴｉＮまたはタングステン化チタンＴｉＷの金属シールドにおいて、サリサイドブロックパターンは、シールドパターンの特徴の全てを包含する。
【００３１】
以上に具体例を開示してきたが、以下の請求項に説明される本発明の範囲を逸脱することなく開示された実施例への修正および変形が可能である。
【関連出願の相互参照】
【０００１】
本願は、２００６年８月２１日出願の米国特許仮出願番号６０/８３９,２６２の利益を主張するものであり、その開示内容は引用により本明細書に組み込まれている。
【技術分野】
【０００２】
本発明は、一般にフローティングゲート回路に関するものであり、特に、高精密フローティングゲート電圧基準回路用のトンネリング素子に関するものである。
【背景技術】
【０００３】
引用により本明細書に組込まれる２００５年１月２５日発行の米国特許番号６,８４７,５５５には、高精密アナログフローティングゲート電圧基準回路が記載されている。
また、高精密ＣＭＯＳフローティングゲートアナログ電圧基準回路の動作原理は、引用により本明細書に組込まれる、２００５年１２月１２日発行ソリッドステート回路に関するＩＥＥＥジャーナル（ＩＥＥＥ ＪｏｕｒＮＡｌ ｏｆ Ｓｏｌｉｄ―ＳｔＡｔｅ Ｃｉｒｃｕｉｔｓ）、Ｖｏｌ.４０、２３６４〜２３７２頁、Ｂ．Ｋ．ＡｊｕｈＡ他による「超高精度５００-ＮＡ ＣＭＯＳフローティングゲートアナログ電圧基準（Ａ ｖｅｒｙ ｈｉｇｈ ＰｒｅｃｉｓｉｏＮ ５００-ＮＡ ＣＭＯＳ ｆｌｏＡｔｉＮｇ-ｇＡｔｅ ＡＮＡｌｏｇ ｖｏｌｔＡｇｅ ｒｅｆｅｒｅＮｃｅ）」という名称の論文に記載されている。図１Ａは、フローティングゲート基準回路の先行技術を説明するための等価回路図１０を示す。上記に示したＡｊｕｈＡの参考文献に記載されるように、トンネルダイオードＴ１およびＴ２の２つのトンネリング素子の間の接合点で、フローティングゲートノード上に一定電圧を設定する必要がある。基本的にポリ間酸化物を通したファウラーノルドハイムトンネリングを用ており、プログラミング中にＶＰを上昇させてフローティングゲートノードに充電するためにトンネリング素子Ｔ１が用いられ、ＶＮを低減してフローティングゲートノードから放電するためにトンネリング素子Ｔ２が用いられる。フローティングゲートノード上の電圧が所望の設定レベルに達した場合、ＶＰ及びＶＮをおよそ０ボルトにして両トンネリング素子を遮断する。このように、デバイスの通常動作において、固定電荷がフローティングゲート上に恒久的に蓄えられる。
【０００４】
図１Ｂは、直列接続した図１Ａのトンネリング素子Ｔ１およびＴ２を示す断面図とその一例を示す回路図である。先行技術の等価回路図を２０で示しており、物理的な構成の断面を３０で示している。断面が示すように、ポリシリコン層（ポリ１）およびもう１つのポリシリコン層（ポリ２）が、２つの電子トンネル領域に沿って基板上に形成されている。ポリ２層は、これらのトンネル領域を形成する２箇所の所定の位置において、薄い酸化物誘電体を間に介してポリ１層と重なる。通常、ポリシリコン層１および２は、誘電体に完全に囲まれたフローティングゲートＦＧを含む約４００Ａの酸化物誘電体により、互いに分離されている。電気的に分離されたフローティングゲートは、コンタクト領域７０に示されるように、共に接続されたポリ１層およびポリ２層からなる。ポリ１層、ポリ２層の端部には、増強した放出トンネルが、約１０-１２Vのトンネル電圧で生じる。両トンネル領域は、特定の電気容量を有する。
【０００５】
図１Ｂに示す物理的構成の欠点の１つは、その形成に、それ自体が単純なアナログ設計には役立たない特別な非標準的なＣＭＯＳプロセスを必要とされる点である。すなわち、図１Ｂの構造体を形成するために要求される特別なプロセスは、以下に標準的なＣＭＯＳプロセスと称する、周知でありコストのかからない汎用のＣＭＯＳ技術を用いていない。この構成のもう１つの欠点は、導電層でフローティングゲート素子を完全に覆うプロセスが不可能であり、従って、フローティングゲートを被覆誘電体から分離してしまう点である。この結果、フローティングゲート上の誘電体に常に存在している可動電荷と分極電荷の濃度の低下が、フローティングゲートに蓄積された電荷量に影響を及ぼすおそれがある。従って、フローティングゲート素子を完全に囲える汎用ＣＭＯＳ技術を用いてトンネルダイオード構造体を構成することが望ましい。標準的なＣＭＯＳプロセスを用いて形成されたフローティングゲートをベースとしたキャパシタおよびトランジスタ素子を含むメモリ素子は、その開示が参照により本明細書に組み込まれる同時係属中の出願番号１１/４９８,６７２「厚いゲート酸化物を用いた汎用ＣＭＯＳ技術のためのマルチタイムプログラマブル（ＭＴＰ）ＰＭＯＳフローティングゲートをベースとする不揮発性メモリ装置（Ａ ｍｕｌｔｉＰｌｅ ｔｉｍｅ ＰｒｏｇｒＡｍｍＡＢｌｅ (ＭＴＰ) ＰＭＯＳ ｆｌｏＡｔｉＮｇ ｇＡｔｅ-ＢＡｓｅｄ ＮｏＮ-ｖｏｌＡｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｆｏｒ Ａ ｇｅＮｅｒＡｌ-ＰｕｒＰｏｓｅ ＣＭＯＳ ｔｅｃｈＮｏｌｏｇｙ ｗｉｔｈ ｔｈｉｃｋ ｇＡｔｅ ｏｘｉｄｅ）」に記載されている。高精密な電圧基準回路に使用できるトンネリング素子構造体を構成するために、汎用ＣＭＯＳ技術の使用が求められている。
【０００６】
（フローティングゲート基準回路内の）フローティングゲート上に正確な電荷量を蓄積するために必要とされるフローティングゲートをベースとするデバイスは、フローティングゲート上に堆積された誘電体に常に存在する低密度の可動イオンと分極電荷の存在の影響を極めて受けやすい。通常、可動電荷と分極電荷の密度は、精密な電圧を必要としないデバイスの回路の性能に悪影響を及ぼすほどではない。例えば、そのような効果は、前述の同時係属中の出願に記載されるメモリ素子の回路の性能に悪影響を及ぼさない。一方、高精密フローティングゲート電圧基準回路を提供するには、蓄積された電荷と可動電荷および分極電荷との反応を最小限にするために、フローティングゲートを被覆誘電体からシールドする必要がある。標準的なＣＭＯＳプロセスを用いた既知の方法の欠点は、高精密フローティングゲート電圧基準回路に必要とされるフローティングゲートの不可欠なシールドがなされない点である。
【０００７】
フローティングゲートシールドは、一般に、大抵のＥＥＰＲＯＭあるいはフラッシュＥＥＰＲＯＭ技術に含まれるカップリングキャパシタ・ポリシリコン層により形成される。この既知の方法の欠点は、ＥＥＰＲＯＭ技術では、精密アナログ電圧基準回路と、高レベルの統合を達成するために不可欠なデバイスのセットが提供されないことにある。汎用のＣＭＯＳ技術にＥＥＰＲＯＭを組み込むことにより、高精密回路に必要な高レベルの統合を達成できる。この組み込み過程の欠点は、主として多くの追加の作業工程が必要となることから、大変コストがかかる点である。もう一つの欠点は、既知の利用可能な構造体を用いる場合、フローティングゲートノードの小さな領域がシールドされず、その結果性能が低下するおそれがある。
【０００８】
従って、ファウラーノルドハイムトンネリング機能と高精密フローティングゲート電圧基準に必要なシールドされたローティングゲートの両方を提供する汎用のＣＭＯＳ技術を用いて構造体を構成するデバイスおよびその方法が求められる。
【発明の概要】
【０００９】
本発明は、汎用のＣＭＯＳ技術で製造されたフローティングゲートをベースとするトンネリング素子をシールドするデバイスおよびその方法を提供する。
【００１０】
本発明は、広義には、第１のドープウェル領域上の第１のフローティングゲート部および第２のドープウェル領域上の第２のフローティングゲート部とを含むフローティングゲートであって、第１のドープウェル領域と第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、第１のフローティングゲート部が第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートを、基板内の第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上に配置する工程と、フローティングゲートを囲むようにフローティングゲートシールド層を形成する工程を含む、フローティングゲートトンネリング素子構造体のシールド方法を提供する。
【００１１】
本発明はまた、広義には、基板内の第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上に配置され、第１のドープウェル領域上の第１のフローティングゲート部および第２のドープウェル領域上の第２のフローティングゲート部を含むフローティングゲートであって、第１のドープウェル領域と第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートと、フローティングゲートを囲むように形成されたフローティングゲートシールド層とを備えた、シールドされたフローティングゲートトンネリング素子構造体を提供する。
【００１２】
本発明はまた、広義には、Ｐ基板内に形成された第１および第２のＮウェル領域により定義される２つの活性領域内のゲート酸化物上に配置され、第１のＮウェル領域上の第１のフローティングゲート部および第２のＮウェル領域上の第２のフローティングゲート部を含むフローティングゲートであって、第１のＮウェル領域と第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートと、第１のＮウェル領域内に形成され、第１のチャネル領域により分離される第１および第２の拡散領域と、第２のＮウェル領域内に形成され、第２のチャネル領域により分離される第３および第４の拡散領域と、第２および第３の拡散領域の間に形成される電界酸化物領域と、Ｐ基板内の第１および第２のＮウェル領域の間に形成されるＰウェル領域、および、フローティングゲートを囲むように形成されたフローティングゲートシールド層とを備えたシールドされたフローティングゲートトンネリング素子構造体を提供する。
【００１３】
本発明のこれらおよび他の実施例、特徴、態様および利点は、以下の詳細な説明、添付の請求項および添付の図面を参照することでより理解される。
【図面の簡単な説明】
【００１４】
【図１Ａ】図１Ａは、フローティングゲート電圧基準回路の先行技術を説明するための等価回路図を示す。
【図１Ｂ】図１Ｂは、直列接続した図１Ａのトンネルダイオードを示す断面図とその一例を示す回路図である。
【図２】図２は、本発明の好適な実施の形態に係る導電シールド層により完全に囲まれた、フローティングゲート・ポリシリコン層を有する高精密フローティングゲート基準回路のトンネル素子構造体の配置を示す平面図である。
【図２Ａ】図２Ａは、図２の構造体の等価回路を示す回路図である。
【図３Ａ】図３Ａは、図２の左側にある活性領域が９０度回転している、図２の配置の簡略図の一例である。
【図３Ｂ】図３Ｂは、図３Ａの簡略化した配置図に対応する構造体の部分概略図である。
【図４】図４は、好適な実施の形態に係るポリＳｉフローティングゲートシールド層１１０Ａおよび間隔を隔てたＮ+拡散領域を含む図２の構造体の切断線Ａ-Ａにおける断面図である。
【図５】図５は、代替的な実施の形態に係るポリＳｉフローティングゲートシールド層、間隔を隔てたＰ+拡散領域およびＮ+拡散領域を含む図２の構造体の切断線Ａ-Ａにおける断面図である。
【図６】図６は、本発明の代替的な実施の形態に係るＴｉＮまたはＴｉＷフローティングゲートシールド層を有する図２の構造体の切断線Ａ-Ａにおける断面図である。
【００１５】
図中における参照番号あるいは名称は特定の構成要素、態様あるいは特徴を表しており、１つ以上の図中で共通の構成要素、態様あるいは特徴を表している。
【発明を実施するための形態】
【００１６】
図２は、本発明の好適な実施の形態に係るフローティングゲート導電シールド層により完全に囲まれた、フローティングゲート素子を有するトンネルダイオード構造体１００を示す平面図である。トンネルダイオード構造体１００は、標準的なＣＭＯＳプロセスを用いて形成される。図２Ａに等価回路図を示す。図２Ａに示すように、トンネルダイオードは、端子Ｖｃ１およびＶｃ２の間でカップリングキャパシタCカップリングと直列に接続されたトンネルキャパシタCトンネリングを含む。図２Ａには、Cトンネリング板とCカップリング板の相互接続用のフローティングゲート接合部１２０が示される。フローティングゲート１０８は、Cトンネリング板を形成する第１のフローティングゲート部と接続部１２０により接続されるCカップリング板を形成するもう１つのフローティングゲート部を含む。トンネルダイオード構造体は、本明細書中ではトンネリング素子とも称し、構造体が電荷をフローティングゲートに、又は、から注入および除去するトンネリング機能を備えている。図２の活性領域１４０は、図２ＡのトンネルキャパシタCトンネリングに相当する。 図２の活性領域２４０は、図２ＡのカップリングキャパシタCカップリングに相当する。 図３Ａは、図２の左側にある活性領域が９０度回転している、図２の配置の簡略化した配置図の一例である。図３Ｂは、図２Ａおよび３Ａの配置図に対応する構造体を図示したものである。
【００１７】
図３Ａにおいて、点線部分全体は、本明細書においてフローティングゲート層とも称するフローティングゲート１０８を表す。図３Ｂは、図２Ａの等価回路図によるキャパシタと端子Ｖｃ１およびＶｃ２の両方を含む構造体を示す。
【００１８】
フローティングゲート・ポリシリコン層１０８は、電界酸化物（ｆｏｘ）に囲まれたＰ基板１０２内に形成された２つのＮウェル領域１４２、３４２により定義される２つの活性領域１４０、２４０内において、標準的なＣＭＯＳプロセスを用いてゲート酸化物層１８０、３８０上に配置される。図３ＢのCトンネリングに対応する構造体は、Ｎウェル領域１４２内に形成された間隔を隔てたＮ型拡散領域１４４および１４６を含む。あるいは、間隔を隔てた拡散領域は、Ｐ型拡散領域である。チャネル領域１４８は、拡散領域１４４および１４６の間に形成される。カップリングキャパシタCカップリングは、Ｎウェル３４２内に形成された間隔を隔てたＮ型拡散領域３４４および３４６を含む。あるいは、間隔を隔てた拡散領域は、Ｐ型拡散領域である。チャネル領域３４８は、拡散領域３４４および３４６の間に形成される。隣接する素子から構造体を分離するために、例えば、浅いトレンチ分離（ＳＴＩ）プロセス、シリコンの局所酸化（ＬＯＣＯＳ）プロセス、ポリ緩衝ＬＯＣＯＳプロセス等を用いて形成された電界酸化物（ＦＯＸ）領域１３２が含まれている。図３Ｂの２つのＮウェル領域１４２、３４２は、通常、基板１０２へのＰウェル領域１１８の挿入により分離される。Ｎウェル領域１４２、３４２から間隔を隔てたＰウェル領域１１８（図示）は、厚いゲート酸化物を有するトンネルダイオードの作動に必要なＮウェル-Ｐウェル間絶縁破壊電圧の増加を促進する。
【００１９】
図３Ｂにおいて１８０および３８０で示されるゲート酸化物層は、５Ｖの動作電圧を有する入出力インターフェース装置として使用されるＣＭＯＳデバイスのゲート酸化物（すなわち、５ＶのＩ/Ｏゲート酸化物）の厚さと同等の厚さを有することが好ましい。つまり、ゲート酸化物の厚さは、５ＶのＩ/Ｏゲート酸化物としての５ＶのＩ/Ｏデバイスの製造工程のままであることが好ましい。これにより、７０Ａ（７Ｎｍ）、この応用には好ましくは１２０Ａ（１２Ｎｍ）を超えるゲート酸化物を用いる標準的なＣＭＯＳプロセスを用いて構造体を形成することができる。従って、本発明の実施の形態は、更に高い入出力電圧を有するデバイスをもって、そのような実施の形態を有効にできるゲート酸化物の厚さで機能すると思われる。
【００２０】
フローティングゲート１０８は、第１のフローティングゲート部４００、即ち、図３ＢのＮウェル領域１４２上のCトンネリングキャパシタ板ポリ、および、第２のフローティングゲート部５００、即ち、図３ＢのＮウェル領域３４２上のCカップリングキャパシタ板ポリを含む（図３Ｂ参照）。キャパシタCトンネリングおよびCカップリングは、図２Ａに示すキャパシタ分割器を形成する。電荷の保存により、CトンネリングがCカップリングより顕著に小さい場合は、この構造全体に印加される電圧のほとんどが、Cトンネリングの両端で降下する。本発明によれば、例えば、１０の要素により、Ｎウェル領域の１つへ高電圧を印加することにより決まるトンネリングの方向とＮウェル領域１４２と第１のフローティングゲート部４００のと間にファウラーノルドハイムトンネリングを発生させる適当な電圧カップリングを提供するために、Cトンネリングキャパシタ板ポリ４００がCカップリングキャパシタ板ポリ５００よりかなり小さい。以下の表１は、電荷をフローティングゲート１０８に、又は、から注入および除去するために、図２Ａ，３Ａおよび３Ｂに示す端子Ｖｃ１およびＶｃ２に印加される電圧を示す。
【表１】
表１に示すように、端子Ｖｃ１が０ボルト、例えばアースに保たれた状態で端子Ｖｃ２で大きな正のトンネル電圧を印加すると、フローティングゲートノードへの電荷の注入（書き込み）が起こる。端子Ｖｃ２が０ボルト、略アースに保たれた状態で端子Ｖｃ１で大きな正のトンネル電圧を印加すると、フローティングゲートノードからの電荷の除去が起こる。
【００２１】
標準的なＣＭＯＳプロセス中には、シリサイドの領域は、通常、拡散領域上に形成される。これらのシリサイドは、通常、電圧端子、例えば図３Ｂに示すＶｃ１およびＶｃ２に接続するためのシリサイドに低抵抗コンタクト領域を提供するためのものである。図２の平面図には、１７０で表されるコンタクト領域を一例として示している。コンタクト領域は、一般に、自己整合している、つまり、露出したシリサイドの非誘電領域はシリサイド化される。
【００２２】
サリサイド排除層１６０、例えば、図２に示す１６０Ａの堆積を含む段階まで、標準的なＣＭＯＳプロセスを行う。通常厚さおよそ３００ＡのＳｉＯ２であるサリサイド排除層１６０は、標準的なＣＭＯＳプロセスにより、実際に堆積されたシールド層のエッチストップとして作用する約６００Ａの厚さに堆積される。厚さは製造工程によって決まり、通常は３００〜１０００Ａである。
【００２３】
その後、フローティングゲート１０８を囲むようにフローティングゲートシールド層１１０を堆積する。好適には、シールド層は、その場ドープによる又は内在するアモルファスＳｉあるいはポリシリコン層として堆積される。シールド層は完全にフローティングゲートを囲むようにパターン化され、そして標準的な技術を用いてエッチングされる。本発明においては、シールド層の正確な寸法は重要ではなく、ＣＭＯＳゲートトポグラフィから堆積した材料を完全に除去するために、湿式化学的にエッチングを行ってもよい。一旦シールド層のパターンが形成されると、標準的なサリサイドブロックパターンがウェハに施される。サリサイドブロックパターンは、図２に１６０Ａ、１６０Ｂおよび１６０ｃで示される。このサリサイドブロックパターンは、これらの領域間でのシリサイドの短絡防止とそれらの分離のために、シールド層とＳｉ内の隣接する拡散層の端部を覆う必要がある。発明の他の詳細が不明瞭とならないために、サリサイドブロックパターンの一部は示されていない。その結果としての構造体は、フローティングゲートと、シールド層により完全に囲まれた隣接する拡散層の一部を有する。
【００２４】
あるいは、シールド層は、ＴｉＮあるいはＴｉＷ等の金属膜で形成されてもよい。これらの材料が選択される場合、膜に適用されるサリサイドブロックパターンは、未反応金属のエッチング時にシールド特性が損なわれないよう修正されなければならない。
【００２５】
１６０で示される通常ＴｉＳｉ２あるいはＣｏＳｉ２であるサリサイドブロックパターン（ポリＳｉシールドに適している）は、隣接する拡散層を覆うよう提供されることが好ましい。特定のＣＭＯＳ製造施設に応じて、その他の適切なサリサイドを使用してもよい。シールド層の端部を覆うサリサイドブロックパターンは、図４の１６０ｃで示される。
【００２６】
図４は、好適な実施の形態に係るポリＳｉフローティングゲートシールド層１１０Ａおよび間隔を隔てたＮ+拡散領域を含む図２の構造体の切断線Ａ-Ａにおける断面図である。当然のことながら、ここでの断面図では、当業者には周知である汎用のＣＭＯＳ技術により形成された構造体の詳細は示されていない。導電シールド層１１０Ａは、ポリＳｉからなる。図４の構造体１４０Ａは、Ｐ型基板１０２中に形成された、Ｎ型ウェル１４２内に形成された間隔を隔てたＮ型拡散領域１４４および１４６を含む。チャネル領域１４８は、Ｎ型拡散領域１４４および１４６の間に形成される。ポリＳｉゲート１８８は、チャネル領域１４８上に形成される。図２の配置図には示されない側壁スペーサ１５２は、ゲート１８８の両側に含まれる。スペーサ１５２は、低不純物濃度ドレイン（ＬＤＤ）構造や、シリサイドの短絡のゲートへの拡散を防ぐために、ゲートからソース・ドレイン注入の間隔をおくためなどに、標準的なＣＭＯＳ技術において一般的に使用される。図４に示すように、構造体は、スペーサ（およびゲート）の最上端部とその対応するシールドの下端の間の絶縁膜の垂直空間の厚さが一例として３５０+/-１００Ａである、例えばＰＥ-酸化物などの酸化物を含むことが好ましい。本発明は、示された絶縁膜へＰＥ-酸化物の使用に限定されない。
【００２７】
シールド層の端部を覆うサリサイドブロックパターンは、図４に１６０ｃで示される。図４〜６に示すコンタクト領域１７０により、拡散領域を介してＮウェルと端子、例えば図４に示す端子Ｖｃ１、との接続を可能にするため設けられる。
【００２８】
隣接する素子から構造体を分離するために、例えば、浅いトレンチ分離（ＳＴＩ）プロセス、シリコンの局所酸化（ＬＯＣＯＳ）プロセス、ポリ緩衝ＬＯＣＯＳプロセス等を用いて形成された電界酸化物（ＦＯＸ）領域１３２が含まれている。
【００２９】
図５は、代替的な実施の形態に係るポリSiフローティングゲートシールド層、間隔を隔てたＰ+拡散領域およびＮ+拡散領域を含む図２の構造体の切断線Ａ-Ａにおける断面図である。構造体１４０Ｂは、Ｐ型基板１０２中に形成された、Ｎ型ウェル１４２内に形成された間隔を隔てたＰ型拡散領域２４４および２４６を含む。Ｎ+領域２５０は、Ｎ-ウェル１４２とのオーミックコンタクトとして設けられる。
【００３０】
図６は、本発明の代替的な実施の形態に係るＴｉＮまたはＴｉＷフローティングゲートシールド層を有する図２の構造体の切断線Ａ-Ａにおける断面図である。図に示すように、シールド層１１０Ｂは、フローティングゲートと隣接する拡散層の一部を囲んでいる。図６に示すように、窒化チタンＴｉＮまたはタングステン化チタンＴｉＷの金属シールドにおいて、サリサイドブロックパターンは、シールドパターンの特徴の全てを包含する。
【００３１】
以上に具体例を開示してきたが、以下の請求項に説明される本発明の範囲を逸脱することなく開示された実施例への修正および変形が可能である。
【特許請求の範囲】
【請求項１】
第１のドープウェル領域上の第１のフローティングゲート部および第２のドープウェル領域上の第２のフローティングゲート部含むフローティングゲートであって、前記第１のドープウェル領域と前記第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、前記第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートを、基板内に形成された前記第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上に配置する工程と、
前記フローティングゲートを囲むようにフローティングゲートシールド層を形成する工程を含む、フローティングゲートトンネリング素子構造体のシールド方法。
【請求項２】
前記第１および第２のドープウェル領域はNウェル領域であり、前記基板はP基板である、請求項１に記載の方法。
【請求項３】
ファウラーノルドハイムトンネリングの方向は、前記ドープウェル領域の１つに高電圧をカップリングすることにより決定される、請求項１に記載の方法。
【請求項４】
前記高電圧の前記第１のドープウェル領域へのカップリングは、前記フローティングゲートからの電荷の除去を引き起こす、請求項３に記載の方法。
【請求項５】
前記高電圧の前記第２のドープウェル領域へのカップリングは、前記フローティングゲート上への電荷の注入を引き起こす、請求項３に記載の方法。
【請求項６】
前記フローティングゲートシールド層を形成する工程は、前記シールド層のエッチストップのために標準的なＣＭＯＳプロセスを用いてサリサイド排除層を堆積することを含む、請求項１に記載の方法。
【請求項７】
前記シールド層を分離するために、前記堆積されたシールド層上にサリサイドブロックパターンを適用することを更に含む、請求項１に記載の方法。
【請求項８】
前記シールド層は、ポリシリコンからなる導電層である、請求項１に記載の方法。
【請求項９】
前記シールド層は、金属膜からなる導電層である、請求項１に記載の方法。
【請求項１０】
前記金属膜はＴｉＮ膜からなる、請求項９に記載の方法。
【請求項１１】
前記金属膜はＴｉＷ膜からなる、請求項９に記載の方法。
【請求項１２】
前記サリサイド排除層は、約６００Aの厚さに堆積される、請求項６に記載の方法。
【請求項１３】
前記フローティングゲートシールド層を形成する工程は、導電層を堆積し、標準的なCMOSプロセスを用いて前記導電層をエッチングすることを含む、請求項１に記載の方法。
【請求項１４】
前記ゲート酸化物は、７０オングストロームから１５０オングストロームの厚さを有する、請求項１に記載の方法。
【請求項１５】
前記ゲート酸化物は、１２０オングストロームの厚さを有する、請求項１４に記載の方法。
【請求項１６】
基板内に形成された第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上に配置され、前記第１のドープウェル領域上の第１のフローティングゲート部および前記第２のドープウェル領域上の第２のフローティングゲート部を含むフローティングゲートであって、前記第１のドープウェル領域と前記第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、前記第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートと、
前記フローティングゲートを囲むように形成されたフローティングゲートシールド層とを備える、シールドされたフローティングゲートトンネリング素子構造体。
【請求項１７】
P基板内に形成された第１および第２のNウェル領域により定義される２つの活性領域内のゲート酸化物上に配置され、前記第１のNウェル領域上の第１のフローティングゲート部および前記第２のNウェル領域上の第２のフローティングゲート部とを含むフローティングゲートであって、前記第１のNウェル領域と前記第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、前記第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートと、
前記第１のNウェル領域内に形成され、第１のチャネル領域により分離される第１および第２の拡散領域と、
前記第２のNウェル領域内に形成され、第２のチャネル領域により分離される第３および第４の拡散領域と、
前記第２および第３の拡散領域の間に形成される電界酸化物領域と、
前記P基板内の前記第１および第２のNウェル領域の間に形成されるPウェル領域、および、
前記フローティングゲートを囲むように形成されたフローティングゲートシールド層とを備える、シールドされたフローティングゲートトンネリング素子構造体。
【請求項１８】
前記第１、第２、第３および第４の拡散領域は、N型拡散領域である、請求項１７に記載のシールドされたフローティングゲートトンネリング素子構造体。
【請求項１９】
前記第１および第２の拡散領域は、P型拡散領域である、請求項１７に記載のシールドされたフローティングゲートトンネリング素子構造体。
【請求項２０】
前記P型拡散領域に隣接して形成される、前記Nウェル領域とのオーミックコンタクトを提供するN型拡散領域を更に含む、請求項１９に記載のシールドされたフローティングゲートトンネリング素子構造体。
【請求項１】
第１のドープウェル領域上の第１のフローティングゲート部および第２のドープウェル領域上の第２のフローティングゲート部含むフローティングゲートであって、前記第１のドープウェル領域と前記第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、前記第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートを、基板内に形成された前記第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上に配置する工程と、
前記フローティングゲートを囲むようにフローティングゲートシールド層を形成する工程を含む、フローティングゲートトンネリング素子構造体のシールド方法。
【請求項２】
前記第１および第２のドープウェル領域はNウェル領域であり、前記基板はP基板である、請求項１に記載の方法。
【請求項３】
ファウラーノルドハイムトンネリングの方向は、前記ドープウェル領域の１つに高電圧をカップリングすることにより決定される、請求項１に記載の方法。
【請求項４】
前記高電圧の前記第１のドープウェル領域へのカップリングは、前記フローティングゲートからの電荷の除去を引き起こす、請求項３に記載の方法。
【請求項５】
前記高電圧の前記第２のドープウェル領域へのカップリングは、前記フローティングゲート上への電荷の注入を引き起こす、請求項３に記載の方法。
【請求項６】
前記フローティングゲートシールド層を形成する工程は、前記シールド層のエッチストップのために標準的なＣＭＯＳプロセスを用いてサリサイド排除層を堆積することを含む、請求項１に記載の方法。
【請求項７】
前記シールド層を分離するために、前記堆積されたシールド層上にサリサイドブロックパターンを適用することを更に含む、請求項１に記載の方法。
【請求項８】
前記シールド層は、ポリシリコンからなる導電層である、請求項１に記載の方法。
【請求項９】
前記シールド層は、金属膜からなる導電層である、請求項１に記載の方法。
【請求項１０】
前記金属膜はＴｉＮ膜からなる、請求項９に記載の方法。
【請求項１１】
前記金属膜はＴｉＷ膜からなる、請求項９に記載の方法。
【請求項１２】
前記サリサイド排除層は、約６００Aの厚さに堆積される、請求項６に記載の方法。
【請求項１３】
前記フローティングゲートシールド層を形成する工程は、導電層を堆積し、標準的なCMOSプロセスを用いて前記導電層をエッチングすることを含む、請求項１に記載の方法。
【請求項１４】
前記ゲート酸化物は、７０オングストロームから１５０オングストロームの厚さを有する、請求項１に記載の方法。
【請求項１５】
前記ゲート酸化物は、１２０オングストロームの厚さを有する、請求項１４に記載の方法。
【請求項１６】
基板内に形成された第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上に配置され、前記第１のドープウェル領域上の第１のフローティングゲート部および前記第２のドープウェル領域上の第２のフローティングゲート部を含むフローティングゲートであって、前記第１のドープウェル領域と前記第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、前記第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートと、
前記フローティングゲートを囲むように形成されたフローティングゲートシールド層とを備える、シールドされたフローティングゲートトンネリング素子構造体。
【請求項１７】
P基板内に形成された第１および第２のNウェル領域により定義される２つの活性領域内のゲート酸化物上に配置され、前記第１のNウェル領域上の第１のフローティングゲート部および前記第２のNウェル領域上の第２のフローティングゲート部とを含むフローティングゲートであって、前記第１のNウェル領域と前記第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、前記第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっていることを特徴とするフローティングゲートと、
前記第１のNウェル領域内に形成され、第１のチャネル領域により分離される第１および第２の拡散領域と、
前記第２のNウェル領域内に形成され、第２のチャネル領域により分離される第３および第４の拡散領域と、
前記第２および第３の拡散領域の間に形成される電界酸化物領域と、
前記P基板内の前記第１および第２のNウェル領域の間に形成されるPウェル領域、および、
前記フローティングゲートを囲むように形成されたフローティングゲートシールド層とを備える、シールドされたフローティングゲートトンネリング素子構造体。
【請求項１８】
前記第１、第２、第３および第４の拡散領域は、N型拡散領域である、請求項１７に記載のシールドされたフローティングゲートトンネリング素子構造体。
【請求項１９】
前記第１および第２の拡散領域は、P型拡散領域である、請求項１７に記載のシールドされたフローティングゲートトンネリング素子構造体。
【請求項２０】
前記P型拡散領域に隣接して形成される、前記Nウェル領域とのオーミックコンタクトを提供するN型拡散領域を更に含む、請求項１９に記載のシールドされたフローティングゲートトンネリング素子構造体。
【図１Ａ】
【図１Ｂ】
【図２】
【図２Ａ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図１Ｂ】
【図２】
【図２Ａ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【公表番号】特表２０１０−５０２０１３（Ｐ２０１０−５０２０１３Ａ）
【公表日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願番号】特願２００９−５２５６００（Ｐ２００９−５２５６００）
【出願日】平成１９年８月２０日（２００７．８．２０）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０１８４４２
【国際公開番号】ＷＯ２００８／０２４３２２
【国際公開日】平成２０年２月２８日（２００８．２．２８）
【出願人】（５０３１２３２５５）インターシル アメリカズ インク (14)
【Ｆターム（参考）】
【公表日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願日】平成１９年８月２０日（２００７．８．２０）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０１８４４２
【国際公開番号】ＷＯ２００８／０２４３２２
【国際公開日】平成２０年２月２８日（２００８．２．２８）
【出願人】（５０３１２３２５５）インターシル アメリカズ インク (14)
【Ｆターム（参考）】
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