【課題】種々の回路ブロックを単一の集積回路（ＩＣ）に集約するために、不揮発性メモリーブロックをロジック機能ブロックにまとめる。
【解決手段】結合素子と第一のセレクトトランジスターを有している。結合素子は第一の伝導領域において形成されている。第一のセレクトトランジスターは、第一の浮遊ゲートトランジスターおよび第二のセレクトトランジスターに直列的に接続されており、それらは全て第二の伝導領域に形成されている。結合素子の電極および第一の浮遊ゲートトランジスターのゲートは、モノリシックに形成された浮遊ゲートである。第二の伝導領域は第一の伝導領域と第三の伝導領域の間に形成され、第一の伝導領域、第二の伝導領域、および第三の伝導領域は、ウェルである。 （もっと読む）

【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。 （もっと読む）

【課題】外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐに動作できる半導体装置を提供する。
【解決手段】半導体装置は、ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセル１１００を有する。不揮発メモリセル１１００の出力にはインバータ回路が接続され、さらに不揮発メモリセルの出力とＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）との間に第１トランジスタＭ１と、第１トランジスタよりも抵抗が低い第２トランジスタＭ２とを備える。インバータ回路の出力とＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）との間にはトランスファーゲートを備える。 （もっと読む）

【課題】バッテリレス電子タイマに適用される半導体デバイス、及びその動作方法とアプリケーション回路を提供する。
【解決手段】半導体デバイス６００は、第１導電型半導体基板と、ゲート誘電層と、フローティングゲート６０６と、第２導電型ウェル６０８と、第１導電型ウェル６１０と、第２導電型ソース拡散層６１２と、第２導電型ドレイン拡散層６１４と、第２導電型制御ゲート拡散層６１６と、を含む。制御ゲート拡散層６１６、ソース拡散層６１２及びドレイン６１４の間の漏れ電流が二重のウェル領域上に印加されるバイアスを調節することにより減少される。 （もっと読む）

【課題】低コストで高スループットなプリント技術を使用した不揮発性メモリセルを提供する。
【解決手段】同一水平レベルにおいて所定の距離で離間している第１及び第２の半導体アイランドであって、第１の半導体アイランド２が制御ゲートを構成し、第２の半導体アイランド３がソース端子及びドレイン端子を構成する、当該第１及び第２の半導体アイランドと、第１の半導体アイランド２の少なくとも一部の上のゲート誘電体層４と、第２半導体アイランドの少なくとも一部の上のトンネリング誘電体層５と、ゲート誘電体層４とトンネリング誘電体層５の少なくとも一部の上のフローティングゲート７と、制御ゲート２並びにソース端子及びドレイン端子に電気的に接触する金属層と、を備える。一つの効果的な実施形態では、不揮発性メモリセルを、「全プリント」加工技術を使用して製造することができる。 （もっと読む）

【課題】フローティングゲートへの帯電電荷を、別途工程を追加することなく除去できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０の一主面１１に少なくともフローティングゲート２５を含む電極層２２を形成し、電極層２２上に層間絶縁膜４０を形成し、層間絶縁膜に電極層２２を露出するビアホール４２と、半導体基板の一主面を露出するビアホール４８を形成し、ビアホール４２を介して電極層２２と電気的に接続され、ビアホール４８を介して半導体基板１０と電気的に接続される配線層６０を形成し、配線層６０をパターニングして少なくとも電極層２２のみに接続されている配線６２を形成する。 （もっと読む）

【課題】不揮発性メモリセルのデータ書き込みおよび消去用の素子において、チャネル全面のＦＮトンネル電流によりデータを書き換える。
【解決手段】フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の容量部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。データ書き込み・消去用の容量部ＣＷＥでは、チャネル全面のＦＮトンネル電流によりデータの書き換え（書き込みおよび消去）を行う。 （もっと読む）

【課題】消去特性の変動が小さく、特性の安定した不揮発性半導体記憶装置を実現する。
【解決手段】不揮発性半導体記憶装置５０は、第１導電型の半導体基板１上にゲート電極６ｂを有し第２導電型のＭＩＳＦＥＴ５と、半導体基板１上の第２導電型第１ウェル３に設けられ、第１容量電極６ｃを有する第１ＭＩＳキャパシタ１５と、半導体基板１上の第２導電型第２ウェル４に設けられ、第２容量電極６ａを有する第２ＭＩＳキャパシタ２１とを備える。ゲート電極６ｂ、第１容量電極６ｃ、第２容量電極６ａが電気的に接続されてフローティングゲート６を構成する。第２ＭＩＳキャパシタ２１にて、第２ウェル４と、第２ウェル４上の部分の第２容量電極６ａとがキャパシタ領域を構成する。第２容量電極６ａは、キャパシタ領域が複数の分割キャパシタ領域に分割され、各分割キャパシタ領域の面積が変動してもその総面積は略一定となる平面形状及び配置を有する。 （もっと読む）

【課題】不揮発性半導体記憶装置について、製造工程中のゲート絶縁膜及び容量絶縁膜の特性劣化を抑制する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板２上のＭＩＳＦＥＴ１６と、第２導電型の第１ウェル３のＭＩＳキャパシタ１７とを含む。ＭＩＳＦＥＴ１６は、半導体基板２上のゲート絶縁膜４、その上のゲート電極６ａ、ゲート電極６ａの両側のソース・ドレイン不純物層７及び８を含む。ＭＩＳキャパシタ１７は、第１電極としての第１ウェル３上の容量絶縁膜５、その上の第２電極６ｂ、第１導電型の第１不純物層１１ａ及び１１ｂを含む。ゲート電極６ａと第２電極６ｂとが電気的に接続されてフローティングゲート６を構成する。ゲート絶縁膜４と容量絶縁膜５とは材料及び膜厚が同一である。ゲート電極６ａと第２電極６ｂとは同一の導電膜からなる。半導体基板２と第１ウェル３との境界を跨ぐ第２不純物層１４が形成されている。 （もっと読む）

ゲート電極が共通ストレージノードに接続される複数の全ＮＭＯＳ−４トランジスタＮＶＭセルを含むＮＶＭセルアレイプログラム方法。第１ＮＭＯＳプログラム、第２ＮＭＯＳ読出、第３ＮＭＯＳ消去、第４ＮＭＯＳ制御トランジスタのドレイン、バルク領域、ソース、ゲート電極が正基準電圧にし、プログラム用に選択されるセル毎に、読出トランジスタのソース、ドレイン、バルク領域電極に禁止電圧を印加し、プログラムトランジスタのソース、ドレイン電極を正基準電圧に、バルク領域電極を正基準電圧又は禁止電圧に維持する。選択されないセル毎に、読出及びプログラムトランジスタのソース、ドレイン、バルク領域電極を禁止電圧にし、プログラムするセルに、プログラム時間中、制御トランジスタのソース、ドレイン、バルク領域電極を正基準電圧から所定の負制御電圧に、消去トランジスタのソース、ドレイン、バルク領域電極を正電源電圧から所定の負消去電圧に傾斜減少させる。プログラムするセル毎に、この時間の終わりに、制御トランジスタのソース、ドレイン、バルク領域電極を所定の負制御電圧から電源電圧に、消去トランジスタのソース、ドレイン、バルク領域電極を所定の負消去電圧から正基準電圧に傾斜増加させる。ＮＶＭセル毎に、プログラム、消去、制御トランジスタのソース、ドレイン、バルク領域電極を正基準電圧に戻し、読出トランジスタのソース、ドレイン、バルク領域電極を禁止電圧にする。

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【課題】不揮発性メモリを有する半導体装置の動作電圧を低減させる。
【解決手段】シリコン基板１上に配置された不揮発性メモリＮＶＭを有する半導体装置であって、個々のメモリセルＭＣ１は、メモリ用ｐウェルＰＷ１に配置されたｎチャネル型の書き込みトランジスタＱＷ１および容量部ＣＭ１と、メモリ用ｎウェルＮＷ１に配置されたｐチャネル型の消去トランジスタＱＥ１とを有する。これらの素子は、メモリ用ゲート絶縁膜ＭＩ１を介して形成され、浮遊状態にある浮遊ゲート電極ＦＧ１の一部を共有している。書き込みトランジスタＱＷ１は、浮遊ゲート電極ＦＧ１に電子を注入することで書き込み動作を行うための素子である。容量部ＣＭ１は、浮遊ゲート電極ＦＧ１の電位を制御するための素子である。消去トランジスタＱＥ１は、浮遊ゲート電極ＦＧ１の電子を引き抜くことで消去動作を行うための素子である。 （もっと読む）

【課題】データ保持特性の良好な不揮発性メモリおよびその製造技術を提供する。
【解決手段】ゲート絶縁膜６上に多結晶シリコン膜７および絶縁膜８を順次堆積し、これら多結晶シリコン膜７および絶縁膜８をパターニングしてゲート電極７Ａ、７Ｂを形成した後、ゲート電極７Ａ、７Ｂの側壁に酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。その後、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積することにより、ゲート電極７Ａ、７Ｂと窒化シリコン膜１９とが直接接しないようにする。 （もっと読む）

【課題】書き込みおよび消去特性が良好で、記憶情報の不揮発性が高い不揮発性記憶装置を提供する。
【解決手段】不揮発性記憶装置は、第１不純物領域１、第２不純物領域２、並びに第１不純物領域１および第２不純物領域２のいずれとも離間して形成された一組のソース領域３およびドレイン領域４、が区画された半導体基板１０と、半導体基板１０の上に形成された絶縁膜と、フローティングゲート３０と、を有し、フローティングゲート３０は、平面視において、第１部分３１は第１不純物領域１に重複し、第２部分３２は第１不純物領域１および第２不純物領域２の間に位置し、第３部分３３は一組のソース領域３およびドレイン領域４の間に位置し、フローティングゲート３０の第３部分３３と半導体基板１０との間に位置する絶縁膜は、フローティングゲート３０の他の部分と半導体基板１０との間に位置する絶縁膜よりも厚みが大きい。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】 高温時でも優れたデータ保持特性が維持されるＥＥＰＲＯＭセルを有する不揮発性半導体メモリを提供する。
【解決手段】 不揮発性半導体メモリは、センストランジスタ（Ｔｒ）と、第１及び第２のセレクトトランジスタ（Ｔｒ１、Ｔｒ２）と、データ蓄積キャパシタ（Ｃ）と、トンネル絶縁膜を有するトンネルウィンドウ（ＴＷ）と、コントロールゲート端子（ＣＧ）と、セレクトゲート端子（ＳＧ）と、ドレイン端子（Ｄ）と、ソース端子（Ｓ）とを有する。定常状態において、半導体メモリのデータ保持状態に合わせて、自己整合的に、フローティングゲートとトンネルウィンドウ直下領域の電位差が小さくなる方向でバイアス変調されるように構成されている。 （もっと読む）

【課題】コントロールゲートが半導体基板に形成された不純物拡散層によって構成されている不揮発性半導体記憶装置において、信頼性を維持しつつ、カップリング比を大きくする。
【解決手段】Ｐ型の半導体基板１に、Ｎ型ウェル３とＮ型高濃度拡散層１７からなるコントロールゲートと、コントロールゲートとは絶縁され、互いに間隔をもって形成された２つのＮ型拡散層からなるソース５及びドレイン７が形成されている。コントロールゲート表面に第１絶縁膜１１が形成されている。ソース５及びドレイン７の間の半導体基板１表面に第２絶縁膜１３が形成されている。第１絶縁膜１１上からフィールド酸化膜９上を介して第２絶縁膜１３上にわたって形成された半導体膜からなるフローティングゲート１５が形成されている。コントロールゲートの一部分を構成するＮ型高濃度拡散層１７は、フローティングゲート１５下にも配置されている。 （もっと読む）

【課題】第１導電型の半導体層とトンネルウィンドウが対向する第２導電型の不純物拡散領域との高い接合耐圧を得ることができる、半導体装置を提供する。
【解決手段】各メモリセルにおいて、半導体基板２の表層部には、Ｎ型の第１不純物拡散領域３が形成されている。また、半導体基板２の表層部には、第１不純物拡散領域３に対して所定方向の一方側に、第１不純物拡散領域３と間隔を空けて、Ｎ型の第２不純物拡散領域４が形成されている。半導体基板２上には、第１絶縁膜６が形成されている。第１絶縁膜６には、第１厚膜部８が形成されており、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。 （もっと読む）

【課題】従来に比べ信頼性を向上させることができる不揮発性半導体メモリセル及び不揮発性半導体メモリ装置を提供する。
【解決手段】本発明の不揮発性半導体メモリセルは、半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルであって、 互いに並列接続されるとともに、独立の複数のコントロールゲートでそれぞれ制御される複数のフローティングゲート型トランジスタと、複数のフローティングゲート型トランジスタと直列に接続され、セレクトゲートに接続される選択トランジスタとを有し、複数のフローティングゲート型トランジスタと選択トランジスタとが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものである （もっと読む）

【課題】レイアウト面積の増大を抑えつつ信頼性を向上させることができる１層ポリシリコンプロセスで製造可能な不揮発性半導体メモリセルを提供する。
【解決手段】共通のコントロールゲートＣＧで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタＴ２、Ｔ３を有し、複数のフローティングゲート型トランジスタＴ２、Ｔ３と選択トランジスタＴ１とが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタＴ２、Ｔ３の各ドレインが直線状のメタル配線２２で接続される。 （もっと読む）