半導体装置
【課題】外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐに動作できる半導体装置を提供する。
【解決手段】半導体装置は、ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセル１１００を有する。不揮発メモリセル１１００の出力にはインバータ回路が接続され、さらに不揮発メモリセルの出力とＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）との間に第１トランジスタＭ１と、第１トランジスタよりも抵抗が低い第２トランジスタＭ２とを備える。インバータ回路の出力とＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）との間にはトランスファーゲートを備える。
【解決手段】半導体装置は、ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセル１１００を有する。不揮発メモリセル１１００の出力にはインバータ回路が接続され、さらに不揮発メモリセルの出力とＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）との間に第１トランジスタＭ１と、第１トランジスタよりも抵抗が低い第２トランジスタＭ２とを備える。インバータ回路の出力とＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）との間にはトランスファーゲートを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、再構成可能な不揮発性メモリを内蔵する半導体装置に関する。
【背景技術】
【０００２】
ＦＰＧＡ（Ｆｉｅｌｄ−ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）など、回路構成を切り替え可能なＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）が広く使用されている。出願人又は発明者は、メモリセルユニットで回路構成を実現する「ＭＰＬＤ（Ｍｅｍｏｒｙ−ｂａｓｅｄＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）」（登録商標）を研究および開発している。ＭＰＬＤは、例えば、下記特許文献１に示される。ＭＰＬＤは、メモリ機能、ＬＵＴ（Ｌｏｏｋ−Ｕｐ−Ｔａｂｌｅ）機能、スイッチ機能の全てを有するＭＬＵＴ（ＭｕｌｔｉＬｏｏｋ−Ｕｐ−Ｔａｂｌｅ）で構成されていて、このＭＬＵＴをアレイ状に並べ、相互接続することによってＦＰＧＡとほぼ同等の機能を実現している。
【０００３】
また、ＭＰＬＤは、ＭＬＵＴを論理要素と配線要素の双方として使用することによって、論理領域と配線領域に柔軟性をもたせたデバイスであり、メモリセルユニット間の接続に専用の切り替え回路を有するＦＰＧＡと異なる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２３９３２５号公報
【非特許文献】
【０００５】
【非特許文献１】J．Brewer、M．Gill、"NonvolatileMemoryTechnologieswithEmphasisonFlash、"IEEEtheInstisuteofElectronicsandElectronicsEngineers、Inc、2008、pp．2-5、2008．
【非特許文献２】K．Ohsaki、N．Asamoto、S．Takagaki"ASinglePolyEEP-ROMCellStructureforUseinStanderdＣＭＯＳProcesses、"JSSC29、pp3１１-3１6、１994
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＬＵＴに搭載されるメモリセルユニットは、現在ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されている。そのため、ＭＰＬＤは、起動時に、外付けＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの不揮発性の記憶媒体から、回路構成情報を呼び出した後に動作するので、電源投入後にすぐに動作することができない。
【０００７】
また、ＳＲＡＭの場合は、データの読出しもデータ書き込みも同じ電圧で行うことができるが、フラッシュメモリのような不揮発性メモリは、データ書き込み動作時に高電圧が必要となる。そのため、メモリセルを、ＳＲＡＭからフラッシュメモリに変えただけでは、フラッシュメモリの書き込み動作を実現できない。
【０００８】
本発明の一実施形態に係る半導体装置は、不揮発性メモリセルアレイを備え、データ書き込みと読み出し動作において、異なる電圧で不揮発性メモリセルを動作させることで、外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐの動作を可能にすることを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決する形態は、下記の（１）〜（３）に記載のようなものである。
（１） 複数の記憶部を有する半導体装置であって、
前記各記憶部は、
アドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、
前記ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセルを有する不揮発性メモリセルアレイと、
書き込み信号の入力に従って高電圧信号を前記不揮発メモリセルアレイに出力する電圧切替部と、
前記不揮発メモリセルの出力に接続されたインバータ回路と、
前記不揮発メモリセルの出力と前記インバータ回路の入力との間に接続された第１のトランジスタと、
前記不揮発メモリセルの出力と前記インバータ回路の入力との間に接続されるとともに、前記第１のトランジスタよりも抵抗が低い第２のトランジスタと、
前記インバータ回路の出力に接続されたトランスファーゲートと、を備えることを特徴とする半導体装置。
（２）前記不揮発性メモリセルは、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとを有し、前記ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタのゲート端子を接続し、当該接続部をフローティングゲートとして動作する請求項１に記載の半導体装置。
（３）前記書き込み信号に従って高電圧を発生し、前記電圧切替部に高電圧を供給する高電圧発生回路をさらに備える請求項１又は２に記載の半導体装置。
【発明の効果】
【００１０】
本発明の一実施形態に係る半導体装置は、不揮発性メモリセルアレイを備え、データ書き込みと読み出し動作において、異なる電圧で不揮発性メモリセルを動作させることで、外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐに動作できる。
【図面の簡単な説明】
【００１１】
【図１】ＳＲＡＭを用いた従来のＭＬＵＴの一例を示す図である。
【図２Ａ】ＡＤ対によってＭＬＵＴ同士を相互接続するＭＰＬＤの一例を示す図である。
【図２Ｂ】ＭＬＵＴ間のＡＤ対の接続の一例を示す。
【図３】一般的なフラッシュメモリの一例を示す図である。
【図４】本実施形態に係る不揮発性メモリの一例を示す図である。
【図５】本実施形態に係る不揮発性メモリセルの断面図である。
【図６】本実施形態に係る不揮発性ＭＬＵＴの一例を示す図である。
【図７】従前のＭＰＬＤに使用されるメモリセルの一例を示す図である。
【図８】本実施形態に係るバッファの一例を示す図である。
【図９】本実施形態に係るトランスファーゲートの一例を示す図である。
【図１０】本実施形態に係る非揮発性メモリセル、インバータ回路、トランスファーゲートの構成を示す図である。
【図１１】データが消去されたセルに対して、書き込みパルスを印加していった場合のセルの閾値電圧の変化を、プログラム時間を横軸にとって表わした図である。
【図１２】試作した不揮発性ＭＬＵＴのレイアウト図である。
【図１３】ＭＬＵＴの動作シミュレーションを示す図である。
【発明を実施するための形態】
【００１２】
現状のＭＰＬＤは、ＭＬＵＴが１ポートＳＲＡＭで構成されている揮発性ＰＬＤであるため、これらの利点を得ることができない。そこで、ＭＰＬＤがメモリベースのＰＬＤであることに着目し、使用するメモリを揮発性であるＳＲＡＭから、不揮発性を実現できるメモリに置き換えることで、ＭＰＬＤの基本アーキテクチャを大幅に変更することなく不揮発性ＭＰＬＤが実現できる。
【００１３】
不揮発性メモリの実現には、専用プロセスが必要で、それを用いることでコストが高くなることや、将来ＭＰＬＤをＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）として使うときに標準ＣＭＯＳプロセスとの親和性が低くなるといった問題点がある。そこで、本実施形態では、使用する不揮発性メモリには、低コストで実現でき、専用プロセスの必要ない、標準ＣＭＯＳロジックプロセスで実現できるものを創作し、不揮発性メモリの動作に必要な回路を追加したＭＰＬＤの構成を創作すると同時に、それらの回路の設計をレイアウトレベルで行い、配線容量などを考慮した上で、シミュレーションを行った。
【００１４】
以下、図面を参照して、１．ＭＰＬＤの基本構成、２．不揮発性メモリ、２．不揮発性ＭＰＬＤの構成、４．不揮発性ＭＰＬＤの評価について述べる。
【００１５】
１．ＭＰＬＤの基本構成
【００１６】
ＭＰＬＤは、基本要素であるＭＬＵＴのみで構成される。ＭＬＵＴは、論理回路として動作するためのＬＵＴとしての機能、配線要素として動作するための信号スイッチとしての機能、また、再構成情報を保持するためのメモリとしての機能を備えている。そのため、ＭＰＬＤでは、このＭＬＵＴのみを利用し、任意にコンフィギュレーションを行うことで、論理要素と配線要素の領域を自由に変更可能で柔軟性に優れている。また、各ＭＬＵＴがメモリとしての機能を備えているため、ＭＰＬＤ全体を通常のメモリとして利用可能である。そのため、ＭＰＬＤにおけるコンフィギュレーションは通常のメモリにおける書き込み動作と同様に行うことが可能となる。
【００１７】
図１は、ＳＲＡＭを用いたＭＬＵＴの構成の一例を示す図である。図１に示すＭＬＵＴ２０は、１ポートＳＲＡＭをＭＵＸ（ｍｕｌｔｉｐｌｅｘｅｒ）で、メモリ入力アドレスＡｄと論理動作用入力アドレスＬＡｄとを、動作切り替え信号ＯＣＳに従って切り替えることにより、１ポートを各ＭＬＵＴへ目的の回路構成情報の書き込むコンフィギュレーション用、もう１ポートをＭＰＬＤを目的の回路として使用する際に、ＭＬＵＴ間でのデータのやり取りに用いる論理動作用に割り当てる。デコーダは、Ｎ本のアドレスをデコードしてワード線にワード選択信号を出力する。
【００１８】
図１に示される書込制御スイッチには、書き込みデータＷＤと書き込み信号ＷＷＬとが入力し、書き込み信号ＷＷＬ入力時に、ＳＲＡＭに書き込みＷＤを出力するように動作する。また、図１に示される読出制御スイッチは、読み出し信号ＲＷＬを受け取ると、ＳＲＡＭから信号を読み取り、ｄｅＭＵＸに読み出した信号を出力する。ｄｅＭＵＸは、動作切り替え信号ＯＣＳに従って、論理動作用出力データＬＤまたはメモリ理動作用出力データＲＤの何れかとして出力する。
【００１９】
論理動作用のアドレス線とデータ線については、各１ｂｉｔづつの線を対として定義し、これを疑似的な双方向線とみなす。この双方向線をＡＤ対と呼ぶ。２Ｎ×Ｎｂｉｔのメモリで構成されるＭＬＵＴはＡＤ対数がＮとなる。
【００２０】
図２Ａは、ＡＤ対によってＭＬＵＴ同士を相互接続するＭＰＬＤの一例を示し、図２Ｂは、ＭＬＵＴ間のＡＤ対の接続の一例を示す。相互接続は位置的に隣接するＭＬＵＴ同士を接続する近接配線と、離れたＭＬＵＴ同士を接続する離間配線（図２Ａ及び２Ｂには図示せず）の２種類がある。コンフィギュレーションによって目的の回路が実装される。
【００２１】
２．不揮発性メモリの構成
本実施形態に係る半導体装置としての不揮発性ＭＰＬＤは、不揮発性メモリセルアレイを搭載して、以下のような利点を有する。
【００２２】
１）電源を切っても回路構成情報が保持されるため、起動前の回路構成情報の読み込みが不要になり、電源投入後にすぐに動作可能（インスタントＯＮ）である。
２）万が一の誤作動時に、その時の回路構成情報が残っているため、誤動作の再現性の検証や原因解明が容易である。
３）不揮発性ＰＬＤで用いられるメモリは、ＳＲＡＭなどのメモリに比べ書き換えに高エネルギーを必要とするため、外部的なノイズによる微弱なパルス電流で値が反転することがなく、ノイズエラーを防止できる。
４）採用する不揮発性メモリとして標準ＣＭＯＳロジックプロセスで実現できるものとする。このメモリを適用することで、標準的なフラッシュメモリで必要となる専用プロセスを必要とせず、低コストで不揮発性ＭＰＬＤを実現できる。また、将来、ＭＰＬＤをＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ：半導体の設計データやシミュレーションモデルなど）として使用する時にも、標準ＣＭＯＳロジックプロセスのみで実現することで、将来、ＭＰＬＤをＩＰとして提供する際に、他回路との親和性が高くなる。
【００２３】
２．１ 不揮発性メモリ
図３は、一般的なフラッシュメモリの一例を示す図である。図３で示すように、フラッシュメモリ２１００は、トランジスタのゲート部分に絶縁膜で囲まれたフローティングゲート（ｆｌｏａｔｉｎｇ
ｇａｔｅ）を持っている。外部からエネルギーを与えることによりフローティングゲート内の電荷の出し入れを行うことができる。外部からエネルギーを与えない限り、フローティングゲート内の電荷が出入りしないため、電荷の状態を保つことができる。この電荷の有無をデータの“１”、“０”に対応させることで、不揮発性メモリを実現する。図３のようなポリシリコンの上に絶縁膜をおき、その上にポリシリコンをのせるには、専用プロセスが必要となり、標準ＣＭＯＳロジックプロセスでは、この構造のフローティングゲートを作ることができない（非特許文献１に示される）。
【００２４】
図４及び図５を用いて本実施形態に係る不揮発性メモリを説明する。図４は、標準ロジックプロセスで実現する本実施形態に係る不揮発性メモリの一例を示す図である。図４に示す不揮発性メモリ１１００は、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ
ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１１１０と、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１１２０から構成され、ＮＭＯＳ１１１０とＰＭＯＳ１１２０とのゲート部分を共有することにより、フローティングゲートとして機能する。ＰＭＯＳ１１２０のソース端子及びドレイン端子は、コントロールゲートＣＮとして機能する。
【００２５】
図５は、本実施形態に係る不揮発性メモリセルの断面図である。図５に示す不揮発性メモリセル１１００は、２つのトランジスタのゲート部分を接続することにより、当該接続部をフローティングゲートとして機能させることで、絶縁膜で囲まれたフローティングゲートが不要になるので、フラッシュメモリの専用プロセスを用いることなく、標準ＣＭＯＳロジックプロセスで実現できる。また、トランジスタのカップリング比を変えることで容易に書き込み特性を変化させることができる。以下に、この不揮発性メモリの書き込み動作、削除動作、読み出し動作について述べる。
【００２６】
２．２書き込み動作
書き込み動作は、フローティングゲートに電子を注入することによって行う。電子の注入方法としてチャネルホットエレクトロン注入(ＮＭＯＳchannelhotelectroninjection、以下「ＮＣＨＥｗｒｉｔｅ」と言う）と、Ｆ／Ｎトンネリング注入(ＮＭＯＳgateＦ／Ｎtunnelinginjection、以下「ＮＦ／Ｎｗｒｉｔｅ」と言う）の二通りがある。ＮＣＨＥｗｒｉｔｅでは、ＮＭＯＳのソースをＶＳＳにし、４Ｖ程度の高電圧をドレインに印加する。同時に、プログラム電圧となる３Ｖ程度の高電圧をコントロールノードにかけることで、それが直列キャパシタネットワークであるＣＧＰ（ＮＭＯＳ ｇａｔｅ ｃａｐａｃｉｔａｎｃｅ）とＣＧＮ（ＣＭＯＳ ｇａｔｅ ｃａｐａｃｉｔａｎｃｅ）に分配される。その動作を一定時間行うことによりフローティングゲートが充電され書き込みが完了する。ここで、フローティングゲートへの電子注入効率を高めるには、ＣＧＰ／ＣＧＮの比を大きくすればよいが、非特許文献２に示されるように、３未満でないといけない。
【００２７】
また、ＮＦ／Ｎｗｒｉｔｅでは、ＮＭＯＳ１１１０のｎ＋拡散層をグラウンドにし、プログラム電圧となる高電圧をコントロールノードＣＮにかけることで行う。ＮＦ／Ｎｗｒｉｔｅを起こすために充分なほどの電界をＮ＋拡散層とフローティングゲートとの間に実現するためには、ＣＧＰ／ＣＧＮの比を３より大きくする必要がある。
【００２８】
２．３消去動作
消去動作は、書き込み動作と逆で、フローティングゲートから電子を抜き取ることによって実現する。電子の除去方法としては、Ｆ／Ｎトンネリングで行う。これを、ＰＭＯＳ１１２０のｐ＋拡散層とフローティングゲート間で行う場合と、ＮＭＯＳのｎ＋拡散層とフローティングゲート間で行う２通りの方法がある。ＰＭＯＳゲートＦ／Ｎトンネリングを用いる場合(以下ＰＦ／Ｎｅｒａｓｅ)、ＮＭＯＳトランジスタのｎ＋拡散層はグラウンドにし、消去電流となる電圧をコントロールノードに印加することで、ＣＧＰ／ＣＧＮの比が１より小さい場合、ＰＭＯＳのゲート酸化膜における電界がＮＭＯＳ側の電界より大きくなり、ｐ＋拡散層とフローティングゲート間でＦ／Ｎトンネリングが起こり、電子の除去が行われる。一方で、ＣＧＰ／ＣＧＮが１より大きな場合はＮＭＯＳゲートＦ／Ｎトンネリングを利用する場合（以下ＮＦ／Ｎｅｒａｓｅ）、コントロールノードをグラウンドにしておき、ＮＭＯＳ１１１０のＮ＋拡散層に高電圧を印加することで、Ｎ＋拡散層側へＦ／Ｎトンネリングを起こすことで、電子の除去が行われる。
【００２９】
２．４読み出し動作
読み出し動作は、フローティングゲートに電子が注入されていなければ、ＮＭＯＳ１１１０が‘ＯＮ’になり、電子が注入されている場合は‘ＯＦＦ’のままである。この‘ＯＮ’、‘ＯＦＦ’を、ＮＭＯＳ１１１０のソースをＶＳＳ、ドレインをＶＤＤにし、電流が流れるか否かを読み取ることでデータの読み出しが行われる。
【００３０】
２．５ 適用するメモリのセルサイズ
本実施形態に係る不揮発性メモリを用いる際のメモリサイズについて述べる。フローティングゲートの電位をＶｆｇ、コントロールノードの電位をＶｃｎとすると、ＣＧＰ、ＣＮＰは直列キャパシタネットワークであるのでＶｆｇの電位は、以下の式で表すことができる。
Ｖｆｇ＝Ｖｃｎ×ＣＧＰ／（ＣＧＮ＋ＣＧＰ）
【００３１】
上式から分かるように、ＣＧＰを大きくすることでＶｃｎの電位を上げることなくＶｆｇの電位を上げることができることが分かる。よって、ＣＧＰを大きくすることで比較的低電圧で不揮発性メモリの書き込みを行うことができるが、ＣＧＰを大きくすることは、即ち、ＰＭＯＳのゲート幅を大きくすることとなるので、メモリの面積が大きくなってしまう。これまで試作したＴＥＧの測定結果より、ＮＭＯＳのチャネル電位の半分程度がＶｆｇに印加できれば書き込みが可能なことがわかっているので、本実施形態に係る不揮発性メモリは、ＮＭＯＳとＰＭＯＳのカップリング比を１：２として、面積が最小になるサイズを適用した。
【００３２】
３．不揮発性ＭＰＬＤの構成
上記のように、不揮発性メモリは、書き込み時に高電圧を必要とする。また、一般に、メモリの読み出しは、読み出し電流が小さいためセンサアンプを用いて読み出しを行うことが一般的である。しかし、従前のＭＰＬＤはＳＲＡＭを用いているため、高電圧を発生させる回路はなく、読み出し動作も、論理動作時の非同期読み出しに対応するため、センスアンプを用いず、ＳＲＡＭ自身のドライバビリティにて他回路を駆動している。そのため、不揮発性ＭＰＬＤの実現は、ＳＲＡＭを不揮発性メモリからなるメモリセルアレイに置き換えるだけでは実現できない。そこで、本実施形態においては、以下に示す不揮発性ＭＰＬＤに必要な追加回路を設ける。
【００３３】
３．１ 不揮発性ＭＰＬＤに必要な追加回路
不揮発性ＭＰＬＤは、現状のＭＰＬＤのメモリ置き換えで実現する。そのためには、構成要素であるＭＬＵＴを不揮発性化する必要がある。それを行う際、以下の事柄が問題となる。
・不揮発性メモリの書き込みに高電圧が必要
・読み出し電流が小さいので読み出しの機構が必要
・書き込みと読み出しで高電圧とＶＤＤの切り替えが必要
・信頼性確保のため既存のＭＬＵＴ構成での設計が必要
【００３４】
図６は、本実施形態に係る不揮発性ＭＬＵＴの一例を示す図である。不揮発性ＭＬＵＴ１１０は、図４及び図５で示した不揮発性メモリセル１１００を２×２ｎ個有する不揮発性メモリセルアレイ１１０と、不揮発性メモリセル１１００の書き込みに必要な高電圧を発生する高電圧発生回路１６０と、書き込み時と読み出し時にデコーダからの信号を、書き込み時には高電圧、読み出し時にはＶＤＤに切り替える必要があるので、電圧を切り替える電圧切替器１５０とを備える。不揮発性メモリセルアレイ１１０には、不揮発性メモリセル１１００に、後述する読出しバッファ回路１１２０が接続される。電圧切替器１５０は、例えば、レベルシフタである。高電圧発生回路１６０としてはキャパシタを用いたチャージ・ポンプなどが挙げられる。図６に示されるその他の構成要素は、図１を用いて説明したＭＬＵＴ２０と同じである。電圧切替回路１５０により、データ書き込み時には、高電圧で不揮発性メモリセルを動作させることができる。
まず、不揮発性メモリの書き込みに高電圧が必要なことから、高電圧を発生させなければならない。その手法について次に述べる。
【００３５】
３．２ 不揮発性メモリに必要な書き込み回路
メモリが不揮発性になることでメモリに情報を書き込む際に、現状のＳＲＡＭと同等の書き込み方法では実現できない。上記したように、不揮発性メモリの書き込みにはＳＲＡＭにくらべ高電圧が必要である。書き込み回路については、適用するメモリセルの特性に合った高電圧を発生させることができる高電圧発生回路１６０が必要である。これは、それぞれ各ＭＬＵＴに載せる方法、ＭＬＵＴの外に置き、ＭＰＬＤ内部に１つ載せる方法、外部から専用ピンを用いて入力させる方法などがあげられる。それぞれの利点を表１にまとめる。
【００３６】
【表１】
【００３７】
各ＭＬＵＴの内部に高電圧発生回路を持たせることによって面積の面では不利になるが、高電圧発生回路からメモリまでの配線を短くできる他、ＭＬＵＴの書き換えを並列に行うことが可能となるため、ダイナミックリコンフィグなどの高速な書き換えが必要なアプリケーションに向いている。しかし、チャージポンプを多く持つ設計になるので消費電力が増える設計となる。ＭＰＬＤ内部に１つ持たせる方法は、面積の面で有効である。しかし、ＭＬＵＴを同時に書き換えるためには大きな電流が必要となるため、同時にＭＬＵＴを書き換えるのに必要な電力を発生する回路を設計しなければならない。よって、ＭＬＵＴを部分的に書き換える際にも、ほぼ同じ電力を使うことになるので、その場合には消費電力に無駄が生じる。この２つの手法では、内部で高電圧を発生させる方法なので外部から複数電圧を印加する必要がなく、書き換えが容易に行えるといえる。また、外部からの専用ピンを用いる方法は、一番容易に実現できる方法であろう。なぜなら、内部に高電圧発生回路をもたないでよくなるため、その分面積の考慮が必要なくなる。また、内部に高圧源を持つことによる他の回路への影響を考慮する必要もなくなる。しかし、書き換え時に外部からの高電圧が必要でそれが入力できない場合に書き換えができなくなる。本実施形態では、不揮発性メモリの特性に合わせた電圧を印加するため、外部ピンから任意の高電圧を印加できるようにした。次に読み出し回路について述べる。
【００３８】
３．３ 不揮発性メモリに必要な読み出し回路
図７は、従前のＭＰＬＤに使用されるメモリセルの一例を示す図である。従前のＭＰＬＤに適用されるメモリセルは、図７で示すような６トランジスタのＳＲＡＭ構造をしている。ＳＲＡＭはＷｏｒｄＬｉｎｅ（ＷＬ）を開くと、自らのドライバビリティでＢｉｔＬｉｎｅを駆動することができる。ＭＰＬＤは、ロジック動作時にＭＬＵＴの信号を次のＭＬＵＴに伝搬することにより、論理を実現しており、非同期読み出しを行っているため、センスアンプを用いない設計を行っている。しかし、不揮発性メモリは読み出し電流が小さく、自らのドライバビリティではＢｉｔＬｉｎｅを駆動することができない。よって、読み出し回路の追加が必須となる。センスアンプを用いる方法も考えられるが、現状のＭＰＬＤに対して設計の大幅な変更が必要となり、現在の設計資産を活かすことができなくなる。そこで、現状のＳＲＡＭと同様、またはそれ以上のドライバビリティを持たせ、同様の動作をさせることが出来ればＳＲＡＭ部分の置換えを行うことによる設計が可能となる。その設計手法について、以下に述べる。
【００３９】
図８は、本実施形態に係るインバータ回路の一例を示す図である。図８に示すインバータ回路１１２１は、読出しバッファ回路１１２０の一部になるもので、ドライバビリティを確保するために設けられる回路である。インバータ回路１１２１には、ドライバビリティの確保と面積増加を抑えるため、図８に示すような回路構成を有する。これを、用いることによりドライバビリティの確保はできるが、ＳＲＡＭがＷｏｒｄＬｉｎｅ（ＷＬ）を開くときのみ出力に値を出す動作をするのに対し、常に、出力に値がでる状態になってしまう。
【００４０】
図９は、本実施形態に係るトランスファーゲートの一例を示す図である。上記問題（常に出力に値がでる）を解決するために、インバータ回路１１２１の出力に図９に示すＣＭＯＳトランスファーゲート１２００を接続する。これにより、非選択時には、ＳＲＡＭと同様に出力ＯＵＴがＨｉｇｈ−Ｚになる。また、ノイズ耐性や、ドライバビリティの低下を防ぐためＣＭＯＳトランスファーゲート１２００を用いる。これらの回路を、不揮発性メモリの出力に接続することにより、読み出し時にＳＲＡＭと同様の動作を実現できる。しかし、これらの回路だけでは、不揮発性メモリの読み出しはできない。なぜなら、不揮発性メモリのフローティングゲートに電子が注入され、ＮＭＯＳのゲートがＯＮになった場合でも、その抵抗値によってＢＬに入力された信号が落ちきらず、バッファに“１”がセンスされてしまう問題点が発生するからである。
【００４１】
図１０は、本実施形態に係る非揮発性メモリセル、インバータ回路及びトランスファーゲートの構成を示す図である。上記問題を解決するため、読出しバッファ回路１１２０は、インバータ回路１１２１に加えてさらに、Ｍ０、Ｍ１の２つのトランジスタを追加した構造を有する。これらのトランジスタの役割を述べる。まず、Ｍ１は、先程述べた問題を解決するために追加したトランジスタである。このトランジスタは、ゲート幅を最小にし、ゲート長を４倍としている。それによって、抵抗値が大きくなり、不揮発性メモリのＮＭＯＳ部分とＭ１で抵抗分割が起きることによって、バッファのゲートにつながる部分の電圧を１/２ＶＤＤより落としてやることが可能となる。それにより、バッファの入力が“１”でなく、“０”とセンスされ、ＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）信号線を介した正常な読み出しが可能となる。しかし、不揮発性メモリは書き込み時に高電圧、高電流を必要とするため、抵抗の高いトランジスタの他に、抵抗の低いトランジスタも必要となる。そこで、ゲート幅を大きくしゲート長を最小にしたＭ０を挿入した。書き込み時に、ＷＢＬ（Ｗｒｉｇｈｔ Ｂｉｔ Ｌｉｎｅ）信号線から高電圧をＭ０に通すことによって、書き込みに必要な大きな電流を確保することができる。この２つのトランジスタを、書き込み及び読み出し信号により切り替えて、電流の通る経路を切り替えることで、不揮発性メモリの書き込み、読み出しを実現することができる。
【００４２】
４．実施例
上記した回路を実装し、不揮発性ＭＬＵＴを一例を示した。
【００４３】
４．１ 評価環境
まず、評価環境について述べる。レイアウトからネットリストを抽出するＬＰＥを行うために、Ｍｅｎｔｏｒ社のＣａｌｉｂｒｅを使用し、レイアウトから抽出したネットリストの動作シミュレーションは、Ｓｙｎｏｐｓｙｓ社のＨＳＰＩＣＥやＳｉｌｖａｃｏ社のＳｍａｒｔＶｉｅｗを利用する。各ツールのバージョンを以下に示す。
・ＬＰＥＭｅｎｔｏｒ社Ｃａｌｉｂｒｅｖ ２００７．３１８．１１
・ＨＳＰＩＣＥＳｙｎｏｐｓｙｓ社Ｓｔａｒ−ＨＳＰＩＣＥｖｅｒｓｉｏｎ Ｙ−２００６．０３−ＳＰ１
・ＳｍａｒｔＶｉｅｗＳｉｌｖａｃｏ社ＳｍａｒｔＶｉｅｗｖｅｒｓｉｏｎ ２．２２．８．Ｒ
【００４４】
今回行うシミュレーションでは、トランジスタのチャネルからゲートへの電子の移動が考慮されていないため不揮発性メモリの書き込みが再現できない。そこで、フローティングゲートに任意の初期値を設定し、書き込みが完了した状態でシミュレーションを行った。なお、今回、適用するメモリは、以前にＴＥＧとして設計及び試作し、書き込みが可能なことを確認している。その結果を図１１に示す。
【００４５】
図１１は、データが消去されたセルに対して、書き込みパルスを印加していった場合のセルの閾値電圧（VD=0:05V、Vpwell=0Vとし、VCNを変化させていってID=１nAとなったときのVCNの値）の変化を、プログラム時間を横軸にとって表わしたものである。閾値変化を確認できたことで、このメモリが書き込み可能なことがわかる。最適な書き込み条件の検討は、更に今後行っていく。
【００４６】
４．２ 試作結果
上記した回路を実装した不揮発性ＭＬＵＴが、現状のＭＬＵＴと同様の動作ができるのか、また、動作速度にどの程度の違いが生じるかを検証するため、不揮発性ＭＬＵＴの試作を行った。試作した不揮発性ＭＬＵＴのレイアウト図を図１２に示す。この不揮発性ＭＬＵＴは、ＡＤ対数7のため、メモリ容量としては896ｂｉｔである。面積は、298．5×359．7ｍ２となった。
【００４７】
４．３ ＭＬＵＴの動作シミュレーション
【００４８】
不揮発性メモリの書き込みは、シミュレーションで再現できないため、メモリのフローティングゲート部分に任意の初期値を設定し、擬似的に書き込みを行った状態とした。その上で、その書き込まれた値が出力されるかをシミュレーションした。その結果を図１3に示す。破線で囲まれた部分が入力と出力データである。メモリ動作モードにて読み出しを行った際、書き込んだ値（ＳＩＮ）と同じ値が出力（ＳＯＵＴ）に出力されることが確認できた。また、論理動作モードでも、同様に正しい値が出力された。
【００４９】
４．４ 試作評価
今回の試作では、不揮発性メモリを適用した単体ＭＬＵＴを制作しシミュレーションを用いて読み出しが正常に行われることを確認した。書き込みを正常に行えることができれば、この不発性ＭＬＵＴを、従来のＭＰＬＤで用いてきた手法で実装することにより、不揮発性ＭＰＬＤとして機能することができる。
【００５０】
本実施形態では、ＭＰＬＤの不揮発性化に伴うコスト面や他回路の動作の問題を解決するため、標準ＣＭＯＳロジックプロセスで実現できる不揮発性メモリを検討し、不揮発性ＭＬＵＴの試作・シミュレーションを行った。そして、今回の実装方法により、不揮発性ＭＬＵＴが書き込み動作を除き、正常に動作することが確認できた。
【００５１】
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【符号の説明】
【００５２】
ＭＰＬＤ ２０
ＭＬＵＴ ３０
不揮発性ＭＰＬＤ １００
不揮発性ＭＬＵＴ １１０
不揮発性メモリセルアレイ １２０
インバータ回路 １３０
電圧切替部 １５０
高電圧発生回路 １６０
トランジスタ Ｍ０、Ｍ１
不揮発性メモリセル １１００
読出しバッファ回路 １１２０
トランスファーゲート １２００
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、再構成可能な不揮発性メモリを内蔵する半導体装置に関する。
【背景技術】
【０００２】
ＦＰＧＡ（Ｆｉｅｌｄ−ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）など、回路構成を切り替え可能なＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）が広く使用されている。出願人又は発明者は、メモリセルユニットで回路構成を実現する「ＭＰＬＤ（Ｍｅｍｏｒｙ−ｂａｓｅｄＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）」（登録商標）を研究および開発している。ＭＰＬＤは、例えば、下記特許文献１に示される。ＭＰＬＤは、メモリ機能、ＬＵＴ（Ｌｏｏｋ−Ｕｐ−Ｔａｂｌｅ）機能、スイッチ機能の全てを有するＭＬＵＴ（ＭｕｌｔｉＬｏｏｋ−Ｕｐ−Ｔａｂｌｅ）で構成されていて、このＭＬＵＴをアレイ状に並べ、相互接続することによってＦＰＧＡとほぼ同等の機能を実現している。
【０００３】
また、ＭＰＬＤは、ＭＬＵＴを論理要素と配線要素の双方として使用することによって、論理領域と配線領域に柔軟性をもたせたデバイスであり、メモリセルユニット間の接続に専用の切り替え回路を有するＦＰＧＡと異なる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２３９３２５号公報
【非特許文献】
【０００５】
【非特許文献１】J．Brewer、M．Gill、"NonvolatileMemoryTechnologieswithEmphasisonFlash、"IEEEtheInstisuteofElectronicsandElectronicsEngineers、Inc、2008、pp．2-5、2008．
【非特許文献２】K．Ohsaki、N．Asamoto、S．Takagaki"ASinglePolyEEP-ROMCellStructureforUseinStanderdＣＭＯＳProcesses、"JSSC29、pp3１１-3１6、１994
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＬＵＴに搭載されるメモリセルユニットは、現在ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されている。そのため、ＭＰＬＤは、起動時に、外付けＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの不揮発性の記憶媒体から、回路構成情報を呼び出した後に動作するので、電源投入後にすぐに動作することができない。
【０００７】
また、ＳＲＡＭの場合は、データの読出しもデータ書き込みも同じ電圧で行うことができるが、フラッシュメモリのような不揮発性メモリは、データ書き込み動作時に高電圧が必要となる。そのため、メモリセルを、ＳＲＡＭからフラッシュメモリに変えただけでは、フラッシュメモリの書き込み動作を実現できない。
【０００８】
本発明の一実施形態に係る半導体装置は、不揮発性メモリセルアレイを備え、データ書き込みと読み出し動作において、異なる電圧で不揮発性メモリセルを動作させることで、外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐの動作を可能にすることを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決する形態は、下記の（１）〜（３）に記載のようなものである。
（１） 複数の記憶部を有する半導体装置であって、
前記各記憶部は、
アドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、
前記ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセルを有する不揮発性メモリセルアレイと、
書き込み信号の入力に従って高電圧信号を前記不揮発メモリセルアレイに出力する電圧切替部と、
前記不揮発メモリセルの出力に接続されたインバータ回路と、
前記不揮発メモリセルの出力と前記インバータ回路の入力との間に接続された第１のトランジスタと、
前記不揮発メモリセルの出力と前記インバータ回路の入力との間に接続されるとともに、前記第１のトランジスタよりも抵抗が低い第２のトランジスタと、
前記インバータ回路の出力に接続されたトランスファーゲートと、を備えることを特徴とする半導体装置。
（２）前記不揮発性メモリセルは、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとを有し、前記ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタのゲート端子を接続し、当該接続部をフローティングゲートとして動作する請求項１に記載の半導体装置。
（３）前記書き込み信号に従って高電圧を発生し、前記電圧切替部に高電圧を供給する高電圧発生回路をさらに備える請求項１又は２に記載の半導体装置。
【発明の効果】
【００１０】
本発明の一実施形態に係る半導体装置は、不揮発性メモリセルアレイを備え、データ書き込みと読み出し動作において、異なる電圧で不揮発性メモリセルを動作させることで、外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐに動作できる。
【図面の簡単な説明】
【００１１】
【図１】ＳＲＡＭを用いた従来のＭＬＵＴの一例を示す図である。
【図２Ａ】ＡＤ対によってＭＬＵＴ同士を相互接続するＭＰＬＤの一例を示す図である。
【図２Ｂ】ＭＬＵＴ間のＡＤ対の接続の一例を示す。
【図３】一般的なフラッシュメモリの一例を示す図である。
【図４】本実施形態に係る不揮発性メモリの一例を示す図である。
【図５】本実施形態に係る不揮発性メモリセルの断面図である。
【図６】本実施形態に係る不揮発性ＭＬＵＴの一例を示す図である。
【図７】従前のＭＰＬＤに使用されるメモリセルの一例を示す図である。
【図８】本実施形態に係るバッファの一例を示す図である。
【図９】本実施形態に係るトランスファーゲートの一例を示す図である。
【図１０】本実施形態に係る非揮発性メモリセル、インバータ回路、トランスファーゲートの構成を示す図である。
【図１１】データが消去されたセルに対して、書き込みパルスを印加していった場合のセルの閾値電圧の変化を、プログラム時間を横軸にとって表わした図である。
【図１２】試作した不揮発性ＭＬＵＴのレイアウト図である。
【図１３】ＭＬＵＴの動作シミュレーションを示す図である。
【発明を実施するための形態】
【００１２】
現状のＭＰＬＤは、ＭＬＵＴが１ポートＳＲＡＭで構成されている揮発性ＰＬＤであるため、これらの利点を得ることができない。そこで、ＭＰＬＤがメモリベースのＰＬＤであることに着目し、使用するメモリを揮発性であるＳＲＡＭから、不揮発性を実現できるメモリに置き換えることで、ＭＰＬＤの基本アーキテクチャを大幅に変更することなく不揮発性ＭＰＬＤが実現できる。
【００１３】
不揮発性メモリの実現には、専用プロセスが必要で、それを用いることでコストが高くなることや、将来ＭＰＬＤをＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）として使うときに標準ＣＭＯＳプロセスとの親和性が低くなるといった問題点がある。そこで、本実施形態では、使用する不揮発性メモリには、低コストで実現でき、専用プロセスの必要ない、標準ＣＭＯＳロジックプロセスで実現できるものを創作し、不揮発性メモリの動作に必要な回路を追加したＭＰＬＤの構成を創作すると同時に、それらの回路の設計をレイアウトレベルで行い、配線容量などを考慮した上で、シミュレーションを行った。
【００１４】
以下、図面を参照して、１．ＭＰＬＤの基本構成、２．不揮発性メモリ、２．不揮発性ＭＰＬＤの構成、４．不揮発性ＭＰＬＤの評価について述べる。
【００１５】
１．ＭＰＬＤの基本構成
【００１６】
ＭＰＬＤは、基本要素であるＭＬＵＴのみで構成される。ＭＬＵＴは、論理回路として動作するためのＬＵＴとしての機能、配線要素として動作するための信号スイッチとしての機能、また、再構成情報を保持するためのメモリとしての機能を備えている。そのため、ＭＰＬＤでは、このＭＬＵＴのみを利用し、任意にコンフィギュレーションを行うことで、論理要素と配線要素の領域を自由に変更可能で柔軟性に優れている。また、各ＭＬＵＴがメモリとしての機能を備えているため、ＭＰＬＤ全体を通常のメモリとして利用可能である。そのため、ＭＰＬＤにおけるコンフィギュレーションは通常のメモリにおける書き込み動作と同様に行うことが可能となる。
【００１７】
図１は、ＳＲＡＭを用いたＭＬＵＴの構成の一例を示す図である。図１に示すＭＬＵＴ２０は、１ポートＳＲＡＭをＭＵＸ（ｍｕｌｔｉｐｌｅｘｅｒ）で、メモリ入力アドレスＡｄと論理動作用入力アドレスＬＡｄとを、動作切り替え信号ＯＣＳに従って切り替えることにより、１ポートを各ＭＬＵＴへ目的の回路構成情報の書き込むコンフィギュレーション用、もう１ポートをＭＰＬＤを目的の回路として使用する際に、ＭＬＵＴ間でのデータのやり取りに用いる論理動作用に割り当てる。デコーダは、Ｎ本のアドレスをデコードしてワード線にワード選択信号を出力する。
【００１８】
図１に示される書込制御スイッチには、書き込みデータＷＤと書き込み信号ＷＷＬとが入力し、書き込み信号ＷＷＬ入力時に、ＳＲＡＭに書き込みＷＤを出力するように動作する。また、図１に示される読出制御スイッチは、読み出し信号ＲＷＬを受け取ると、ＳＲＡＭから信号を読み取り、ｄｅＭＵＸに読み出した信号を出力する。ｄｅＭＵＸは、動作切り替え信号ＯＣＳに従って、論理動作用出力データＬＤまたはメモリ理動作用出力データＲＤの何れかとして出力する。
【００１９】
論理動作用のアドレス線とデータ線については、各１ｂｉｔづつの線を対として定義し、これを疑似的な双方向線とみなす。この双方向線をＡＤ対と呼ぶ。２Ｎ×Ｎｂｉｔのメモリで構成されるＭＬＵＴはＡＤ対数がＮとなる。
【００２０】
図２Ａは、ＡＤ対によってＭＬＵＴ同士を相互接続するＭＰＬＤの一例を示し、図２Ｂは、ＭＬＵＴ間のＡＤ対の接続の一例を示す。相互接続は位置的に隣接するＭＬＵＴ同士を接続する近接配線と、離れたＭＬＵＴ同士を接続する離間配線（図２Ａ及び２Ｂには図示せず）の２種類がある。コンフィギュレーションによって目的の回路が実装される。
【００２１】
２．不揮発性メモリの構成
本実施形態に係る半導体装置としての不揮発性ＭＰＬＤは、不揮発性メモリセルアレイを搭載して、以下のような利点を有する。
【００２２】
１）電源を切っても回路構成情報が保持されるため、起動前の回路構成情報の読み込みが不要になり、電源投入後にすぐに動作可能（インスタントＯＮ）である。
２）万が一の誤作動時に、その時の回路構成情報が残っているため、誤動作の再現性の検証や原因解明が容易である。
３）不揮発性ＰＬＤで用いられるメモリは、ＳＲＡＭなどのメモリに比べ書き換えに高エネルギーを必要とするため、外部的なノイズによる微弱なパルス電流で値が反転することがなく、ノイズエラーを防止できる。
４）採用する不揮発性メモリとして標準ＣＭＯＳロジックプロセスで実現できるものとする。このメモリを適用することで、標準的なフラッシュメモリで必要となる専用プロセスを必要とせず、低コストで不揮発性ＭＰＬＤを実現できる。また、将来、ＭＰＬＤをＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ：半導体の設計データやシミュレーションモデルなど）として使用する時にも、標準ＣＭＯＳロジックプロセスのみで実現することで、将来、ＭＰＬＤをＩＰとして提供する際に、他回路との親和性が高くなる。
【００２３】
２．１ 不揮発性メモリ
図３は、一般的なフラッシュメモリの一例を示す図である。図３で示すように、フラッシュメモリ２１００は、トランジスタのゲート部分に絶縁膜で囲まれたフローティングゲート（ｆｌｏａｔｉｎｇ
ｇａｔｅ）を持っている。外部からエネルギーを与えることによりフローティングゲート内の電荷の出し入れを行うことができる。外部からエネルギーを与えない限り、フローティングゲート内の電荷が出入りしないため、電荷の状態を保つことができる。この電荷の有無をデータの“１”、“０”に対応させることで、不揮発性メモリを実現する。図３のようなポリシリコンの上に絶縁膜をおき、その上にポリシリコンをのせるには、専用プロセスが必要となり、標準ＣＭＯＳロジックプロセスでは、この構造のフローティングゲートを作ることができない（非特許文献１に示される）。
【００２４】
図４及び図５を用いて本実施形態に係る不揮発性メモリを説明する。図４は、標準ロジックプロセスで実現する本実施形態に係る不揮発性メモリの一例を示す図である。図４に示す不揮発性メモリ１１００は、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ
ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１１１０と、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１１２０から構成され、ＮＭＯＳ１１１０とＰＭＯＳ１１２０とのゲート部分を共有することにより、フローティングゲートとして機能する。ＰＭＯＳ１１２０のソース端子及びドレイン端子は、コントロールゲートＣＮとして機能する。
【００２５】
図５は、本実施形態に係る不揮発性メモリセルの断面図である。図５に示す不揮発性メモリセル１１００は、２つのトランジスタのゲート部分を接続することにより、当該接続部をフローティングゲートとして機能させることで、絶縁膜で囲まれたフローティングゲートが不要になるので、フラッシュメモリの専用プロセスを用いることなく、標準ＣＭＯＳロジックプロセスで実現できる。また、トランジスタのカップリング比を変えることで容易に書き込み特性を変化させることができる。以下に、この不揮発性メモリの書き込み動作、削除動作、読み出し動作について述べる。
【００２６】
２．２書き込み動作
書き込み動作は、フローティングゲートに電子を注入することによって行う。電子の注入方法としてチャネルホットエレクトロン注入(ＮＭＯＳchannelhotelectroninjection、以下「ＮＣＨＥｗｒｉｔｅ」と言う）と、Ｆ／Ｎトンネリング注入(ＮＭＯＳgateＦ／Ｎtunnelinginjection、以下「ＮＦ／Ｎｗｒｉｔｅ」と言う）の二通りがある。ＮＣＨＥｗｒｉｔｅでは、ＮＭＯＳのソースをＶＳＳにし、４Ｖ程度の高電圧をドレインに印加する。同時に、プログラム電圧となる３Ｖ程度の高電圧をコントロールノードにかけることで、それが直列キャパシタネットワークであるＣＧＰ（ＮＭＯＳ ｇａｔｅ ｃａｐａｃｉｔａｎｃｅ）とＣＧＮ（ＣＭＯＳ ｇａｔｅ ｃａｐａｃｉｔａｎｃｅ）に分配される。その動作を一定時間行うことによりフローティングゲートが充電され書き込みが完了する。ここで、フローティングゲートへの電子注入効率を高めるには、ＣＧＰ／ＣＧＮの比を大きくすればよいが、非特許文献２に示されるように、３未満でないといけない。
【００２７】
また、ＮＦ／Ｎｗｒｉｔｅでは、ＮＭＯＳ１１１０のｎ＋拡散層をグラウンドにし、プログラム電圧となる高電圧をコントロールノードＣＮにかけることで行う。ＮＦ／Ｎｗｒｉｔｅを起こすために充分なほどの電界をＮ＋拡散層とフローティングゲートとの間に実現するためには、ＣＧＰ／ＣＧＮの比を３より大きくする必要がある。
【００２８】
２．３消去動作
消去動作は、書き込み動作と逆で、フローティングゲートから電子を抜き取ることによって実現する。電子の除去方法としては、Ｆ／Ｎトンネリングで行う。これを、ＰＭＯＳ１１２０のｐ＋拡散層とフローティングゲート間で行う場合と、ＮＭＯＳのｎ＋拡散層とフローティングゲート間で行う２通りの方法がある。ＰＭＯＳゲートＦ／Ｎトンネリングを用いる場合(以下ＰＦ／Ｎｅｒａｓｅ)、ＮＭＯＳトランジスタのｎ＋拡散層はグラウンドにし、消去電流となる電圧をコントロールノードに印加することで、ＣＧＰ／ＣＧＮの比が１より小さい場合、ＰＭＯＳのゲート酸化膜における電界がＮＭＯＳ側の電界より大きくなり、ｐ＋拡散層とフローティングゲート間でＦ／Ｎトンネリングが起こり、電子の除去が行われる。一方で、ＣＧＰ／ＣＧＮが１より大きな場合はＮＭＯＳゲートＦ／Ｎトンネリングを利用する場合（以下ＮＦ／Ｎｅｒａｓｅ）、コントロールノードをグラウンドにしておき、ＮＭＯＳ１１１０のＮ＋拡散層に高電圧を印加することで、Ｎ＋拡散層側へＦ／Ｎトンネリングを起こすことで、電子の除去が行われる。
【００２９】
２．４読み出し動作
読み出し動作は、フローティングゲートに電子が注入されていなければ、ＮＭＯＳ１１１０が‘ＯＮ’になり、電子が注入されている場合は‘ＯＦＦ’のままである。この‘ＯＮ’、‘ＯＦＦ’を、ＮＭＯＳ１１１０のソースをＶＳＳ、ドレインをＶＤＤにし、電流が流れるか否かを読み取ることでデータの読み出しが行われる。
【００３０】
２．５ 適用するメモリのセルサイズ
本実施形態に係る不揮発性メモリを用いる際のメモリサイズについて述べる。フローティングゲートの電位をＶｆｇ、コントロールノードの電位をＶｃｎとすると、ＣＧＰ、ＣＮＰは直列キャパシタネットワークであるのでＶｆｇの電位は、以下の式で表すことができる。
Ｖｆｇ＝Ｖｃｎ×ＣＧＰ／（ＣＧＮ＋ＣＧＰ）
【００３１】
上式から分かるように、ＣＧＰを大きくすることでＶｃｎの電位を上げることなくＶｆｇの電位を上げることができることが分かる。よって、ＣＧＰを大きくすることで比較的低電圧で不揮発性メモリの書き込みを行うことができるが、ＣＧＰを大きくすることは、即ち、ＰＭＯＳのゲート幅を大きくすることとなるので、メモリの面積が大きくなってしまう。これまで試作したＴＥＧの測定結果より、ＮＭＯＳのチャネル電位の半分程度がＶｆｇに印加できれば書き込みが可能なことがわかっているので、本実施形態に係る不揮発性メモリは、ＮＭＯＳとＰＭＯＳのカップリング比を１：２として、面積が最小になるサイズを適用した。
【００３２】
３．不揮発性ＭＰＬＤの構成
上記のように、不揮発性メモリは、書き込み時に高電圧を必要とする。また、一般に、メモリの読み出しは、読み出し電流が小さいためセンサアンプを用いて読み出しを行うことが一般的である。しかし、従前のＭＰＬＤはＳＲＡＭを用いているため、高電圧を発生させる回路はなく、読み出し動作も、論理動作時の非同期読み出しに対応するため、センスアンプを用いず、ＳＲＡＭ自身のドライバビリティにて他回路を駆動している。そのため、不揮発性ＭＰＬＤの実現は、ＳＲＡＭを不揮発性メモリからなるメモリセルアレイに置き換えるだけでは実現できない。そこで、本実施形態においては、以下に示す不揮発性ＭＰＬＤに必要な追加回路を設ける。
【００３３】
３．１ 不揮発性ＭＰＬＤに必要な追加回路
不揮発性ＭＰＬＤは、現状のＭＰＬＤのメモリ置き換えで実現する。そのためには、構成要素であるＭＬＵＴを不揮発性化する必要がある。それを行う際、以下の事柄が問題となる。
・不揮発性メモリの書き込みに高電圧が必要
・読み出し電流が小さいので読み出しの機構が必要
・書き込みと読み出しで高電圧とＶＤＤの切り替えが必要
・信頼性確保のため既存のＭＬＵＴ構成での設計が必要
【００３４】
図６は、本実施形態に係る不揮発性ＭＬＵＴの一例を示す図である。不揮発性ＭＬＵＴ１１０は、図４及び図５で示した不揮発性メモリセル１１００を２×２ｎ個有する不揮発性メモリセルアレイ１１０と、不揮発性メモリセル１１００の書き込みに必要な高電圧を発生する高電圧発生回路１６０と、書き込み時と読み出し時にデコーダからの信号を、書き込み時には高電圧、読み出し時にはＶＤＤに切り替える必要があるので、電圧を切り替える電圧切替器１５０とを備える。不揮発性メモリセルアレイ１１０には、不揮発性メモリセル１１００に、後述する読出しバッファ回路１１２０が接続される。電圧切替器１５０は、例えば、レベルシフタである。高電圧発生回路１６０としてはキャパシタを用いたチャージ・ポンプなどが挙げられる。図６に示されるその他の構成要素は、図１を用いて説明したＭＬＵＴ２０と同じである。電圧切替回路１５０により、データ書き込み時には、高電圧で不揮発性メモリセルを動作させることができる。
まず、不揮発性メモリの書き込みに高電圧が必要なことから、高電圧を発生させなければならない。その手法について次に述べる。
【００３５】
３．２ 不揮発性メモリに必要な書き込み回路
メモリが不揮発性になることでメモリに情報を書き込む際に、現状のＳＲＡＭと同等の書き込み方法では実現できない。上記したように、不揮発性メモリの書き込みにはＳＲＡＭにくらべ高電圧が必要である。書き込み回路については、適用するメモリセルの特性に合った高電圧を発生させることができる高電圧発生回路１６０が必要である。これは、それぞれ各ＭＬＵＴに載せる方法、ＭＬＵＴの外に置き、ＭＰＬＤ内部に１つ載せる方法、外部から専用ピンを用いて入力させる方法などがあげられる。それぞれの利点を表１にまとめる。
【００３６】
【表１】
【００３７】
各ＭＬＵＴの内部に高電圧発生回路を持たせることによって面積の面では不利になるが、高電圧発生回路からメモリまでの配線を短くできる他、ＭＬＵＴの書き換えを並列に行うことが可能となるため、ダイナミックリコンフィグなどの高速な書き換えが必要なアプリケーションに向いている。しかし、チャージポンプを多く持つ設計になるので消費電力が増える設計となる。ＭＰＬＤ内部に１つ持たせる方法は、面積の面で有効である。しかし、ＭＬＵＴを同時に書き換えるためには大きな電流が必要となるため、同時にＭＬＵＴを書き換えるのに必要な電力を発生する回路を設計しなければならない。よって、ＭＬＵＴを部分的に書き換える際にも、ほぼ同じ電力を使うことになるので、その場合には消費電力に無駄が生じる。この２つの手法では、内部で高電圧を発生させる方法なので外部から複数電圧を印加する必要がなく、書き換えが容易に行えるといえる。また、外部からの専用ピンを用いる方法は、一番容易に実現できる方法であろう。なぜなら、内部に高電圧発生回路をもたないでよくなるため、その分面積の考慮が必要なくなる。また、内部に高圧源を持つことによる他の回路への影響を考慮する必要もなくなる。しかし、書き換え時に外部からの高電圧が必要でそれが入力できない場合に書き換えができなくなる。本実施形態では、不揮発性メモリの特性に合わせた電圧を印加するため、外部ピンから任意の高電圧を印加できるようにした。次に読み出し回路について述べる。
【００３８】
３．３ 不揮発性メモリに必要な読み出し回路
図７は、従前のＭＰＬＤに使用されるメモリセルの一例を示す図である。従前のＭＰＬＤに適用されるメモリセルは、図７で示すような６トランジスタのＳＲＡＭ構造をしている。ＳＲＡＭはＷｏｒｄＬｉｎｅ（ＷＬ）を開くと、自らのドライバビリティでＢｉｔＬｉｎｅを駆動することができる。ＭＰＬＤは、ロジック動作時にＭＬＵＴの信号を次のＭＬＵＴに伝搬することにより、論理を実現しており、非同期読み出しを行っているため、センスアンプを用いない設計を行っている。しかし、不揮発性メモリは読み出し電流が小さく、自らのドライバビリティではＢｉｔＬｉｎｅを駆動することができない。よって、読み出し回路の追加が必須となる。センスアンプを用いる方法も考えられるが、現状のＭＰＬＤに対して設計の大幅な変更が必要となり、現在の設計資産を活かすことができなくなる。そこで、現状のＳＲＡＭと同様、またはそれ以上のドライバビリティを持たせ、同様の動作をさせることが出来ればＳＲＡＭ部分の置換えを行うことによる設計が可能となる。その設計手法について、以下に述べる。
【００３９】
図８は、本実施形態に係るインバータ回路の一例を示す図である。図８に示すインバータ回路１１２１は、読出しバッファ回路１１２０の一部になるもので、ドライバビリティを確保するために設けられる回路である。インバータ回路１１２１には、ドライバビリティの確保と面積増加を抑えるため、図８に示すような回路構成を有する。これを、用いることによりドライバビリティの確保はできるが、ＳＲＡＭがＷｏｒｄＬｉｎｅ（ＷＬ）を開くときのみ出力に値を出す動作をするのに対し、常に、出力に値がでる状態になってしまう。
【００４０】
図９は、本実施形態に係るトランスファーゲートの一例を示す図である。上記問題（常に出力に値がでる）を解決するために、インバータ回路１１２１の出力に図９に示すＣＭＯＳトランスファーゲート１２００を接続する。これにより、非選択時には、ＳＲＡＭと同様に出力ＯＵＴがＨｉｇｈ−Ｚになる。また、ノイズ耐性や、ドライバビリティの低下を防ぐためＣＭＯＳトランスファーゲート１２００を用いる。これらの回路を、不揮発性メモリの出力に接続することにより、読み出し時にＳＲＡＭと同様の動作を実現できる。しかし、これらの回路だけでは、不揮発性メモリの読み出しはできない。なぜなら、不揮発性メモリのフローティングゲートに電子が注入され、ＮＭＯＳのゲートがＯＮになった場合でも、その抵抗値によってＢＬに入力された信号が落ちきらず、バッファに“１”がセンスされてしまう問題点が発生するからである。
【００４１】
図１０は、本実施形態に係る非揮発性メモリセル、インバータ回路及びトランスファーゲートの構成を示す図である。上記問題を解決するため、読出しバッファ回路１１２０は、インバータ回路１１２１に加えてさらに、Ｍ０、Ｍ１の２つのトランジスタを追加した構造を有する。これらのトランジスタの役割を述べる。まず、Ｍ１は、先程述べた問題を解決するために追加したトランジスタである。このトランジスタは、ゲート幅を最小にし、ゲート長を４倍としている。それによって、抵抗値が大きくなり、不揮発性メモリのＮＭＯＳ部分とＭ１で抵抗分割が起きることによって、バッファのゲートにつながる部分の電圧を１/２ＶＤＤより落としてやることが可能となる。それにより、バッファの入力が“１”でなく、“０”とセンスされ、ＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）信号線を介した正常な読み出しが可能となる。しかし、不揮発性メモリは書き込み時に高電圧、高電流を必要とするため、抵抗の高いトランジスタの他に、抵抗の低いトランジスタも必要となる。そこで、ゲート幅を大きくしゲート長を最小にしたＭ０を挿入した。書き込み時に、ＷＢＬ（Ｗｒｉｇｈｔ Ｂｉｔ Ｌｉｎｅ）信号線から高電圧をＭ０に通すことによって、書き込みに必要な大きな電流を確保することができる。この２つのトランジスタを、書き込み及び読み出し信号により切り替えて、電流の通る経路を切り替えることで、不揮発性メモリの書き込み、読み出しを実現することができる。
【００４２】
４．実施例
上記した回路を実装し、不揮発性ＭＬＵＴを一例を示した。
【００４３】
４．１ 評価環境
まず、評価環境について述べる。レイアウトからネットリストを抽出するＬＰＥを行うために、Ｍｅｎｔｏｒ社のＣａｌｉｂｒｅを使用し、レイアウトから抽出したネットリストの動作シミュレーションは、Ｓｙｎｏｐｓｙｓ社のＨＳＰＩＣＥやＳｉｌｖａｃｏ社のＳｍａｒｔＶｉｅｗを利用する。各ツールのバージョンを以下に示す。
・ＬＰＥＭｅｎｔｏｒ社Ｃａｌｉｂｒｅｖ ２００７．３１８．１１
・ＨＳＰＩＣＥＳｙｎｏｐｓｙｓ社Ｓｔａｒ−ＨＳＰＩＣＥｖｅｒｓｉｏｎ Ｙ−２００６．０３−ＳＰ１
・ＳｍａｒｔＶｉｅｗＳｉｌｖａｃｏ社ＳｍａｒｔＶｉｅｗｖｅｒｓｉｏｎ ２．２２．８．Ｒ
【００４４】
今回行うシミュレーションでは、トランジスタのチャネルからゲートへの電子の移動が考慮されていないため不揮発性メモリの書き込みが再現できない。そこで、フローティングゲートに任意の初期値を設定し、書き込みが完了した状態でシミュレーションを行った。なお、今回、適用するメモリは、以前にＴＥＧとして設計及び試作し、書き込みが可能なことを確認している。その結果を図１１に示す。
【００４５】
図１１は、データが消去されたセルに対して、書き込みパルスを印加していった場合のセルの閾値電圧（VD=0:05V、Vpwell=0Vとし、VCNを変化させていってID=１nAとなったときのVCNの値）の変化を、プログラム時間を横軸にとって表わしたものである。閾値変化を確認できたことで、このメモリが書き込み可能なことがわかる。最適な書き込み条件の検討は、更に今後行っていく。
【００４６】
４．２ 試作結果
上記した回路を実装した不揮発性ＭＬＵＴが、現状のＭＬＵＴと同様の動作ができるのか、また、動作速度にどの程度の違いが生じるかを検証するため、不揮発性ＭＬＵＴの試作を行った。試作した不揮発性ＭＬＵＴのレイアウト図を図１２に示す。この不揮発性ＭＬＵＴは、ＡＤ対数7のため、メモリ容量としては896ｂｉｔである。面積は、298．5×359．7ｍ２となった。
【００４７】
４．３ ＭＬＵＴの動作シミュレーション
【００４８】
不揮発性メモリの書き込みは、シミュレーションで再現できないため、メモリのフローティングゲート部分に任意の初期値を設定し、擬似的に書き込みを行った状態とした。その上で、その書き込まれた値が出力されるかをシミュレーションした。その結果を図１3に示す。破線で囲まれた部分が入力と出力データである。メモリ動作モードにて読み出しを行った際、書き込んだ値（ＳＩＮ）と同じ値が出力（ＳＯＵＴ）に出力されることが確認できた。また、論理動作モードでも、同様に正しい値が出力された。
【００４９】
４．４ 試作評価
今回の試作では、不揮発性メモリを適用した単体ＭＬＵＴを制作しシミュレーションを用いて読み出しが正常に行われることを確認した。書き込みを正常に行えることができれば、この不発性ＭＬＵＴを、従来のＭＰＬＤで用いてきた手法で実装することにより、不揮発性ＭＰＬＤとして機能することができる。
【００５０】
本実施形態では、ＭＰＬＤの不揮発性化に伴うコスト面や他回路の動作の問題を解決するため、標準ＣＭＯＳロジックプロセスで実現できる不揮発性メモリを検討し、不揮発性ＭＬＵＴの試作・シミュレーションを行った。そして、今回の実装方法により、不揮発性ＭＬＵＴが書き込み動作を除き、正常に動作することが確認できた。
【００５１】
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【符号の説明】
【００５２】
ＭＰＬＤ ２０
ＭＬＵＴ ３０
不揮発性ＭＰＬＤ １００
不揮発性ＭＬＵＴ １１０
不揮発性メモリセルアレイ １２０
インバータ回路 １３０
電圧切替部 １５０
高電圧発生回路 １６０
トランジスタ Ｍ０、Ｍ１
不揮発性メモリセル １１００
読出しバッファ回路 １１２０
トランスファーゲート １２００
【特許請求の範囲】
【請求項１】
複数の記憶部を有する半導体装置であって、
前記各記憶部は、
アドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、
前記ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセルを有する不揮発性メモリセルアレイと、
書き込み信号の入力に従って高電圧信号を前記不揮発メモリセルアレイに出力する電圧切替部と、
前記不揮発メモリセルの出力に接続されたインバータ回路と、
前記不揮発メモリセルの出力と前記インバータ回路の入力との間に接続された第１のトランジスタと、
前記不揮発メモリセルの出力と前記インバータ回路の入力との間に接続されるとともに、前記第１のトランジスタよりも抵抗が低い第２のトランジスタと、
前記インバータ回路の出力に接続されたトランスファーゲートと、を備えることを特徴とする半導体装置。
【請求項２】
前記不揮発性メモリセルは、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとを有し、前記ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタのゲート端子を接続し、当該接続部をフローティングゲートとして動作する請求項１に記載の半導体装置。
【請求項３】
前記書き込み信号に従って高電圧を発生し、前記電圧切替部に高電圧を供給する高電圧発生回路をさらに備える請求項１又は２に記載の半導体装置。
【請求項１】
複数の記憶部を有する半導体装置であって、
前記各記憶部は、
アドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、
前記ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセルを有する不揮発性メモリセルアレイと、
書き込み信号の入力に従って高電圧信号を前記不揮発メモリセルアレイに出力する電圧切替部と、
前記不揮発メモリセルの出力に接続されたインバータ回路と、
前記不揮発メモリセルの出力と前記インバータ回路の入力との間に接続された第１のトランジスタと、
前記不揮発メモリセルの出力と前記インバータ回路の入力との間に接続されるとともに、前記第１のトランジスタよりも抵抗が低い第２のトランジスタと、
前記インバータ回路の出力に接続されたトランスファーゲートと、を備えることを特徴とする半導体装置。
【請求項２】
前記不揮発性メモリセルは、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとを有し、前記ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタのゲート端子を接続し、当該接続部をフローティングゲートとして動作する請求項１に記載の半導体装置。
【請求項３】
前記書き込み信号に従って高電圧を発生し、前記電圧切替部に高電圧を供給する高電圧発生回路をさらに備える請求項１又は２に記載の半導体装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−６９３８２（Ｐ２０１３−６９３８２Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８２６７（Ｐ２０１１−２０８２６７）
【出願日】平成２３年９月２３日（２０１１．９．２３）
【出願人】（０００２０４２８４）太陽誘電株式会社 (964)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２３日（２０１１．９．２３）
【出願人】（０００２０４２８４）太陽誘電株式会社 (964)
【Ｆターム（参考）】
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