【課題】所望の論理回路を構成する記憶素子ブロックの総量を減らすことを図る。
【解決手段】Ｎ（Ｎは、２以上の整数）本のアドレス線と、Ｎ本のデータ線と、複数の記憶部であって、各記憶部は、前記Ｎ本のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有する、複数の記憶部と、を備え、前記記憶部のＮ本のアドレス線は、前記記憶部の他のＮ個の記憶部のデータ線に、それぞれ接続するとともに、前記記憶部のＮ本のデータ線は、前記記憶部の他のＮ個の記憶部のアドレス線に、それぞれ接続する半導体装置が提供される。 （もっと読む）

【課題】メモリ領域に格納されているコンフィギュレーションデータを直接読み出してコンフィギュレーションを実施するＦＰＧＡのコンフィギュレーションを高い信頼性をもって確実に行えるコンフィギュレーション制御回路、ＦＰＧＡ装置及び方法を提供する。
【解決手段】ＦＲＯＭ１２には、同じ内容のコンフィギュレーションデータが複数個格納されている。信号制御部０８が、ＦＰＧＡ０１にコンフィギュレーションのトリガを与えると、ＦＰＧＡ０１は、ＦＰＧＡ０１がデータの読み出し先として指定するＦＲＯＭ１２の指定領域に格納されているデータを読み出して、コンフィギュレーションを行う。コンフィギュレーションが失敗した場合には、信号制御部０８は、ＦＲＯＭ１２の指定領域を切り替え、ＦＰＧＡ０１がＦＲＯＭ１２の切り替え後の指定領域から別のデータを読み出してコンフィギュレーションするためのトリガをＦＰＧＡ０１に与える。 （もっと読む）

【課題】外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐに動作できる半導体装置を提供する。
【解決手段】半導体装置は、ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセル１１００を有する。不揮発メモリセル１１００の出力にはインバータ回路が接続され、さらに不揮発メモリセルの出力とＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）との間に第１トランジスタＭ１と、第１トランジスタよりも抵抗が低い第２トランジスタＭ２とを備える。インバータ回路の出力とＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）との間にはトランスファーゲートを備える。 （もっと読む）

【課題】メモリの選択的な書き込みを行う際のパストランジスタのゲート絶縁膜の破壊を防ぐとともにパストランジスタのゲート絶縁膜を薄くすることを可能にし、かつメモリの微細化によって書き込み効率が損なわれない不揮発性プログラマブルロジックスイッチを提供する。
【解決手段】第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子とを有する第１メモリと、ソース／ドレインの一方が第２端子に接続される第１トランジスタと、第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタとを備えた、第１セルおよび第２セルを有する。第１セルの第１メモリの第３端子と、第２セルの第１メモリの第３端子は共通に接続され、第１セルに書き込みを行う場合、第３端子が書き込み電源に接続され、第１セルの第１端子は接地電源に接続され、第２メモリの第１端子は書き込み防止電源に接続される。 （もっと読む）

【課題】 再構成可能なプログラマブル・デバイスを搭載するアクセラレータと連携して処理を実行する情報処理装置、演算方法およびプログラムを提供すること。
【解決手段】
本発明の情報処理装置１１０は、プログラマブル・デバイス１５０に接続されている。情報処理装置１１０は、各々前記プログラマブル・デバイス上で実現させる機能を定義する構成データが、複数格納される構成データ蓄積手段１２０と、各々対応する構成データによりプログラマブル・デバイス１５０上に実現される機能を利用するソフトウェア・プログラムが、複数格納されるプログラム蓄積手段１１８と、プログラマブル・デバイス１５０に、複数の構成データのうち選択された選択機能に対応する構成データを転送し、構成を要求する構成要求手段１１２とを含む。 （もっと読む）

【課題】回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器を提供すること。
【解決手段】本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに並列に接続する２^ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。 （もっと読む）

【課題】論理装置及びそれを含む半導体パッケージを提供する。
【解決手段】短時間内に他の機能への再構成が可能な論理装置であり、第１機能情報によって定義された第１動作、及び第２機能情報によって定義された第２動作を行う第１機能ブロック；及び第１機能情報によって定義された第３動作、及び第２機能情報によって定義された第４動作を行う第２機能ブロック；を含み、第１機能ブロックは、設定情報を受信して第１機能情報及び第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第１動作または第２動作を行い、第２機能ブロックは、設定情報を受信して第１機能情報及び第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第３動作または第４動作を行うことを特徴とする論理装置を提供する。 （もっと読む）

【課題】電源遮断後の起動時間が短く、高集積化及び低消費電力化を図ることが可能であるプログラマブルロジックデバイスを提供する。
【解決手段】入出力ブロックと、論理エレメントを有する複数の論理ブロックと、該複数の論理ブロックを接続する配線とを有するプログラマブルロジックデバイスにおいて、論理エレメントは、コンフィギュレーションデータが保持されたコンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを有する。また、コンフィギュレーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、該トランジスタ及び選択回路の間に設けられた演算回路とを有するメモリ素子を複数有し、入力信号に応じて選択回路によりコンフィギュレーションデータを選択的に切り替えて出力する。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもデータの保持が可能で、且つ、低消費電力化が可能なプログラマブルなアナログデバイスを提供する。
【解決手段】アナログ素子を含むユニットセルを複数並列に接続されたプログラマブル回路とし、ユニットセル毎に導通または非導通の切り替えを行う。また、当該ユニットセルのスイッチとして、オフ電流を十分に小さくすることができる第１のトランジスタと、ゲート電極が第１のトランジスタのソース電極又はドレイン電極と電気的に接続された第２のトランジスタと、を含む構成とし、当該第２のトランジスタのゲート電位によってユニットセルの導通または非導通を制御する。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもコンフィギュレーションデータの保持が可能で、電源投入後のプログラマブルスイッチの起動時間が短い、低消費電力化が可能なプログラマブルロジックデバイスを提供すること。
【解決手段】各論理ブロック間の配線接続を制御するプログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもコンフィギュレーションデータの保持が可能で、電源投入後の論理ブロックの起動時間が短い、低消費電力化が可能なプログラマブルロジックデバイスを提供すること。
【解決手段】プログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。 （もっと読む）

【課題】スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ技術を用いるソフトウェア・プログラマブル・論理のためのシステム，回路および方法を提供する。
【解決手段】磁気トンネル接合（ＭＴＪ）素子と、ＭＴＪ素子に結合されるプログラマブル・ソースと、書込み及び読出し部を備え、前期読出し部は、書込み動作の間中、高インピーダンス状態に設定されるように構成されるＭＵＸドライバを具備し、前記ＭＴＪ素子の第一グループを入力プレーンに配列し、第二グループを出力プレーンに配列し、入力プレーンおよび出力プレーンを、各々のＭＴＪデバイスの自由層の相対的な極性に基づいた論理関数を形成するために組み合わせられるプログラマブル・論理アレイを提供する。 （もっと読む）

【課題】回路の一部に不具合が生じて新たな回路を同一基板内に再構成する場合に、この新たな回路との関係で伝送される信号のタイミングに不具合が生じないようにすることが可能なＦＰＧＡ、ＦＰＧＡを用いた回路再構成システム、方法およびプログラムを得ること。
【解決手段】回路ブロック監視手段１２が回路ブロックを構成する論理部に不具合があることを検出すると、これに代わる新しい回路ブロックを構成するとき最適化処理実行手段１３は論理部同士を接続する接続部による信号の伝達タイミングを前の回路ブロックの接続部と可能な限り同一になるように最適化する。回路ブロック交代手段１４は新しい回路ブロックの運用を開始させる。 （もっと読む）

【課題】高速、不揮発性、低消費電力のメモリ回路を提供する。
【解決手段】一方のソース／ドレインがノード４０に接続された第１導電型スピンＭＯＳＦＥＴ１０と、一方のソース／ドレインがノード４０に接続された第１導電型スピンＭＯＳＦＥＴもしくは第１導電型のＭＯＳＦＥＴ１２と、ノード４０にゲート電極が接続され一方のソース／ドレイン電極が出力端子３７に接続されたｐチャネルスピンＭＯＳＦＥＴもしくはｐチャネルのＭＯＳＦＥＴ１４と、ノード４０にゲート電極が接続され、一方のソース／ドレイン電極が出力端子３７に接続されたｎチャネルスピンＭＯＳＦＥＴもしくはｎチャネルのＭＯＳＦＥＴ１６と、出力端子３７と、を備え、第３トランジスタ１４と第４トランジスタ１６はインバータ回路を構成し、第３トランジスタ１４および第４トランジスタ１６の少なくとも一方がスピンＭＯＳＦＥＴであり、出力端子３７からインバータ回路が出力される。 （もっと読む）

【課題】 誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供すること。
【解決手段】 本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有する。 （もっと読む）

【課題】 消費電力を削減した半導体集積回路を提供すること。
【解決手段】 本発明の実施形態による半導体集積回路は、第１の電源と第２の電源との間に２つの不揮発メモリと複数のスイッチング素子が接続されたメモリセルを複数含む半導体集積回路であって、少なくとも２つの前記メモリセルの出力配線が接続され、出力配線が接続されたメモリセルに含まれるスイッチング素子の制御ゲートに入力信号もしくはこの入力信号の反転信号が入力されて、出力配線が接続されたメモリセルの少なくとも１つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が非導通となり、少なくとも１つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が導通する。 （もっと読む）

【課題】電界効果型トランジスタのLSI製造後にしきい電圧の制御が可能で、かつ、回路面積を増大させず、かつ信頼性に優れるという特徴を有する技術を提供する。
【解決手段】シリコン半導体支持基板1の上面に設けられた積層膜（3nm以上4nm以下の第１のシリコン酸化膜2／0.3nm以上2nm以下のシリコン窒化膜3／5nm以上10nm以下の第２のシリコン酸化膜4／3nm以上20nm以下の膜厚）を有するSOI層5と、上記構造に所定の間隔を介して互いに対向して設けられたソース・ドレイン拡散層6と、当該ソース拡散層とドレイン拡散層の間の上記半導体基板の表面上に形成されたゲート絶縁膜7と、上記ゲート絶縁膜の上に形成されたゲート電極8を具備してなる電界効果型半導体装置において、シリコン支持基板1から電圧を印加することにより、直接トンネル効果によって電荷をシリコン窒化膜3に一定時間保持してしきい電圧を調整する。 （もっと読む）

【課題】 スイッチアレイの占有面積の縮小を図る。
【解決手段】本実施形態のスイッチアレイは、基板上に設けられる２つのスイッチと、第１の方向に延在する第１及び第２の制御線と、を具備し、スイッチのそれぞれは、メモリセルトランジスタが設けられる第１のアクティブ領域と、パストランジスタが設けられる第２のアクティブ領域と、を含み、アクティブ領域内でトランジスタのチャネル長方向に隣接するメモリセルトランジスタはソース又はドレインを共有し、第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に互いに隣接している。 （もっと読む）

【課題】再構成可能な論理装置を提供する。
【解決手段】第１論理ブロックと、第２論理ブロックとを含む少なくとも２つの論理ブロック；第１論理ブロックに連結される複数の第１グローバル配線と、前記第２論理ブロックに連結される複数の第２グローバル配線と、を含むグローバル配線グループ；複数の第１グローバル配線と、複数の第２グローバル配線とが交差する領域にそれぞれ配される複数の第１不揮発性メモリ素子を含み、論理装置の動作をリアルタイムで再構成するために、複数の第１不揮発性メモリ素子それぞれに保存された第１データを基に、複数の第１グローバル配線及び第２グローバル配線のルーティングを制御するグローバル制御部；を含む再構成可能な論理装置である。 （もっと読む）

【課題】プログラマブルロジック集積回路装置（「ＰＬＤ」）を提供すること。
【解決手段】プログラマブルロジック集積回路装置は、プログラマブルロジックと、より汎用プログラマブルロジックで実現するにはあまりにも非効率的なタスクを実行するか或いは実行するのを少なくとも支援し、加えて/或いはプログラマブルロジックで実現するには許容不可能に或いは少なくとも好ましくなくゆっくりと動作するタスクを実行するか或いは実行するのを少なくとも支援しする専用（少なくとも部分的にハード配線化された）プロセッサオブジェクト（又は少なくとも高機能化された機能ユニット）とを含む。プロセッサオブジェクトは、演算部と、命令を検索し、或いは少なくとも検索するのを支援することで演算部を制御或いは少なくとも部分的に制御するプログラムシーケンサとを含む。 （もっと読む）