スピンＭＯＳＦＥＴを用いたメモリ回路、メモリ機能付きパストランジスタ回路、スイッチングボックス回路、スイッチングブロック回路、およびフィールドプログラマブルゲートアレイ
【課題】高速、不揮発性、低消費電力のメモリ回路を提供する。
【解決手段】一方のソース／ドレインがノード４０に接続された第１導電型スピンＭＯＳＦＥＴ１０と、一方のソース／ドレインがノード４０に接続された第１導電型スピンＭＯＳＦＥＴもしくは第１導電型のＭＯＳＦＥＴ１２と、ノード４０にゲート電極が接続され一方のソース／ドレイン電極が出力端子３７に接続されたｐチャネルスピンＭＯＳＦＥＴもしくはｐチャネルのＭＯＳＦＥＴ１４と、ノード４０にゲート電極が接続され、一方のソース／ドレイン電極が出力端子３７に接続されたｎチャネルスピンＭＯＳＦＥＴもしくはｎチャネルのＭＯＳＦＥＴ１６と、出力端子３７と、を備え、第３トランジスタ１４と第４トランジスタ１６はインバータ回路を構成し、第３トランジスタ１４および第４トランジスタ１６の少なくとも一方がスピンＭＯＳＦＥＴであり、出力端子３７からインバータ回路が出力される。
【解決手段】一方のソース／ドレインがノード４０に接続された第１導電型スピンＭＯＳＦＥＴ１０と、一方のソース／ドレインがノード４０に接続された第１導電型スピンＭＯＳＦＥＴもしくは第１導電型のＭＯＳＦＥＴ１２と、ノード４０にゲート電極が接続され一方のソース／ドレイン電極が出力端子３７に接続されたｐチャネルスピンＭＯＳＦＥＴもしくはｐチャネルのＭＯＳＦＥＴ１４と、ノード４０にゲート電極が接続され、一方のソース／ドレイン電極が出力端子３７に接続されたｎチャネルスピンＭＯＳＦＥＴもしくはｎチャネルのＭＯＳＦＥＴ１６と、出力端子３７と、を備え、第３トランジスタ１４と第４トランジスタ１６はインバータ回路を構成し、第３トランジスタ１４および第４トランジスタ１６の少なくとも一方がスピンＭＯＳＦＥＴであり、出力端子３７からインバータ回路が出力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スピンＭＯＳＦＥＴを用いたメモリ回路、メモリ機能付きパストランジスタ回路、スイッチングボックス回路、スイッチングブロック回路、およびフィールドプログラマブルゲートアレイに関する。
【背景技術】
【０００２】
近年の微細化技術の進展にともない、ＬＳＩの消費電力が大きくなり、半導体メモリの待機時の消費電力が無視できなくなっている。ＬＳＩの使用しない部分は電源を切断し、使用する部分だけ電源を入れるパワーゲーティング技術が使用される。現行の半導体技術ではメモリ回路として揮発性のＳＲＡＭを用いているために、メモリ回路は電源を切断できない。また、揮発性のＳＲＡＭやＤＲＡＭを用いたメモリ回路では突然に電源が切断されるとメモリ情報が消失してしまう。
【０００３】
現在の半導体技術を基にした不揮発性メモリ回路として、抵抗変化型の不揮発性メモリが提案されている。抵抗変化型の不揮発性メモリは、電源を立ち上げたときに半導体のメモリであるＳＲＡＭに情報を記憶させる。不揮発性メモリは電源を切っても情報が蓄えられているので、読出しまたは書き込み動作をしないときは電源を切断出来る。したがって、ＬＳＩに不揮発性メモリを用いると容易にパワーゲーティングが行える。そのため、抵抗変化型の不揮発性メモリが注目されている。
【０００４】
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んに行われている。トンネル磁気抵抗効果（ＴＭＲ）を基礎とする研究開発が盛んに行われ、磁気ランダムアクセスメモリ（ＭＲＡＭ）やハードディスクドライブ（ＨＤＤ）の再生ヘッドなどに応用されるに至っている。さらに、半導体と磁性体とを結合したスピントランジスタが注目されている。
【０００５】
磁性体は不揮発なメモリ機能を持つことができるため、不揮発性メモリとして使用すれば、パワーゲーティング技術やメモリのバックアップに応用することが期待される。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】S. Sugahara, et al., ACM transactions on Storage, Vol.2, No.2, May 2006, pp. 197-219
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体のＣＭＯＳ技術によってメモリ回路を作製する場合、情報を記憶するメモリとして揮発性のＳＲＡＭが用いられる。ＳＲＡＭは揮発性のため、待機時にも電源を切断できないため消費電力が大きくなる。また、ＳＲＡＭは揮発性のために突然の電源の切断のときにメモリ情報が消失してしまう。大量のＳＲＡＭを使用している場合、動作をしていないときでもリーク電流による消費電力が大きくなってしまう。そのため、高集積化しにくい回路となる。
【０００８】
更に、ＳＲＡＭは電源を切ると情報が失われてしまう揮発性メモリであるため、電源投入をする毎に外部メモリに蓄えていた情報を書き込む必要がある。このため、電源投入時に手間と時間がかかるという課題がある。また、ＳＲＡＭを用いた場合、電源切断時に情報を蓄えておくための外部メモリを確保しておく必要があり、外部メモリのために消費電力および容積が必要になるという課題がある。このため、システム全体での高集積化および低消費電力化を妨げる要因の一つとなっている。
【０００９】
また、ＳＲＡＭは１ｂｉｔのメモリに対して素子６個を用いるので、面積が大きいという課題がある。
【００１０】
また、ＬＳＩの動作速度は配線遅延が大きく影響するため、メモリとして面積が大きなＳＲＡＭを用いると回路の動作が低速となる。
【００１１】
本発明が解決しようとする課題は、高速、不揮発性、かつ低消費電力のメモリ回路、メモリ機能付きパストランジスタ回路、スイッチングボックス回路、スイッチングブロック回路、およびフィールドプログラマブルゲートアレイを提供することである。
【課題を解決するための手段】
【００１２】
本実施形態のメモリ回路は、第１ソース／ドレイン電極と、第２ソース／ドレイン電極と、第１ゲート電極と、を有する第１導電型のスピンＭＯＳＦＥＴである第１トランジスタと、前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第３ソース／ドレイン電極と、第４ソース／ドレイン電極と、第２ゲート電極と、を有し、第１導電型のスピンＭＯＳＦＥＴもしくは第１導電型のＭＯＳＦＥＴのいずれかである第２トランジスタと、第５ソース／ドレイン電極と、第６ソース／ドレイン電極と、前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第３ゲート電極と、を有し、ｐチャネルスピンＭＯＳＦＥＴもしくはｐチャネルＭＯＳＦＥＴのいずれかである第３トランジスタと、 前記第３トランジスタの前記第６ソース／ドレイン電極に接続された第７ソース／ドレイン電極と、第８ソース／ドレイン電極と、前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第４ゲート電極と、を有し、ｎチャネルスピンＭＯＳＦＥＴもしくはｎチャネルＭＯＳＦＥＴのいずれかである第４トランジスタと、前記第３トランジスタの前記第６ソース／ドレイン電極に接続された出力端子と、を備え、前記第３トランジスタと前記第４トランジスタはインバータ回路を構成し、前記インバータ回路においては前記第３トランジスタおよび前記第４トランジスタの少なくとも一方がスピンＭＯＳＦＥＴであり、前記インバータ回路の出力は前記出力端子から出力されることを特徴とする。
【図面の簡単な説明】
【００１３】
【図１】スピンＭＯＳＦＥＴの一具体例を示す断面図。
【図２】第１実施形態のメモリ回路を示す回路図。
【図３】第１実施形態のメモリ回路の接続の一例を示す断面図。
【図４】第１実施形態のメモリ回路の接続の他の例を示す断面図。
【図５】第１実施形態のメモリ回路における各端子に印加する電圧を示す図。
【図６】第１実施形態のメモリ回路の電圧特性を表す図。
【図７】第１実施形態のメモリ回路における書込み方法を説明する図。
【図８】第１実施形態のメモリ回路における書込み方法を説明する図。
【図９】第１実施形態のメモリ回路における書込み方法を説明する図。
【図１０】第１実施形態のメモリ回路における書込み方法を説明する図。
【図１１】第１実施形態の第１変形例によるメモリ回路を示す回路図。
【図１２】第１実施形態の第２変形例によるメモリ回路を示す回路図。
【図１３】第１実施形態の第３変形例によるメモリ回路を示す回路図。
【図１４】第１実施形態の第４変形例によるメモリ回路を示す回路図。
【図１５】第１実施形態の第５変形例によるメモリ回路の書込み方法を説明する図。
【図１６】第１実施形態の第６変形例によるメモリ回路の書込み方法を説明する図。
【図１７】第１実施形態の第７変形例によるメモリ回路の書込み方法を説明する図。
【図１８】第１実施形態の第８変形例によるメモリ回路の書込み方法を説明する図。
【図１９】第１実施形態の第９変形例によるメモリ回路の書込み方法を説明する図。
【図２０】第２実施形態によるメモリ回路を示す回路図。
【図２１】第２実施形態によるメモリ回路の書込み方法の一例を説明する図。
【図２２】第２実施形態の第１変形例によるメモリ回路を示す回路図。
【図２３】第２実施形態の第２変形例によるメモリ回路を示す回路図。
【図２４】第２実施形態の第３変形例によるメモリ回路を示す回路図。
【図２５】第３実施形態のメモリ回路を示す回路図。
【図２６】第３実施形態のメモリ回路における各端子に印加する電圧を示す図。
【図２７】第３実施形態のメモリ回路の電圧特性を表す図。
【図２８】第３実施形態のメモリ回路における書込み方法を説明する図。
【図２９】第３実施形態のメモリ回路における書込み方法を説明する図。
【図３０】第３実施形態のメモリ回路における書込み方法を説明する図。
【図３１】第３実施形態のメモリ回路における書込み方法を説明する図。
【図３２】第３実施形態の第１変形例によるメモリ回路を示す回路図。
【図３３】第３実施形態の第２変形例によるメモリ回路を示す回路図。
【図３４】第３実施形態の第３変形例によるメモリ回路を示す回路図。
【図３５】第３実施形態の第４変形例によるメモリ回路を示す回路図。
【図３６】第３実施形態の第５変形例によるメモリ回路における書込み方法を説明する図。
【図３７】第３実施形態の第６変形例によるメモリ回路における書込み方法を説明する図。
【図３８】第３実施形態の第７変形例によるメモリ回路における書込み方法を説明する図。
【図３９】第３実施形態の第８変形例によるメモリ回路における書込み方法を説明する図。
【図４０】第３実施形態の第９変形例によるメモリ回路における書込み方法を説明する図。
【図４１】第４実施形態のメモリ回路を示す回路図。
【図４２】第４実施形態のメモリ回路における書込み方法を説明する図。
【図４３】第４実施形態の第１変形例によるメモリ回路における書込み方法を説明する図。
【図４４】第４実施形態の第２変形例によるメモリ回路における書込み方法を説明する図。
【図４５】第４実施形態の第３変形例によるメモリ回路における書込み方法を説明する図。
【図４６】第５実施形態によるメモリ機能付きパストランジスタ回路を示す回路図。
【図４７】第６実施形態によるスイッチングボックス回路を示す回路図。
【図４８】第６実施形態のスイッチングボックス回路の入出力回路の一具体例を示すブロック図。
【図４９】第７実施形態のスイッチングブロック回路を示す回路図。
【図５０】第８実施形態によるフィールドプログラマブルゲートアレイを示す回路図。
【発明を実施するための形態】
【００１４】
以下に図面を参照して実施形態を詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００１５】
以下の実施形態によるメモリ回路は、不揮発性メモリとして、スピンＭＯＳＦＥＴを用いる。そこで、スピンＭＯＳＦＥＴについて説明する。
【００１６】
スピンＭＯＳＦＥＴとしてｎチャネルスピンＭＯＳＦＥＴを例にとって説明する。ｎチャネルスピンＭＯＳＦＥＴの一般的な構成を図１に示す。このスピンＭＯＳＦＥＴは、ｐ型半導体領域１０１に離間してｎ型のソースおよびドレイン領域１０３ａ、１０３ｂが形成され、このソース領域１０３ａとドレイン領域１０３ｂとの間のチャネル領域１０２上にゲート絶縁膜１１０が形成され、このゲート絶縁膜１１０上にゲート電極１１２が形成されている。このゲート電極１１２の側部には、絶縁体からなるゲート側壁１１５が設けられている。さらに、ソース領域１０３ａおよびドレイン領域１０３ｂ上にはソース電極１２０およびドレイン電極１３０がそれぞれ形成されている。ソース電極１２０は、ソース領域１０３ａ上に設けた、例えばＭｇＯからなるトンネル絶縁膜１２１と、トンネル絶縁膜１２１上に設けられ磁化が不変の強磁性層を有する磁化固定層１２２とを備えている。ドレイン電極１３０は、ドレイン領域１０３ｂ上に設けた、例えばＭｇＯからなるトンネル絶縁膜１３１と、トンネル絶縁膜１３１上に設けられ磁化が可変の強磁性層を有する磁化自由層１３２とを備えている。なお、磁化が不変とは、書き込み電流を流した前後で磁化の向きが変わらないことを意味し、磁化が可変とは書き込み電流を流した前後で磁化の向きが逆になりうることを意味する。また、磁化固定層１２２および磁化自由層１３２の磁化の向きは共に膜面に垂直であってもよいし、共に膜面に平行であってもよい。なお、膜面とは強磁性層の上面を意味する。また、ソース領域１０３ａ上に磁化固定層１２２を設け、ドレイン領域１０３ｂ上に磁化自由層１３２を設けたが、ソース領域１０３ａ上に磁化自由層１３２を設け、ドレイン領域１０３ｂ上に磁化固定層１２２を設けてもよい。なお、ソース領域１０３ａおよびドレイン領域１０３ｂに磁性半導体領域を用いることも可能である。この場合、トンネル絶縁膜１２１および１３１、強磁性層１２２および１３２は設けなくても構わない。
【００１７】
このスピンＭＯＳＦＥＴにおいて、ゲート電極１１２にゲート電圧を印加すると、スピン偏極された電子がソースからドレインに流れる。このスピンＭＯＳＦＥＴにおいては、磁化固定層１２２および磁化自由層１３２の磁化の向きが、略平行な平行状態と略反平行な反平行状態の２つのスピン状態があり、それぞれの状態により、チャネル領域１０２を介した磁化固定層１２２および磁化自由層１３２間の抵抗値が異なる。磁化固定層１２２および磁化自由層１３２間の抵抗が低抵抗の場合を低抵抗状態と呼び、高抵抗の場合高抵抗状態と呼ぶ。低抵抗状態は磁化固定層１２２および磁化自由層１３２のスピン状態が平行状態の場合であり、
高抵抗状態は磁化固定層１２２および磁化自由層１３２のスピン状態が反平行状態の場合である。磁化固定層１２２および磁化自由層１３２のスピン状態が略平行な場合と、略反平行な場合は、ソース−ドレイン間に書き込み電流を流して磁化自由層１３２のスピン状態を反転させない限り保持されるため、メモリ機能を有している。
【００１８】
磁化自由層１３２の磁化の向きの反転は、ゲート電極１１２にゲート電圧を印加してスピンＭＯＳＦＥＴをオン状態にし、ソース電極とドレイン電極との間にチャネル１０２を通して書き込み電流を流すことにより行うことができる。例えば、磁化自由層１３２の磁化の向きが磁化固定層１２２の磁化の向きと略反平行な場合には、磁化自由層１３２を有するドレイン電極１３０からチャネル１０２を通して磁化固定層１２２を有するソース電極１２０に電流を流す。この場合、電子の流れは電流の流れる方向と逆となるので、電子は磁化固定層１２２を有するソース電極１２０からチャネル１０２を通して磁化自由層１３２を有するドレイン電極１３０に流れる。このとき、電子は磁化固定層１２２によってスピン偏極され、このスピン偏極された電子がチャネル１０２を通して磁化自由層１３２に流れこむことによって、スピントルクが磁化自由層の磁化に作用し、磁化自由層の磁化の向きが磁化固定層の磁化の向きと略平行になる。
【００１９】
一方、磁化自由層１３２の磁化の向きが磁化固定層１２２の磁化の向きと略平行な場合には、磁化固定層１２２を有するソース電極１２０からチャネル１０２を通して磁化自由層１３２を有するドレイン電極１３０に電流を流す。この場合、電子は、磁化自由層１３２を有するドレイン電極１３０からチャネル１０２を通して磁化固定層１２２を有するソース電極１２０に流れる。このとき、電子は磁化自由層１３２によってスピン偏極され、このスピン偏極された電子はチャネル１０２を通して磁化固定層１２２に流れる。磁化固定層１２２と同じ向きのスピンを有する電子は磁化固定層１２２を通過するが、磁化固定層１２２と逆向きのスピンを有する電子は磁化固定層１２２とトンネル絶縁膜１２１との界面で反射され、この反射された電子はチャネル１０２を通して磁化自由層１３２に蓄積され、磁化自由層１３２の磁化に逆向きのスピントルクを作用し、磁化自由層１３２の磁化の向きは、反転し、磁化固定層１２２の磁化の向きと略反平行になる。
【００２０】
このように、スピンＭＯＳＦＥＴには、磁化自由層１３２の磁化の向きを反転させるための電流、すなわち書き込み電流を発生させる書き込み電流発生回路が必要となる。この書き込み電流発生回路は、知られており、例えば、特許第４４３５２３６号公報に開示されている。なお、スピンＭＯＳＦＥＴから抵抗を読み出す電流は、磁化自由層１３２の磁化の向きが反転しないように上記書き込み電流よりも小さい電流値が選ばれる。
【００２１】
スピンＭＯＳＦＥＴにおいては、書き込みの場合には、ソース電極およびドレイン電極の一方から他方に書き込み電流を流すので、ソース電極とドレイン電極が逆となる場合がある。このため、本明細書ではソース電極またはドレイン電極をソース／ドレイン電極と表記する。なお、より明確にするために、ソース電極およびドレイン電極の一方をソース／ドレイン電極の一方と表記し、ソース電極およびドレイン電極の他方をソース／ドレイン電極の他方と表記する場合もある。
【００２２】
また、上記スピンＭＯＳＦＥＴにおいては、磁化固定層および磁化自由層は、それぞれ単層の強磁性層であるとして説明したが、磁化固定層および磁化自由層の少なくとも一方が、複数の強磁性層とそれらの間に挟まれた非磁性層との積層構造を有していてもよい。
【００２３】
この場合、磁化固定層および磁化自由層のそれぞれの磁化の向きは、それらが形成される半導体領域に最も近い強磁性層の磁化の向きであるとする。以下では、磁化固定層および磁化自由層は、それぞれ単層の強磁性層であるとして説明する。
【００２４】
（第１実施形態）
第１実施形態によるメモリ回路を図２に示す。この実施形態のメモリ回路１は、ｎチャネルスピンＭＯＳＦＥＴ１０、１２、１６と、ｐチャネルＭＯＳＦＥＴ１４と、を備えている。スピンＭＯＳＦＥＴ１０は、ゲートが端子３１に接続され、ソース／ドレイン電極の一方が端子３３に接続され、他方が端子４０に接続される。また、スピンＭＯＳＦＥＴ１２は、ゲートが端子３２に接続され、ソース／ドレイン電極の一方が端子４０に接続され、他方が端子３４に接続される。すなわち、スピンＭＯＳＦＥＴ１０、１２は直列に接続される。また、ＭＯＳＦＥＴ１４は、ゲート電極が端子４０に接続され、ソース／ドレイン電極の一方が端子３５に接続され、他方が端子３７に接続される。スピンＭＯＳＦＥＴ１６は、ゲート電極が端子４０に接続され、ソース／ドレイン電極の一方が端子３７に接続され、他方が端子３６に接続される。したがって、ＭＯＳＦＥＴ１４とスピンＭＯＳＦＥＴ１６は直列に接続されるとともに、ゲートが共通に端子４０に接続されたインバータ回路を構成する。
【００２５】
電気特性のバラツキを小さくするために、スピンＭＯＳＦＥＴ１０と１２は、同じ形状となるように設計し、３個のスピンＭＯＳＦＥＴ１０、１２、１６は同一のプロセスで形成することがより好ましい。ｎチャネルスピンＭＯＳＦＥＴ１０、１２、１６は、それぞれｐウェルまたはｐ型半導体層に形成され、ｐチャネルＭＯＳＦＥＴ１４はｎウェルまたはｎ型半導体層に形成される。
【００２６】
なお、本実施形態においては、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１６は同じ抵抗状態、すなわち高抵抗状態および低抵抗状態のいずれか一方の抵抗状態としておき、スピンＭＯＳＦＥＴ１２はスピンＭＯＳＦＥＴ１０と反対の抵抗状態となるように設定する。この場合、スピンＭＯＳＦＥＴ１０、１２のそれぞれの磁化固定層および磁化自由層の接続方法に関して２種類存在する。
【００２７】
一つの接続方法は、図３に示すように、スピンＭＯＳＦＥＴ１０のソース／ドレイン（以下、Ｓ／Ｄともいう）の一方に設けられかつ端子３３に接続される電極１０ａに含まれる磁性層は磁化固定層となり、Ｓ／Ｄの他方に設けられ端子４０に接続する電極１０ｂに含まれる磁性層は磁化自由層となる。また、スピンＭＯＳＦＥＴ１２のＳ／Ｄの一方に設けられかつ端子４０に接続する電極１２ａに含まれる磁性層は磁化自由層となり、Ｓ／Ｄの他方に設けられかつ端子３４に接続する電極１２ｂに含まれる磁性層は磁化固定層となる。すなわち、スピンＭＯＳＦＥＴ１０、１２のそれぞれの磁化自由層を含む電極が端子４０に接続される。この場合において、スピンＭＯＳＦＥＴ１０が高抵抗状態であり、スピンＭＯＳＦＥＴ１２が低抵抗状態であるとする。言い換えれば、スピンＭＯＳＦＥＴ１０の磁化固定層１０ａと磁化自由層１０ｂの磁化の向きが略反平行で、スピンＭＯＳＦＥＴ１２の磁化自由層１２ａと磁化固定層１２ｂの磁化の向きが略平行であるとする。この状態において、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２を共にオン状態となるようにゲートに高い電圧を印加し、端子３４からスピンＭＯＳＦＥＴ１２、端子４０、およびスピンＭＯＳＦＥＴ１０を介して端子３３に書込み電流を流すと、スピンＭＯＳＦＥＴ１０は低抵抗状態に、スピンＭＯＳＦＥＴ１２は高抵抗状態になる。その後、端子３３からスピンＭＯＳＦＥＴ１０、端子４０、およびスピンＭＯＳＦＥＴ１２を介して端子３４に書込み電流を流すと、スピンＭＯＳＦＥＴ１０は高抵抗状態に、スピンＭＯＳＦＥＴ１２は低抵抗状態に変化する。また、スピンＭＯＳＦＥＴ１６の抵抗状態を変化させる方法（書込み方法）については、後述する。なお、図３に示すように、スピンＭＯＳＦＥＴ１０、１２はそれぞれ、ＳＴＩ（Shallow Trench Isolation）によって素子分離されたｐウェルに形成される。これらのｐウェルは同一の基板上に形成される。
【００２８】
図４に示すように、スピンＭＯＳＦＥＴ１０のＳ／Ｄの一方に設けられかつ端子３３に接続される電極１０ａに含まれる磁性層は磁化自由層となり、Ｓ／Ｄの他方に設けられ端子４０に接続する電極１０ｂに含まれる磁性層は磁化固定層となる。また、スピンＭＯＳＦＥＴ１２のＳ／Ｄの一方に設けられかつ端子４０に接続する電極１２ａに含まれる磁性層は磁化固定層となり、Ｓ／Ｄの他方に設けられかつ端子３４に接続する電極１２ｂに含まれる磁性層は磁化自由層となる。すなわち、スピンＭＯＳＦＥＴ１０、１２のそれぞれの磁化固定層を含む電極が端子４０に接続される。この場合において、スピンＭＯＳＦＥＴ１０が低抵抗状態であり、スピンＭＯＳＦＥＴ１２が高抵抗状態であるとする。言い換えれば、スピンＭＯＳＦＥＴ１０の磁化自由層１０ａと磁化固定層１０ｂの磁化の向きが平行で、スピンＭＯＳＦＥＴ１２の磁化固定層１２ａと磁化自由層１２ｂの磁化の向きが反平行であるとする。この状態において、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２が共にオン状態となるようにゲートに高い電圧を印加し、端子３４からスピンＭＯＳＦＥＴ１２、端子４０、およびスピンＭＯＳＦＥＴ１０を介して端子３３に書込み電流を流すと、スピンＭＯＳＦＥＴ１０は高抵抗状態に、スピンＭＯＳＦＥＴ１２は低抵抗状態に変化する。その後、端子３３からスピンＭＯＳＦＥＴ１０、端子４０、およびスピンＭＯＳＦＥＴ１２を介して端子３４に書込み電流を流すと、スピンＭＯＳＦＥＴ１０は低抵抗状態に、スピンＭＯＳＦＥＴ１２は高抵抗状態に変化する。
【００２９】
次に、第１実施形態のメモリ回路１の動作を図５および図６を参照して説明する。なお、以下の動作の説明においては、ソース電極、ドレイン電極、およびゲート電極をそれぞれソース、ドレイン、およびゲートともいう。
【００３０】
（読出し方法）
次に、第２実施形態のメモリ回路の読出し動作について説明する。
【００３１】
まず、図５に示すように、端子３１、３３には動作電圧Ｖｏｐを印加し、端子３２、３４、３６には基準電圧ＧＮＤを印加し、端子３５には電源電圧Ｖｄｄを印加する。電源電圧Ｖｄｄは、基準電圧ＧＮＤに対して、スピンＭＯＳＦＥＴ１０、１２、１６の閾値電圧Ｖｔｈよりも十分高い電圧とする。つまり、Ｖｄｄ＞Ｖｔｈ＋ＧＮＤとする。また、スピンＭＯＳＦＥＴ１０、１２、１６が形成されるそれぞれのｐウェルには基準電圧ＧＮＤを印加し、ＭＯＳＦＥＴ１４が形成されるｎウェルには電源電圧Ｖｄｄを印加する。スピンＭＯＳＦＥＴ１０とスピンＭＯＳＦＥＴ１２との間の中間ノード（端子）４０の電圧（中間電圧）をＶ１とし、端子３７の電圧を出力電圧Ｖ２とする。また、動作電圧Ｖｏｐを、電源電圧Ｖｄｄの半分Ｖｄｄ／２以上の高い電圧に設定する。
【００３２】
本明細書においては、トランジスタ、すなわちスピンＭＯＳＦＥＴまたはＭＯＳＦＥＴのゲートとソース間の電圧Ｖｇｓが、トランジスタの閾値電圧Ｖｔｈより低いとき、トランジスタはソースとドレイン間に電流がほとんど流れず、非常に高抵抗になる。この状態をオフ状態と定義する。トランジスタのゲートとソース間の電圧Ｖｇｓが、閾値電圧Ｖｔｈより高いとき、トランジスタはソースとドレイン間が導通し、低抵抗になる。この状態をオン状態と定義する。
【００３３】
この定義からｎチャネルスピンＭＯＳＦＥＴ１２はゲートに基準電圧ＧＮＤが印加されているので、オフ状態となる。スピンＭＯＳＦＥＴ１０のゲートとソース間の電圧Ｖｇｓ１は、Ｖｇｓ１＝Ｖｏｐ−Ｖ１となる。スピンＭＯＳＦＥＴ１２はオフ状態のため、電圧Ｖ１は高電圧となり、ゲートとソース間の電圧Ｖｇｓ１は低電圧となる。この電圧Ｖｇｓ１が低いため、ｎチャネルスピンＭＯＳＦＥＴ１０もオフ状態となる。この電圧Ｖ１は、ともにオフ状態であるスピンＭＯＳＦＥＴ１０とスピンＭＯＳＦＥＴ１２の抵抗値により決定される。スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２の抵抗は、スピンＭＯＳＦＥＴの磁化固定層および磁化自由層の磁化の向きに依存する。
【００３４】
ＭＯＳＦＥＴ１４およびスピンＭＯＳＦＥＴ１６はインバータ回路を構成し、中間ノード４０の電圧Ｖ１がインバータ回路の入力電圧となり、端子３７の電圧Ｖ２がインバータ回路の出力電圧となる。
【００３５】
最初に、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１６が高低状態で、スピンＭＯＳＦＥＴ１２が低抵抗状態である場合を説明する。この場合、中間電圧Ｖ１が低電圧Ｖ１Ｌとなる。また、ＭＯＳＦＥＴ１４およびスピンＭＯＳＦＥＴ１６から構成されるインバータ回路の入出力特性は、図６に示すグラフｇ１となる。このとき、入力電圧Ｖ１は低電圧Ｖ１Ｌとなるため、入力電圧Ｖ１および出力電圧Ｖ２は図６に示す動作点ＯＰ１となる。したがって、出力電圧Ｖ２は、電源電圧Ｖｄｄに近い値となる。
【００３６】
次に、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１６が低抵抗状態で、スピンＭＯＳＦＥＴ１２が高抵抗状態である場合を説明する。この場合、中間ノード４０の電圧Ｖ１が高電圧Ｖ１Ｈとなる。そして、インバータ回路の入出力特性は、図６に示すグラフｇ２となる。このとき、入力電圧Ｖ１は高電圧Ｖ１Ｈとなるため、入力電圧Ｖ１および出力電圧Ｖ２は図６に示す動作点ＯＰ２となる。したがって、出力電圧Ｖ２は、基準電圧ＧＮＤに近い値となる。
【００３７】
上述したように、図６に示すように、スピンＭＯＳＦＥＴ１０、１２、１６の抵抗状態に依存して、出力電圧Ｖ２を、基準電圧ＧＮＤに近い値か、または電源電圧Ｖｄｄに近い値のどちらかに安定させることができる。このように、第１実施形態では、スピンＭＯＳＦＥＴの抵抗状態により、安定した２値の出力を得ることが可能となるため、不揮発性のメモリとしての動作をすることができる。
【００３８】
なお、本実施形態においては、スピンＭＯＳＦＥＴ１０とスピンＭＯＳＦＥＴ１２はオフ状態のため、端子３３から端子３４に流れる電流は非常に小さい。そのため、スピンＭＯＳＦＥＴ１０とスピンＭＯＳＦＥＴ１２に起因する消費電力が非常に低い。また、ＭＯＳＦＥＴ１４と、スピンＭＯＳＦＥＴ１６で構成されるインバータ回路は、スピンＭＯＳＦＥＴ１６の特性により、動作点がＶｄｄもしくはＧＮＤに近い値になるように設定される。そのため、インバータ回路の消費電力は、非常に低い。
【００３９】
（書込み方法）
次に、第１実施形態のメモリ回路における書込み方法を説明する。第１実施形態のメモリ回路の書込み方法は、スピン注入磁化反転法によりスピンＭＯＳＦＥＴの抵抗状態の書込みを行う。スピン注入磁化反転では、スピンＭＯＳＦＥＴのソースとドレイン間に、磁化が反転する電流（反転電流ともいう）以上の電流を流すことにより、抵抗状態を書き換えることができる。
【００４０】
スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２に書き込みを行う場合は、図７に示す電流経路５１および図８に示す電流経路５２に書込み電流を流すことにより行う。
【００４１】
まず、図７に示す電流経路５１に書込み電流を流す場合を説明する。端子３１すなわちスピンＭＯＳＦＥＴ１０のゲートに高電圧ＶＨ１１、端子３２すなわちスピンＭＯＳＦＥＴ１２のゲートに高電圧ＶＨ１２を印加し、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２をオン状態とする。端子３３に電源電圧Ｖｄｄ以上の高電圧ＶＨ１３、端子３４に基準電圧ＧＮＤ以下の低電圧ＶＬ１４を印加し、端子３３から端子３４までの電流経路５１に反転電流以上の大きな電流を流す。電流経路５１に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０及び１２の抵抗状態を変化させることが出来る。
【００４２】
次に、図８に示す電流経路５２に書込み電流を流す場合を説明する。端子３１に高電圧ＶＨ２１、端子３２に高電圧ＶＨ２２を印加し、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２をオン状態とする。端子３３に基準電圧ＧＮＤ以下の低電圧ＶＬ２３、端子３４に電源電圧Ｖｄｄ以上の高電圧ＶＨ２４を印加し、端子３４から端子３３に反転電流以上の大きな電流を流す。電流経路５２に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０及び１２の抵抗状態を変化させることが出来る。
【００４３】
また、スピンＭＯＳＦＥＴ１６に書き込み行う場合は、図９に示す電流経路５３および図１０に示す電流経路５４に書込み電流を流すことにより行う。
【００４４】
まず、図９に示すように電流経路５３に電流を流す場合を説明する。端子３１に高電圧ＶＨ３１、端子３２に低電圧ＶＬ３２を印加し、スピンＭＯＳＦＥＴ１０をオン状態、スピンＭＯＳＦＥＴ１２をオフ状態とする。端子３５に電源電圧Ｖｄｄ以上の高電圧ＶＨ３５を印加し、端子３６に基準電圧ＧＮＤ以下の低電圧ＶＬ３６を印加する。印加する電圧ＶＨ３５、ＶＬ３６は、ＭＯＳＦＥＴ１４の閾値電圧をＶｔｈ３、スピンＭＯＳＦＥＴ１６の閾値電圧をＶｔｈ４とすると、端子４０の電圧Ｖ１が、
ＶＬ３６＋Ｖｔｈ４＜Ｖ１＜ＶＨ３５−Ｖｔｈ３
となるように端子３３の電圧ＶＨ３３を設定する。これにより、端子３５から端子３６に向かう電流経路５３に大きな電流が流れる。電流経路５３に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６の抵抗状態を変化させることが出来る。
【００４５】
次に、図１０に示すように電流経路５４に書込み電流を流す場合を説明する。端子３１に高電圧ＶＨ４１、端子３２に低電圧ＶＬ４２を印加し、スピンＭＯＳＦＥＴ１０をオン状態、スピンＭＯＳＦＥＴ１２をオフ状態とする。端子３６に電源電圧Ｖｄｄ以上の高電圧ＶＨ４６を印加し、端子３５基準電圧ＧＮＤ以下のＶＬ４５を印加する。印加する電圧ＶＨ４６、ＶＬ４５は、ＭＯＳＦＥＴ１４の閾値電圧をＶｔｈ３、スピンＭＯＳＦＥＴ１６の閾値電圧をＶｔｈ４とすると、端子４０の電圧Ｖ１が
ＶＬ４５＋Ｖｔｈ３＜Ｖ１＜ＶＨ４６−Ｖｔｈ４
となるように設定される。これにより、端子３６から端子３５に向かう電流経路５４に大きな電流が流れる。電流経路５４に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６は低抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層の磁化が配置されている。
【００４６】
本実施形態では、電流経路５１に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０が高抵抗状態となり、スピンＭＯＳＦＥＴ１２が低抵抗状態となり、電流経路５２に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０が低抵抗状態となり、スピンＭＯＳＦＥＴ１２が高抵抗状態となるように配置されている。スピンＭＯＳＦＥＴ１０とスピンＭＯＳＦＥＴ１２におけるソース電極／ドレイン電極の強磁性体の磁化は、電流経路５１に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０が低抵抗状態となり、スピンＭＯＳＦＥＴ１２が高抵抗状態となり、電流経路５２に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０が高抵抗状態となり、スピンＭＯＳＦＥＴ１２が低抵抗状態となるように配置しても構わない。
【００４７】
本実施形態では、電流経路５３に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となり、電流経路５４に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となるように配置されている。スピンＭＯＳＦＥＴ１６におけるソース電極／ドレイン電極の強磁性体の磁化は、電流経路５３に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となり、電流経路５４に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となるように、配置しても構わない。
【００４８】
以上説明したように、第１実施形態のメモリ回路は４個のトランジスタ、すなわち３個のスピンＭＯＳＦＥＴ１０、１２、１６およびＭＯＳＦＥＴ１４で構成されている。このため、第１実施形態のメモリ回路はＳＲＡＭより少ないトランジスタ数でメモリを構成でき、小面積なメモリ回路を実現することができる。
【００４９】
また、第１実施形態のメモリ回路は、小面積なメモリ回路を実現することが可能となるため、第１実施形態のメモリ回路を用いれば、ＬＳＩを高集積化することができるとともに、論理回路の配線遅延が小さくなり、高速な回路を実現することができる。
【００５０】
第１実施形態においては、スピンＭＯＳＦＥＴは、ソース／ドレインの一方から他方に書き込み電流を流すことにより、スピンＭＯＳＦＥＴ内の強磁性体の磁化を反転させる方式、すなわちスピン注入磁化反転（Spin torque transfer switching）方式を用いている。しかし、スピンＭＯＳＦＥＴの近い位置に配線を配置してこの配線に電流を流し、この配線を流れる電流によって誘起される磁場によってスピンＭＯＳＦＥＴ内の強磁性体の磁化を反転させるようにしてもよい。
【００５１】
第１実施形態に用いたスピンＭＯＳＦＥＴは、不揮発性のため、電源を切断しても抵抗状態は維持されている。このため、第１実施形態のメモリ回路を使用しないときには電源を切断することが可能となり、消費電力を低くすることができる。また、突然に電源が切断されてもメモリ情報が維持されているので、バックアップ用のメモリが不要となり、システム全体を小さくすることができる。
【００５２】
また、第１実施形態においては、不揮発性メモリとして、スピンＭＯＳＦＥＴを用いているので、書き換え耐性のあるメモリ回路を実現することができる。
【００５３】
また、第１実施形態によれば、スピンＭＯＳＦＥＴを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。
【００５４】
（第１変形例）
次に、第１実施形態の第１変形例によるメモリ回路を図１１に示す。この第１変形例のメモリ回路１Ａは、図２に示す第１実施形態のメモリ回路１において、端子３４と端子３６を結線し、端子４１とした構成となっている。この第１変形例のメモリ回路１Ａは、図２に示す第１実施形態のメモリ回路１に比べて端子数が少なくなるので、より好ましい。
【００５５】
この第１変形例も第１実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【００５６】
（第２変形例）
次に、第１実施形態の第２変形例によるメモリ回路を図１２に示す。この第２変形例のメモリ回路１Ｂは、図２に示す第１実施形態のメモリ回路１において、ｐチャネルＭＯＳＦＥＴ１４をｐチャネルスピンＭＯＳＦＥＴ１４Ａに置き換えた構成となっている。この場合、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６のうちの一方は高抵抗状態であり、他方は低抵抗状態に設定される。また、スピンＭＯＳＦＥＴ１４ＡとスピンＭＯＳＦＥＴ１６で構成されるインバータ回路は、スピンＭＯＳＦＥＴ１４ＡおよびスピンＭＯＳＦＥＴ１６の特性により、動作点がＶｄｄもしくはＧＮＤに安定的に近い値になるように設定される。
【００５７】
なお、読出し時には、各端子に印加される電圧は第１実施形態の場合と同様である。
【００５８】
また、書込み方法は、スピンＭＯＳＦＥＴ１６を書き込む手順で、スピンＭＯＳＦＥＴ１４Ａもほぼ同時に書き込むことができる。
【００５９】
この第２変形例のように、ｐチャネルスピンＭＯＳＦＥＴ１４Ａを用いた場合、第１実施形態に比べてインバータ回路の消費電力が安定的に低くなるという、好ましい利点がある。
【００６０】
この第２変形例も第１実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【００６１】
（第３変形例）
次に、第１実施形態の第３変形例によるメモリ回路を図１３に示す。この第３変形例のメモリ回路１Ｃは、図２に示す第１実施形態のメモリ回路１において、ｎチャネルスピンＭＯＳＦＥＴ１２をｎチャネルＭＯＳＦＥＴ１２Ａに置き換えた構成となっている。この第３変形例においても、読出し時には、各端子に印加される電圧は第１実施形態の場合と同様である。
【００６２】
この第３変形例も第１実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【００６３】
（第４変形例）
次に、第１実施形態の第４変形例によるメモリ回路を図１４に示す。この第４変形例のメモリ回路１Ｄは、図１２に示す第２変形例のメモリ回路１Ｂにおいて、ｎチャネルスピンＭＯＳＦＥＴ１２をｎチャネルＭＯＳＦＥＴ１２Ａに置き換えた構成となっている。この場合、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６のうちの一方は高抵抗状態であり、他方は低抵抗状態に設定される。
【００６４】
なお、この第４変形例においても、読出し時には、各端子に印加される電圧は第２変形例の場合と同様である。
【００６５】
この第４変形例も第２変形例と同様に、第１実施形態に比べてインバータ回路の消費電力が安定的に低くなるという、好ましい利点がある。
【００６６】
この第４変形例も第１実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【００６７】
（第５変形例）
次に、第１実施形態の第５変形例によるメモリ回路について図１５を参照して説明する。この第５変形例のメモリ回路１Ｅは、図１に示す第１実施形態のメモリ回路１において、スピンＭＯＳＦＥＴ１０の書込み方法を変えた構成となっている。図１５に示すように、スピンＭＯＳＦＥＴ１０が設けられているｐウェルに接続されるｐウェル端子４２に高電圧を印加し、端子３３に低電圧を印加することにより、電流経路５５に書き込み電流を流し、スピンＭＯＳＦＥＴ１０の磁化自由層の磁化を反転させることができる。
【００６８】
（第６変形例）
次に、第１実施形態の第６変形例によるメモリ回路について図１６を参照して説明する。この第６変形例のメモリ回路１Ｆは、図１に示す第１実施形態のメモリ回路１において、スピンＭＯＳＦＥＴ１２の書込み方法を変えた構成となっている。図１６に示すように、スピンＭＯＳＦＥＴ１２が設けられているｐウェルに接続されるｐウェル端子４３に高電圧を印加し、端子３４に低電圧を印加することにより、電流経路５６に書き込み電流を流し、スピンＭＯＳＦＥＴ１２の磁化自由層の磁化を反転させることができる。
【００６９】
（第７変形例）
次に、第１実施形態の第６変形例によるメモリ回路について図１７を参照して説明する。この第７変形例のメモリ回路１Ｇは、図１に示す第１実施形態のメモリ回路１において、スピンＭＯＳＦＥＴ１６の書込み方法を変えた構成となっている。図１７に示すように、スピンＭＯＳＦＥＴ１６が設けられているｐウェルに接続されるｐウェル端子４４に高電圧を印加し、端子３６に低電圧を印加することにより、電流経路５７に書き込み電流を流し、スピンＭＯＳＦＥＴ１６の磁化自由層の磁化を反転させることができる。
【００７０】
（第８変形例）
次に、第１実施形態の第８変形例によるメモリ回路について図１８を参照して説明する。この第８変形例のメモリ回路１Ｈは、図１２に示す第２変形例のメモリ回路１Ｂにおいて、スピンＭＯＳＦＥＴ１４Ａの書込み方法を変えた構成となっている。図１８に示すように、スピンＭＯＳＦＥＴ１４Ａが設けられているｎウェルに接続されるｎウェル端子４５に低電圧を印加し、端子３５に高電圧を印加することにより、電流経路５８に書き込み電流を流し、スピンＭＯＳＦＥＴ１４Ａの磁化自由層の磁化を反転させることができる。
【００７１】
（第９変形例）
次に、第１実施形態の第９変形例によるメモリ回路について図１９を参照して説明する。この第９変形例のメモリ回路１Ｉは、図１２に示す第２変形例のメモリ回路１Ｂにおいて、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６の書込み方法を変えた構成となっている。図１９に示すように、ｐチャネルスピンＭＯＳＦＥＴ１４Ａが設けられているｎウェルに接続されるｎウェル端子４５に低電圧を印加し、ｎチャネルスピンＭＯＳＦＥＴ１６が設けられているｐウェル端子４４に高電圧を印加することにより、電流経路５９に書き込み電流を流し、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６の少なくとも一方の磁化自由層の磁化を反転させることができる。
【００７２】
（第２実施形態）
次に、第２実施形態によるメモリ回路について図２０乃至図２１を参照して説明する。
【００７３】
この第２実施形態のメモリ回路を図２０に示す。この第２実施形態のメモリ回路２は、図２に示す第１実施形態のメモリ回路１において、端子３７にソース／ドレイン電極の一方が接続され、他方が端子３９に接続され、ゲートが端子３８に接続されたｎチャネルＭＯＳＦＥＴ１８を新たに設けた構成となっている。このＭＯＳＦＥＴ１８は、ｎチャネルスピンＭＯＳＦＥＴ１６に書込みを行うために設けられている。
【００７４】
この第２実施形態においては、読出し時に、端子３８に低電圧を印加し、ＭＯＳＦＥＴ１８をオフ状態とする。
【００７５】
スピンＭＯＳＦＥＴ１６に書き込みを行う場合は、図２１に示す電流経路６０、すなわち端子３６からスピンＭＯＳＦＥＴ１６、ＭＯＳＦＥＴ１８を介して端子３９に電流を流すことにより、行う。この書込み方法を以下に説明する。
【００７６】
端子３１に高電圧、端子３２に低電圧、端子３３に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態とする。なお、端子３１に低電圧、端子３２に高電圧、端子３４に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態としても構わない。
【００７７】
また、端子３８に高電圧を印加し、ＭＯＳＦＥＴ１８をオン状態とする。
【００７８】
端子３６に電源電圧Ｖｄｄ以上の高電圧、端子３９に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６０に正の電流を流すか、または端子３６に基準電圧ＧＮＤ以下の低電圧、端子３９に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６０に負の電流（上記正の電流と反対向きの電流）を流す。これにより、端子３６から端子３９の電流経路６０に、絶対値が大きな電流が流れる。電流経路６０に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となり、電流経路６０に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置した。なお、電流経路６０に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となり、電流経路６０に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置しても構わない。
【００７９】
以上説明したように、第２実施形態によれば、３個のスピンＭＯＳＦＥＴと、２個のＭＯＳＦＥＴの計５個のトランジスタでメモリ回路が実現できるため、小面積のメモリ回路が可能となる。
【００８０】
また、この第２実施形態も第１実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【００８１】
更に、第２実施形態によれば、スピンＭＯＳＦＥＴを用いていることにより書き換え耐性のあるメモリ回路となる。
【００８２】
また、第２実施形態によれば、スピンＭＯＳＦＥＴを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。
【００８３】
（第１変形例）
次に、第２実施形態の第１変形例によるメモリ回路を図２２に示す。この第１変形例のメモリ回路２Ａは、図２０に示す第２実施形態のメモリ回路２において、ｐチャネルＭＯＳＦＥＴ１４をｐチャネルスピンＭＯＳＦＥＴ１４Ａに置き換えた構成となっている。
【００８４】
この第１変形例において、ｐチャネルスピンＭＯＳＦＥＴ１４Ａへの書込みは、図２２に示す書込み電流経路６１に電流を流すことにより行う。以下に、この書込み方法を説明する。
【００８５】
端子３１に高電圧、端子３２に低電圧、端子３３に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態とする。もしくは、端子３１に低電圧、端子３２に高電圧、端子３４に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態としても構わない。
【００８６】
また、端子３８に高電圧を印加し、ＭＯＳＦＥＴ１８をオン状態とする。端子３５に電源電圧Ｖｄｄ以上の高電圧、端子３９に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６１に正の電流を流すか、端子３５に基準電圧ＧＮＤ以下の低電圧、端子３９に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６１に負の電流を流す。これにより、端子３５から端子３９の電流経路６１に、絶対値が大きな電流が流れる。
【００８７】
電流経路６１に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となり、電流経路６１に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置する。もしくは、電流経路６１に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となり、電流経路６１に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置しても構わない。
【００８８】
この第１変形例も第２実施形態と同様の効果を得ることができる。
【００８９】
（第２変形例）
次に、第２実施形態の第２変形例によるメモリ回路を図２３に示す。この第２変形例のメモリ回路２Ｂは、図２０に示す第２実施形態のメモリ回路２において、ｎチャネルＭＯＳＦＥＴ１８をｐチャネルＭＯＳＦＥＴ１８Ａに置き換えた構成となっている。
【００９０】
この第２変形例においては、メモリの読出し時は、端子３８に高電圧を印加し、ｐチャネルＭＯＳＦＥＴ１８Ａをオフ状態とする以外は、第２実施形態と同様に行う。この第２変形例において、スピンＭＯＳＦＥＴ１６への書込み方法を以下に述べる。この書込みは、図２３に示す電流経路６２に電流を流すことにより行う。まず、端子３１に高電圧、端子３２に低電圧、端子３３に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態とする。もしくは、端子３１に低電圧、端子３２に高電圧、端子３４に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態としても構わない。
【００９１】
また、端子３８に低電圧を印加し、ＭＯＳＦＥＴ１８Ａをオン状態とする。更に、端子３９に電源電圧Ｖｄｄ以上の高電圧、端子３６に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６２に正の電流を流すか、端子３９に基準電圧ＧＮＤ以下の低電圧、端子３６に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６２に負の電流を流す。これにより、端子３９から端子３６の電流経路６２に、絶対値が大きな電流が流れる。
【００９２】
なお、電流経路６２に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となり、電流経路６２に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置する。もしくは、電流経路６２に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となり、電流経路６２に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置する。
【００９３】
この第２変形例も第２実施形態と同様の効果を得ることができる。
【００９４】
（第３変形例）
次に、第２実施形態の第３変形例によるメモリ回路を図２４に示す。この第３変形例のメモリ回路２Ｃは、図２０に示す第２実施形態のメモリ回路２において、ｐチャネルＭＯＳＦＥＴ１４をｐチャネルスピンＭＯＳＦＥＴ１４Ａに置き換えるとともに、ｎチャネルＭＯＳＦＥＴ１８をｐチャネルＭＯＳＦＥＴ１８Ａに置き換えた構成となっている。
【００９５】
この第３変形例において、ｐチャネルスピンＭＯＳＦＥＴ１４Ａへの書込みは、図２４に示す電流経路６３に電流を流すことにより行う。この書込み方法を以下に説明する。まず、端子３１に高電圧、端子３２に低電圧、端子３３に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態とする。もしくは、端子３１に低電圧、端子３２に高電圧、端子３４に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態としても構わない。
【００９６】
また、端子３８に低電圧を印加し、ｐチャネルＭＯＳＦＥＴ１８Ａをオン状態とする。さらに、端子３９に電源電圧Ｖｄｄ以上の高電圧、端子３５に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６３に正の電流を流すか、端子３９に基準電圧ＧＮＤ以下の低電圧、端子３５に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６３に負の電流を流す。これにより、端子３９から端子３５の電流経路６３に絶対値が大きな電流が流れる。
【００９７】
なお、電流経路６３に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となり、電流経路６３に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置する。もしくは、電流経路６３に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となり、電流経路６３に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置しても構わない。
【００９８】
以上説明したように、この第３変形例も第２実施形態と同様の効果を得ることができる。
【００９９】
（第３実施形態）
次に、第３実施形態によるメモリ回路を図２５に示す。この第３実施形態のメモリ回路３は、図２に示す第１実施形態のメモリ回路１において、ｎチャネルスピンＭＯＳＦＥＴ１０、１２をｐチャネルスピンＭＯＳＦＥＴ１０Ａ、１２Ｂに置き換えるとともにｐチャネルＭＯＳＦＥＴ１４をｐチャネルスピンＭＯＳＦＥＴ１４Ａに置き換え、更にｎチャネルスピンＭＯＳＦＥＴ１６をｎチャネルＭＯＳＦＥＴ１６Ａに置き換えた構成となっている。この第３実施形態においては、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１４Ａは同じ抵抗状態としておき、スピンＭＯＳＦＥＴ１２ＢのスピンＭＯＳＦＥＴはスピンＭＯＳＦＥＴ１０Ａと異なる抵抗状態となるように設定しておく。
【０１００】
（読出し方法）
読出し時の各端子の電圧は図２６に示す通りとなっている。すなわち、端子３２、３４、３５には電源電圧Ｖｄｄを印加し、端子３１および端子３３には動作電圧Ｖｏｐを印加する。動作電圧Ｖｏｐは、電源電圧の半分Ｖｄｄ／２以下の低い電圧に設定する。端子３６には基準電圧ＧＮＤを印加する。ＭＯＳＦＥＴ１６Ａが設けられているｐウェルに接続されるｐウェル端子には基準電圧ＧＮＤを印加する。また、スピンＭＯＳＦＥＴ１０Ａ、１２Ｂ、１４Ａがそれぞれ設けられているｎウェルに接続されるｎウェル端子には電源電圧Ｖｄｄを印加する。これにより、読出し時は、スピンＭＯＳＦＥＴ１０Ａ、１２Ｂはオフ状態となり、非常に小さい電流しか流れない。そのため低消費電力で、スピンＭＯＳＦＥＴの抵抗状態に依存して出力に電圧差を得ることができる。
【０１０１】
最初に、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１４Ａが低抵抗状態で、スピンＭＯＳＦＥＴ１２Ｂが高抵抗状態である場合を説明する。この場合、ノード４０の電圧Ｖ１が低電圧Ｖ１Ｌとなる。また、スピンＭＯＳＦＥＴ１４ＡおよびＭＯＳＦＥＴ１６Ａから構成されるインバータ回路の入出力は、図２７に示す入出力特性ｇ３となる。この場合の入力電圧Ｖ１は低電圧Ｖ１Ｌとなるため、入力電圧Ｖ１および出力電圧Ｖ２は図２７に示す動作点ＯＰ３となる。そして、出力電圧Ｖ２は、電源電圧Ｖｄｄに近い値となる。
【０１０２】
次に、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１４Ａが高抵抗状態で、スピンＭＯＳＦＥＴ１２Ｂが低抵抗状態の場合を説明する。この場合、ノード４０の電圧Ｖ１が高電圧Ｖ１Ｈとなる。また、スピンＭＯＳＦＥＴ１４ＡおよびＭＯＳＦＥＴ１６Ａから構成されるインバータの入出力は、図２７に示す入出力特性ｇ４となる。この場合、入力電圧Ｖ１は高電圧Ｖ１Ｈとなるため、入力電圧Ｖ１および出力電圧Ｖ２は図２７に示す動作点ＯＰ４となる。そして、出力電圧Ｖ２は、基準電圧ＧＮＤに近い値となる。
【０１０３】
このように、スピンＭＯＳＦＥＴ１４ＡおよびＭＯＳＦＥＴ１６Ａからなるインバータ回路を用いることにより、出力電圧Ｖ２の電圧を、基準電圧ＧＮＤに近い値か電源電圧Ｖｄｄに近い値のどちらかに安定させることができる。
【０１０４】
第３実施形態では、スピンＭＯＳＦＥＴ１０Ａ、１２Ｂ、１４Ａの抵抗状態により、安定した２値の出力を得ることが可能となるため、不揮発性のメモリとなる。
【０１０５】
（書込み方法）
第３実施形態によるメモリ回路３の書込み方法を説明する。この第３実施形態では、スピン注入磁化反転によりスピンＭＯＳＦＥＴへの書込みを行う。スピン注入磁化反転では、ソース−ドレイン間に反転電流以上の電流を流すことにより、スピンＭＯＳＦＥＴの磁化自由層の磁化を反転させ、抵抗状態を変化させることができる。
【０１０６】
スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂへの書込みは、図２８に示す電流経路６４および図２９に示す電流経路６５に電流を流すことにより行う。
【０１０７】
まず、図２８に示すように電流経路６４に電流を流す場合を説明する。端子３１に低電圧ＶＬ１１１、端子３２に低電圧ＶＬ１１２を印加し、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂをオン状態とする。端子３３に基準電圧ＧＮＤ以下の低電圧ＶＬ１１３、端子３４に電源電圧Ｖｄｄ以上の高電圧ＶＨ１１４を印加し、端子３４から端子３３に大きな電流を流す。この場合、電流経路６４に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０Ａは低抵抗状態となり、スピンＭＯＳＦＥＴ１２Ｂが高抵抗状態となるように、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂの磁化固定層および磁化自由層の磁化が配置される。
【０１０８】
次に、図２９に示すように電流経路６５に電流を流す場合を説明する。端子３１に低電圧ＶＬ１２１、端子３２に低電圧ＶＬ１２２を印加し、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂをオン状態とする。端子３３に電源電圧Ｖｄｄ以上の高電圧ＶＨ１２３、端子３４に基準電圧ＧＮＤ以下の低電圧ＶＬ１２４を印加し、端子３３から端子３４に大きな電流を流す。電流経路６５に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０Ａは高抵抗状態となり、スピンＭＯＳＦＥＴ１２Ｂが低抵抗状態となるように、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂの磁化固定層および磁化自由層の磁化が配置される。
【０１０９】
なお、電流経路６４に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０Ａが高抵抗状態となり、スピンＭＯＳＦＥＴ１２Ｂが低抵抗状態となり、電流経路６５に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０Ａが低抵抗状態となり、スピンＭＯＳＦＥＴ１２Ｂが高抵抗状態となるように、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂの磁化固定層および磁化自由層を配置しても構わない。
【０１１０】
次に、スピンＭＯＳＦＥＴ１４Ａへの書込みは、図３０に示す電流経路６６および図３１に示す電流経路６７に電流を流すことにより行う。
【０１１１】
まず、図３０に示すように電流経路６６に電流を流す場合を説明する。端子３１に低電圧ＶＬ１３１、端子３２に高電圧ＶＨ１３２を印加し、スピンＭＯＳＦＥＴ１０Ａをオン状態にし、スピンＭＯＳＦＥＴ１２Ｂをオフ状態とする。端子３５に電源電圧Ｖｄｄ以上の高電圧ＶＨ１３５を印加し、端子３６に基準電圧ＧＮＤ以下の低電圧ＶＬ１３６を印加する。スピンＭＯＳＦＥＴ１４Ａの閾値電圧をＶｔｈ３、ＭＯＳＦＥＴ１６Ａの閾値電圧をＶｔｈ４とすると、端子４０の電圧Ｖ１が
ＶＬ１３６＋Ｖｔｈ４＜Ｖ１＜ＶＨ１３５−Ｖｔｈ３
となるように、スピンＭＯＳＦＥＴ１０Ａのソース／ドレインの一方に接続される端子３３に低電圧ＶＬ１３３を印加する。これにより、端子３５から端子３６の電流経路６６に大きな電流が流れる。電流経路６６に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａは低抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層の磁化が配置される。
【０１１２】
次に、図３１に示すように電流経路６７に電流を流す場合を説明する。端子３１に低電圧ＶＬ１４１、端子３２に高電圧ＶＨ１４２を印加し、スピンＭＯＳＦＥＴ１０Ａをオン状態にし、スピンＭＯＳＦＥＴ１２Ｂをオフ状態とする。端子３６に電源電圧Ｖｄｄ以上の高電圧ＶＨ１４６を印加し、端子３５に基準電圧ＧＮＤ以下のＶＬ１４５を印加する。スピンＭＯＳＦＥＴ１４Ａの閾値電圧をＶｔｈ３、ＭＯＳＦＥＴ１６Ａの閾値電圧をＶｔｈ４とし、端子４０の電圧Ｖ１が
ＶＬ１４５＋Ｖｔｈ３＜Ｖ１＜ＶＨ１４６−Ｖｔｈ４
となるように、端子３１に低電圧ＶＬ１４３を印加する。これにより、端子３６から端子３５の電流経路６７に大きな電流が流れる。電流経路６７に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａは高抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層の磁化が配置される。
【０１１３】
なお、電流経路６６に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となり、電流経路６７に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置しても構わない。
【０１１４】
以上説明したように、第３実施形態によれば、４個のトランジスタ、すなわち３個のスピンＭＯＳＦＥＴと、１個のＭＯＳＦＥＴとでメモリ回路を構成することが可能となるので、小面積のメモリ回路を得ることができる。
【０１１５】
また、第３実施形態のメモリ回路は、小面積なメモリ回路を実現することが可能となるため、ＬＳＩを高集積化することができるとともに、論理回路の配線遅延が小さくなり、高速な回路を実現することができる。
【０１１６】
また、第３実施形態においては、スピンＭＯＳＦＥＴは、ソース／ドレインの一方から他方に書き込み電流を流すことにより、スピンＭＯＳＦＥＴ内の強磁性体の磁化を反転させる方式、すなわちスピン注入磁化反転方式を用いている。しかし、スピンＭＯＳＦＥＴの近い位置に配線を配置してこの配線に電流を流し、この配線を流れる電流によって誘起される磁場によってスピンＭＯＳＦＥＴ内の強磁性体の磁化を反転させるようにしてもよい。
【０１１７】
第３実施形態に用いたスピンＭＯＳＦＥＴは、不揮発性のため、電源を切断しても抵抗状態は維持されている。このため、第３実施形態のメモリ回路を使用しないときには電源を切断することが可能となり、消費電力を低くすることができる。また、突然に電源が切断されてもメモリ情報が維持されているので、バックアップ用のメモリが不要となり、システム全体を小さくすることができる。
【０１１８】
また、第３実施形態においては、不揮発性メモリとして、スピンＭＯＳＦＥＴを用いているので、書き換え耐性のあるメモリ回路を実現することができる。
【０１１９】
また、第３実施形態によれば、スピンＭＯＳＦＥＴを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。
【０１２０】
（第１変形例）
次に、第３実施形態の第１変形例によるメモリ回路を図３２に示す。この第１変形例のメモリ回路３Ａは、図２５に示す第３実施形態のメモリ回路３において、端子３４と端子３６を結線し、端子４１とした構成となっている。この第１変形例のメモリ回路３Ａは、図２５に示す第３実施形態のメモリ回路３に比べて端子数が少なくなるので、より好ましい。
【０１２１】
また、この第１変形例も第３実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【０１２２】
（第２変形例）
次に、第３実施形態の第２変形例によるメモリ回路を図３３に示す。この第２変形例のメモリ回路３Ｂは、図２５に示す第３実施形態のメモリ回路３において、ｎチャネルＭＯＳＦＥＴ１６ＡをｎチャネルスピンＭＯＳＦＥＴ１６に置き換えた構成となっている。この場合、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６のうちの一方は高抵抗状態であり、他方は低抵抗状態に設定される。また、スピンＭＯＳＦＥＴ１４ＡとスピンＭＯＳＦＥＴ１６で構成されるインバータ回路は、スピンＭＯＳＦＥＴ１４Ａ、１６の特性により、動作点がＶｄｄもしくはＧＮＤに安定的に近い値になるように設定される。
【０１２３】
そして、この第２変形例においては、読出し時に各端子に印加される電圧は、第３実施形態の場合と同じである。
【０１２４】
なお、この第２変形例においては、スピンＭＯＳＦＥＴ１６への書込みは、スピンＭＯＳＦＥＴ１４Ａに書込みを行う手順で、ほぼ同時に行うことができる。
【０１２５】
また、ｎチャネルスピンＭＯＳＦＥＴ１６を用いた場合、スピンＭＯＳＦＥＴ１４Ａ、１６からなるインバータ回路の消費電力が安定的に低くなるという好ましい利点がある。
【０１２６】
また、この第２変形例も第３実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【０１２７】
（第３変形例）
次に、第３実施形態の第３変形例によるメモリ回路を図３４に示す。この第３変形例のメモリ回路３Ｃは、図２５に示す第３実施形態のメモリ回路３において、ｐチャネルスピンＭＯＳＦＥＴ１２ＢをｐチャネルＭＯＳＦＥＴ１２Ｃに置き換えた構成となっている。 この第３変形例においては、読出し時に各端子に印加される電圧は、第３実施形態の場合と同じである。
【０１２８】
この第３変形例も第３実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【０１２９】
（第４変形例）
次に、第３実施形態の第３変形例によるメモリ回路を図３５に示す。この第３変形例のメモリ回路３Ｃは、図３３に示す第２変形例のメモリ回路３Ｂにおいて、ｐチャネルスピンＭＯＳＦＥＴ１２ＢをｐチャネルＭＯＳＦＥＴ１２Ｃに置き換えた構成となっている。 この第４変形例においては、読出し時に各端子に印加される電圧は、第２変形例の場合と同じである。
【０１３０】
この第４変形例も第２変形例と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【０１３１】
（第５変形例）
次に、第３実施形態の第５変形例によるメモリ回路について図３６を参照して説明する。この第５変形例のメモリ回路３Ｅは、図２５に示す第３実施形態のメモリ回路３において、スピンＭＯＳＦＥＴ１０Ａの書込み方法を変えた構成となっている。図３６に示すように、スピンＭＯＳＦＥＴ１０Ａが設けられているｎウェルに接続されるｎウェル端子４７に低電圧を印加し、端子３３に高電圧を印加することにより、電流経路６８に書き込み電流を流し、スピンＭＯＳＦＥＴ１０Ａの磁化自由層の磁化を反転させる構成となっている。
【０１３２】
（第６変形例）
次に、第３実施形態の第６変形例によるメモリ回路について図３７を参照して説明する。この第６変形例のメモリ回路３Ｆは、図２５に示す第３実施形態のメモリ回路３において、スピンＭＯＳＦＥＴ１２Ｂの書込み方法を変えた構成となっている。図３７に示すように、スピンＭＯＳＦＥＴ１２Ｂが設けられているｎウェルに接続されるｎウェル端子４８に低電圧を印加し、端子３４に高電圧を印加することにより、電流経路６９に書き込み電流を流し、スピンＭＯＳＦＥＴ１２Ｂの磁化自由層の磁化を反転させる構成となっている。
【０１３３】
（第７変形例）
次に、第３実施形態の第７変形例によるメモリ回路について図３８を参照して説明する。この第７変形例のメモリ回路３Ｇは、図２５に示す第３実施形態のメモリ回路３において、スピンＭＯＳＦＥＴ１４Ａの書込み方法を変えた構成となっている。図３８に示すように、スピンＭＯＳＦＥＴ１４Ａが設けられているｎウェルに接続されるｎウェル端子４５に低電圧を印加し、端子３５に高電圧を印加することにより、電流経路５８に書き込み電流を流し、スピンＭＯＳＦＥＴ１４Ａの磁化自由層の磁化を反転させる構成となっている。
【０１３４】
（第８変形例）
次に、第３実施形態の第８変形例によるメモリ回路について図３９を参照して説明する。この第７変形例のメモリ回路３Ｇは、図３３に示す第３実施形態の第２変形例によるメモリ回路３Ｂにおいて、ｎチャネルスピンＭＯＳＦＥＴ１６の書込み方法を変えた構成となっている。図３９に示すように、ｎチャネルスピンＭＯＳＦＥＴ１６が設けられているｐウェルに接続されるｐウェル端子４４に低電圧を印加し、端子３６に高電圧を印加することにより、電流経路５７に書き込み電流を流し、スピンＭＯＳＦＥＴ１６の磁化自由層の磁化を反転させる構成となっている。
【０１３５】
（第９変形例）
次に、第３実施形態の第９変形例によるメモリ回路について図４０を参照して説明する。この第９変形例のメモリ回路３Ｉは、図３３に示す第２変形例のメモリ回路３Ｂにおいて、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６の書込み方法を変えた構成となっている。図４０に示すように、ｐチャネルスピンＭＯＳＦＥＴ１４Ａが設けられているｎウェルに接続されるｎウェル端子４５に低電圧を印加し、ｎチャネルスピンＭＯＳＦＥＴ１６が設けられているｐウェル端子４４に高電圧を印加することにより、電流経路５９に書き込み電流を流し、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６の少なくとも一方の磁化自由層の磁化を反転させる構成となっている。
【０１３６】
（第４実施形態）
次に、第４実施形態によるメモリ回路について図４１乃至図４２を参照して説明する。
【０１３７】
この第４実施形態のメモリ回路を図４１に示す。この第４実施形態のメモリ回路４は、図２５に示す第３実施形態のメモリ回路３において、端子３７にソース／ドレイン電極の一方が接続され、他方が端子３９に接続され、ゲートが端子３８に接続されたｐチャネルＭＯＳＦＥＴ１８Ａを新たに設けた構成となっている。このＭＯＳＦＥＴ１８Ａは、ｐチャネルスピンＭＯＳＦＥＴ１４Ａに書込みを行うために設けられている。
【０１３８】
この第４実施形態においては、メモリの読出し時に、端子３８に高電圧を印加し、ＭＯＳＦＥＴ１８Ａをオフ状態とする。
【０１３９】
ｐチャネルスピンＭＯＳＦＥＴ１４Ａへの書込みは、図４２に示す電流経路６３に電流を流すことにより行う。すなわち、端子３１に低電圧、端子３２に高電圧、端子３３に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態とする。なお、端子３１に高電圧、端子３２に低電圧、端子３４に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態としても構わない。
【０１４０】
そして、端子３８に低電圧を印加し、ＭＯＳＦＥＴ１８Ａをオン状態とする。更に、端子３９に電源電圧Ｖｄｄ以上の高電圧、端子３５に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６３に正の電流を流すか、あるいは端子３５に電源電圧Ｖｄｄ以上の高電圧、端子３９に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６３に負の電流を流す。
【０１４１】
上記により、端子３９から端子３５の電流経路６３に、絶対値が大きな電流が流れる。電流経路６３に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となり、電流経路６３に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置する。なお、電流経路６３に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となり、電流経路６３に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置しても構わない。
【０１４２】
以上説明したように、第４実施形態によれば、３個のスピンＭＯＳＦＥＴと、２個のＭＯＳＦＥＴの計５個のトランジスタでメモリ回路が実現できるため、小面積のメモリ回路が可能となる。
【０１４３】
また、この第４実施形態も第３実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【０１４４】
更に、第４実施形態によれば、スピンＭＯＳＦＥＴを用いていることにより書き換え耐性のあるメモリ回路となる。
【０１４５】
また、第４実施形態によれば、スピンＭＯＳＦＥＴを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。
【０１４６】
（第１変形例）
次に、第４実施形態の第１変形例によるメモリ回路を図４３に示す。この第１変形例のメモリ回路４Ａは、図４１に示す第４実施形態のメモリ回路４において、ｎチャネルＭＯＳＦＥＴ１６ＡをｎチャネルスピンＭＯＳＦＥＴ１６に置き換えた構成となっている。
【０１４７】
この第１変形例においては、ｎチャネルスピンＭＯＳＦＥＴ１６への書込みは、図４３に示す電流経路６２に電流を流すことにより行う。すなわち、端子３１に低電圧、端子３２に高電圧、端子３３に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態とする。もしくは、端子３１に高電圧、端子３２に低電圧、端子３４に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態としても構わない。そして、端子３８に低電圧を印加し、ＭＯＳＦＥＴ１８Ａをオン状態とする。更に、端子３９に電源電圧Ｖｄｄ以上の高電圧、端子３６に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６２に正の電流を流すか、端子３９に基準電圧ＧＮＤ以下の低電圧、端子３６に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６２に負の電流を流す。これにより、端子３９から端子３６の電流経路６２に、絶対値の大きな電流が流れる。電流経路６２に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となり、電流経路６２に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置する。もしくは、電流経路６２に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となり、電流経路６２に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置しても構わない。
【０１４８】
この第１変形例も第４実施形態と同様の効果を得ることができる。
【０１４９】
（第２変形例）
次に、第４実施形態の第２変形例によるメモリ回路を図４４に示す。この第２変形例のメモリ回路４Ｂは、図４１に示す第４実施形態のメモリ回路４において、ｐチャネルＭＯＳＦＥＴ１８ＡをｎチャネルＭＯＳＦＥＴ１８に置き換えた構成となっている。
【０１５０】
この第２変形例においては、読出し時に、端子３８に低電圧を印加し、ＭＯＳＦＥＴ１８をオフ状態とする。
【０１５１】
この第２変形例のメモリ回路において、スピンＭＯＳＦＥＴ１４Ａへの書込みは、図４４に示す電流経路６１に電流を流すことにより行う。すなわち、端子３１に低電圧、端子３２に高電圧、端子３３に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態とする。もしくは、端子３１に高電圧、端子３２に低電圧、端子３４に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態としても構わない。そして、端子３８に高電圧を印加し、ＭＯＳＦＥＴ１８をオン状態とする。更に、端子３５に電源電圧Ｖｄｄ以上の高電圧、端子３９に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６１に正の電流を流すか、端子３５に基準電圧ＧＮＤ以下の低電圧、端子３９に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６１に負の電流を流す。これにより、端子３９から端子３５の電流経路６１に、絶対値の大きな電流が流れる。電流経路６１に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となり、電流経路６１に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となるように、スピンＭＯＳＦＥＴの磁化固定層および磁化自由層を配置する。もしくは、電流経路６１に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となり、電流経路６１に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となるように、スピンＭＯＳＦＥＴの磁化固定層および磁化自由層を配置してもよい。
【０１５２】
この第３変形例も第４実施形態と同様の効果を得ることができる。
【０１５３】
（第３変形例）
次に、第４実施形態の第３変形例によるメモリ回路を図４５に示す。この第４変形例のメモリ回路４Ｃは、図４４に示す第４実施形態の第３変形例によるメモリ回路４Ｂにおいて、ｎチャネルＭＯＳＦＥＴ１６ＡをｎチャネルスピンＭＯＳＦＥＴ１６に置き換えた構成となっている。
【０１５４】
この第４変形例においては、スピンＭＯＳＦＥＴ１６への書込は、図４５に示す電流経路６０に電流を流すことにより行う。すなわち、端子３１に低電圧、端子２に高電圧、端子３に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態とする。もしくは、端子３１に高電圧、端子３２に低電圧、端子３４に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態としても構わない。そして、端子３８に高電圧を印加し、ＭＯＳＦＥＴ１８をオン状態とする。更に、端子３６に電源電圧Ｖｄｄ以上の高電圧、端子３９に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６０に正の電流を流すか、端子３６に基準電圧ＧＮＤ以下の低電圧、端子３９に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６０に負の電流を流す。これにより、端子３６から端子３９の電流経路６０に、絶対値の大きな電流が流れる。電流経路６０に正の電流を流すことによりスピンＭＯＳＦＥＴ１６が高抵抗状態となり、電流経路６０に負の電流を流すことによりスピンＭＯＳＦＥＴ１６が低抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置する。もしくは、電流経路６０に正の電流を流すことによりスピンＭＯＳＦＥＴ１６が低抵抗状態となり、電流経路６０に負の電流を流すことによりスピンＭＯＳＦＥＴ１６が高抵抗状態となるようにスピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置しても構わない。
【０１５５】
この第３変形例も第４実施形態と同様の効果を得ることができる。
【０１５６】
（第５実施形態）
次に、第５実施形態によるメモリ機能付きパストランジスタ回路を図４６に示す。この第５実施形態によるメモリ機能付きパストランジスタ回路７０は、メモリ回路７２と、パストランジスタ７４とを備えている。メモリ回路７２は第１乃至第４実施形態およびその変形例のいずれかのメモリ回路であって、出力端子３７を有している。この出力端子３７は、第１乃至第４実施形態およびその変形例のいずれかのメモリ回路の端子３７と同じものである。パストランジスタ７４は本実施形態ではｎチャネルＭＯＳＦＥＴであるがｐチャネルＭＯＳＦＥＴを用いてもよい。このパストランジスタ７４は、ゲートがメモリ回路７２の出力端子３７に接続され、ソース／ドレインの一方が第１入出力端子７６に接続され、ソース／ドレインの他方が第２入出力端子７８に接続されている。
【０１５７】
この第５実施形態のメモリ機能付きパストランジスタ回路７０では、メモリ回路７２内のスピンＭＯＳＦＥＴの抵抗状態に依存してメモリ回路７２の出力端子３７の電位が高電圧または低電圧とすることが可能となるので、パストランジスタ７４の入出力端子７６と入出力端子７８との間を、結線か断線の状態にすることができる。
【０１５８】
この第５実施形態によれば、小面積、不揮発性、かつ低消費電力のメモリ機能付きパストランジスタ回路を得ることができる。このため、この第５実施形態のメモリ機能付きパストランジスタ回路を用いれば、高速、低消費電力の再構成可能な論理回路を構成することができる。また、第５実施形態のメモリ機能付きパストランジスタ回路を用いれば、高速、かつ低消費電力のフィールドプログラマブルゲートアレイを構成することができる。更に、この第５実施形態のメモリ機能付きパストランジスタ回路を用いれば、高集積、かつ低消費電力の論理回路を構成することができる。この第５実施形態のメモリ機能付きパストランジスタ回路を用いれば、配線遅延が減ることにより、高速な論理回路を構成することができる。また、この第５実施形態のメモリ機能付きパストランジスタ回路を用いれば、バックアップメモリを必要としない小さなシステムを構成することができる。
【０１５９】
（第６実施形態）
次に、第６実施形態によるスイッチングボックス回路を図４７に示す。一般に、スイッチングボックス回路は、４方向からの信号線が合流する領域において、結線と断線を決定する回路である。この第６実施形態のスイッチングボックス回路８０は、４本の信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４の結線と断線を決定するものであって、４個の入出力部８２１〜８２４と、４個の接続ノード８４１〜８４４と、６個のパストランジスタ回路７０１〜７０６とを有している。パストランジスタ回路７０１〜７０６は、それぞれ、第５実施形態におけるメモリ機能付きパストランジスタ回路７０と同じ構成となっている。
【０１６０】
４本の信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４は、４方向に１本ずつ配置される構成となっている。図４７においては、上方には信号線ＳＬ１が、左方には信号線ＳＬ２が、下方には信号線ＳＬ３が、右方には信号線ＳＬ４が配置される。各信号線ＳＬｉ（ｉ＝１，・・・４）に入出力部８２ｉが接続される。各入出力部８２ｉ（ｉ＝１，・・・４）に接続ノード８４ｉが接続される。パストランジスタ回路７０１は、第１および第２入出力端子の一方の入出力端子が接続ノード８４１に接続され、他方の入出力端子が接続ノード８４２に接続される。パストランジスタ回路７０２は、第１および第２入出力端子の一方の入出力端子が接続ノード８４１に接続され、他方の入出力端子が接続ノード８４３に接続される。パストランジスタ回路７０３は、第１および第２入出力端子の一方の入出力端子が接続ノード８４１に接続され、他方の入出力端子が接続ノード８４４に接続される。パストランジスタ回路７０４は、第１および第２入出力端子の一方の入出力端子が接続ノード８４２に接続され、他方の入出力端子が接続ノード８４３に接続される。パストランジスタ回路７０５は、第１および第２入出力端子の一方の入出力端子が接続ノード８４２に接続され、他方の入出力端子が接続ノード８４４に接続される。パストランジスタ回路７０６は、第１および第２入出力端子の一方の入出力端子が接続ノード８４３に接続され、他方の入出力端子が接続ノード８４４に接続される。したがって、任意の一つの信号線は、入出力部、接続ノード、パストランジスタ回路、接続ノード、入出力部を通して他の任意の信号線と接続することができる。例えば、信号線ＳＬ１は、入出力部８２１、接続ノード８４１、パストランジスタ回路７０１、接続ノード８４２、入出力部８２２からなるルートを通して信号線ＳＬ２と接続される。
【０１６１】
次に、上記スイッチングボックス回路８０の入出力部８２の一具体例を図４８に示す。この具体例の入出力部８２は、入力部８２ａ、メモリ部８２ｂ、および出力部８２ｃを備えている。メモリ部８２ｂは、図４８に示すように、第１乃至第４実施形態およびその変形例のいずれかのメモリ回路であって、出力端子３７を有している。この出力端子３７は、第１乃至第４実施形態およびその変形例のいずれかのメモリ回路の端子３７と同じものである。そして、入力部８２ａと出力部８２ｃのいずれか一方だけが導通となるように接続される。
【０１６２】
したがって、パストランジスタ回路７０がスイッチングボックス回路８０に用いられた場合には、第１入出力端子７６は、入出力部を介して、４方向の内のある一方向における一本の信号線に接続され、第２入出力端子７８は、他の入出力部を介して他の方向における一本の信号線に接続される。このパストランジスタのオンまたはオフ状態に応じて、信号線間の結線と断線が決定される。
【０１６３】
（第７実施形態）
次に、第７実施形態によるスイッチングブロック回路９０を図４９に示す。この第７実施形態のスイッチングブロック回路９０は、第６実施形態のスイッチングボックス回路８０を複数個備えている。このスイッチングブロック回路９０は、縦方向と横方向にｎ（≧１）本の信号線が配置され、縦方向の信号線と横方向の信号線との交差点に例えば図４７に示すスイッチングボックス回路８０を設けた構成となっている。このように構成されたスイッチングブロック回路９０は高速でかつ低消費電力となる。
【０１６４】
（第８実施形態）
次に、第８実施形態によるフィールドプログラマブルゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）を図５０に示す。この第８実施形態のＦＰＧＡ２００は、複数のスイッチングブロック（ＳＢ）２０１１〜２０１４と、複数のコネクションボックス（ＣＢ）２０２１〜２０２８と、複数のクラスタロジックブロック（ＣＬＢ）２０３１〜２０３４と、を備えている。この第８実施形態のＦＰＧＡにおいては、ＳＢ２０１１〜２０１４は第７実施形態のスイッチングブロック回路９０と同じ構成となっている。また、この第８実施形態のＦＰＧＡにおいては、１個のＣＬＢの上下左右にそれぞれ１個のＣＢが設けられ、隣接するＣＢ間にＳＢが設けられた構成となっている。例えばＳＢ２０１１の上下左右にＣＢ２０２１、２０２３、２０２４、２０２５が設けられ、例えば隣接するＣＢ２０２７とＣＢ２０２８との間にＳＢ２０１３が設けられている。これらのＳＢ２０１１〜２０１４、ＣＢ２０２１〜２０２８、ＣＬＢ２０３１〜２０３４は複数の配線で接続される。図５０では、複数本の配線を１本の線で表している。ＳＢとＣＢによって、結線を決定し、ＣＬＢによって論理演算を行う。
【０１６５】
この第８実施形態においては、第７実施形態のスイッチングブロック回路９０を用いているので、高速でかつ低消費電力のＦＰＧＡとなる。
【０１６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１６７】
１〜１Ｉ メモリ回路
２〜２Ｃ メモリ回路
３〜３Ｉ メモリ回路
４〜４Ｃ メモリ回路
１０ ｎチャネルスピンＭＯＳＦＥＴ
１０Ａ ｐチャネルスピンＭＯＳＦＥＴ
１２ ｎチャネルスピンＭＯＳＦＥＴ
１２Ａ ｎチャネルＭＯＳＦＥＴ
１２Ｂ ｐチャネルスピンＭＯＳＦＥＴ
１２Ｃ ｐチャネルＭＯＳＦＥＴ
１４ ｐチャネルＭＯＳＦＥＴ
１４Ａ ｐチャネルスピンＭＯＳＦＥＴ
１６ ｎチャネルスピンＭＯＳＦＥＴ
１６Ａ ｎチャネルＭＯＳＦＥＴ
３１〜３６ 端子
４０ 端子（中間ノード）
【技術分野】
【０００１】
本発明の実施形態は、スピンＭＯＳＦＥＴを用いたメモリ回路、メモリ機能付きパストランジスタ回路、スイッチングボックス回路、スイッチングブロック回路、およびフィールドプログラマブルゲートアレイに関する。
【背景技術】
【０００２】
近年の微細化技術の進展にともない、ＬＳＩの消費電力が大きくなり、半導体メモリの待機時の消費電力が無視できなくなっている。ＬＳＩの使用しない部分は電源を切断し、使用する部分だけ電源を入れるパワーゲーティング技術が使用される。現行の半導体技術ではメモリ回路として揮発性のＳＲＡＭを用いているために、メモリ回路は電源を切断できない。また、揮発性のＳＲＡＭやＤＲＡＭを用いたメモリ回路では突然に電源が切断されるとメモリ情報が消失してしまう。
【０００３】
現在の半導体技術を基にした不揮発性メモリ回路として、抵抗変化型の不揮発性メモリが提案されている。抵抗変化型の不揮発性メモリは、電源を立ち上げたときに半導体のメモリであるＳＲＡＭに情報を記憶させる。不揮発性メモリは電源を切っても情報が蓄えられているので、読出しまたは書き込み動作をしないときは電源を切断出来る。したがって、ＬＳＩに不揮発性メモリを用いると容易にパワーゲーティングが行える。そのため、抵抗変化型の不揮発性メモリが注目されている。
【０００４】
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んに行われている。トンネル磁気抵抗効果（ＴＭＲ）を基礎とする研究開発が盛んに行われ、磁気ランダムアクセスメモリ（ＭＲＡＭ）やハードディスクドライブ（ＨＤＤ）の再生ヘッドなどに応用されるに至っている。さらに、半導体と磁性体とを結合したスピントランジスタが注目されている。
【０００５】
磁性体は不揮発なメモリ機能を持つことができるため、不揮発性メモリとして使用すれば、パワーゲーティング技術やメモリのバックアップに応用することが期待される。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】S. Sugahara, et al., ACM transactions on Storage, Vol.2, No.2, May 2006, pp. 197-219
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体のＣＭＯＳ技術によってメモリ回路を作製する場合、情報を記憶するメモリとして揮発性のＳＲＡＭが用いられる。ＳＲＡＭは揮発性のため、待機時にも電源を切断できないため消費電力が大きくなる。また、ＳＲＡＭは揮発性のために突然の電源の切断のときにメモリ情報が消失してしまう。大量のＳＲＡＭを使用している場合、動作をしていないときでもリーク電流による消費電力が大きくなってしまう。そのため、高集積化しにくい回路となる。
【０００８】
更に、ＳＲＡＭは電源を切ると情報が失われてしまう揮発性メモリであるため、電源投入をする毎に外部メモリに蓄えていた情報を書き込む必要がある。このため、電源投入時に手間と時間がかかるという課題がある。また、ＳＲＡＭを用いた場合、電源切断時に情報を蓄えておくための外部メモリを確保しておく必要があり、外部メモリのために消費電力および容積が必要になるという課題がある。このため、システム全体での高集積化および低消費電力化を妨げる要因の一つとなっている。
【０００９】
また、ＳＲＡＭは１ｂｉｔのメモリに対して素子６個を用いるので、面積が大きいという課題がある。
【００１０】
また、ＬＳＩの動作速度は配線遅延が大きく影響するため、メモリとして面積が大きなＳＲＡＭを用いると回路の動作が低速となる。
【００１１】
本発明が解決しようとする課題は、高速、不揮発性、かつ低消費電力のメモリ回路、メモリ機能付きパストランジスタ回路、スイッチングボックス回路、スイッチングブロック回路、およびフィールドプログラマブルゲートアレイを提供することである。
【課題を解決するための手段】
【００１２】
本実施形態のメモリ回路は、第１ソース／ドレイン電極と、第２ソース／ドレイン電極と、第１ゲート電極と、を有する第１導電型のスピンＭＯＳＦＥＴである第１トランジスタと、前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第３ソース／ドレイン電極と、第４ソース／ドレイン電極と、第２ゲート電極と、を有し、第１導電型のスピンＭＯＳＦＥＴもしくは第１導電型のＭＯＳＦＥＴのいずれかである第２トランジスタと、第５ソース／ドレイン電極と、第６ソース／ドレイン電極と、前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第３ゲート電極と、を有し、ｐチャネルスピンＭＯＳＦＥＴもしくはｐチャネルＭＯＳＦＥＴのいずれかである第３トランジスタと、 前記第３トランジスタの前記第６ソース／ドレイン電極に接続された第７ソース／ドレイン電極と、第８ソース／ドレイン電極と、前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第４ゲート電極と、を有し、ｎチャネルスピンＭＯＳＦＥＴもしくはｎチャネルＭＯＳＦＥＴのいずれかである第４トランジスタと、前記第３トランジスタの前記第６ソース／ドレイン電極に接続された出力端子と、を備え、前記第３トランジスタと前記第４トランジスタはインバータ回路を構成し、前記インバータ回路においては前記第３トランジスタおよび前記第４トランジスタの少なくとも一方がスピンＭＯＳＦＥＴであり、前記インバータ回路の出力は前記出力端子から出力されることを特徴とする。
【図面の簡単な説明】
【００１３】
【図１】スピンＭＯＳＦＥＴの一具体例を示す断面図。
【図２】第１実施形態のメモリ回路を示す回路図。
【図３】第１実施形態のメモリ回路の接続の一例を示す断面図。
【図４】第１実施形態のメモリ回路の接続の他の例を示す断面図。
【図５】第１実施形態のメモリ回路における各端子に印加する電圧を示す図。
【図６】第１実施形態のメモリ回路の電圧特性を表す図。
【図７】第１実施形態のメモリ回路における書込み方法を説明する図。
【図８】第１実施形態のメモリ回路における書込み方法を説明する図。
【図９】第１実施形態のメモリ回路における書込み方法を説明する図。
【図１０】第１実施形態のメモリ回路における書込み方法を説明する図。
【図１１】第１実施形態の第１変形例によるメモリ回路を示す回路図。
【図１２】第１実施形態の第２変形例によるメモリ回路を示す回路図。
【図１３】第１実施形態の第３変形例によるメモリ回路を示す回路図。
【図１４】第１実施形態の第４変形例によるメモリ回路を示す回路図。
【図１５】第１実施形態の第５変形例によるメモリ回路の書込み方法を説明する図。
【図１６】第１実施形態の第６変形例によるメモリ回路の書込み方法を説明する図。
【図１７】第１実施形態の第７変形例によるメモリ回路の書込み方法を説明する図。
【図１８】第１実施形態の第８変形例によるメモリ回路の書込み方法を説明する図。
【図１９】第１実施形態の第９変形例によるメモリ回路の書込み方法を説明する図。
【図２０】第２実施形態によるメモリ回路を示す回路図。
【図２１】第２実施形態によるメモリ回路の書込み方法の一例を説明する図。
【図２２】第２実施形態の第１変形例によるメモリ回路を示す回路図。
【図２３】第２実施形態の第２変形例によるメモリ回路を示す回路図。
【図２４】第２実施形態の第３変形例によるメモリ回路を示す回路図。
【図２５】第３実施形態のメモリ回路を示す回路図。
【図２６】第３実施形態のメモリ回路における各端子に印加する電圧を示す図。
【図２７】第３実施形態のメモリ回路の電圧特性を表す図。
【図２８】第３実施形態のメモリ回路における書込み方法を説明する図。
【図２９】第３実施形態のメモリ回路における書込み方法を説明する図。
【図３０】第３実施形態のメモリ回路における書込み方法を説明する図。
【図３１】第３実施形態のメモリ回路における書込み方法を説明する図。
【図３２】第３実施形態の第１変形例によるメモリ回路を示す回路図。
【図３３】第３実施形態の第２変形例によるメモリ回路を示す回路図。
【図３４】第３実施形態の第３変形例によるメモリ回路を示す回路図。
【図３５】第３実施形態の第４変形例によるメモリ回路を示す回路図。
【図３６】第３実施形態の第５変形例によるメモリ回路における書込み方法を説明する図。
【図３７】第３実施形態の第６変形例によるメモリ回路における書込み方法を説明する図。
【図３８】第３実施形態の第７変形例によるメモリ回路における書込み方法を説明する図。
【図３９】第３実施形態の第８変形例によるメモリ回路における書込み方法を説明する図。
【図４０】第３実施形態の第９変形例によるメモリ回路における書込み方法を説明する図。
【図４１】第４実施形態のメモリ回路を示す回路図。
【図４２】第４実施形態のメモリ回路における書込み方法を説明する図。
【図４３】第４実施形態の第１変形例によるメモリ回路における書込み方法を説明する図。
【図４４】第４実施形態の第２変形例によるメモリ回路における書込み方法を説明する図。
【図４５】第４実施形態の第３変形例によるメモリ回路における書込み方法を説明する図。
【図４６】第５実施形態によるメモリ機能付きパストランジスタ回路を示す回路図。
【図４７】第６実施形態によるスイッチングボックス回路を示す回路図。
【図４８】第６実施形態のスイッチングボックス回路の入出力回路の一具体例を示すブロック図。
【図４９】第７実施形態のスイッチングブロック回路を示す回路図。
【図５０】第８実施形態によるフィールドプログラマブルゲートアレイを示す回路図。
【発明を実施するための形態】
【００１４】
以下に図面を参照して実施形態を詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００１５】
以下の実施形態によるメモリ回路は、不揮発性メモリとして、スピンＭＯＳＦＥＴを用いる。そこで、スピンＭＯＳＦＥＴについて説明する。
【００１６】
スピンＭＯＳＦＥＴとしてｎチャネルスピンＭＯＳＦＥＴを例にとって説明する。ｎチャネルスピンＭＯＳＦＥＴの一般的な構成を図１に示す。このスピンＭＯＳＦＥＴは、ｐ型半導体領域１０１に離間してｎ型のソースおよびドレイン領域１０３ａ、１０３ｂが形成され、このソース領域１０３ａとドレイン領域１０３ｂとの間のチャネル領域１０２上にゲート絶縁膜１１０が形成され、このゲート絶縁膜１１０上にゲート電極１１２が形成されている。このゲート電極１１２の側部には、絶縁体からなるゲート側壁１１５が設けられている。さらに、ソース領域１０３ａおよびドレイン領域１０３ｂ上にはソース電極１２０およびドレイン電極１３０がそれぞれ形成されている。ソース電極１２０は、ソース領域１０３ａ上に設けた、例えばＭｇＯからなるトンネル絶縁膜１２１と、トンネル絶縁膜１２１上に設けられ磁化が不変の強磁性層を有する磁化固定層１２２とを備えている。ドレイン電極１３０は、ドレイン領域１０３ｂ上に設けた、例えばＭｇＯからなるトンネル絶縁膜１３１と、トンネル絶縁膜１３１上に設けられ磁化が可変の強磁性層を有する磁化自由層１３２とを備えている。なお、磁化が不変とは、書き込み電流を流した前後で磁化の向きが変わらないことを意味し、磁化が可変とは書き込み電流を流した前後で磁化の向きが逆になりうることを意味する。また、磁化固定層１２２および磁化自由層１３２の磁化の向きは共に膜面に垂直であってもよいし、共に膜面に平行であってもよい。なお、膜面とは強磁性層の上面を意味する。また、ソース領域１０３ａ上に磁化固定層１２２を設け、ドレイン領域１０３ｂ上に磁化自由層１３２を設けたが、ソース領域１０３ａ上に磁化自由層１３２を設け、ドレイン領域１０３ｂ上に磁化固定層１２２を設けてもよい。なお、ソース領域１０３ａおよびドレイン領域１０３ｂに磁性半導体領域を用いることも可能である。この場合、トンネル絶縁膜１２１および１３１、強磁性層１２２および１３２は設けなくても構わない。
【００１７】
このスピンＭＯＳＦＥＴにおいて、ゲート電極１１２にゲート電圧を印加すると、スピン偏極された電子がソースからドレインに流れる。このスピンＭＯＳＦＥＴにおいては、磁化固定層１２２および磁化自由層１３２の磁化の向きが、略平行な平行状態と略反平行な反平行状態の２つのスピン状態があり、それぞれの状態により、チャネル領域１０２を介した磁化固定層１２２および磁化自由層１３２間の抵抗値が異なる。磁化固定層１２２および磁化自由層１３２間の抵抗が低抵抗の場合を低抵抗状態と呼び、高抵抗の場合高抵抗状態と呼ぶ。低抵抗状態は磁化固定層１２２および磁化自由層１３２のスピン状態が平行状態の場合であり、
高抵抗状態は磁化固定層１２２および磁化自由層１３２のスピン状態が反平行状態の場合である。磁化固定層１２２および磁化自由層１３２のスピン状態が略平行な場合と、略反平行な場合は、ソース−ドレイン間に書き込み電流を流して磁化自由層１３２のスピン状態を反転させない限り保持されるため、メモリ機能を有している。
【００１８】
磁化自由層１３２の磁化の向きの反転は、ゲート電極１１２にゲート電圧を印加してスピンＭＯＳＦＥＴをオン状態にし、ソース電極とドレイン電極との間にチャネル１０２を通して書き込み電流を流すことにより行うことができる。例えば、磁化自由層１３２の磁化の向きが磁化固定層１２２の磁化の向きと略反平行な場合には、磁化自由層１３２を有するドレイン電極１３０からチャネル１０２を通して磁化固定層１２２を有するソース電極１２０に電流を流す。この場合、電子の流れは電流の流れる方向と逆となるので、電子は磁化固定層１２２を有するソース電極１２０からチャネル１０２を通して磁化自由層１３２を有するドレイン電極１３０に流れる。このとき、電子は磁化固定層１２２によってスピン偏極され、このスピン偏極された電子がチャネル１０２を通して磁化自由層１３２に流れこむことによって、スピントルクが磁化自由層の磁化に作用し、磁化自由層の磁化の向きが磁化固定層の磁化の向きと略平行になる。
【００１９】
一方、磁化自由層１３２の磁化の向きが磁化固定層１２２の磁化の向きと略平行な場合には、磁化固定層１２２を有するソース電極１２０からチャネル１０２を通して磁化自由層１３２を有するドレイン電極１３０に電流を流す。この場合、電子は、磁化自由層１３２を有するドレイン電極１３０からチャネル１０２を通して磁化固定層１２２を有するソース電極１２０に流れる。このとき、電子は磁化自由層１３２によってスピン偏極され、このスピン偏極された電子はチャネル１０２を通して磁化固定層１２２に流れる。磁化固定層１２２と同じ向きのスピンを有する電子は磁化固定層１２２を通過するが、磁化固定層１２２と逆向きのスピンを有する電子は磁化固定層１２２とトンネル絶縁膜１２１との界面で反射され、この反射された電子はチャネル１０２を通して磁化自由層１３２に蓄積され、磁化自由層１３２の磁化に逆向きのスピントルクを作用し、磁化自由層１３２の磁化の向きは、反転し、磁化固定層１２２の磁化の向きと略反平行になる。
【００２０】
このように、スピンＭＯＳＦＥＴには、磁化自由層１３２の磁化の向きを反転させるための電流、すなわち書き込み電流を発生させる書き込み電流発生回路が必要となる。この書き込み電流発生回路は、知られており、例えば、特許第４４３５２３６号公報に開示されている。なお、スピンＭＯＳＦＥＴから抵抗を読み出す電流は、磁化自由層１３２の磁化の向きが反転しないように上記書き込み電流よりも小さい電流値が選ばれる。
【００２１】
スピンＭＯＳＦＥＴにおいては、書き込みの場合には、ソース電極およびドレイン電極の一方から他方に書き込み電流を流すので、ソース電極とドレイン電極が逆となる場合がある。このため、本明細書ではソース電極またはドレイン電極をソース／ドレイン電極と表記する。なお、より明確にするために、ソース電極およびドレイン電極の一方をソース／ドレイン電極の一方と表記し、ソース電極およびドレイン電極の他方をソース／ドレイン電極の他方と表記する場合もある。
【００２２】
また、上記スピンＭＯＳＦＥＴにおいては、磁化固定層および磁化自由層は、それぞれ単層の強磁性層であるとして説明したが、磁化固定層および磁化自由層の少なくとも一方が、複数の強磁性層とそれらの間に挟まれた非磁性層との積層構造を有していてもよい。
【００２３】
この場合、磁化固定層および磁化自由層のそれぞれの磁化の向きは、それらが形成される半導体領域に最も近い強磁性層の磁化の向きであるとする。以下では、磁化固定層および磁化自由層は、それぞれ単層の強磁性層であるとして説明する。
【００２４】
（第１実施形態）
第１実施形態によるメモリ回路を図２に示す。この実施形態のメモリ回路１は、ｎチャネルスピンＭＯＳＦＥＴ１０、１２、１６と、ｐチャネルＭＯＳＦＥＴ１４と、を備えている。スピンＭＯＳＦＥＴ１０は、ゲートが端子３１に接続され、ソース／ドレイン電極の一方が端子３３に接続され、他方が端子４０に接続される。また、スピンＭＯＳＦＥＴ１２は、ゲートが端子３２に接続され、ソース／ドレイン電極の一方が端子４０に接続され、他方が端子３４に接続される。すなわち、スピンＭＯＳＦＥＴ１０、１２は直列に接続される。また、ＭＯＳＦＥＴ１４は、ゲート電極が端子４０に接続され、ソース／ドレイン電極の一方が端子３５に接続され、他方が端子３７に接続される。スピンＭＯＳＦＥＴ１６は、ゲート電極が端子４０に接続され、ソース／ドレイン電極の一方が端子３７に接続され、他方が端子３６に接続される。したがって、ＭＯＳＦＥＴ１４とスピンＭＯＳＦＥＴ１６は直列に接続されるとともに、ゲートが共通に端子４０に接続されたインバータ回路を構成する。
【００２５】
電気特性のバラツキを小さくするために、スピンＭＯＳＦＥＴ１０と１２は、同じ形状となるように設計し、３個のスピンＭＯＳＦＥＴ１０、１２、１６は同一のプロセスで形成することがより好ましい。ｎチャネルスピンＭＯＳＦＥＴ１０、１２、１６は、それぞれｐウェルまたはｐ型半導体層に形成され、ｐチャネルＭＯＳＦＥＴ１４はｎウェルまたはｎ型半導体層に形成される。
【００２６】
なお、本実施形態においては、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１６は同じ抵抗状態、すなわち高抵抗状態および低抵抗状態のいずれか一方の抵抗状態としておき、スピンＭＯＳＦＥＴ１２はスピンＭＯＳＦＥＴ１０と反対の抵抗状態となるように設定する。この場合、スピンＭＯＳＦＥＴ１０、１２のそれぞれの磁化固定層および磁化自由層の接続方法に関して２種類存在する。
【００２７】
一つの接続方法は、図３に示すように、スピンＭＯＳＦＥＴ１０のソース／ドレイン（以下、Ｓ／Ｄともいう）の一方に設けられかつ端子３３に接続される電極１０ａに含まれる磁性層は磁化固定層となり、Ｓ／Ｄの他方に設けられ端子４０に接続する電極１０ｂに含まれる磁性層は磁化自由層となる。また、スピンＭＯＳＦＥＴ１２のＳ／Ｄの一方に設けられかつ端子４０に接続する電極１２ａに含まれる磁性層は磁化自由層となり、Ｓ／Ｄの他方に設けられかつ端子３４に接続する電極１２ｂに含まれる磁性層は磁化固定層となる。すなわち、スピンＭＯＳＦＥＴ１０、１２のそれぞれの磁化自由層を含む電極が端子４０に接続される。この場合において、スピンＭＯＳＦＥＴ１０が高抵抗状態であり、スピンＭＯＳＦＥＴ１２が低抵抗状態であるとする。言い換えれば、スピンＭＯＳＦＥＴ１０の磁化固定層１０ａと磁化自由層１０ｂの磁化の向きが略反平行で、スピンＭＯＳＦＥＴ１２の磁化自由層１２ａと磁化固定層１２ｂの磁化の向きが略平行であるとする。この状態において、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２を共にオン状態となるようにゲートに高い電圧を印加し、端子３４からスピンＭＯＳＦＥＴ１２、端子４０、およびスピンＭＯＳＦＥＴ１０を介して端子３３に書込み電流を流すと、スピンＭＯＳＦＥＴ１０は低抵抗状態に、スピンＭＯＳＦＥＴ１２は高抵抗状態になる。その後、端子３３からスピンＭＯＳＦＥＴ１０、端子４０、およびスピンＭＯＳＦＥＴ１２を介して端子３４に書込み電流を流すと、スピンＭＯＳＦＥＴ１０は高抵抗状態に、スピンＭＯＳＦＥＴ１２は低抵抗状態に変化する。また、スピンＭＯＳＦＥＴ１６の抵抗状態を変化させる方法（書込み方法）については、後述する。なお、図３に示すように、スピンＭＯＳＦＥＴ１０、１２はそれぞれ、ＳＴＩ（Shallow Trench Isolation）によって素子分離されたｐウェルに形成される。これらのｐウェルは同一の基板上に形成される。
【００２８】
図４に示すように、スピンＭＯＳＦＥＴ１０のＳ／Ｄの一方に設けられかつ端子３３に接続される電極１０ａに含まれる磁性層は磁化自由層となり、Ｓ／Ｄの他方に設けられ端子４０に接続する電極１０ｂに含まれる磁性層は磁化固定層となる。また、スピンＭＯＳＦＥＴ１２のＳ／Ｄの一方に設けられかつ端子４０に接続する電極１２ａに含まれる磁性層は磁化固定層となり、Ｓ／Ｄの他方に設けられかつ端子３４に接続する電極１２ｂに含まれる磁性層は磁化自由層となる。すなわち、スピンＭＯＳＦＥＴ１０、１２のそれぞれの磁化固定層を含む電極が端子４０に接続される。この場合において、スピンＭＯＳＦＥＴ１０が低抵抗状態であり、スピンＭＯＳＦＥＴ１２が高抵抗状態であるとする。言い換えれば、スピンＭＯＳＦＥＴ１０の磁化自由層１０ａと磁化固定層１０ｂの磁化の向きが平行で、スピンＭＯＳＦＥＴ１２の磁化固定層１２ａと磁化自由層１２ｂの磁化の向きが反平行であるとする。この状態において、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２が共にオン状態となるようにゲートに高い電圧を印加し、端子３４からスピンＭＯＳＦＥＴ１２、端子４０、およびスピンＭＯＳＦＥＴ１０を介して端子３３に書込み電流を流すと、スピンＭＯＳＦＥＴ１０は高抵抗状態に、スピンＭＯＳＦＥＴ１２は低抵抗状態に変化する。その後、端子３３からスピンＭＯＳＦＥＴ１０、端子４０、およびスピンＭＯＳＦＥＴ１２を介して端子３４に書込み電流を流すと、スピンＭＯＳＦＥＴ１０は低抵抗状態に、スピンＭＯＳＦＥＴ１２は高抵抗状態に変化する。
【００２９】
次に、第１実施形態のメモリ回路１の動作を図５および図６を参照して説明する。なお、以下の動作の説明においては、ソース電極、ドレイン電極、およびゲート電極をそれぞれソース、ドレイン、およびゲートともいう。
【００３０】
（読出し方法）
次に、第２実施形態のメモリ回路の読出し動作について説明する。
【００３１】
まず、図５に示すように、端子３１、３３には動作電圧Ｖｏｐを印加し、端子３２、３４、３６には基準電圧ＧＮＤを印加し、端子３５には電源電圧Ｖｄｄを印加する。電源電圧Ｖｄｄは、基準電圧ＧＮＤに対して、スピンＭＯＳＦＥＴ１０、１２、１６の閾値電圧Ｖｔｈよりも十分高い電圧とする。つまり、Ｖｄｄ＞Ｖｔｈ＋ＧＮＤとする。また、スピンＭＯＳＦＥＴ１０、１２、１６が形成されるそれぞれのｐウェルには基準電圧ＧＮＤを印加し、ＭＯＳＦＥＴ１４が形成されるｎウェルには電源電圧Ｖｄｄを印加する。スピンＭＯＳＦＥＴ１０とスピンＭＯＳＦＥＴ１２との間の中間ノード（端子）４０の電圧（中間電圧）をＶ１とし、端子３７の電圧を出力電圧Ｖ２とする。また、動作電圧Ｖｏｐを、電源電圧Ｖｄｄの半分Ｖｄｄ／２以上の高い電圧に設定する。
【００３２】
本明細書においては、トランジスタ、すなわちスピンＭＯＳＦＥＴまたはＭＯＳＦＥＴのゲートとソース間の電圧Ｖｇｓが、トランジスタの閾値電圧Ｖｔｈより低いとき、トランジスタはソースとドレイン間に電流がほとんど流れず、非常に高抵抗になる。この状態をオフ状態と定義する。トランジスタのゲートとソース間の電圧Ｖｇｓが、閾値電圧Ｖｔｈより高いとき、トランジスタはソースとドレイン間が導通し、低抵抗になる。この状態をオン状態と定義する。
【００３３】
この定義からｎチャネルスピンＭＯＳＦＥＴ１２はゲートに基準電圧ＧＮＤが印加されているので、オフ状態となる。スピンＭＯＳＦＥＴ１０のゲートとソース間の電圧Ｖｇｓ１は、Ｖｇｓ１＝Ｖｏｐ−Ｖ１となる。スピンＭＯＳＦＥＴ１２はオフ状態のため、電圧Ｖ１は高電圧となり、ゲートとソース間の電圧Ｖｇｓ１は低電圧となる。この電圧Ｖｇｓ１が低いため、ｎチャネルスピンＭＯＳＦＥＴ１０もオフ状態となる。この電圧Ｖ１は、ともにオフ状態であるスピンＭＯＳＦＥＴ１０とスピンＭＯＳＦＥＴ１２の抵抗値により決定される。スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２の抵抗は、スピンＭＯＳＦＥＴの磁化固定層および磁化自由層の磁化の向きに依存する。
【００３４】
ＭＯＳＦＥＴ１４およびスピンＭＯＳＦＥＴ１６はインバータ回路を構成し、中間ノード４０の電圧Ｖ１がインバータ回路の入力電圧となり、端子３７の電圧Ｖ２がインバータ回路の出力電圧となる。
【００３５】
最初に、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１６が高低状態で、スピンＭＯＳＦＥＴ１２が低抵抗状態である場合を説明する。この場合、中間電圧Ｖ１が低電圧Ｖ１Ｌとなる。また、ＭＯＳＦＥＴ１４およびスピンＭＯＳＦＥＴ１６から構成されるインバータ回路の入出力特性は、図６に示すグラフｇ１となる。このとき、入力電圧Ｖ１は低電圧Ｖ１Ｌとなるため、入力電圧Ｖ１および出力電圧Ｖ２は図６に示す動作点ＯＰ１となる。したがって、出力電圧Ｖ２は、電源電圧Ｖｄｄに近い値となる。
【００３６】
次に、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１６が低抵抗状態で、スピンＭＯＳＦＥＴ１２が高抵抗状態である場合を説明する。この場合、中間ノード４０の電圧Ｖ１が高電圧Ｖ１Ｈとなる。そして、インバータ回路の入出力特性は、図６に示すグラフｇ２となる。このとき、入力電圧Ｖ１は高電圧Ｖ１Ｈとなるため、入力電圧Ｖ１および出力電圧Ｖ２は図６に示す動作点ＯＰ２となる。したがって、出力電圧Ｖ２は、基準電圧ＧＮＤに近い値となる。
【００３７】
上述したように、図６に示すように、スピンＭＯＳＦＥＴ１０、１２、１６の抵抗状態に依存して、出力電圧Ｖ２を、基準電圧ＧＮＤに近い値か、または電源電圧Ｖｄｄに近い値のどちらかに安定させることができる。このように、第１実施形態では、スピンＭＯＳＦＥＴの抵抗状態により、安定した２値の出力を得ることが可能となるため、不揮発性のメモリとしての動作をすることができる。
【００３８】
なお、本実施形態においては、スピンＭＯＳＦＥＴ１０とスピンＭＯＳＦＥＴ１２はオフ状態のため、端子３３から端子３４に流れる電流は非常に小さい。そのため、スピンＭＯＳＦＥＴ１０とスピンＭＯＳＦＥＴ１２に起因する消費電力が非常に低い。また、ＭＯＳＦＥＴ１４と、スピンＭＯＳＦＥＴ１６で構成されるインバータ回路は、スピンＭＯＳＦＥＴ１６の特性により、動作点がＶｄｄもしくはＧＮＤに近い値になるように設定される。そのため、インバータ回路の消費電力は、非常に低い。
【００３９】
（書込み方法）
次に、第１実施形態のメモリ回路における書込み方法を説明する。第１実施形態のメモリ回路の書込み方法は、スピン注入磁化反転法によりスピンＭＯＳＦＥＴの抵抗状態の書込みを行う。スピン注入磁化反転では、スピンＭＯＳＦＥＴのソースとドレイン間に、磁化が反転する電流（反転電流ともいう）以上の電流を流すことにより、抵抗状態を書き換えることができる。
【００４０】
スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２に書き込みを行う場合は、図７に示す電流経路５１および図８に示す電流経路５２に書込み電流を流すことにより行う。
【００４１】
まず、図７に示す電流経路５１に書込み電流を流す場合を説明する。端子３１すなわちスピンＭＯＳＦＥＴ１０のゲートに高電圧ＶＨ１１、端子３２すなわちスピンＭＯＳＦＥＴ１２のゲートに高電圧ＶＨ１２を印加し、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２をオン状態とする。端子３３に電源電圧Ｖｄｄ以上の高電圧ＶＨ１３、端子３４に基準電圧ＧＮＤ以下の低電圧ＶＬ１４を印加し、端子３３から端子３４までの電流経路５１に反転電流以上の大きな電流を流す。電流経路５１に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０及び１２の抵抗状態を変化させることが出来る。
【００４２】
次に、図８に示す電流経路５２に書込み電流を流す場合を説明する。端子３１に高電圧ＶＨ２１、端子３２に高電圧ＶＨ２２を印加し、スピンＭＯＳＦＥＴ１０およびスピンＭＯＳＦＥＴ１２をオン状態とする。端子３３に基準電圧ＧＮＤ以下の低電圧ＶＬ２３、端子３４に電源電圧Ｖｄｄ以上の高電圧ＶＨ２４を印加し、端子３４から端子３３に反転電流以上の大きな電流を流す。電流経路５２に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０及び１２の抵抗状態を変化させることが出来る。
【００４３】
また、スピンＭＯＳＦＥＴ１６に書き込み行う場合は、図９に示す電流経路５３および図１０に示す電流経路５４に書込み電流を流すことにより行う。
【００４４】
まず、図９に示すように電流経路５３に電流を流す場合を説明する。端子３１に高電圧ＶＨ３１、端子３２に低電圧ＶＬ３２を印加し、スピンＭＯＳＦＥＴ１０をオン状態、スピンＭＯＳＦＥＴ１２をオフ状態とする。端子３５に電源電圧Ｖｄｄ以上の高電圧ＶＨ３５を印加し、端子３６に基準電圧ＧＮＤ以下の低電圧ＶＬ３６を印加する。印加する電圧ＶＨ３５、ＶＬ３６は、ＭＯＳＦＥＴ１４の閾値電圧をＶｔｈ３、スピンＭＯＳＦＥＴ１６の閾値電圧をＶｔｈ４とすると、端子４０の電圧Ｖ１が、
ＶＬ３６＋Ｖｔｈ４＜Ｖ１＜ＶＨ３５−Ｖｔｈ３
となるように端子３３の電圧ＶＨ３３を設定する。これにより、端子３５から端子３６に向かう電流経路５３に大きな電流が流れる。電流経路５３に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６の抵抗状態を変化させることが出来る。
【００４５】
次に、図１０に示すように電流経路５４に書込み電流を流す場合を説明する。端子３１に高電圧ＶＨ４１、端子３２に低電圧ＶＬ４２を印加し、スピンＭＯＳＦＥＴ１０をオン状態、スピンＭＯＳＦＥＴ１２をオフ状態とする。端子３６に電源電圧Ｖｄｄ以上の高電圧ＶＨ４６を印加し、端子３５基準電圧ＧＮＤ以下のＶＬ４５を印加する。印加する電圧ＶＨ４６、ＶＬ４５は、ＭＯＳＦＥＴ１４の閾値電圧をＶｔｈ３、スピンＭＯＳＦＥＴ１６の閾値電圧をＶｔｈ４とすると、端子４０の電圧Ｖ１が
ＶＬ４５＋Ｖｔｈ３＜Ｖ１＜ＶＨ４６−Ｖｔｈ４
となるように設定される。これにより、端子３６から端子３５に向かう電流経路５４に大きな電流が流れる。電流経路５４に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６は低抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層の磁化が配置されている。
【００４６】
本実施形態では、電流経路５１に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０が高抵抗状態となり、スピンＭＯＳＦＥＴ１２が低抵抗状態となり、電流経路５２に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０が低抵抗状態となり、スピンＭＯＳＦＥＴ１２が高抵抗状態となるように配置されている。スピンＭＯＳＦＥＴ１０とスピンＭＯＳＦＥＴ１２におけるソース電極／ドレイン電極の強磁性体の磁化は、電流経路５１に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０が低抵抗状態となり、スピンＭＯＳＦＥＴ１２が高抵抗状態となり、電流経路５２に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０が高抵抗状態となり、スピンＭＯＳＦＥＴ１２が低抵抗状態となるように配置しても構わない。
【００４７】
本実施形態では、電流経路５３に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となり、電流経路５４に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となるように配置されている。スピンＭＯＳＦＥＴ１６におけるソース電極／ドレイン電極の強磁性体の磁化は、電流経路５３に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となり、電流経路５４に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となるように、配置しても構わない。
【００４８】
以上説明したように、第１実施形態のメモリ回路は４個のトランジスタ、すなわち３個のスピンＭＯＳＦＥＴ１０、１２、１６およびＭＯＳＦＥＴ１４で構成されている。このため、第１実施形態のメモリ回路はＳＲＡＭより少ないトランジスタ数でメモリを構成でき、小面積なメモリ回路を実現することができる。
【００４９】
また、第１実施形態のメモリ回路は、小面積なメモリ回路を実現することが可能となるため、第１実施形態のメモリ回路を用いれば、ＬＳＩを高集積化することができるとともに、論理回路の配線遅延が小さくなり、高速な回路を実現することができる。
【００５０】
第１実施形態においては、スピンＭＯＳＦＥＴは、ソース／ドレインの一方から他方に書き込み電流を流すことにより、スピンＭＯＳＦＥＴ内の強磁性体の磁化を反転させる方式、すなわちスピン注入磁化反転（Spin torque transfer switching）方式を用いている。しかし、スピンＭＯＳＦＥＴの近い位置に配線を配置してこの配線に電流を流し、この配線を流れる電流によって誘起される磁場によってスピンＭＯＳＦＥＴ内の強磁性体の磁化を反転させるようにしてもよい。
【００５１】
第１実施形態に用いたスピンＭＯＳＦＥＴは、不揮発性のため、電源を切断しても抵抗状態は維持されている。このため、第１実施形態のメモリ回路を使用しないときには電源を切断することが可能となり、消費電力を低くすることができる。また、突然に電源が切断されてもメモリ情報が維持されているので、バックアップ用のメモリが不要となり、システム全体を小さくすることができる。
【００５２】
また、第１実施形態においては、不揮発性メモリとして、スピンＭＯＳＦＥＴを用いているので、書き換え耐性のあるメモリ回路を実現することができる。
【００５３】
また、第１実施形態によれば、スピンＭＯＳＦＥＴを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。
【００５４】
（第１変形例）
次に、第１実施形態の第１変形例によるメモリ回路を図１１に示す。この第１変形例のメモリ回路１Ａは、図２に示す第１実施形態のメモリ回路１において、端子３４と端子３６を結線し、端子４１とした構成となっている。この第１変形例のメモリ回路１Ａは、図２に示す第１実施形態のメモリ回路１に比べて端子数が少なくなるので、より好ましい。
【００５５】
この第１変形例も第１実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【００５６】
（第２変形例）
次に、第１実施形態の第２変形例によるメモリ回路を図１２に示す。この第２変形例のメモリ回路１Ｂは、図２に示す第１実施形態のメモリ回路１において、ｐチャネルＭＯＳＦＥＴ１４をｐチャネルスピンＭＯＳＦＥＴ１４Ａに置き換えた構成となっている。この場合、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６のうちの一方は高抵抗状態であり、他方は低抵抗状態に設定される。また、スピンＭＯＳＦＥＴ１４ＡとスピンＭＯＳＦＥＴ１６で構成されるインバータ回路は、スピンＭＯＳＦＥＴ１４ＡおよびスピンＭＯＳＦＥＴ１６の特性により、動作点がＶｄｄもしくはＧＮＤに安定的に近い値になるように設定される。
【００５７】
なお、読出し時には、各端子に印加される電圧は第１実施形態の場合と同様である。
【００５８】
また、書込み方法は、スピンＭＯＳＦＥＴ１６を書き込む手順で、スピンＭＯＳＦＥＴ１４Ａもほぼ同時に書き込むことができる。
【００５９】
この第２変形例のように、ｐチャネルスピンＭＯＳＦＥＴ１４Ａを用いた場合、第１実施形態に比べてインバータ回路の消費電力が安定的に低くなるという、好ましい利点がある。
【００６０】
この第２変形例も第１実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【００６１】
（第３変形例）
次に、第１実施形態の第３変形例によるメモリ回路を図１３に示す。この第３変形例のメモリ回路１Ｃは、図２に示す第１実施形態のメモリ回路１において、ｎチャネルスピンＭＯＳＦＥＴ１２をｎチャネルＭＯＳＦＥＴ１２Ａに置き換えた構成となっている。この第３変形例においても、読出し時には、各端子に印加される電圧は第１実施形態の場合と同様である。
【００６２】
この第３変形例も第１実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【００６３】
（第４変形例）
次に、第１実施形態の第４変形例によるメモリ回路を図１４に示す。この第４変形例のメモリ回路１Ｄは、図１２に示す第２変形例のメモリ回路１Ｂにおいて、ｎチャネルスピンＭＯＳＦＥＴ１２をｎチャネルＭＯＳＦＥＴ１２Ａに置き換えた構成となっている。この場合、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６のうちの一方は高抵抗状態であり、他方は低抵抗状態に設定される。
【００６４】
なお、この第４変形例においても、読出し時には、各端子に印加される電圧は第２変形例の場合と同様である。
【００６５】
この第４変形例も第２変形例と同様に、第１実施形態に比べてインバータ回路の消費電力が安定的に低くなるという、好ましい利点がある。
【００６６】
この第４変形例も第１実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【００６７】
（第５変形例）
次に、第１実施形態の第５変形例によるメモリ回路について図１５を参照して説明する。この第５変形例のメモリ回路１Ｅは、図１に示す第１実施形態のメモリ回路１において、スピンＭＯＳＦＥＴ１０の書込み方法を変えた構成となっている。図１５に示すように、スピンＭＯＳＦＥＴ１０が設けられているｐウェルに接続されるｐウェル端子４２に高電圧を印加し、端子３３に低電圧を印加することにより、電流経路５５に書き込み電流を流し、スピンＭＯＳＦＥＴ１０の磁化自由層の磁化を反転させることができる。
【００６８】
（第６変形例）
次に、第１実施形態の第６変形例によるメモリ回路について図１６を参照して説明する。この第６変形例のメモリ回路１Ｆは、図１に示す第１実施形態のメモリ回路１において、スピンＭＯＳＦＥＴ１２の書込み方法を変えた構成となっている。図１６に示すように、スピンＭＯＳＦＥＴ１２が設けられているｐウェルに接続されるｐウェル端子４３に高電圧を印加し、端子３４に低電圧を印加することにより、電流経路５６に書き込み電流を流し、スピンＭＯＳＦＥＴ１２の磁化自由層の磁化を反転させることができる。
【００６９】
（第７変形例）
次に、第１実施形態の第６変形例によるメモリ回路について図１７を参照して説明する。この第７変形例のメモリ回路１Ｇは、図１に示す第１実施形態のメモリ回路１において、スピンＭＯＳＦＥＴ１６の書込み方法を変えた構成となっている。図１７に示すように、スピンＭＯＳＦＥＴ１６が設けられているｐウェルに接続されるｐウェル端子４４に高電圧を印加し、端子３６に低電圧を印加することにより、電流経路５７に書き込み電流を流し、スピンＭＯＳＦＥＴ１６の磁化自由層の磁化を反転させることができる。
【００７０】
（第８変形例）
次に、第１実施形態の第８変形例によるメモリ回路について図１８を参照して説明する。この第８変形例のメモリ回路１Ｈは、図１２に示す第２変形例のメモリ回路１Ｂにおいて、スピンＭＯＳＦＥＴ１４Ａの書込み方法を変えた構成となっている。図１８に示すように、スピンＭＯＳＦＥＴ１４Ａが設けられているｎウェルに接続されるｎウェル端子４５に低電圧を印加し、端子３５に高電圧を印加することにより、電流経路５８に書き込み電流を流し、スピンＭＯＳＦＥＴ１４Ａの磁化自由層の磁化を反転させることができる。
【００７１】
（第９変形例）
次に、第１実施形態の第９変形例によるメモリ回路について図１９を参照して説明する。この第９変形例のメモリ回路１Ｉは、図１２に示す第２変形例のメモリ回路１Ｂにおいて、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６の書込み方法を変えた構成となっている。図１９に示すように、ｐチャネルスピンＭＯＳＦＥＴ１４Ａが設けられているｎウェルに接続されるｎウェル端子４５に低電圧を印加し、ｎチャネルスピンＭＯＳＦＥＴ１６が設けられているｐウェル端子４４に高電圧を印加することにより、電流経路５９に書き込み電流を流し、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６の少なくとも一方の磁化自由層の磁化を反転させることができる。
【００７２】
（第２実施形態）
次に、第２実施形態によるメモリ回路について図２０乃至図２１を参照して説明する。
【００７３】
この第２実施形態のメモリ回路を図２０に示す。この第２実施形態のメモリ回路２は、図２に示す第１実施形態のメモリ回路１において、端子３７にソース／ドレイン電極の一方が接続され、他方が端子３９に接続され、ゲートが端子３８に接続されたｎチャネルＭＯＳＦＥＴ１８を新たに設けた構成となっている。このＭＯＳＦＥＴ１８は、ｎチャネルスピンＭＯＳＦＥＴ１６に書込みを行うために設けられている。
【００７４】
この第２実施形態においては、読出し時に、端子３８に低電圧を印加し、ＭＯＳＦＥＴ１８をオフ状態とする。
【００７５】
スピンＭＯＳＦＥＴ１６に書き込みを行う場合は、図２１に示す電流経路６０、すなわち端子３６からスピンＭＯＳＦＥＴ１６、ＭＯＳＦＥＴ１８を介して端子３９に電流を流すことにより、行う。この書込み方法を以下に説明する。
【００７６】
端子３１に高電圧、端子３２に低電圧、端子３３に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態とする。なお、端子３１に低電圧、端子３２に高電圧、端子３４に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態としても構わない。
【００７７】
また、端子３８に高電圧を印加し、ＭＯＳＦＥＴ１８をオン状態とする。
【００７８】
端子３６に電源電圧Ｖｄｄ以上の高電圧、端子３９に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６０に正の電流を流すか、または端子３６に基準電圧ＧＮＤ以下の低電圧、端子３９に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６０に負の電流（上記正の電流と反対向きの電流）を流す。これにより、端子３６から端子３９の電流経路６０に、絶対値が大きな電流が流れる。電流経路６０に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となり、電流経路６０に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置した。なお、電流経路６０に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となり、電流経路６０に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置しても構わない。
【００７９】
以上説明したように、第２実施形態によれば、３個のスピンＭＯＳＦＥＴと、２個のＭＯＳＦＥＴの計５個のトランジスタでメモリ回路が実現できるため、小面積のメモリ回路が可能となる。
【００８０】
また、この第２実施形態も第１実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【００８１】
更に、第２実施形態によれば、スピンＭＯＳＦＥＴを用いていることにより書き換え耐性のあるメモリ回路となる。
【００８２】
また、第２実施形態によれば、スピンＭＯＳＦＥＴを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。
【００８３】
（第１変形例）
次に、第２実施形態の第１変形例によるメモリ回路を図２２に示す。この第１変形例のメモリ回路２Ａは、図２０に示す第２実施形態のメモリ回路２において、ｐチャネルＭＯＳＦＥＴ１４をｐチャネルスピンＭＯＳＦＥＴ１４Ａに置き換えた構成となっている。
【００８４】
この第１変形例において、ｐチャネルスピンＭＯＳＦＥＴ１４Ａへの書込みは、図２２に示す書込み電流経路６１に電流を流すことにより行う。以下に、この書込み方法を説明する。
【００８５】
端子３１に高電圧、端子３２に低電圧、端子３３に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態とする。もしくは、端子３１に低電圧、端子３２に高電圧、端子３４に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態としても構わない。
【００８６】
また、端子３８に高電圧を印加し、ＭＯＳＦＥＴ１８をオン状態とする。端子３５に電源電圧Ｖｄｄ以上の高電圧、端子３９に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６１に正の電流を流すか、端子３５に基準電圧ＧＮＤ以下の低電圧、端子３９に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６１に負の電流を流す。これにより、端子３５から端子３９の電流経路６１に、絶対値が大きな電流が流れる。
【００８７】
電流経路６１に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となり、電流経路６１に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置する。もしくは、電流経路６１に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となり、電流経路６１に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置しても構わない。
【００８８】
この第１変形例も第２実施形態と同様の効果を得ることができる。
【００８９】
（第２変形例）
次に、第２実施形態の第２変形例によるメモリ回路を図２３に示す。この第２変形例のメモリ回路２Ｂは、図２０に示す第２実施形態のメモリ回路２において、ｎチャネルＭＯＳＦＥＴ１８をｐチャネルＭＯＳＦＥＴ１８Ａに置き換えた構成となっている。
【００９０】
この第２変形例においては、メモリの読出し時は、端子３８に高電圧を印加し、ｐチャネルＭＯＳＦＥＴ１８Ａをオフ状態とする以外は、第２実施形態と同様に行う。この第２変形例において、スピンＭＯＳＦＥＴ１６への書込み方法を以下に述べる。この書込みは、図２３に示す電流経路６２に電流を流すことにより行う。まず、端子３１に高電圧、端子３２に低電圧、端子３３に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態とする。もしくは、端子３１に低電圧、端子３２に高電圧、端子３４に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態としても構わない。
【００９１】
また、端子３８に低電圧を印加し、ＭＯＳＦＥＴ１８Ａをオン状態とする。更に、端子３９に電源電圧Ｖｄｄ以上の高電圧、端子３６に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６２に正の電流を流すか、端子３９に基準電圧ＧＮＤ以下の低電圧、端子３６に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６２に負の電流を流す。これにより、端子３９から端子３６の電流経路６２に、絶対値が大きな電流が流れる。
【００９２】
なお、電流経路６２に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となり、電流経路６２に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置する。もしくは、電流経路６２に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となり、電流経路６２に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置する。
【００９３】
この第２変形例も第２実施形態と同様の効果を得ることができる。
【００９４】
（第３変形例）
次に、第２実施形態の第３変形例によるメモリ回路を図２４に示す。この第３変形例のメモリ回路２Ｃは、図２０に示す第２実施形態のメモリ回路２において、ｐチャネルＭＯＳＦＥＴ１４をｐチャネルスピンＭＯＳＦＥＴ１４Ａに置き換えるとともに、ｎチャネルＭＯＳＦＥＴ１８をｐチャネルＭＯＳＦＥＴ１８Ａに置き換えた構成となっている。
【００９５】
この第３変形例において、ｐチャネルスピンＭＯＳＦＥＴ１４Ａへの書込みは、図２４に示す電流経路６３に電流を流すことにより行う。この書込み方法を以下に説明する。まず、端子３１に高電圧、端子３２に低電圧、端子３３に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態とする。もしくは、端子３１に低電圧、端子３２に高電圧、端子３４に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態としても構わない。
【００９６】
また、端子３８に低電圧を印加し、ｐチャネルＭＯＳＦＥＴ１８Ａをオン状態とする。さらに、端子３９に電源電圧Ｖｄｄ以上の高電圧、端子３５に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６３に正の電流を流すか、端子３９に基準電圧ＧＮＤ以下の低電圧、端子３５に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６３に負の電流を流す。これにより、端子３９から端子３５の電流経路６３に絶対値が大きな電流が流れる。
【００９７】
なお、電流経路６３に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となり、電流経路６３に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置する。もしくは、電流経路６３に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となり、電流経路６３に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置しても構わない。
【００９８】
以上説明したように、この第３変形例も第２実施形態と同様の効果を得ることができる。
【００９９】
（第３実施形態）
次に、第３実施形態によるメモリ回路を図２５に示す。この第３実施形態のメモリ回路３は、図２に示す第１実施形態のメモリ回路１において、ｎチャネルスピンＭＯＳＦＥＴ１０、１２をｐチャネルスピンＭＯＳＦＥＴ１０Ａ、１２Ｂに置き換えるとともにｐチャネルＭＯＳＦＥＴ１４をｐチャネルスピンＭＯＳＦＥＴ１４Ａに置き換え、更にｎチャネルスピンＭＯＳＦＥＴ１６をｎチャネルＭＯＳＦＥＴ１６Ａに置き換えた構成となっている。この第３実施形態においては、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１４Ａは同じ抵抗状態としておき、スピンＭＯＳＦＥＴ１２ＢのスピンＭＯＳＦＥＴはスピンＭＯＳＦＥＴ１０Ａと異なる抵抗状態となるように設定しておく。
【０１００】
（読出し方法）
読出し時の各端子の電圧は図２６に示す通りとなっている。すなわち、端子３２、３４、３５には電源電圧Ｖｄｄを印加し、端子３１および端子３３には動作電圧Ｖｏｐを印加する。動作電圧Ｖｏｐは、電源電圧の半分Ｖｄｄ／２以下の低い電圧に設定する。端子３６には基準電圧ＧＮＤを印加する。ＭＯＳＦＥＴ１６Ａが設けられているｐウェルに接続されるｐウェル端子には基準電圧ＧＮＤを印加する。また、スピンＭＯＳＦＥＴ１０Ａ、１２Ｂ、１４Ａがそれぞれ設けられているｎウェルに接続されるｎウェル端子には電源電圧Ｖｄｄを印加する。これにより、読出し時は、スピンＭＯＳＦＥＴ１０Ａ、１２Ｂはオフ状態となり、非常に小さい電流しか流れない。そのため低消費電力で、スピンＭＯＳＦＥＴの抵抗状態に依存して出力に電圧差を得ることができる。
【０１０１】
最初に、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１４Ａが低抵抗状態で、スピンＭＯＳＦＥＴ１２Ｂが高抵抗状態である場合を説明する。この場合、ノード４０の電圧Ｖ１が低電圧Ｖ１Ｌとなる。また、スピンＭＯＳＦＥＴ１４ＡおよびＭＯＳＦＥＴ１６Ａから構成されるインバータ回路の入出力は、図２７に示す入出力特性ｇ３となる。この場合の入力電圧Ｖ１は低電圧Ｖ１Ｌとなるため、入力電圧Ｖ１および出力電圧Ｖ２は図２７に示す動作点ＯＰ３となる。そして、出力電圧Ｖ２は、電源電圧Ｖｄｄに近い値となる。
【０１０２】
次に、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１４Ａが高抵抗状態で、スピンＭＯＳＦＥＴ１２Ｂが低抵抗状態の場合を説明する。この場合、ノード４０の電圧Ｖ１が高電圧Ｖ１Ｈとなる。また、スピンＭＯＳＦＥＴ１４ＡおよびＭＯＳＦＥＴ１６Ａから構成されるインバータの入出力は、図２７に示す入出力特性ｇ４となる。この場合、入力電圧Ｖ１は高電圧Ｖ１Ｈとなるため、入力電圧Ｖ１および出力電圧Ｖ２は図２７に示す動作点ＯＰ４となる。そして、出力電圧Ｖ２は、基準電圧ＧＮＤに近い値となる。
【０１０３】
このように、スピンＭＯＳＦＥＴ１４ＡおよびＭＯＳＦＥＴ１６Ａからなるインバータ回路を用いることにより、出力電圧Ｖ２の電圧を、基準電圧ＧＮＤに近い値か電源電圧Ｖｄｄに近い値のどちらかに安定させることができる。
【０１０４】
第３実施形態では、スピンＭＯＳＦＥＴ１０Ａ、１２Ｂ、１４Ａの抵抗状態により、安定した２値の出力を得ることが可能となるため、不揮発性のメモリとなる。
【０１０５】
（書込み方法）
第３実施形態によるメモリ回路３の書込み方法を説明する。この第３実施形態では、スピン注入磁化反転によりスピンＭＯＳＦＥＴへの書込みを行う。スピン注入磁化反転では、ソース−ドレイン間に反転電流以上の電流を流すことにより、スピンＭＯＳＦＥＴの磁化自由層の磁化を反転させ、抵抗状態を変化させることができる。
【０１０６】
スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂへの書込みは、図２８に示す電流経路６４および図２９に示す電流経路６５に電流を流すことにより行う。
【０１０７】
まず、図２８に示すように電流経路６４に電流を流す場合を説明する。端子３１に低電圧ＶＬ１１１、端子３２に低電圧ＶＬ１１２を印加し、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂをオン状態とする。端子３３に基準電圧ＧＮＤ以下の低電圧ＶＬ１１３、端子３４に電源電圧Ｖｄｄ以上の高電圧ＶＨ１１４を印加し、端子３４から端子３３に大きな電流を流す。この場合、電流経路６４に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０Ａは低抵抗状態となり、スピンＭＯＳＦＥＴ１２Ｂが高抵抗状態となるように、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂの磁化固定層および磁化自由層の磁化が配置される。
【０１０８】
次に、図２９に示すように電流経路６５に電流を流す場合を説明する。端子３１に低電圧ＶＬ１２１、端子３２に低電圧ＶＬ１２２を印加し、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂをオン状態とする。端子３３に電源電圧Ｖｄｄ以上の高電圧ＶＨ１２３、端子３４に基準電圧ＧＮＤ以下の低電圧ＶＬ１２４を印加し、端子３３から端子３４に大きな電流を流す。電流経路６５に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０Ａは高抵抗状態となり、スピンＭＯＳＦＥＴ１２Ｂが低抵抗状態となるように、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂの磁化固定層および磁化自由層の磁化が配置される。
【０１０９】
なお、電流経路６４に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０Ａが高抵抗状態となり、スピンＭＯＳＦＥＴ１２Ｂが低抵抗状態となり、電流経路６５に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１０Ａが低抵抗状態となり、スピンＭＯＳＦＥＴ１２Ｂが高抵抗状態となるように、スピンＭＯＳＦＥＴ１０ＡおよびスピンＭＯＳＦＥＴ１２Ｂの磁化固定層および磁化自由層を配置しても構わない。
【０１１０】
次に、スピンＭＯＳＦＥＴ１４Ａへの書込みは、図３０に示す電流経路６６および図３１に示す電流経路６７に電流を流すことにより行う。
【０１１１】
まず、図３０に示すように電流経路６６に電流を流す場合を説明する。端子３１に低電圧ＶＬ１３１、端子３２に高電圧ＶＨ１３２を印加し、スピンＭＯＳＦＥＴ１０Ａをオン状態にし、スピンＭＯＳＦＥＴ１２Ｂをオフ状態とする。端子３５に電源電圧Ｖｄｄ以上の高電圧ＶＨ１３５を印加し、端子３６に基準電圧ＧＮＤ以下の低電圧ＶＬ１３６を印加する。スピンＭＯＳＦＥＴ１４Ａの閾値電圧をＶｔｈ３、ＭＯＳＦＥＴ１６Ａの閾値電圧をＶｔｈ４とすると、端子４０の電圧Ｖ１が
ＶＬ１３６＋Ｖｔｈ４＜Ｖ１＜ＶＨ１３５−Ｖｔｈ３
となるように、スピンＭＯＳＦＥＴ１０Ａのソース／ドレインの一方に接続される端子３３に低電圧ＶＬ１３３を印加する。これにより、端子３５から端子３６の電流経路６６に大きな電流が流れる。電流経路６６に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａは低抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層の磁化が配置される。
【０１１２】
次に、図３１に示すように電流経路６７に電流を流す場合を説明する。端子３１に低電圧ＶＬ１４１、端子３２に高電圧ＶＨ１４２を印加し、スピンＭＯＳＦＥＴ１０Ａをオン状態にし、スピンＭＯＳＦＥＴ１２Ｂをオフ状態とする。端子３６に電源電圧Ｖｄｄ以上の高電圧ＶＨ１４６を印加し、端子３５に基準電圧ＧＮＤ以下のＶＬ１４５を印加する。スピンＭＯＳＦＥＴ１４Ａの閾値電圧をＶｔｈ３、ＭＯＳＦＥＴ１６Ａの閾値電圧をＶｔｈ４とし、端子４０の電圧Ｖ１が
ＶＬ１４５＋Ｖｔｈ３＜Ｖ１＜ＶＨ１４６−Ｖｔｈ４
となるように、端子３１に低電圧ＶＬ１４３を印加する。これにより、端子３６から端子３５の電流経路６７に大きな電流が流れる。電流経路６７に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａは高抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層の磁化が配置される。
【０１１３】
なお、電流経路６６に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となり、電流経路６７に大きな電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置しても構わない。
【０１１４】
以上説明したように、第３実施形態によれば、４個のトランジスタ、すなわち３個のスピンＭＯＳＦＥＴと、１個のＭＯＳＦＥＴとでメモリ回路を構成することが可能となるので、小面積のメモリ回路を得ることができる。
【０１１５】
また、第３実施形態のメモリ回路は、小面積なメモリ回路を実現することが可能となるため、ＬＳＩを高集積化することができるとともに、論理回路の配線遅延が小さくなり、高速な回路を実現することができる。
【０１１６】
また、第３実施形態においては、スピンＭＯＳＦＥＴは、ソース／ドレインの一方から他方に書き込み電流を流すことにより、スピンＭＯＳＦＥＴ内の強磁性体の磁化を反転させる方式、すなわちスピン注入磁化反転方式を用いている。しかし、スピンＭＯＳＦＥＴの近い位置に配線を配置してこの配線に電流を流し、この配線を流れる電流によって誘起される磁場によってスピンＭＯＳＦＥＴ内の強磁性体の磁化を反転させるようにしてもよい。
【０１１７】
第３実施形態に用いたスピンＭＯＳＦＥＴは、不揮発性のため、電源を切断しても抵抗状態は維持されている。このため、第３実施形態のメモリ回路を使用しないときには電源を切断することが可能となり、消費電力を低くすることができる。また、突然に電源が切断されてもメモリ情報が維持されているので、バックアップ用のメモリが不要となり、システム全体を小さくすることができる。
【０１１８】
また、第３実施形態においては、不揮発性メモリとして、スピンＭＯＳＦＥＴを用いているので、書き換え耐性のあるメモリ回路を実現することができる。
【０１１９】
また、第３実施形態によれば、スピンＭＯＳＦＥＴを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。
【０１２０】
（第１変形例）
次に、第３実施形態の第１変形例によるメモリ回路を図３２に示す。この第１変形例のメモリ回路３Ａは、図２５に示す第３実施形態のメモリ回路３において、端子３４と端子３６を結線し、端子４１とした構成となっている。この第１変形例のメモリ回路３Ａは、図２５に示す第３実施形態のメモリ回路３に比べて端子数が少なくなるので、より好ましい。
【０１２１】
また、この第１変形例も第３実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【０１２２】
（第２変形例）
次に、第３実施形態の第２変形例によるメモリ回路を図３３に示す。この第２変形例のメモリ回路３Ｂは、図２５に示す第３実施形態のメモリ回路３において、ｎチャネルＭＯＳＦＥＴ１６ＡをｎチャネルスピンＭＯＳＦＥＴ１６に置き換えた構成となっている。この場合、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６のうちの一方は高抵抗状態であり、他方は低抵抗状態に設定される。また、スピンＭＯＳＦＥＴ１４ＡとスピンＭＯＳＦＥＴ１６で構成されるインバータ回路は、スピンＭＯＳＦＥＴ１４Ａ、１６の特性により、動作点がＶｄｄもしくはＧＮＤに安定的に近い値になるように設定される。
【０１２３】
そして、この第２変形例においては、読出し時に各端子に印加される電圧は、第３実施形態の場合と同じである。
【０１２４】
なお、この第２変形例においては、スピンＭＯＳＦＥＴ１６への書込みは、スピンＭＯＳＦＥＴ１４Ａに書込みを行う手順で、ほぼ同時に行うことができる。
【０１２５】
また、ｎチャネルスピンＭＯＳＦＥＴ１６を用いた場合、スピンＭＯＳＦＥＴ１４Ａ、１６からなるインバータ回路の消費電力が安定的に低くなるという好ましい利点がある。
【０１２６】
また、この第２変形例も第３実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【０１２７】
（第３変形例）
次に、第３実施形態の第３変形例によるメモリ回路を図３４に示す。この第３変形例のメモリ回路３Ｃは、図２５に示す第３実施形態のメモリ回路３において、ｐチャネルスピンＭＯＳＦＥＴ１２ＢをｐチャネルＭＯＳＦＥＴ１２Ｃに置き換えた構成となっている。 この第３変形例においては、読出し時に各端子に印加される電圧は、第３実施形態の場合と同じである。
【０１２８】
この第３変形例も第３実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【０１２９】
（第４変形例）
次に、第３実施形態の第３変形例によるメモリ回路を図３５に示す。この第３変形例のメモリ回路３Ｃは、図３３に示す第２変形例のメモリ回路３Ｂにおいて、ｐチャネルスピンＭＯＳＦＥＴ１２ＢをｐチャネルＭＯＳＦＥＴ１２Ｃに置き換えた構成となっている。 この第４変形例においては、読出し時に各端子に印加される電圧は、第２変形例の場合と同じである。
【０１３０】
この第４変形例も第２変形例と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【０１３１】
（第５変形例）
次に、第３実施形態の第５変形例によるメモリ回路について図３６を参照して説明する。この第５変形例のメモリ回路３Ｅは、図２５に示す第３実施形態のメモリ回路３において、スピンＭＯＳＦＥＴ１０Ａの書込み方法を変えた構成となっている。図３６に示すように、スピンＭＯＳＦＥＴ１０Ａが設けられているｎウェルに接続されるｎウェル端子４７に低電圧を印加し、端子３３に高電圧を印加することにより、電流経路６８に書き込み電流を流し、スピンＭＯＳＦＥＴ１０Ａの磁化自由層の磁化を反転させる構成となっている。
【０１３２】
（第６変形例）
次に、第３実施形態の第６変形例によるメモリ回路について図３７を参照して説明する。この第６変形例のメモリ回路３Ｆは、図２５に示す第３実施形態のメモリ回路３において、スピンＭＯＳＦＥＴ１２Ｂの書込み方法を変えた構成となっている。図３７に示すように、スピンＭＯＳＦＥＴ１２Ｂが設けられているｎウェルに接続されるｎウェル端子４８に低電圧を印加し、端子３４に高電圧を印加することにより、電流経路６９に書き込み電流を流し、スピンＭＯＳＦＥＴ１２Ｂの磁化自由層の磁化を反転させる構成となっている。
【０１３３】
（第７変形例）
次に、第３実施形態の第７変形例によるメモリ回路について図３８を参照して説明する。この第７変形例のメモリ回路３Ｇは、図２５に示す第３実施形態のメモリ回路３において、スピンＭＯＳＦＥＴ１４Ａの書込み方法を変えた構成となっている。図３８に示すように、スピンＭＯＳＦＥＴ１４Ａが設けられているｎウェルに接続されるｎウェル端子４５に低電圧を印加し、端子３５に高電圧を印加することにより、電流経路５８に書き込み電流を流し、スピンＭＯＳＦＥＴ１４Ａの磁化自由層の磁化を反転させる構成となっている。
【０１３４】
（第８変形例）
次に、第３実施形態の第８変形例によるメモリ回路について図３９を参照して説明する。この第７変形例のメモリ回路３Ｇは、図３３に示す第３実施形態の第２変形例によるメモリ回路３Ｂにおいて、ｎチャネルスピンＭＯＳＦＥＴ１６の書込み方法を変えた構成となっている。図３９に示すように、ｎチャネルスピンＭＯＳＦＥＴ１６が設けられているｐウェルに接続されるｐウェル端子４４に低電圧を印加し、端子３６に高電圧を印加することにより、電流経路５７に書き込み電流を流し、スピンＭＯＳＦＥＴ１６の磁化自由層の磁化を反転させる構成となっている。
【０１３５】
（第９変形例）
次に、第３実施形態の第９変形例によるメモリ回路について図４０を参照して説明する。この第９変形例のメモリ回路３Ｉは、図３３に示す第２変形例のメモリ回路３Ｂにおいて、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６の書込み方法を変えた構成となっている。図４０に示すように、ｐチャネルスピンＭＯＳＦＥＴ１４Ａが設けられているｎウェルに接続されるｎウェル端子４５に低電圧を印加し、ｎチャネルスピンＭＯＳＦＥＴ１６が設けられているｐウェル端子４４に高電圧を印加することにより、電流経路５９に書き込み電流を流し、ｐチャネルスピンＭＯＳＦＥＴ１４ＡおよびｎチャネルスピンＭＯＳＦＥＴ１６の少なくとも一方の磁化自由層の磁化を反転させる構成となっている。
【０１３６】
（第４実施形態）
次に、第４実施形態によるメモリ回路について図４１乃至図４２を参照して説明する。
【０１３７】
この第４実施形態のメモリ回路を図４１に示す。この第４実施形態のメモリ回路４は、図２５に示す第３実施形態のメモリ回路３において、端子３７にソース／ドレイン電極の一方が接続され、他方が端子３９に接続され、ゲートが端子３８に接続されたｐチャネルＭＯＳＦＥＴ１８Ａを新たに設けた構成となっている。このＭＯＳＦＥＴ１８Ａは、ｐチャネルスピンＭＯＳＦＥＴ１４Ａに書込みを行うために設けられている。
【０１３８】
この第４実施形態においては、メモリの読出し時に、端子３８に高電圧を印加し、ＭＯＳＦＥＴ１８Ａをオフ状態とする。
【０１３９】
ｐチャネルスピンＭＯＳＦＥＴ１４Ａへの書込みは、図４２に示す電流経路６３に電流を流すことにより行う。すなわち、端子３１に低電圧、端子３２に高電圧、端子３３に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態とする。なお、端子３１に高電圧、端子３２に低電圧、端子３４に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態としても構わない。
【０１４０】
そして、端子３８に低電圧を印加し、ＭＯＳＦＥＴ１８Ａをオン状態とする。更に、端子３９に電源電圧Ｖｄｄ以上の高電圧、端子３５に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６３に正の電流を流すか、あるいは端子３５に電源電圧Ｖｄｄ以上の高電圧、端子３９に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６３に負の電流を流す。
【０１４１】
上記により、端子３９から端子３５の電流経路６３に、絶対値が大きな電流が流れる。電流経路６３に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となり、電流経路６３に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置する。なお、電流経路６３に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となり、電流経路６３に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となるように、スピンＭＯＳＦＥＴ１４Ａの磁化固定層および磁化自由層を配置しても構わない。
【０１４２】
以上説明したように、第４実施形態によれば、３個のスピンＭＯＳＦＥＴと、２個のＭＯＳＦＥＴの計５個のトランジスタでメモリ回路が実現できるため、小面積のメモリ回路が可能となる。
【０１４３】
また、この第４実施形態も第３実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。
【０１４４】
更に、第４実施形態によれば、スピンＭＯＳＦＥＴを用いていることにより書き換え耐性のあるメモリ回路となる。
【０１４５】
また、第４実施形態によれば、スピンＭＯＳＦＥＴを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。
【０１４６】
（第１変形例）
次に、第４実施形態の第１変形例によるメモリ回路を図４３に示す。この第１変形例のメモリ回路４Ａは、図４１に示す第４実施形態のメモリ回路４において、ｎチャネルＭＯＳＦＥＴ１６ＡをｎチャネルスピンＭＯＳＦＥＴ１６に置き換えた構成となっている。
【０１４７】
この第１変形例においては、ｎチャネルスピンＭＯＳＦＥＴ１６への書込みは、図４３に示す電流経路６２に電流を流すことにより行う。すなわち、端子３１に低電圧、端子３２に高電圧、端子３３に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態とする。もしくは、端子３１に高電圧、端子３２に低電圧、端子３４に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態としても構わない。そして、端子３８に低電圧を印加し、ＭＯＳＦＥＴ１８Ａをオン状態とする。更に、端子３９に電源電圧Ｖｄｄ以上の高電圧、端子３６に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６２に正の電流を流すか、端子３９に基準電圧ＧＮＤ以下の低電圧、端子３６に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６２に負の電流を流す。これにより、端子３９から端子３６の電流経路６２に、絶対値の大きな電流が流れる。電流経路６２に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となり、電流経路６２に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置する。もしくは、電流経路６２に正の電流を流すことにより、スピンＭＯＳＦＥＴ１６が低抵抗状態となり、電流経路６２に負の電流を流すことにより、スピンＭＯＳＦＥＴ１６が高抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置しても構わない。
【０１４８】
この第１変形例も第４実施形態と同様の効果を得ることができる。
【０１４９】
（第２変形例）
次に、第４実施形態の第２変形例によるメモリ回路を図４４に示す。この第２変形例のメモリ回路４Ｂは、図４１に示す第４実施形態のメモリ回路４において、ｐチャネルＭＯＳＦＥＴ１８ＡをｎチャネルＭＯＳＦＥＴ１８に置き換えた構成となっている。
【０１５０】
この第２変形例においては、読出し時に、端子３８に低電圧を印加し、ＭＯＳＦＥＴ１８をオフ状態とする。
【０１５１】
この第２変形例のメモリ回路において、スピンＭＯＳＦＥＴ１４Ａへの書込みは、図４４に示す電流経路６１に電流を流すことにより行う。すなわち、端子３１に低電圧、端子３２に高電圧、端子３３に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態とする。もしくは、端子３１に高電圧、端子３２に低電圧、端子３４に低電圧を印加することにより、端子４０の電圧Ｖ１を低電圧とし、スピンＭＯＳＦＥＴ１４Ａをオン状態としても構わない。そして、端子３８に高電圧を印加し、ＭＯＳＦＥＴ１８をオン状態とする。更に、端子３５に電源電圧Ｖｄｄ以上の高電圧、端子３９に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６１に正の電流を流すか、端子３５に基準電圧ＧＮＤ以下の低電圧、端子３９に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６１に負の電流を流す。これにより、端子３９から端子３５の電流経路６１に、絶対値の大きな電流が流れる。電流経路６１に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となり、電流経路６１に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となるように、スピンＭＯＳＦＥＴの磁化固定層および磁化自由層を配置する。もしくは、電流経路６１に正の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが高抵抗状態となり、電流経路６１に負の電流を流すことにより、スピンＭＯＳＦＥＴ１４Ａが低抵抗状態となるように、スピンＭＯＳＦＥＴの磁化固定層および磁化自由層を配置してもよい。
【０１５２】
この第３変形例も第４実施形態と同様の効果を得ることができる。
【０１５３】
（第３変形例）
次に、第４実施形態の第３変形例によるメモリ回路を図４５に示す。この第４変形例のメモリ回路４Ｃは、図４４に示す第４実施形態の第３変形例によるメモリ回路４Ｂにおいて、ｎチャネルＭＯＳＦＥＴ１６ＡをｎチャネルスピンＭＯＳＦＥＴ１６に置き換えた構成となっている。
【０１５４】
この第４変形例においては、スピンＭＯＳＦＥＴ１６への書込は、図４５に示す電流経路６０に電流を流すことにより行う。すなわち、端子３１に低電圧、端子２に高電圧、端子３に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態とする。もしくは、端子３１に高電圧、端子３２に低電圧、端子３４に高電圧を印加することにより、端子４０の電圧Ｖ１を高電圧とし、スピンＭＯＳＦＥＴ１６をオン状態としても構わない。そして、端子３８に高電圧を印加し、ＭＯＳＦＥＴ１８をオン状態とする。更に、端子３６に電源電圧Ｖｄｄ以上の高電圧、端子３９に基準電圧ＧＮＤ以下の低電圧を印加し、電流経路６０に正の電流を流すか、端子３６に基準電圧ＧＮＤ以下の低電圧、端子３９に電源電圧Ｖｄｄ以上の高電圧を印加し、電流経路６０に負の電流を流す。これにより、端子３６から端子３９の電流経路６０に、絶対値の大きな電流が流れる。電流経路６０に正の電流を流すことによりスピンＭＯＳＦＥＴ１６が高抵抗状態となり、電流経路６０に負の電流を流すことによりスピンＭＯＳＦＥＴ１６が低抵抗状態となるように、スピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置する。もしくは、電流経路６０に正の電流を流すことによりスピンＭＯＳＦＥＴ１６が低抵抗状態となり、電流経路６０に負の電流を流すことによりスピンＭＯＳＦＥＴ１６が高抵抗状態となるようにスピンＭＯＳＦＥＴ１６の磁化固定層および磁化自由層を配置しても構わない。
【０１５５】
この第３変形例も第４実施形態と同様の効果を得ることができる。
【０１５６】
（第５実施形態）
次に、第５実施形態によるメモリ機能付きパストランジスタ回路を図４６に示す。この第５実施形態によるメモリ機能付きパストランジスタ回路７０は、メモリ回路７２と、パストランジスタ７４とを備えている。メモリ回路７２は第１乃至第４実施形態およびその変形例のいずれかのメモリ回路であって、出力端子３７を有している。この出力端子３７は、第１乃至第４実施形態およびその変形例のいずれかのメモリ回路の端子３７と同じものである。パストランジスタ７４は本実施形態ではｎチャネルＭＯＳＦＥＴであるがｐチャネルＭＯＳＦＥＴを用いてもよい。このパストランジスタ７４は、ゲートがメモリ回路７２の出力端子３７に接続され、ソース／ドレインの一方が第１入出力端子７６に接続され、ソース／ドレインの他方が第２入出力端子７８に接続されている。
【０１５７】
この第５実施形態のメモリ機能付きパストランジスタ回路７０では、メモリ回路７２内のスピンＭＯＳＦＥＴの抵抗状態に依存してメモリ回路７２の出力端子３７の電位が高電圧または低電圧とすることが可能となるので、パストランジスタ７４の入出力端子７６と入出力端子７８との間を、結線か断線の状態にすることができる。
【０１５８】
この第５実施形態によれば、小面積、不揮発性、かつ低消費電力のメモリ機能付きパストランジスタ回路を得ることができる。このため、この第５実施形態のメモリ機能付きパストランジスタ回路を用いれば、高速、低消費電力の再構成可能な論理回路を構成することができる。また、第５実施形態のメモリ機能付きパストランジスタ回路を用いれば、高速、かつ低消費電力のフィールドプログラマブルゲートアレイを構成することができる。更に、この第５実施形態のメモリ機能付きパストランジスタ回路を用いれば、高集積、かつ低消費電力の論理回路を構成することができる。この第５実施形態のメモリ機能付きパストランジスタ回路を用いれば、配線遅延が減ることにより、高速な論理回路を構成することができる。また、この第５実施形態のメモリ機能付きパストランジスタ回路を用いれば、バックアップメモリを必要としない小さなシステムを構成することができる。
【０１５９】
（第６実施形態）
次に、第６実施形態によるスイッチングボックス回路を図４７に示す。一般に、スイッチングボックス回路は、４方向からの信号線が合流する領域において、結線と断線を決定する回路である。この第６実施形態のスイッチングボックス回路８０は、４本の信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４の結線と断線を決定するものであって、４個の入出力部８２１〜８２４と、４個の接続ノード８４１〜８４４と、６個のパストランジスタ回路７０１〜７０６とを有している。パストランジスタ回路７０１〜７０６は、それぞれ、第５実施形態におけるメモリ機能付きパストランジスタ回路７０と同じ構成となっている。
【０１６０】
４本の信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４は、４方向に１本ずつ配置される構成となっている。図４７においては、上方には信号線ＳＬ１が、左方には信号線ＳＬ２が、下方には信号線ＳＬ３が、右方には信号線ＳＬ４が配置される。各信号線ＳＬｉ（ｉ＝１，・・・４）に入出力部８２ｉが接続される。各入出力部８２ｉ（ｉ＝１，・・・４）に接続ノード８４ｉが接続される。パストランジスタ回路７０１は、第１および第２入出力端子の一方の入出力端子が接続ノード８４１に接続され、他方の入出力端子が接続ノード８４２に接続される。パストランジスタ回路７０２は、第１および第２入出力端子の一方の入出力端子が接続ノード８４１に接続され、他方の入出力端子が接続ノード８４３に接続される。パストランジスタ回路７０３は、第１および第２入出力端子の一方の入出力端子が接続ノード８４１に接続され、他方の入出力端子が接続ノード８４４に接続される。パストランジスタ回路７０４は、第１および第２入出力端子の一方の入出力端子が接続ノード８４２に接続され、他方の入出力端子が接続ノード８４３に接続される。パストランジスタ回路７０５は、第１および第２入出力端子の一方の入出力端子が接続ノード８４２に接続され、他方の入出力端子が接続ノード８４４に接続される。パストランジスタ回路７０６は、第１および第２入出力端子の一方の入出力端子が接続ノード８４３に接続され、他方の入出力端子が接続ノード８４４に接続される。したがって、任意の一つの信号線は、入出力部、接続ノード、パストランジスタ回路、接続ノード、入出力部を通して他の任意の信号線と接続することができる。例えば、信号線ＳＬ１は、入出力部８２１、接続ノード８４１、パストランジスタ回路７０１、接続ノード８４２、入出力部８２２からなるルートを通して信号線ＳＬ２と接続される。
【０１６１】
次に、上記スイッチングボックス回路８０の入出力部８２の一具体例を図４８に示す。この具体例の入出力部８２は、入力部８２ａ、メモリ部８２ｂ、および出力部８２ｃを備えている。メモリ部８２ｂは、図４８に示すように、第１乃至第４実施形態およびその変形例のいずれかのメモリ回路であって、出力端子３７を有している。この出力端子３７は、第１乃至第４実施形態およびその変形例のいずれかのメモリ回路の端子３７と同じものである。そして、入力部８２ａと出力部８２ｃのいずれか一方だけが導通となるように接続される。
【０１６２】
したがって、パストランジスタ回路７０がスイッチングボックス回路８０に用いられた場合には、第１入出力端子７６は、入出力部を介して、４方向の内のある一方向における一本の信号線に接続され、第２入出力端子７８は、他の入出力部を介して他の方向における一本の信号線に接続される。このパストランジスタのオンまたはオフ状態に応じて、信号線間の結線と断線が決定される。
【０１６３】
（第７実施形態）
次に、第７実施形態によるスイッチングブロック回路９０を図４９に示す。この第７実施形態のスイッチングブロック回路９０は、第６実施形態のスイッチングボックス回路８０を複数個備えている。このスイッチングブロック回路９０は、縦方向と横方向にｎ（≧１）本の信号線が配置され、縦方向の信号線と横方向の信号線との交差点に例えば図４７に示すスイッチングボックス回路８０を設けた構成となっている。このように構成されたスイッチングブロック回路９０は高速でかつ低消費電力となる。
【０１６４】
（第８実施形態）
次に、第８実施形態によるフィールドプログラマブルゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）を図５０に示す。この第８実施形態のＦＰＧＡ２００は、複数のスイッチングブロック（ＳＢ）２０１１〜２０１４と、複数のコネクションボックス（ＣＢ）２０２１〜２０２８と、複数のクラスタロジックブロック（ＣＬＢ）２０３１〜２０３４と、を備えている。この第８実施形態のＦＰＧＡにおいては、ＳＢ２０１１〜２０１４は第７実施形態のスイッチングブロック回路９０と同じ構成となっている。また、この第８実施形態のＦＰＧＡにおいては、１個のＣＬＢの上下左右にそれぞれ１個のＣＢが設けられ、隣接するＣＢ間にＳＢが設けられた構成となっている。例えばＳＢ２０１１の上下左右にＣＢ２０２１、２０２３、２０２４、２０２５が設けられ、例えば隣接するＣＢ２０２７とＣＢ２０２８との間にＳＢ２０１３が設けられている。これらのＳＢ２０１１〜２０１４、ＣＢ２０２１〜２０２８、ＣＬＢ２０３１〜２０３４は複数の配線で接続される。図５０では、複数本の配線を１本の線で表している。ＳＢとＣＢによって、結線を決定し、ＣＬＢによって論理演算を行う。
【０１６５】
この第８実施形態においては、第７実施形態のスイッチングブロック回路９０を用いているので、高速でかつ低消費電力のＦＰＧＡとなる。
【０１６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１６７】
１〜１Ｉ メモリ回路
２〜２Ｃ メモリ回路
３〜３Ｉ メモリ回路
４〜４Ｃ メモリ回路
１０ ｎチャネルスピンＭＯＳＦＥＴ
１０Ａ ｐチャネルスピンＭＯＳＦＥＴ
１２ ｎチャネルスピンＭＯＳＦＥＴ
１２Ａ ｎチャネルＭＯＳＦＥＴ
１２Ｂ ｐチャネルスピンＭＯＳＦＥＴ
１２Ｃ ｐチャネルＭＯＳＦＥＴ
１４ ｐチャネルＭＯＳＦＥＴ
１４Ａ ｐチャネルスピンＭＯＳＦＥＴ
１６ ｎチャネルスピンＭＯＳＦＥＴ
１６Ａ ｎチャネルＭＯＳＦＥＴ
３１〜３６ 端子
４０ 端子（中間ノード）
【特許請求の範囲】
【請求項１】
第１ソース／ドレイン電極と、第２ソース／ドレイン電極と、第１ゲート電極と、を有する第１導電型のスピンＭＯＳＦＥＴである第１トランジスタと、
前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第３ソース／ドレイン電極と、第４ソース／ドレイン電極と、第２ゲート電極と、を有し、第１導電型のスピンＭＯＳＦＥＴもしくは第１導電型のＭＯＳＦＥＴのいずれかである第２トランジスタと、
第５ソース／ドレイン電極と、第６ソース／ドレイン電極と、前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第３ゲート電極と、を有し、ｐチャネルスピンＭＯＳＦＥＴもしくはｐチャネルＭＯＳＦＥＴのいずれかである第３トランジスタと、
前記第３トランジスタの前記第６ソース／ドレイン電極に接続された第７ソース／ドレイン電極と、第８ソース／ドレイン電極と、前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第４ゲート電極と、を有し、ｎチャネルスピンＭＯＳＦＥＴもしくはｎチャネルＭＯＳＦＥＴのいずれかである第４トランジスタと、
前記第３トランジスタの前記第６ソース／ドレイン電極に接続された出力端子と、
を備え、前記第３トランジスタと前記第４トランジスタはインバータ回路を構成し、前記インバータ回路においては前記第３トランジスタおよび前記第４トランジスタの少なくとも一方がスピンＭＯＳＦＥＴであり、前記インバータ回路の出力は前記出力端子から出力されることを特徴とするメモリ回路。
【請求項２】
前記第１および第２トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、
前記第１および第４トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第１および第２トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第３トランジスタの前記第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第２トランジスタの前記第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以上の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項３】
前記第１および第２トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、
前記第１および第４トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第１および第２トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、前記第３および第４トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第３トランジスタの前記第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第２トランジスタの前記第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以上の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項４】
前記第１および第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、前記第２トランジスタはｎチャネルＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルＭＯＳＦＥＴであり、
前記第１および第４トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、
読出し時には、前記第３トランジスタの前記第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第２トランジスタの前記第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以上の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項５】
前記第１トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、前記第２トランジスタはｎチャネルＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、
前記第１および第４トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第３および第４トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第３トランジスタの前記第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第２トランジスタの前記第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以上の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項６】
前記第１および第２トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルＭＯＳＦＥＴであり、
前記第１および第３トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第１および第２トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第２トランジスタの第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第３トランジスタの第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以下の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項７】
前記第１および第２トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、
前記第１および第３トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第１および第２トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、前記第３および第４トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第２トランジスタの第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第３トランジスタの第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以下の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項８】
前記第１トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第２トランジスタはｐチャネルＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルＭＯＳＦＥＴであり、
前記第１および第３トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、
読出し時には、前記第２トランジスタの第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第３トランジスタの第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以下の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項９】
前記第１トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第２トランジスタはｐチャネルＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、
前記第１および第３トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第３および第４トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第２トランジスタの第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第３トランジスタの第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以下の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項１０】
前記第３トランジスタの前記第６ソース／ドレイン電極に接続されかつソース／ドレイン電極の一方である第９電極と、他方である第１０電極と、ゲート電極とを有し、ｎチャネルＭＯＳＦＥＴもしくはｐチャネルＭＯＳＦＥＴのいずれか一方である第５トランジスタを、更に備えていることを特徴とする請求項１乃至９のいずれかに記載のメモリ回路。
【請求項１１】
請求項１乃至１０のいずれかに記載のメモリ回路と、前記メモリ回路の出力端子にゲートが接続されたパストランジスタとを備えていることを特徴とするメモリ機能付きパストランジスタ回路。
【請求項１２】
請求項１１記載のメモリ機能付きパストランジスタ回路を複数個備えていることを特徴とするスイッチングボックス回路。
【請求項１３】
請求項１２記載のスイッチングボックス回路を複数個備えていることを特徴とするスイッチングブロック回路。
【請求項１４】
請求項１３記載のスイッチングブロック回路複数個と、複数のコネクションボックスと、複数のクラスタロジックブロックと、を備えていることを特徴とするフィールドプログラマブルゲートアレイ。
【請求項１】
第１ソース／ドレイン電極と、第２ソース／ドレイン電極と、第１ゲート電極と、を有する第１導電型のスピンＭＯＳＦＥＴである第１トランジスタと、
前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第３ソース／ドレイン電極と、第４ソース／ドレイン電極と、第２ゲート電極と、を有し、第１導電型のスピンＭＯＳＦＥＴもしくは第１導電型のＭＯＳＦＥＴのいずれかである第２トランジスタと、
第５ソース／ドレイン電極と、第６ソース／ドレイン電極と、前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第３ゲート電極と、を有し、ｐチャネルスピンＭＯＳＦＥＴもしくはｐチャネルＭＯＳＦＥＴのいずれかである第３トランジスタと、
前記第３トランジスタの前記第６ソース／ドレイン電極に接続された第７ソース／ドレイン電極と、第８ソース／ドレイン電極と、前記第１トランジスタの前記第２ソース／ドレイン電極に接続された第４ゲート電極と、を有し、ｎチャネルスピンＭＯＳＦＥＴもしくはｎチャネルＭＯＳＦＥＴのいずれかである第４トランジスタと、
前記第３トランジスタの前記第６ソース／ドレイン電極に接続された出力端子と、
を備え、前記第３トランジスタと前記第４トランジスタはインバータ回路を構成し、前記インバータ回路においては前記第３トランジスタおよび前記第４トランジスタの少なくとも一方がスピンＭＯＳＦＥＴであり、前記インバータ回路の出力は前記出力端子から出力されることを特徴とするメモリ回路。
【請求項２】
前記第１および第２トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、
前記第１および第４トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第１および第２トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第３トランジスタの前記第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第２トランジスタの前記第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以上の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項３】
前記第１および第２トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、
前記第１および第４トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第１および第２トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、前記第３および第４トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第３トランジスタの前記第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第２トランジスタの前記第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以上の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項４】
前記第１および第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、前記第２トランジスタはｎチャネルＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルＭＯＳＦＥＴであり、
前記第１および第４トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、
読出し時には、前記第３トランジスタの前記第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第２トランジスタの前記第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以上の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項５】
前記第１トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、前記第２トランジスタはｎチャネルＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、
前記第１および第４トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第３および第４トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第３トランジスタの前記第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第２トランジスタの前記第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以上の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項６】
前記第１および第２トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルＭＯＳＦＥＴであり、
前記第１および第３トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第１および第２トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第２トランジスタの第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第３トランジスタの第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以下の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項７】
前記第１および第２トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、
前記第１および第３トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第１および第２トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、前記第３および第４トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第２トランジスタの第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第３トランジスタの第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以下の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項８】
前記第１トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第２トランジスタはｐチャネルＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルＭＯＳＦＥＴであり、
前記第１および第３トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、
読出し時には、前記第２トランジスタの第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第３トランジスタの第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以下の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項９】
前記第１トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第２トランジスタはｐチャネルＭＯＳＦＥＴであり、前記第３トランジスタはｐチャネルスピンＭＯＳＦＥＴであり、前記第４トランジスタはｎチャネルスピンＭＯＳＦＥＴであり、
前記第１および第３トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第３および第４トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、
読出し時には、前記第２トランジスタの第２ゲート電極および前記第４ソース／ドレイン電極、ならびに前記第３トランジスタの第５ソース／ドレイン電極は電源電圧Ｖｄｄに接続され、前記第４トランジスタの前記第８ソース／ドレイン電極は基準電圧ＧＮＤに接続され、前記第１トランジスタの前記第１ゲート電極および第１ソース／ドレイン電極は前記電源電圧の半分であるＶｄｄ／２以下の電圧Ｖｏｐに接続されることを特徴とする請求項１記載のメモリ回路。
【請求項１０】
前記第３トランジスタの前記第６ソース／ドレイン電極に接続されかつソース／ドレイン電極の一方である第９電極と、他方である第１０電極と、ゲート電極とを有し、ｎチャネルＭＯＳＦＥＴもしくはｐチャネルＭＯＳＦＥＴのいずれか一方である第５トランジスタを、更に備えていることを特徴とする請求項１乃至９のいずれかに記載のメモリ回路。
【請求項１１】
請求項１乃至１０のいずれかに記載のメモリ回路と、前記メモリ回路の出力端子にゲートが接続されたパストランジスタとを備えていることを特徴とするメモリ機能付きパストランジスタ回路。
【請求項１２】
請求項１１記載のメモリ機能付きパストランジスタ回路を複数個備えていることを特徴とするスイッチングボックス回路。
【請求項１３】
請求項１２記載のスイッチングボックス回路を複数個備えていることを特徴とするスイッチングブロック回路。
【請求項１４】
請求項１３記載のスイッチングブロック回路複数個と、複数のコネクションボックスと、複数のクラスタロジックブロックと、を備えていることを特徴とするフィールドプログラマブルゲートアレイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【公開番号】特開２０１２−２０５２８１（Ｐ２０１２−２０５２８１Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−７０８６０（Ｐ２０１１−７０８６０）
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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