【課題】メモリ領域に格納されているコンフィギュレーションデータを直接読み出してコンフィギュレーションを実施するＦＰＧＡのコンフィギュレーションを高い信頼性をもって確実に行えるコンフィギュレーション制御回路、ＦＰＧＡ装置及び方法を提供する。
【解決手段】ＦＲＯＭ１２には、同じ内容のコンフィギュレーションデータが複数個格納されている。信号制御部０８が、ＦＰＧＡ０１にコンフィギュレーションのトリガを与えると、ＦＰＧＡ０１は、ＦＰＧＡ０１がデータの読み出し先として指定するＦＲＯＭ１２の指定領域に格納されているデータを読み出して、コンフィギュレーションを行う。コンフィギュレーションが失敗した場合には、信号制御部０８は、ＦＲＯＭ１２の指定領域を切り替え、ＦＰＧＡ０１がＦＲＯＭ１２の切り替え後の指定領域から別のデータを読み出してコンフィギュレーションするためのトリガをＦＰＧＡ０１に与える。 （もっと読む）

【課題】
プログラマブルデバイスでソフトエラーが発生した際に、コンフィグメモリを書き直す場合、その間動作を停止しなければならないが、通信装置等、装置停止が及ぼす影響が大きなシステムでは、システムの動作を停止せずに復旧することが必要である。
【解決手段】
複数の制御回路と、前記複数の制御回路からの出力を比較してエラーの発生を検査する比較部と、前記比較部にてエラーが発生していると判断された場合に、前記複数の制御回路のうちエラーが発生していない制御回路の内部状態を記憶する記憶部と、前記比較部にてエラーが発生していると判断された制御回路をリコンフィグするリコンフィグ部と、前記記憶部に記憶されたエラーが発生していない制御回路の内部状態を、前記比較部にてエラーが発生していると判断された制御回路に入力する制御部と、を備えるプログラマブルデバイスである。 （もっと読む）

【課題】電子回路網の信頼性を向上させるための装置および関連する方法を提供すること。
【解決手段】上記装置は、装置の第１の構成に使用される第１のセットの回路要素と、装置の第２の構成に使用される第２のセットの回路要素とを含み、装置の第１の構成は、装置の信頼性を向上させるために、装置の第２の構成に切り替えられる。上記方法は、第１の構成に割り当てられた第１のセットの回路要素を使用することによって、第１の構成で集積回路（ＩＣ）を動作させることと、第２の構成に割り当てられた第２のセットの回路要素を使用することによって、第２の構成でＩＣを動作させることとを含み、第１の構成でＩＣを動作させた後に第２の構成でＩＣを動作させるのは、ＩＣの信頼性を向上させる。 （もっと読む）

【課題】処理の途中に、再構成が行われたとしても、処理ブロックは、当該処理の処理を続行することが出来る。
【解決手段】データに対してそれぞれが所定の処理を行ない、再構成可能な複数の処理手段と、前記複数の処理手段間をデータ転送可能に接続し、再構成可能な接続手段と、を含む処理装置の当該処理手段または当該接続手段のうち何れか一方を、当該処理手段の状態に基づいて、再構成する構成手段を有することを特徴とする制御装置。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもコンフィギュレーションデータの保持が可能で、電源投入後の論理ブロックの起動時間が短い、低消費電力化が可能なプログラマブルロジックデバイスを提供すること。
【解決手段】プログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。 （もっと読む）

【課題】新たな構成の不揮発性の記憶回路を用いた信号処理回路を提供する。
【解決手段】信号処理回路は、電源電圧が選択的に供給され、第１の高電源電位が選択的に与えられる第１のノードを有する回路と、第１のノードの電位を保持する不揮発性の記憶回路とを有する。不揮発性の記憶回路は、チャネルが酸化物半導体層に形成されるトランジスタと、トランジスタがオフ状態となることによってフローティングとなる第２のノードとを有する。トランジスタはエンハンスメント型のｎチャネル型のトランジスタである。トランジスタのゲートには、第２の高電源電位または接地電位が入力される。電源電圧が供給されないとき、トランジスタはゲートに接地電位が入力されてオフ状態を維持する。第２の高電源電位は、第１の高電源電位よりも高い。 （もっと読む）

【課題】スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ技術を用いるソフトウェア・プログラマブル・論理のためのシステム，回路および方法を提供する。
【解決手段】磁気トンネル接合（ＭＴＪ）素子と、ＭＴＪ素子に結合されるプログラマブル・ソースと、書込み及び読出し部を備え、前期読出し部は、書込み動作の間中、高インピーダンス状態に設定されるように構成されるＭＵＸドライバを具備し、前記ＭＴＪ素子の第一グループを入力プレーンに配列し、第二グループを出力プレーンに配列し、入力プレーンおよび出力プレーンを、各々のＭＴＪデバイスの自由層の相対的な極性に基づいた論理関数を形成するために組み合わせられるプログラマブル・論理アレイを提供する。 （もっと読む）

【課題】レジスタ、過電圧検出回路およびロジック回路を有しているプログラマブル集積回路デバイスを提供すること。
【解決手段】少なくとも１ビットの値を格納するように構成されているレジスタであって、該レジスタは、印加された電圧源に結合されている、レジスタと、過電圧検出回路であって、該過電圧検出回路は、該印加された電圧源によって発生された電圧を検出することと、検出された電圧がトリガー電圧よりも高いか、または等しい場合に、過電圧信号を生成することとを行うように構成されている、過電圧検出回路と、ロジック回路であって、該ロジック回路は、該生成された過電圧信号に応答して、該レジスタをクリアにするように構成されている、ロジック回路とを含む、プログラマブル集積回路デバイス。 （もっと読む）

【課題】回路の一部に不具合が生じて新たな回路を同一基板内に再構成する場合に、この新たな回路との関係で伝送される信号のタイミングに不具合が生じないようにすることが可能なＦＰＧＡ、ＦＰＧＡを用いた回路再構成システム、方法およびプログラムを得ること。
【解決手段】回路ブロック監視手段１２が回路ブロックを構成する論理部に不具合があることを検出すると、これに代わる新しい回路ブロックを構成するとき最適化処理実行手段１３は論理部同士を接続する接続部による信号の伝達タイミングを前の回路ブロックの接続部と可能な限り同一になるように最適化する。回路ブロック交代手段１４は新しい回路ブロックの運用を開始させる。 （もっと読む）

【課題】歩留りの向上を実現できる、自己修正可能な半導体を提供する。
【解決手段】自己修正可能な半導体は、同じ機能を実行しかつ副機能ユニットを有する、多数の機能ユニットを備える。半導体は、完全または部分的な１つ以上のスペア機能ユニットを備え、当該スペア機能ユニットは、半導体へと集積される、副機能ユニットの欠陥が検出されると、その副機能ユニットは、切り替えられて、完全または部分的なスペア機能ユニットにおける副機能ユニットと、置き換えられる。この再構成は、副機能ユニットと関連付けられたスイッチング・デバイスによって実現される。欠陥のある機能ユニットや副機能ユニットは、組立後に電源を投入している最中に動作中に周期的に検出されてよく、および／又は手動で検出してもよい。 （もっと読む）

【課題】 ブートストラップ機能を有する電子回路に関し、出力電圧の降下を防止して、論理否定型電子回路の誤作動を阻止し、また、長い作動時間を確保する。
【解決手段】 負荷トランジスタ、駆動トランジスタ部、充電用トランジスタ並びにブートストラップ容量を具備し、入力電圧の位相を出力部から反転せしめて出力する論理否定型電子回路について、前記充電用トランジスタのソース−ドレイン間の電圧が電源の電圧Ｖｄｄと同値の電圧であるときに、これらソース−ドレイン間を流れる電流が１×１０^−９Ａ以下となる範囲の電圧をこの充電用トランジスタのゲートに印加する定電圧印加手段を接続する。 （もっと読む）

【課題】再構成可能な論理装置を提供する。
【解決手段】第１論理ブロックと、第２論理ブロックとを含む少なくとも２つの論理ブロック；第１論理ブロックに連結される複数の第１グローバル配線と、前記第２論理ブロックに連結される複数の第２グローバル配線と、を含むグローバル配線グループ；複数の第１グローバル配線と、複数の第２グローバル配線とが交差する領域にそれぞれ配される複数の第１不揮発性メモリ素子を含み、論理装置の動作をリアルタイムで再構成するために、複数の第１不揮発性メモリ素子それぞれに保存された第１データを基に、複数の第１グローバル配線及び第２グローバル配線のルーティングを制御するグローバル制御部；を含む再構成可能な論理装置である。 （もっと読む）

【課題】ディジタル信号から多値ハザードを除去する。
【解決手段】トランジスタ１、２、１７と抵抗２０、２１が構成する多値判別手段、この判別手段の出力信号に基づいて動作するトランジスタ２２〜２５とダイオード３６が構成するオン・オフ駆動手段、及びこのオン・オフ駆動手段がオン・オフ駆動するトランジスタ３、５が構成する双方向性プル・スイッチング手段、が『フージ（Ｈｏｏｊｉ）代数』を具体化した１多値論理回路を構成する。この多値論理回路、プル・ダウン用抵抗２６及びＤ型フリップ・フロップ２７の入力部に有る２値判別手段の組合せが、多値信号を２値信号に変えると同時に多値ハザードを２値ハザードに変える。同期信号により制御されたＤ型フリップ・フロップ２７がその２値ハザードを除去した２値信号を出力する。 （もっと読む）

【課題】外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号のノイズを適切に除去する。
【解決手段】半導体装置内部において生成される内部クロック信号ＩＣＬの立ち上がり及び立ち下がりのタイミングに同期して入力信号ＩＮの値を複数の異なるタイミングで保持する第１保持回路２０及び第２保持回路２２を備え、保持された値に応じて入力信号ＩＮのノイズを除去するノイズ除去回路を設ける。 （もっと読む）

【課題】ＦＰＧＡの回路情報を含むメモリの書き換えを行う際に、電源遮断等の異常が発生しても安全に元の状態に復旧できる情報処理装置及び書換方法を提供する。
【解決手段】回路の書き換えが可能な集積回路と、集積回路の回路情報を記憶する第１の記憶領域と第２の記憶領域とを備える記憶手段と、電源が投入されたときに、第１の記憶領域に記憶された回路情報に基づき、集積回路の回路を構成する回路構成手段と、電源が投入されたときに、第２の記憶領域に正常な回路情報が記憶されているのかを確認する確認手段と、を有し、回路構成手段は、確認手段により、第２の記憶領域に正常な回路情報が記憶されていると確認されたときは、第２の記憶領域に記憶された回路情報に基づき、集積回路の回路を書き換える。 （もっと読む）

【課題】電源電圧が低下したときに信号保持回路での信号保持を確実に解除する。
【解決手段】出力端子ｔｏを複数の入力端子のうちの1つｔｂに接続し、残りの外部入力端子ｔａに外部信号が入力される論理和回路１４と、該論理和回路14の出力端子に接続された単一パルスを生成するパルス生成回路１５とを備え、前記論理和回路１４の前記外部入力端子ｔｂにハイレベルのパルス信号が入力されたときに、当該論理和回路１４の出力をハイレベルに保持する信号保持回路１３であって、前記論理和回路１４の前記出力端子ｔｏと前記入力端子ｔｂとの間に、電源電圧低下時に当該論理和回路１４によるハイレベル保持状態を解除する電圧を高めるダイオードＤを介挿した。 （もっと読む）

【課題】クロックゲーティングを行う論理回路において、待機電力を低減すること又は誤動作を抑制すること。
【解決手段】論理回路は、クロック信号が供給されない期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有する。該トランジスタのチャネル形成領域は、水素濃度が低減された酸化物半導体によって構成される。具体的には、当該酸化物半導体の水素濃度は、５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下である。そのため、当該トランジスタのリーク電流を低減することができる。その結果、当該論理回路の待機電力を低減すること及び誤動作を抑制することができる。 （もっと読む）

【課題】デプレション型の単極性のトランジスタでも動作可能な論理回路を提供することを課題とする。
【解決手段】ソースフォロワ回路と、該ソースフォロワ回路の出力部が入力部に接続され、具備するトランジスタのすべてが単極性の論理回路と、を有し、ソースフォロワ回路に接続されている低電位側の配線の電位は、該トランジスタのすべてが単極性の論理回路に接続されている低電位側の配線よりも低くして論理回路を構成する。このようにすることで、デプレション型の単極性のトランジスタでも動作可能な論理回路を提供することができる。 （もっと読む）

【課題】ソフトエラーに対する耐性向上と回路規模の縮小を両立させることができない。
【解決手段】クロック調整回路７は、入力クロック信号ＣＬＫのハイ状態とロウ状態の比
率を、１つのマスタラッチ１のデータ保持時間帯を狭めるように調整し、ハイ状態（マスタラッチ１のデータ保持時間）を可及的に狭めて出力する。インバータ６はクロック調整回路７の出力を極性反転する。マスタラッチ１のトランスファーゲート４およびスレーブラッチ２−１〜２−３のトランスファーゲート５−１〜５−３は、クロック調整回路７およびインバータ６の出力により、データの通過を制御する。スレーブラッチ２−１〜２−３の出力は３入力多数決回路３で多数決をとられた後に出力信号Ｑとなる。 （もっと読む）

【課題】内部動作が停止した場合に外部バッファと適切にデータのやり取りが可能なリコンフィギュラブル回路を提供する。
【解決手段】リコンフィギュラブル回路は、複数の演算器と該演算器間を再構成可能に接続するネットワーク回路とを含むリコンフィギュラブル演算器アレイと、リコンフィギュラブル演算器アレイの動作の実行及び停止を制御する停止制御回路と、リコンフィギュラブル演算器アレイの動作の停止時に外部から供給されるデータを一時的に格納し、リコンフィギュラブル演算器アレイの動作の再開時に格納されたデータをリコンフィギュラブル演算器アレイに供給するバッファ回路とを含むことを特徴とする。 （もっと読む）