【課題】所望の論理回路を構成する記憶素子ブロックの総量を減らすことを図る。
【解決手段】Ｎ（Ｎは、２以上の整数）本のアドレス線と、Ｎ本のデータ線と、複数の記憶部であって、各記憶部は、前記Ｎ本のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有する、複数の記憶部と、を備え、前記記憶部のＮ本のアドレス線は、前記記憶部の他のＮ個の記憶部のデータ線に、それぞれ接続するとともに、前記記憶部のＮ本のデータ線は、前記記憶部の他のＮ個の記憶部のアドレス線に、それぞれ接続する半導体装置が提供される。 （もっと読む）

【課題】コンフィグデータ提供に要する処理負荷及び通信帯域の集中を分散できる。
【解決手段】ＦＰＧＡ２１を搭載したプラグインカード１０と、管理テーブル３２を参照して、ネットワーク２に接続された異なるノード３に対してＦＰＧＡ２１のコンフィグデータのダウンロードを要求する主制御カード１３内のＣＰＵ３４とを有する。ＣＰＵ３４は、ダウンロード要求に応じてダウンロード元のノード３から取得されたコンフィグデータを、ＦＰＧＡ制御部２２を通じて、ＦＰＧＡ２１内のメモリ２１Ａに格納する。更に、ＣＰＵ３４は、ＦＰＧＡ２１内のメモリ２１Ａ内のコンフィグデータに基づき、当該ＦＰＧＡ２１に対するコンフィグレーションを実行する。 （もっと読む）

【課題】ＦＰＧＡ内部回路を動的に書き換えた後の制御に待ち時間を発生させないＦＰＧＡ内部回路変更方法および画像形成装置を提供する。
【解決手段】画像形成装置は、複数のコネクタから受信された信号を検知する検知手段と、検知手段による信号の検知をＡＳＩＣに通知する信号検知通知手段と、信号検知通知手段による信号検知通知を受けたＡＳＩＣにより複数のメモリの何れかから読み出された内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換手段と、他の内部回路の書換完了をＡＳＩＣに通知する書換完了通知手段と、書換完了通知手段による書換完了通知と同時に出力切替回路及び出力変更回路を切り替える回路切替手段を備える。 （もっと読む）

【課題】命令コードを格納したフラッシュメモリ等の制御信号をＦＰＧＡ等により生成する論理を実現する場合、ＦＰＧＡのコンフィギュレーションに失敗すると情報処理装置が起動できないという課題があった。
【解決手段】ＦＰＧＡがコンフィギュレーションに失敗した場合は、その成否を通知する信号を入力とする選択信号制御回路がパラレルＥＥＰＲＯＭの選択信号を生成する。これに応じて、プロセッサは、例えば、パラレルＥＥＰＲＯＭに格納されたコンフィギュレーションの失敗をユーザに通知するための命令コードを実行する。 （もっと読む）

【課題】メモリ領域に格納されているコンフィギュレーションデータを直接読み出してコンフィギュレーションを実施するＦＰＧＡのコンフィギュレーションを高い信頼性をもって確実に行えるコンフィギュレーション制御回路、ＦＰＧＡ装置及び方法を提供する。
【解決手段】ＦＲＯＭ１２には、同じ内容のコンフィギュレーションデータが複数個格納されている。信号制御部０８が、ＦＰＧＡ０１にコンフィギュレーションのトリガを与えると、ＦＰＧＡ０１は、ＦＰＧＡ０１がデータの読み出し先として指定するＦＲＯＭ１２の指定領域に格納されているデータを読み出して、コンフィギュレーションを行う。コンフィギュレーションが失敗した場合には、信号制御部０８は、ＦＲＯＭ１２の指定領域を切り替え、ＦＰＧＡ０１がＦＲＯＭ１２の切り替え後の指定領域から別のデータを読み出してコンフィギュレーションするためのトリガをＦＰＧＡ０１に与える。 （もっと読む）

【課題】メモリの選択的な書き込みを行う際のパストランジスタのゲート絶縁膜の破壊を防ぐとともにパストランジスタのゲート絶縁膜を薄くすることを可能にし、かつメモリの微細化によって書き込み効率が損なわれない不揮発性プログラマブルロジックスイッチを提供する。
【解決手段】第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子とを有する第１メモリと、ソース／ドレインの一方が第２端子に接続される第１トランジスタと、第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタとを備えた、第１セルおよび第２セルを有する。第１セルの第１メモリの第３端子と、第２セルの第１メモリの第３端子は共通に接続され、第１セルに書き込みを行う場合、第３端子が書き込み電源に接続され、第１セルの第１端子は接地電源に接続され、第２メモリの第１端子は書き込み防止電源に接続される。 （もっと読む）

【課題】外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐに動作できる半導体装置を提供する。
【解決手段】半導体装置は、ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセル１１００を有する。不揮発メモリセル１１００の出力にはインバータ回路が接続され、さらに不揮発メモリセルの出力とＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）との間に第１トランジスタＭ１と、第１トランジスタよりも抵抗が低い第２トランジスタＭ２とを備える。インバータ回路の出力とＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）との間にはトランスファーゲートを備える。 （もっと読む）

【課題】エラー箇所の特定を実施する際に、システムを停止しないでエラー発生前の高信頼性までシステム性能を復帰させる。
【解決手段】同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路において、入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御部と、複数個の集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析部と、エラー解析部から、データ間の不一致の通知を受けた場合に、複数個の集積回路ユニットの該当するバンクの再構成を行う構成情報制御部と、を備える。 （もっと読む）

【課題】
プログラマブルデバイスでソフトエラーが発生した際に、コンフィグメモリを書き直す場合、その間動作を停止しなければならないが、通信装置等、装置停止が及ぼす影響が大きなシステムでは、システムの動作を停止せずに復旧することが必要である。
【解決手段】
複数の制御回路と、前記複数の制御回路からの出力を比較してエラーの発生を検査する比較部と、前記比較部にてエラーが発生していると判断された場合に、前記複数の制御回路のうちエラーが発生していない制御回路の内部状態を記憶する記憶部と、前記比較部にてエラーが発生していると判断された制御回路をリコンフィグするリコンフィグ部と、前記記憶部に記憶されたエラーが発生していない制御回路の内部状態を、前記比較部にてエラーが発生していると判断された制御回路に入力する制御部と、を備えるプログラマブルデバイスである。 （もっと読む）

【課題】性能が向上されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を提供する。
【解決手段】フィールドプログラマブルゲートアレイ（ＦＰＧＡ）１０３であって、該ＦＰＧＡは、該ＦＰＧＡ内の少なくとも１つの回路に対するプロセス、電圧、および温度の表示を提供するように適合された監視回路のセット１１５と、該少なくとも１つの回路に対するプロセス、電圧、および温度の該表示から該少なくとも１つの回路に対するボディバイアス値の範囲を導出するように適合されたコントローラ１４０と、該少なくとも１つの回路内の少なくとも１つのトランジスターにボディバイアス信号を提供するように適合されたボディバイアス生成器とを含み、該ボディバイアス信号は、該ボディバイアス値の範囲内の値を有する。 （もっと読む）

【課題】伝送方式が異なるＦＰＧＡが混在する複数のＦＰＧＡに対するコンフィグレーションにおいて、コンフィグレーション時間の増加を抑制する。
【解決手段】記憶部２とシリアル伝送にのみ対応するＦＰＧＡ１とに接続し、該ＦＰＧＡ１にデータをシリアル伝送可能なシリアル伝送部３ａと、記憶部２と少なくともパラレル伝送に対応するＦＰＧＡ１とに接続し、該ＦＰＧＡ１にデータをパラレル伝送可能なパラレル伝送部３ｂと、予め定めたＦＰＧＡのコンフィグレーションの順番を示す情報に基づいて、シリアル伝送にのみ対応するＦＰＧＡ１の順番のときに、該ＦＰＧＡ１用のデータを、シリアル伝送部３ａを介して該ＦＰＧＡ１に伝送し、少なくともパラレル伝送に対応するＦＰＧＡ１の順番のときに、該ＦＰＧＡ１用のデータを、パラレル伝送部３ｂを介して該ＦＰＧＡ１に伝送するように制御する伝送制御部４と、を備える。 （もっと読む）

【課題】回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器を提供すること。
【解決手段】本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに並列に接続する２^ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。 （もっと読む）

【課題】ロジックブロックユニットの演算構成と接続を高速に変更可能なプログラマブルロジックデバイスを提供する。
【解決手段】コンフィグレーションコントロール回路（２１３）は、第１のコンフィグレーション情報に応じてロジックブロックユニット（２１０）の演算構成と接続を制御する。データコントロール回路（２１１）は、第１の入力データストリームをロジックブロックユニットに出力し、ロジックブロックユニットは、第１の入力データストリームの論理演算結果を出力する。コンフィグレーションコントロール回路は、データコントロール回路が第１の入力データストリームをロジックブロックユニットに出力している間に、第２のコンフィグレーション情報を入力して記憶し、ロジックブロックユニットが第１の入力データストリームの論理演算を終了すると、第２のコンフィグレーション情報に応じてロジックブロックユニットの演算構成と接続を制御する。 （もっと読む）

【課題】書き込まれているコンフィグレーションデータでビット誤りを検出した場合に、置換用のコンフィグレーションデータを取得するためのアクセスを行う機能を有するＦＰＧＡを用いても、システム全体が安定に動作するＦＰＧＡシステムを提供する。
【解決手段】ＦＰＧＡシステム(10)のコンフィグレーションコントローラ(16)は、ＦＰＧＡ(18)にコンフィグレーションデータ(24a)を書き込むとともに、第２記憶装置(22)に置換用のコンフィグレーションデータ(26a)を書き込む。ＦＰＧＡ(18)は、書き込まれているコンフィグレーションデータ(24a)にビット誤りが生じた場合、コンフィグレーションコントローラ(16)を介して第２記憶装置(22)に保存されている置換用のコンフィグレーションデータ(26a)を取得し、取得した置換用のコンフィグレーションデータ(26a)により、ビット誤りを訂正する。 （もっと読む）

【課題】動作速度の改善された論理装置を提供する。
【解決手段】所定機能を行うために、入力信号に対する出力信号を生成する論理装置であって、入力信号に対する、可能なあらゆる出力結果を保存する複数の不揮発性メモリセルを備え、前記入力信号に基づいて不揮発性メモリセルのうち一つを選択し、アクセスすることで出力信号を生成することを特徴とする論理装置。 （もっと読む）

【課題】論理装置及びそれを含む半導体パッケージを提供する。
【解決手段】短時間内に他の機能への再構成が可能な論理装置であり、第１機能情報によって定義された第１動作、及び第２機能情報によって定義された第２動作を行う第１機能ブロック；及び第１機能情報によって定義された第３動作、及び第２機能情報によって定義された第４動作を行う第２機能ブロック；を含み、第１機能ブロックは、設定情報を受信して第１機能情報及び第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第１動作または第２動作を行い、第２機能ブロックは、設定情報を受信して第１機能情報及び第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第３動作または第４動作を行うことを特徴とする論理装置を提供する。 （もっと読む）

【課題】プログラマブルなアナログデバイスを提供する。また、電源電位の供給が遮断されたときでもデータの保持が可能で、且つ、低消費電力化が可能なアナログデバイスを提供する。
【解決手段】アナログ素子を含むユニットセルにおいて、ユニットセルのスイッチとして、第１乃至第４のトランジスタを用い、第１のトランジスタと第２のトランジスタとが接続された第１のノード、及び、第３のトランジスタと第４のトランジスタが接続された第２のノードの電位を制御することで、ユニットセルの出力を導通状態、非導通状態、又はアナログ素子を介した導通状態のいずれかに切り替える半導体装置を提供する。 （もっと読む）

【課題】電源が遮断されてもデータが保持される新規な論理回路を提供する。また、消費電力を低減できる新規な論理回路を提供する。
【解決手段】２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもデータの保持が可能で、且つ、低消費電力化が可能なプログラマブルなアナログデバイスを提供する。
【解決手段】アナログ素子を含むユニットセルを複数並列に接続されたプログラマブル回路とし、ユニットセル毎に導通または非導通の切り替えを行う。また、当該ユニットセルのスイッチとして、オフ電流を十分に小さくすることができる第１のトランジスタと、ゲート電極が第１のトランジスタのソース電極又はドレイン電極と電気的に接続された第２のトランジスタと、を含む構成とし、当該第２のトランジスタのゲート電位によってユニットセルの導通または非導通を制御する。 （もっと読む）

【課題】処理の途中に、再構成が行われたとしても、処理ブロックは、当該処理の処理を続行することが出来る。
【解決手段】データに対してそれぞれが所定の処理を行ない、再構成可能な複数の処理手段と、前記複数の処理手段間をデータ転送可能に接続し、再構成可能な接続手段と、を含む処理装置の当該処理手段または当該接続手段のうち何れか一方を、当該処理手段の状態に基づいて、再構成する構成手段を有することを特徴とする制御装置。 （もっと読む）