不揮発性プログラマブルロジックスイッチ
【課題】メモリの選択的な書き込みを行う際のパストランジスタのゲート絶縁膜の破壊を防ぐとともにパストランジスタのゲート絶縁膜を薄くすることを可能にし、かつメモリの微細化によって書き込み効率が損なわれない不揮発性プログラマブルロジックスイッチを提供する。
【解決手段】第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子とを有する第１メモリと、ソース／ドレインの一方が第２端子に接続される第１トランジスタと、第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタとを備えた、第１セルおよび第２セルを有する。第１セルの第１メモリの第３端子と、第２セルの第１メモリの第３端子は共通に接続され、第１セルに書き込みを行う場合、第３端子が書き込み電源に接続され、第１セルの第１端子は接地電源に接続され、第２メモリの第１端子は書き込み防止電源に接続される。
【解決手段】第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子とを有する第１メモリと、ソース／ドレインの一方が第２端子に接続される第１トランジスタと、第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタとを備えた、第１セルおよび第２セルを有する。第１セルの第１メモリの第３端子と、第２セルの第１メモリの第３端子は共通に接続され、第１セルに書き込みを行う場合、第３端子が書き込み電源に接続され、第１セルの第１端子は接地電源に接続され、第２メモリの第１端子は書き込み防止電源に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性プログラマブルロジックスイッチに関する。
【背景技術】
【０００２】
プログラマブルロジックスイッチは、メモリに保持されたデータに応じてロジックスイッチ（例えば、トランジスタ等）のオン／オフを制御する素子である。一般的に、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ(Field Programmable Gate Array)などに用いられる。ＦＰＧＡに用いられるプログラマブルロジックスイッチは、メモリとしてＳＲＡＭなどの揮発性メモリを用いている。このため、メモリに保存されたデータは電源を切ると消えてしまう。したがって、再度電源を投入したときには、別に設けたメモリ領域からデータを改めて読み込まなければならないという問題があった。また、一般的にＳＲＡＭは６つのトランジスタで構成されている。そのため、使用されるＳＲＡＭの数が多いＦＰＧＡではチップ面積が大きくなるという問題があった。
【０００３】
プログラマブルロジックスイッチのメモリとして不揮発性のフラッシュメモリを用いる方式が知られている。その一つの方式においては、このプログラマブルロジックスイッチの１つのセルは２つの不揮発性メモリトランジスタと、１つのスイッチングトランジスタ（パストランジスタ）とで構成される。メモリトランジスタとしては例えばフラッシュメモリトランジスタを用い、２つのフラッシュメモリトランジスタのいずれかを介して、スイッチングトランジスタのゲートは電源電圧もしくは０Ｖが入力される。メモリにデータを書き込みたい場合、フラッシュメモリトランジスタのゲートに書き込み電圧を印加する。この書き込み電圧は一般的に２０Ｖ程度であり、このときメモリトランジスタのソースには０Ｖが印加される。この書き込みはＦＮ(Fowler-Nordheim)トンネル電流という原理を利用したものであり、メモリトランジスタの横方向の微細化に有利とされている。プログラマブルロジックスイッチがアレイ状に配置されている場合、複数のメモリトランジスタでゲートを共有する。このため、選択的な書き込みを実現するためには、非選択セルのメモリトランジスタのソースに書き込み防止電圧を印加しなければならない。このとき、非選択セルのメモリトランジスタにはチャネルが形成され、非選択セルのスイッチングトランジスタのゲートに書込み防止電圧が印加されてしまう。一般に書き込み防止電圧としては５Ｖ程度必要である。その一方で、スイッチングトランジスタのゲート絶縁膜は高駆動力を得るために数ｎｍ程度まで薄くするのが望ましい。このため、書込み防止電圧によってゲート絶縁膜が破壊される恐れがある。スイッチングトランジスタのゲート絶縁膜を十分厚くすれば、書込み防止電圧による破壊を防ぐことが可能である。しかし、スイッチングトランジスタの駆動力が小さくなり、プログラマブルロジックスイッチの速度が低下してしまう。
【０００４】
また、プログラマブルロジックスイッチのメモリとして不揮発性のフラッシュメモリを用いる他の方式においては、プログラマブルロジックスイッチの１つのセルは２つの不揮発性メモリトランジスタと、１つのスイッチングトランジスタと、１つのアクセストランジスタで構成される。メモリトランジスタとしては例えばフラッシュメモリトランジスタを用い、２つのフラッシュメモリトランジスタのいずれかを介して、スイッチングトランジスタのゲートは電源電圧もしくは０Ｖが入力される。同じセル内の２つのメモリトランジスタは、ゲート電極を共有している。２つのメモリのうち一方にデータを書き込みたい場合、メモリトランジスタの共通ゲートに第１の書き込み電圧を印加し、データを書き込みたいほうのメモリトランジスタのソースには第２の書き込み電圧を印加する。またこのときアクセストランジスタを介して、スイッチングトランジスタのゲートには０Ｖが印加される。これにより書き込みたいメモリトランジスタのソースドレイン間に第２の書き込み電圧が印加されるため、選択的な書き込みが実現される。この方式においては、メモリトランジスタの書き込みには熱電子を用いる。すなわち、ソースドレイン間の電位差によって発生した熱電子を、ゲートに印加した電圧によって電荷捕獲膜に注入する。ところが一般に熱電子の発生効率は、トランジスタのゲート長が１００ｎｍよりも小さくなると低下することが知られており、そのため熱電子を用いた書き込み方式はトランジスタの微細化によって難しくなる。したがって、書き込みを実現するためにメモリトランジスタのイオン注入条件などを厳しく制限しなければならず、そのための開発コストや、ばらつきを低く抑えるためのコストが増大してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開２００８／１０１１１７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、メモリの選択的な書き込みを行う際のパストランジスタのゲート絶縁膜の破壊を防ぐとともにパストランジスタのゲート絶縁膜を薄くすることを可能にし、かつメモリの微細化によって書き込み効率が損なわれない不揮発性プログラマブルロジックスイッチを提供する。
【課題を解決するための手段】
【０００７】
本実施形態の不揮発性プログラマブルロジックスイッチは、第１および第２セルを有し、前記第１および第２セルはそれぞれ、第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子と、を有する第１メモリと、ソース／ドレインの一方が前記第２端子に接続される第１トランジスタと、前記第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタと、を備え、前記第１セルの第１メモリの第３端子と、前記第２セルの第１メモリの第３端子は共通に接続され、前記第１セルの第１メモリに書き込みを行う場合に、前記第３端子が書き込み電圧を発生する書き込み電源に接続されるとともに前記第１セルの前記第１端子は接地電源に接続され、前記第２メモリの前記第１端子は書き込み防止電圧を発生する書き込み防止電源に接続されることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態によるプログラマブルロジックスイッチを示す回路図。
【図２】第１実施形態の第１実施例によるプログラマブルロジックスイッチを示す回路図。
【図３】図３（ａ）、３（ｂ）はそれぞれＦＧ型トランジスタおよびＭＯＮＯＳ型トランジスタを示す断面図。
【図４】第１実施形態の第２実施例によるプログラマブルロジックスイッチを示す回路図。
【図５】第１実施形態の第３実施例によるプログラマブルロジックスイッチを示す回路図。
【図６】第３実施例のプログラマブルロジックスイッチを示す断面図。
【図７】第１実施形態におけるメモリの書き込み方法を説明する図。
【図８】第１実施形態におけるメモリの書き込み防止方法を説明する図。
【図９】第１実施形態におけるメモリの消去方法の第１具体例を説明する図。
【図１０】第１実施形態におけるメモリの消去方法の第２具体例を説明する図。
【図１１】第１実施形態におけるメモリの消去方法の第３具体例を説明する図。
【図１２】第１実施形態のプログラマブルロジックスイッチを動作させる場合における電圧の印加条件の一例を示す図。
【図１３】第１実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における回路の第１具体例を示す図。
【図１４】第１具体例の回路において書き込み方法を説明する図。
【図１５】第１実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における回路の第２具体例を示す図。
【図１６】第２具体例の回路において書き込み方法を説明する図。
【図１７】第１実施形態の第４実施例によるプログラマブルロジックスイッチを示す回路図。
【図１８】第１実施形態の比較例１のプログラマブルロジックスイッチを示す回路図。
【図１９】第１実施形態の比較例２のプログラマブルロジックスイッチを示す回路図。
【図２０】第２実施形態によるプログラマブルロジックスイッチを示す回路図。
【図２１】第２実施形態の第１実施例によるプログラマブルロジックスイッチを示す回路図。
【図２２】第２実施形態の第２実施例によるプログラマブルロジックスイッチを示す回路図。
【図２３】第２実施形態におけるメモリの書き込み方法を説明する図。
【図２４】第２実施形態におけるメモリの書き込み防止方法を説明する図。
【図２５】第２実施形態におけるメモリの消去方法の第１具体例を説明する図。
【図２６】第２実施形態におけるメモリの消去方法の第２具体例を説明する図。
【図２７】第２実施形態におけるメモリの消去方法の第３具体例を説明する図。
【図２８】第２実施形態のプログラマブルロジックスイッチを動作させる場合における電圧の印加条件の一例を示す図。
【図２９】第１実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における回路の一具体例を示す図。
【図３０】図２９に示す一具体例の回路において書き込み方法を説明する図。
【図３１】第２実施形態の第３実施例によるプログラマブルロジックスイッチを示す回路図。
【発明を実施するための形態】
【０００９】
以下に、実施形態について図面を参照して説明する。
【００１０】
（第１実施形態）
第１実施形態による不揮発性プログラマブルロジックスイッチ（以下、ロジックスイッチともいう）を図１に示す。この第１実施形態のロジックスイッチは、２つの信号電極および信号伝送のオン／オフを制御することが可能な制御電極を有するメモリ１０１、１０２と、カットオフトランジスタ２０と、パストランジスタ３０と、を備えている。メモリ１０１、１０２はともに共通のノード１５に接続される。なお、メモリ１０１は、ビット線ＢＬ１およびワード線ＷＬ１にも接続され、メモリ１０２は、ビット線ＢＬ２およびワード線ＷＬ２にも接続される。カットオフトランジスタ２０はＭＯＳトランジスタであって、ソースおよびドレイン（以下、ソース／ドレインともいう）の一方がノード１５に、ソース／ドレインの他方がパストランジスタ３０のゲートに接続される。また、カットオフトランジスタ２０のゲートは制御線ＣＬに接続される。
【００１１】
本実施形態では、メモリ１０１、１０２の書き込み、消去、その他あらゆる動作中においてノード１５の電位が変化したとしても、カットオフトランジスタ２０によって電位を遮断し、パストランジスタ３０のゲートに高電圧が印加されることを防ぐことができる。以下では、メモリとして電荷蓄積膜を有するフラッシュメモリトランジスタを用いた場合において、電圧の印加方法について説明する。
【００１２】
第１実施形態において、メモリトランジスタ１０１、１０２としてフラッシュメモリトランジスタ（メモリトランジスタともいう）を用いた第１実施例によるロジックスイッチを図２に示す。メモリトランジスタ１０１、１０２は同一のウェルに作製され、このウェルには基板電圧を印加するための端子（電極）ＳＵＢが設けられている。
【００１３】
メモリトランジスタ１０１、１０２は、電荷蓄積膜としてフローティングゲートを用いたＦＧ（Floating Gate）型トランジスタでもよいし、絶縁性の窒化シリコンの膜を電荷蓄積膜として用いたＭＯＮＯＳ（Metal-Oxide-Nitride-0xide-Semiconductor）型トランジスタでもよい。ただしＭＯＮＯＳ型トランジスタを用いた場合のほうが、パストランジスタ等のロジックトランジスタとのプロセスの相性がよく、メモリとロジック回路とをより近接して混載することが可能であり、チップ面積を小さく抑えることが可能である。
【００１４】
図３（ａ）、３（ｂ）にそれぞれ、ＦＧ型トランジスタおよびＭＯＮＯＳ型トランジスタの一般的な構成を示す。ＦＧ型トランジスタは、図３（ａ）に示すように、ウェル４に離間して形成されたソース１０ａ／ドレイン１０ｂを有し、ソース１０ａとドレイン１０ｂとの間のウェル４上に形成されたトンネル膜１０ｃと、このトンネル膜１０ｃ上に形成されたフローティングゲート１０ｄ１と、フローティングゲート１０ｄ１上に形成された電極間絶縁膜１０ｅ１と、電極間絶縁膜１０ｅ１上に形成された制御ゲート１０ｆとを備えている。また、ＭＯＮＯＳ型トランジスタは、図３（ｂ）に示すように、ウェル４に離間して形成されたソース１０ａ／ドレイン１０ｂを有し、ソース１０ａとドレイン１０ｂとの間のウェル４上に形成されたトンネル膜１０ｃと、このトンネル膜１０ｃ上に形成された電荷トラップ膜１０ｄ２と、電荷トラップ膜１０ｄ２上に形成されたブロック絶縁膜１０ｅ２と、ブロック絶縁膜１０ｅ２上に形成された制御ゲート１０ｆとを備えている。
【００１５】
メモリトランジスタ１０１はソース／ドレインの一方がビット線ＢＬ１に接続され、他方がノード１５に接続され、ゲートがワード線ＷＬ１に接続されている。また、メモリトランジスタ１０２はソース／ドレインの一方がノード１５に接続され、他方がビット線ＢＬ２に接続され、ゲートがワード線ＷＬ２に接続されている。
【００１６】
（第２実施例）
図２に示す第１実施例では１つのセルあたり１個のカットオフトランジスタ３０を用いている。しかし、図４に示す第２実施例のように２個のカットオフトランジスタ２０１、２０２を用い、各メモリトランジスタ１０ｉ（ｉ＝１，２）に対し１個のカットオフトランジスタ２０ｉを配置してもよい。この場合、図４に示すように、カットオフトランジスタ２０１はソース／ドレインの一方がメモリトランジスタ１０１のソース／ドレインの他方に接続され、ソース／ドレインの他方がノード１５ａに接続さる。また、カットオフトランジスタ２０２はソース／ドレインの一方がメモリトランジスタ１０２のソース／ドレインの一方に接続され、ソース／ドレインの他方がノード１５ａに接続さる。そして、ノード１５ａにパストランジスタ３０のゲートが接続される構成となっている。なお、カットオフトランジスタ２０１、２０２のそれぞれのゲートは、同じ制御線ＣＬに接続される。
【００１７】
図２に示す第１実施例の構造は、１個のメモリトランジスタに対し１個のセレクトゲート（カットオフトランジスタ）を用いるという点で、一般的なＮＯＲ型フラッシュメモリと共通の構造をしている。このため、既存のＮＯＲ型フラッシュメモリで用いられているデバイス条件等を利用でき、開発コストを安く抑えることができるというメリットがある。
【００１８】
（第３実施例）
第３実施例のロジックスイッチを図５に示す。この第３実施例のロジックスイッチは、図２に示す第１実施例において、メモリトランジスタ１０１、１０２と、カットオフトランジスタ２０およびパストランジスタ３０とを素子分離領域によって分離された異なるウェルに形成した構成となっている。このため、メモリトランジスタ１０１、１０２が形成されたウェルには、基板バイアスを印加するための端子ＳＵＢ１が設けられ、カットオフトランジスタ２０およびパストランジスタ３０が形成されたウェルには、基板バイアスを印加するための端子ＳＵＢ２が設けられる。このような構成とすることにより、メモリトランジスタ１０１、１０２に対して、カットオフトランジスタ２０およびパストランジスタ３０とは独立に基板バイアスを加えることができる。
【００１９】
この第３実施例によるロジックスイッチの構成を示す断面図を図６に示す。ｎウェル２にｐウェル４ａ、４ｂが形成され、これらのｐウェル４ａ、４ｂは素子分離領域５ａによって素子分離されている。ｐウェル４ａにはメモリトランジスタ１０１、１０２が形成される。また、このｐウェル４ａには基板バイアスを印加するための端子ＳＵＢ１が設けられる。この端子ＳＵＢ１が設けられている領域は、メモリトランジスタ１０１、１０２が形成される領域とは素子分離領域５ｂによって素子分離される。また、端子ＳＵＢ１が設けられている素子領域は、ｎウェル２とは素子分離領域５ｃによって分離される。メモリトランジスタ１０１は、ソース／ドレインの一方がビット線ＢＬ１に接続され、他方がメモリトランジスタ１０２のソース／ドレインの一方と共有されノード１５に接続される構成となっている。メモリトランジスタ１０２のソース／ドレインの他方はビット線ＢＬ２に接続される。
【００２０】
ｐウェル４ｂにはカットオフトランジスタ２０およびパストランジスタ３０が形成される。カットオフトランジスタ２０が形成された領域と、パストランジスタ３０が形成された領域は、素子分離領域５ｄによって素子分離される。また、ｐウェル４ｂには、基板バイアスを印加するための端子ＳＵＢ２が設けられる。この端子ＳＵＢ２が設けられている領域はパストランジスタ３０が形成された領域とは素子分離領域５ｅによって素子分離される。また、ｐウェル４ｂはｎウェル２とは素子分離領域５ｆによって素子分離されている。カットオフトランジスタ２０は、ソース／ドレインの一方がノード１５に接続され、他方がパストランジスタ３０のゲートに接続される。
【００２１】
（書き込み方法）
次に、第１実施形態のロジックスイッチにおけるメモリのプログラム方法（書き込み方法）について図７を参照して説明する。メモリトランジスタ１０１に選択的にデータを書き込みたい場合、ワード線ＷＬ１に書き込み電圧を印加する。書き込み電圧は例えば２０Ｖである。書き込みたくないメモリトランジスタ１０２のゲートに接続されたワード線ＷＬ２に０Ｖを印加する。またビット線ＢＬ１およびＢＬ２にはいずれも０Ｖを印加する。このとき、メモリトランジスタ１０１にはチャネルが形成され、ＦＮ電流によってチャネルから電荷蓄積膜に電子が注入される。一方、メモリトランジスタ１０２にはチャネルが形成されないので書き込みは起こらない。
【００２２】
（書き込み防止方法）
複数のロジックスイッチをアレイに配置した場合、複数のメモリトランジスタでワード線を共有する。したがって、書き込みを行うメモリトランジスタのゲートに接続されたワード線に書き込み電圧２０Ｖを印加すると、このワード線に接続された、書き込みを行うメモリトランジスタ以外のメモリトランジスタ、すなわち書き込みを行わないメモリトランジスタのゲートにも２０Ｖが印加される。そこで選択的な書き込みを実現するために、図８に示すように、書き込みを行わないメモリトランジスタ１０１に接続されるビット線ＢＬ１に５Ｖの書込み防止電圧を印加し、書き込みを行わないメモリトランジスタへの誤書き込みを防止する。書き込みを行わないメモリトランジスタ１０１は、ゲートに２０Ｖの電圧が印加されるため、チャネルが形成される。しかし、チャネルの電位はビット線ＢＬ１の電位と等しく５Ｖであり、チャネルとゲート間の電位差は１５Ｖとなるので、誤書き込みは起こらない。このときノード１５の電位も５Ｖになる。しかし、カットオフトランジスタ２０のゲートに接続される制御線ＣＬの電位を調整することにより、カットオフトランジスタ２０をオフ状態にすればパストランジスタ３０のゲートに５Ｖが印加されることはない。図８では、制御線ＣＬには０Ｖを印加しているが、カットオフトランジスタ２０の閾値電圧より小さい電圧ならば０Ｖでなくてもよい。また、ビット線ＢＬ２に印加する電圧はビット線ＢＬ１に印加する電圧と等しくてもよいし、０Ｖを印加してもよい。ただし０Ｖを印加する場合は、ワード線ＷＬ２に印加する電圧はメモリトランジスタ１０２の閾値電圧よりも小さくしなければならない。なぜならば、メモリトランジスタ１０２のソース／ドレイン間に電位差がある状態でゲートに閾値電圧以上の電圧を印加した場合、発生した熱電子によってメモリトランジスタ１０２が書き込まれてしまう恐れがあるためである。
【００２３】
（消去方法）
第１実施形態によるロジックスイッチのメモリを一括で消去する方法について図９乃至図１１を参照して説明する。
【００２４】
図９に消去方法の第１具体例を示す。端子ＳＵＢに基板バイアスとして０Ｖを印加し、ビット線ＢＬ１、ＢＬ２の電位をともに０Ｖにした状態でワード線ＷＬ１、ＷＬ２に消去電圧を印加する。このときの消去電圧の符号は負で、例えば−２０Ｖである。また、消去方法の第２具体例を図１０に示す。図１０に示す第２具体例の消去方法は、ワード線ＷＬ１、ＷＬ２を０Ｖにした状態で、端子ＳＵＢに正の消去電圧、例えば２０Ｖを印加する。このときビット線ＢＬ１、ＢＬ２は浮遊状態にしておくか、端子ＳＵＢに印加した電圧以上の電圧を印加すればよい。図１０に示す第２具体例の場合、負の電圧が不要であるため、負電圧用の電源を設けなくてもよく、面積を小さくできるという利点がある。しかし、基板バイアスとして２０Ｖを印加すると、メモリトランジスタとパストランジスタのウェルが共通である場合には、パストランジスタ３０のソース／ドレインを介して、パストランジスタ３０から基板バイアスが出力されてしまう。パストランジスタ３０の出力は一般に例えばインバーターの入力に接続されていることが考えられ、仮に上記インバーターの入力に２０Ｖに電圧が印加されれば、インバーターのトランジスタのゲート破壊が起こりうるという問題が生じる。そこで、メモリトランジスタ１０１、１０２と、パストランジスタ３０とにそれぞれ別の基板バイアスを印加できる構成、すなわち第３実施例の構成とすることで上記の問題を解決することができる。この場合、図１１に示す第３具体例の消去方法にように、例えばパストランジスタ３０の基板バイアスを０Ｖにしておけば、上記の問題を解決することができる。
【００２５】
一方、図９に示した第１具体例の消去方法では、端子ＳＵＢに印加する基板バイアスを０Ｖにしているため、パストランジスタ３０から高電圧が出力されることはない。また、仮にワード線ＷＬ１、ＷＬ２に印加した負電圧によってノード１５の電位が負の方向に持ち上がっても、メモリトランジスタ１０１、１０２のソース／ドレインを介して０Ｖの基板バイアスが印加され、ノード１５の電位は速やかに０Ｖと等しくなる。
【００２６】
（ロジックスイッチの動作）
次に、メモリに書き込んだ情報に基づいてプログラマブルロジックスイッチを動作させる場合における電圧の印加条件の一例を図１２に示す。メモリトランジスタ１０１とメモリトランジスタ１０２はそれぞれ別の状態にプログラムされているとする。例えば、メモリトランジスタ１０１が書き込み状態の場合、メモリトランジスタ１０２は消去状態である。ワード線ＷＬ１、ＷＬ２には読み出し電圧Ｖｒｅａｄを印加し、この読み出し電圧Ｖｒｅａｄはメモリトランジスタ１０１、１０２の消去状態の閾値電圧よりも大きく、書き込み状態の閾値電圧よりも小さい任意の電圧である。また、制御線ＣＬには、カットオフトランジスタ２０の閾値電圧以上の電圧Ｖｐａｓｓを印加して、ノード１５とパストランジスタ３０のゲートを電気的に接続する。ビット線ＢＬ１、ＢＬ２は、いずれか一方に電源電圧ＶＤＤを印加し、他方には０Ｖを印加する。メモリトランジスタのプログラム状態に応じて、パストランジスタ３０のゲートは電源電圧ＶＤＤもしくは０Ｖに接続され、オンまたはオフ状態となる。
【００２７】
一般に、不揮発性プログラマブルロジックスイッチにおいては、電源を切ってもデータが失われないため、使用していない領域の電源を遮断することでチップ全体の消費電力を削減するパワーゲーティング技術が実現できる。一般的にはビット線ＢＬ１の手前に信号遮断用のトランジスタを設けて、メモリトランジスタ１０１に電源電圧が印加されないようにする。しかしこの場合、新たに電源遮断用のトランジスタが必要になる。
【００２８】
第１実施形態では、使用していない領域ではカットオフトランジスタ２０をオフ状態にすることで、パストランジスタ３０のゲートに電源電圧が印加することを防ぐことができる。これによりパストランジスタ３０のゲートリーク電流による消費電力を排除でき、パワーゲーティングと同等の効果を生み出すことが可能となる。
【００２９】
（アレイ状に配置されたロジックスイッチ）
次に、第１実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における回路の具体例について図１３乃至図１６を参照して説明する。
【００３０】
（第１具体例）
図１３に示す第１具体例は、行方向に隣接するセルがビット線を一部共有する場合の回路である。図１３に示す第１具体例は、２行２列に配列されたセルＭｉｊ（ｉ，ｊ＝１，２）を有し、例えば、セルＭ１１とセルＭ１２は行方向に隣接するセルであり、ビット線ＢＬ２を共有するように構成されている。また、セルＭ２１とセルＭ２２は行方向に隣接するセルであり、ビット線ＢＬ２を共有するように構成されている。なお、各セルは、例えば図２に示す第１実施例のロジックスイッチである。
【００３１】
第１行のセルＭ１１、Ｍ１２においては、メモリトランジスタ１０１はゲートがワード線ＷＬ１に接続され、メモリトランジスタ１０２はゲートがワード線ＷＬ２に接続され、カットオフトランジスタ２０はゲートが制御線ＣＬ１に接続される。
【００３２】
第２行のセルＭ２１、Ｍ２２においては、メモリトランジスタ１０１はゲートがワード線ＷＬ３に接続され、メモリトランジスタ１０２はゲートがワード線ＷＬ４に接続され、カットオフトランジスタ２０はゲートが制御線ＣＬ２に接続される。
【００３３】
第１列のセルＭ１１、Ｍ２１においては、メモリトランジスタ１０１、１０２のソース／ドレインの一方がそれぞれビット線ＢＬ１、ＢＬ２に接続される。また、パストランジスタ３０のソース／ドレインの一方が列方向に配置された配線Ｙ１に接続され、ソース／ドレインの他方が行方向に配置された配線Ｘ１または配線Ｘ２に接続される。
【００３４】
第２列のセルＭ１２、Ｍ２２においては、メモリトランジスタ１０１、１０２のソース／ドレインの一方がそれぞれビット線ＢＬ２、ＢＬ３に接続される。また、パストランジスタ３０のソース／ドレインの一方が列方向に配置された配線Ｙ２に接続され、ソース／ドレインの他方が行方向に配置された配線Ｘ１または配線Ｘ２に接続される。
【００３５】
このように構成された第１具体例の回路における書き込みについて図１４を参照して説明する。図１４は、第１具体例の回路においてワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリトランジスタ１０１に書き込みを行うときの書き込み方法を説明する図である。ビット線ＢＬ１、ＢＬ２、ＢＬ３の中で、書き込みを行うメモリトランジスタに接続されたビット線ビット線ＢＬ１に０Ｖを印加し、それ以外のビット線ＢＬ２、ＢＬ３には書き込み防止電圧を印加し、第１実施形態で説明した方法を用いて書き込みを行う。
【００３６】
（第２具体例）
図１５に示す第２具体例は、行方向に隣接するセルがビット線を共有しない場合の回路である。すなわち、図１３に示す第１具体例においては、第１列のセルのメモリトランジスタ１０２に接続するビット線と、第２列のセルのメモリトランジスタ１０１に接続するビット線は同じビット線ＢＬ２であった。この第２具体例においては、第１列のセルのメモリトランジスタ１０２に接続するビット線ＢＬ２と、第２列のセルのメモリトランジスタ１０１に接続するビット線ＢＬ３に分けた構成となっている。このため、第２列のセルのメモリトランジスタ１０２に接続されるビット線はビット線ＢＬ４となる。行方向に隣接するセルがビット線を共有しない以外は、第１具体例と同じ構成となっている。
【００３７】
この第２具体例の回路における書き込みについて図１６を参照して説明する。図１６はこの第２具体例の回路において、ワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリトランジスタ１０２に書き込みを行うときの書き込み方法を説明する図である。ビット線ＢＬ１、ＢＬ２には０Ｖを印加し、ビット線ＢＬ３、ＢＬ４には書き込み防止電圧を印加することで選択的な書き込みが実現される。
【００３８】
本実施形態におけるカットオフトランジスタ２０には、以下に述べるようなデバイス要件が存在する。
【００３９】
第一に、カットオフトランジスタ２０のゲート絶縁膜には、書込み防止電圧に対応する電位差以上の耐圧がなければならない。なぜならば、図８に示した書込み防止方法において、カットオフトランジスタ２０のゲート絶縁膜には、ノード１５側のエッジにおいて書込み防止電圧がかかるためである。そこで、カットオフトランジスタ２０のゲート絶縁膜の膜厚をＴＣとして、この膜厚ＴＣに必要な条件を求める。なお、以下では膜厚は全て等価酸化膜厚（ＥＯＴ（Equivalent Oxide Thickness））とし、等価酸化膜厚Ｔｅｑは、ＴＥＭ（Transmission Electron Microscopy）分析等により実測可能な実膜厚Ｔ０と、絶縁膜の誘電率ε、ＳｉＯ２の誘電率εＳｉｏ２を用いて以下の（１）式を用いて求められる。
Ｔｅｑ＝Ｔ０×εＳｉｏ２／ε （１）
【００４０】
メモリトランジスタにおいて、データを書き込むために必要な、ゲート絶縁膜に印加する書き込み最低電界Ｅｌｉｍ１と、データを書き込まないために必要な、ゲート絶縁膜に印加する非書き込み最高電界Ｅｌｉｍ２が存在する。ここでメモリトランジスタのゲート絶縁膜の膜厚の総和をＴＭとすると、書込み防止電圧ＶＰは、以下の（２）式で表される条件を満たす必要がある。
ＶＰ≧（Ｅｌｉｍ１−Ｅｌｉｍ２）×ＴＭ （２）
ここで、膜厚の総和ＴＭは、メモリトランジスタがＦＧ型の場合は、トンネル膜の膜厚と電極間絶縁膜の膜厚の和を意味する。一方、窒化シリコン膜などの絶縁膜に電荷を捕獲（トラップ）させるＭＯＮＯＳ型メモリトランジスタの場合は、ＴＭは、トンネル膜の膜厚と電荷トラップ膜の膜厚とブロック絶縁膜との膜厚の和を意味する。
【００４１】
カットオフトランジスタのゲート絶縁膜に書き込み防止電圧ＶＰが印加されたときの電界ＥＣは以下の（３）式を用いて求められる。
ＥＣ＝ＶＰ／ＴＣ （３）
ここでゲート絶縁膜が破壊する電界をＥＢＫとすると、電界ＥＣは破壊電界ＥＢＫより小さくなければならないため、（２）式と合わせると、以下の（４）式に示す関係式が導かれる。
ＴＣ≧（Ｅｌｉｍ１−Ｅｌｉｍ２）×ＴＭ／ＥＢＫ （４）
【００４２】
一般的なフラッシュメモリにおいて、書き込み最低電界Ｅｌｉｍ１と、非書き込み最高電界Ｅｌｉｍ２との差は５ＭＶ／ｃｍ程度である。また破壊電界ＥＢＫの目安については、カットオフトランジスタのゲート絶縁膜に高電圧が印加されるのは、メモリに書き込みを行うときで、ロジックスイッチ動作中はこの限りではない。書き込み時にフラッシュメモリのトンネル絶縁膜にかかる電界は２０ＭＶ／ｃｍ程度であり、これを破壊電界ＥＢＫの目安とすると、（４）式から膜厚の総和ＴＣはＴＭ／４以上であることが求められる。
【００４３】
また、より高信頼のトランジスタを実現するためのゲート絶縁膜にかかる電界の上限は１０ＭＶ／ｃｍとされており、これを破壊電界ＥＢＫとして用いると、膜厚の総和ＴＣはＴＭ／２以上であることが求められる。
【００４４】
以上より、カットオフトランジスタに、通常のロジックトランジスタと同等の信頼性が求める場合は膜厚の総和ＴＣはＴＭ／２以上であることが求められる。一方、フラッシュメモリトランジスタと同等の信頼性で良いとするならば膜厚の総和ＴＣはＴＭ／４以上であればよいと考えられる。
【００４５】
ロジックスイッチの高速性を確保するためには、パストランジスタのゲート絶縁膜の膜厚は数ｎｍが望ましい。一方、メモリトランジスタのゲート絶縁膜の総和は１５ｎｍ程度である。したがって上記の要求から、カットオフトランジスタのゲート絶縁膜の膜厚は、パストランジスタのそれよりも大きくなる。しかし、メモリトランジスタとカットオフトランジスタ、パストランジスタで異なる３種類のゲート絶縁膜を用意することは、リソグラフィーの回数も増えプロセスコストの点で不利である。
【００４６】
そこで、コスト低減のため、カットオフトランジスタのゲート絶縁膜の構造をメモリトランジスタのそれと同じにすることが考えられる。この場合のロジックスイッチを図１７に示す。この図１７に示す第４実施例のロジックスイッチは、図２に示す第１実施例のロジックスイッチにおいて、カットオフトランジスタ２０をフラッシュメモリメモリトランジスタ２０Ａに置き換えた構成となっている。これによりメモリトランジスタ１０１、１０２のゲートスタックと、カットオフトランジスタ２０Ａのゲートスタックを同一工程で作製することができるため、プロセス簡略化によるコスト削減が可能になる。また、ゲート絶縁膜の構成が異なる複数のトランジスタを用意した場合、一方のトランジスタともう一方のトランジスタの間にプロセス上、一定の隙間をあける必要がある。しかし図１７に示す第４実施例の場合、上記隙間が不要になるため、チップ面積の縮小が可能となる。
【００４７】
カットオフトランジスタに求められる第二の要求として、ソース／ドレインとチャネルの間に書き込み防止電圧以上の耐圧が必要である。図８に示した書き込み防止方法において、カットオフトランジスタ２０のソース／ドレインのうち、ここではノード１５に接続されているほうをソースと定義する。カットオフトランジスタ２０がｎ型の場合、ソースはｎ型にドープされており、チャネルはｐ型にドープされている。チャネルの電位は基板電位と等しく通常０Ｖであるから、ソースとチャネルのｐｎ接合には書き込み防止電圧の大きさだけの逆方向電圧がかかる。一般にｐｎ接合の耐圧は両方のドーピング濃度が濃いほど弱くなるため、カットオフトランジスタにはソースまたはチャネルの不純物濃度に制限がかかることになる。
【００４８】
まず、カットオフトランジスタのチャネル濃度について考える。なお本明細書中では、不純物濃度は活性化後の不純物濃度とする。この不純物濃度は、例えば広がり抵抗顕微鏡 （ＳＳＲＭ）等の分析により計測可能である。チャネルの不純物濃度をＮＣＨとし、チャネルとソースの接合が、ソースが高濃度ドーピングされている片側階段接合であると仮定する。このときの破壊電圧ＶＢＫと、そのときのｐｎ接合中の最大電界Ｅｍとの間には下記の（５）式のような関係式が成り立つ（例えば、Appl. Phys. Lett. 8, 111 (1966)参照）。
ＶＢＫ＝（εＳ×Ｅｍ２）／（２×ｑ×ＮＣＨ） （５）
ここでεＳはシリコンの誘電率、ｑは電荷素量である。ここで書き込み防止電圧ＶＰがＶＢＫ以下でなければならないので、以下の（６）式が成り立つ。
ＮＣＨ≦（εＳ×Ｅｍ２）／（２×ｑ×ＶＰ） （６）
さらに、（２）式を用いると、以下の（７）式のように書き換えられる。
ＮＣＨ≦（εＳ×Ｅｍ２）／（２×ｑ×（Ｅｌｉｍ１−Ｅｌｉｍ２）×ＴＭ） （７）
【００４９】
一般的なフラッシュメモリにおいて、Ｅｌｉｍ１とＥｌｉｍ２の差は５ＭＶ／ｃｍ程度である。また、接合破壊時の最大電界Ｅｍは通常２ＭＶ／ｃｍ程度である。これから不純物濃度ＮＣＨに関して下記の（８）式が導かれる。
ＮＣＨ≦２×εＳ／（５×ｑ×ＴＭ） （８）
例えば、ＴＭ＝１５ｎｍの場合、不純物濃度ＮＣＨは１．７×１０１８ｃｍ―３以下でなければならない。
【００５０】
次に、カットオフトランジスタのソース／ドレインの不純物濃度に関して考える。上記ではカットオフトランジスタのソースは高濃度にドーピングされていると仮定し、そのときのチャネルの不純物濃度の必要条件を求めた。しかし、実際には微細化による特性劣化を防ぐため、チャネル濃度ＮＣＨはむやみに小さくできない。例えばゲート長が１００ｎｍ以下になると、不純物濃度ＮＣＨとして１×１０１８ｃｍ―３以上の濃度が必要となる。そこで代わりにソースの不純物濃度ＮＳをある程度まで薄くする必要がある。
【００５１】
ここで、チャネルの不純物濃度ＮＣＨとソースの不純物濃度ＮＳが階段状に接合され、そこに書き込み防止電圧ＶＰが印加させた場合の、ｐｎ接合中の最大電界Ｅｍは下記の（９）式のように求められる。
Ｅｍ＝（（２×（ψ＋ＶＰ）×ｑ×ＮＣＨ×ＮＳ）／（εＳ×（ＮＣＨ＋ＮＳ））１／２ （９）
ここで、ψはｐｎ接合における内蔵電位で、約１Ｖである。またＶＰは（２）式においてＥｌｉｍ１−Ｅｌｉｍ２＝５ＭＶ／ｃｍ、ＴＭ＝１５ｎｍとすると７．５Ｖと求められる。接合破壊が起こるときの最大電界Ｅｍとしては２ＭＶ／ｃｍ程度が目安となる。例えば、不純物濃度ＮＣＨが１×１０１８ｃｍ―３台前半の場合、ソースの不純物濃度ＮＳがチャネルの不純物濃度ＮＣＨの１００倍を超えると最大電界Ｅｍが２ＭＶ／ｃｍを超え始める。すなわち、不純物濃度ＮＳの目安として、不純物濃度ＮＣＨの１００倍以下が接合破壊を起こさないための基準として考えられる。一般的なロジックトランジスタにおいてＮＳは１×１０２１ｃｍ−３程度かそれ以上の不純物濃度を有している。一般的なロジックトランジスタに比べるとカットオフトランジスタのソースの不純物濃度ＮＳは非常に小さくしなければならない。
【００５２】
一方、ソースの不純物濃度ＮＳがチャネルの不純物濃度ＮＣＨを下回ると、ソースの不純物の正味の極性が変わってしまうため、ソースの不純物濃度ＮＳとして以下の（１０）式で示される条件が必要となる。
ＮＣＨ＜ＮＳ＜ＮＣＨ×１００ （１０）
【００５３】
上記ではカットオフトランジスタのソース、すなわちノード１５に接続される拡散層を考えた。一方、ドレイン側では書き込み防止電圧がドレインとチャネルの接合に印加されることはない。したがって、ドレインの不純物濃度に関しては上記のような制限は考えなくてもよく、カットオフトランジスタのソースドレイン間の抵抗を下げるためには、ドレインの不純物濃度は十分大きいことが望まれる。したがって、カットオフトランジスタのソース／ドレインの不純物濃度は、ドレイン側をソース側よりも濃く作製したほうがよい。カットオフトランジスタのソース／ドレイン間の抵抗を小さくすれば、ロジックスイッチの動作において、パストランジスタのゲートの電位をより強く固定できるため、パストランジスタの誤動作を抑えることができる。
【００５４】
メモリトランジスタの書き込みにおいて、カットオフトランジスタのソース／ドレイン間で最も強く電圧がかかるのは、チャネルとソースの間のｐｎ接合である。このｐｎ接合に、書き込み防止電圧に相当する電圧が逆方向に印加された場合、ｐｎ接合の境界に空乏層が形成される。その空乏層の幅ＷＤは、カットオフトランジスタのチャネルの不純物濃度ＮＣＨ、ソースの不純物濃度ＮＳ、書き込み防止電圧ＶＰを用いて以下の（１１）式で表される。
ＷＤ＝（（２×εＳ×（ＮＣＨ＋ＮＳ）×（ψ＋ＶＰ）／（ｑ×ＮＣＨ×ＮＳ））１／２ （１１）
【００５５】
もしソース側でできた空乏層がドレインとつながってしまうと、カットオフトランジスタは正常に動作しなくなる。したがってカットオフトランジスタのゲート長ＬＧはＷＤより大きくなければならない。内挿電位ψは約１Ｖであるから、ゲート長ＬＧに関して下記の（１２）式に示す条件が必要となる。
ＬＧ＞（（２×εＳ×（ＮＣＨ＋ＮＳ）×（ψ＋ＶＰ）／（ｑ×ＮＣＨ×ＮＳ））１／２ （１２）
これにψ＝１Ｖ、ＶＰ＝７．５Ｖを代入すると、（１２）式は以下の（１３）式のように表される。
ＬＧ＞（（１７×εＳ×（ＮＣＨ＋ＮＳ）／（ｑ×ＮＣＨ×ＮＳ））１／２ （１３）
例えば、ＮＣＨ、ＮＳがそれぞれ２×１０１８ｃｍ−３、２×１０２０ｃｍ−３の場合、ゲート長ＬＧは７５ｎｍ以上であることが求められる。
【００５６】
（比較例１）
第１実施形態の比較例１のロジックスイッチを図１８に示す。この比較例１のロジックスイッチは、図２に示す第１実施例のロジックスイッチからカットオフトランジスタ２０を削除した構成となっている。すなわち、この比較例１のロジックスイッチは、２個のメモリトランジスタ１０１、１０２と、１つのパストランジスタ３０とを備えている。メモリトランジスタ１０１のドレインとメモリトランジスタ１０２のドレインとパストランジスタ３０のゲートが共通のノード１５に接続されている。この比較例のロジックスイッチにおいては、動作時にビット線ＢＬ１とビット線ＢＬ２のいずれか一方に電源電圧を印加し、他方に０Ｖを印加する。パストランジスタ３０のゲートのノード１５には、メモリトランジスタにプログラムされた情報によって電源電圧もしくは０Ｖが印加され、パストランジスタ３０のオン、オフが切り替わる。
【００５７】
ここで、比較例１のメモリトランジスタに選択的にデータを書き込む方法について考察する。例えばメモリトランジスタ１０１に書き込みを行う、すなわち電荷蓄積膜に電子を注入する場合、ワード線ＷＬ１に正の書き込み電圧を印加する。この書き込み電圧は例えば２０Ｖである。同時にビット線ＢＬ１およびビット線ＢＬ２には０Ｖを印加し、ワード線ＷＬ２にも０Ｖを印加する。すると、メモリトランジスタ１０１はワード線ＷＬ１に印加された正の電圧によってチャネルが形成され、このチャネルとビット線ＢＬ１とは電位が等しく０Ｖである。このときチャネルとゲート間の大きな電位差によって、ＦＮトンネル電流によりチャネル中の電子がトンネル膜を越えて電荷蓄積膜に注入される。一方、メモリトランジスタ１０２のゲートは０Ｖであるから、メモリトランジスタ１０２は書き込まれない。
【００５８】
図１８に示す比較例１のロジックスイッチをセルとして、アレイ状に並べられた場合、複数のメモリトランジスタでワード線を共有することになる。このため、選択的なメモリの書き込みを実現するためには、ワード線に書き込み電圧が印加された場合でも、ビット線に印加する電圧の条件を工夫することによって書き込みを防ぐ手法が必要となる。ここで、比較例１の図１のセルが書き込みを行わない、すなわち非選択セルであるとする。ワード線ＷＬ１に書き込み電圧が印加された場合、メモリトランジスタ１０１が書き込まれてしまうのを防ぐために、ビット線ＢＬ１には正の書き込み防止電圧が印加される。例えばメモリの書き込み電圧が２０Ｖである場合、書き込み防止電圧は５Ｖ程度である。このとき、選択セルと同様にメモリトランジスタ１０１にはチャネルが形成されるが、チャネルの電位は５Ｖであるためチャネルとゲートの間の電位差は１５Ｖとなり、電子の注入は起こらない。
【００５９】
しかし、上記の書き込み防止方法においては、パストランジスタ３０のゲートのノード１５の電位はビット線ＢＬ１の電位に等しく、例えば５Ｖとなる。高速なロジックスイッチを得るためにパストランジスタは高駆動のものが求められるが、高駆動のトランジスタのゲート絶縁膜は数ｎｍと薄く、上記の書き込み防止電圧がパストランジスタのゲートに印加されるとゲート絶縁膜の破壊が懸念される。そのため、比較例１のロジックスイッチでは、パストランジスタのゲート絶縁膜は書き込み防止電圧で破壊しないだけの十分な膜厚が必要となり、ロジックスイッチの速度が低下してしまう。
【００６０】
（比較例２）
次に比較例２によるプログラマブルロジックスイッチを図１９に示す。この比較例２のロジックスイッチは、図２に示す第１実施例のロジックスイッチにおいて、カットオフトランジスタを削除して、アクセストランジスタ５０を設けた構成となっている。なお、この比較例２においては、メモリトランジスタ１０１、１０２のそれぞれのドレインと、パストランジスタ３０のゲートと、アクセストランジスタ５０のドレインが共通のノード１６に接続されている。また、メモリトランジスタ１０１、１０２のゲートはともに共通のワード線ＷＬに接続される。
【００６１】
この比較例２のロジックスイッチにおいては、動作時にビット線ＢＬ１とビット線ＢＬ２のいずれか一方に電源電圧を印加し、他方に０Ｖを印加する。パストランジスタ３０のゲートのノード１６には、メモリトランジスタにプログラムされた情報によって電源電圧もしくは０Ｖが印加され、パストランジスタ３０のオン、オフが切り替わる。
【００６２】
図１９に示す比較例２のメモリトランジスタに選択的にデータを書き込むときを考える。例えば、メモリトランジスタ１０１に書き込みを行う場合、ワード線ＷＬに第１の書き込み電圧を、ビット線ＢＬ１には第２の書き込み電圧を、ビット線ＢＬ２には０Ｖを印加する。またアクセストランジスタ５０をオン状態にした上で、アクセストランジスタ５０のソースに０Ｖを印加する。第１の書き込み電圧は例えば１０Ｖ、第２の書き込み電圧は例えば５Ｖである。このときメモリトランジスタ１０１は５極管領域で動作し、チャネルがビット線ＢＬ１側でピンチオフし、高いエネルギーを有する熱電子が生じる。この熱電子をゲート電圧によってメモリトランジスタ１０１の電荷蓄積膜に注入させることで書き込みを実現する。一方、メモリトランジスタ１０２は、ソース／ドレイン間に電位差が無いため熱電子は発生せず、書き込みは起こらない。
【００６３】
この比較例２においては、メモリトランジスタは、熱電子を用いた書き込みを採用している。ところが熱電子を用いた書き込みはＦＮ電流を用いた場合と比べて、トランジスタのチャネル方向の微細化に不利であり、特にメモリトランジスタのゲート長が１００ｎｍ以下程度になると熱電子の発生効率が低下することが知られている。そのため、例えばゲート長が５０ｎｍ以下まで微細化された場合、熱電子を用いたメモリの書き込みを実現するためには、例えばチャネルやソース／ドレインの不純物プロファイルを厳密に制御しなければならない。したがって開発コストの増大が必然的に伴う上、プロセス上のばらつきに起因する動作不良も発生しやすいと考えられる。
【００６４】
以上説明したように、第１実施形態および各実施例によれば、メモリの選択的な書き込みを可能にし、かつ書き込みにおけるパストランジスタのゲート絶縁膜の破壊を防ぐととともにゲート絶縁膜を薄くすることができる。また、メモリとしてフラッシュメモリトランジスタを用いているので、メモリの書き込みにはＦＮ電流を用いることが可能であり、書き込み特性を劣化させることなく、すなわち書き込み効率を損なうことなくチップサイズを小さくすることができる。
【００６５】
（第２実施形態）
第２実施形態によるロジックスイッチを図２０に示す。この第２実施形態のロジックスイッチは、図１に示す第１実施形態のロジックスイッチにおいて、２つのメモリ１０１、１０２のうちの一方を削除し、メモリ１０とした構成となっている。
【００６６】
この第２実施形態では、第１実施形態と同様に、メモリ１０の書き込み、消去、その他あらゆる動作中においてノード１５の電位が変化したとしても、カットオフトランジスタ２０によって電位を遮断し、パストランジスタ３０のゲートに高電圧が印加されることを防ぐことができる。
【００６７】
（第１実施例）
第２実施形態において、メモリ１０としてフラッシュメモリトランジスタ（メモリトランジスタともいう）を用いた第１実施例によるロジックスイッチを図２１に示す。メモリトランジスタ１０はウェルに形成され、このウェルには基板電圧を印加するための端子ＳＵＢが設けられている。
【００６８】
（第２実施例）
第２実施例のロジックスイッチを図２２に示す。この第２実施例のロジックスイッチは、図２１に示す第１実施例において、メモリトランジスタと、カットオフトランジスタ２０およびパストランジスタ３０とを素子分離領域によって分離された異なるウェルに形成した構成となっている。このため、メモリトランジスタ１０が形成されたウェルには、基板バイアスを印加するための端子ＳＵＢ１が設けられ、カットオフトランジスタ２０およびパストランジスタ３０が形成されたウェルには、基板バイアスを印加するための端子ＳＵＢ２が設けられる。このような構成とすることにより、メモリトランジスタ１０に対して、カットオフトランジスタ２０およびパストランジスタ３０とは独立に基板バイアスを加えることができる。
【００６９】
（書き込み方法）
次に、第２実施形態のロジックスイッチにおけるメモリのプログラム方法（書き込み方法）について図２３を参照して説明する。メモリトランジスタ１０に選択的にデータを書き込みたい場合、ワード線ＷＬ１に書き込み電圧を印加する。書き込み電圧は例えば２０Ｖである。書き込みたくないメモリトランジスタのゲートに接続されたワード線に０Ｖを印加する。またビット線ＢＬ１には０Ｖを印加する。このとき、選択的に書き込みを行うメモリトランジスタ１０にはチャネルが形成され、ＦＮ電流によってチャネルから電荷蓄積膜に電子が注入される。
【００７０】
（書き込み防止方法）
複数のロジックスイッチをアレイに配置した場合、複数のメモリトランジスタでワード線を共有する。したがって、書き込みを行うメモリトランジスタのゲートに接続されたワード線に書き込み電圧２０Ｖを印加すると、このワード線に接続された、書き込みを行うメモリトランジスタ以外のメモリトランジスタ、すなわち書き込みを行わないメモリトランジスタのゲートにも２０Ｖが印加される。そこで選択的な書き込みを実現するために、図２４に示すように、書き込みを行わないメモリトランジスタ１０に接続されるビット線ＢＬ１に５Ｖの書込み防止電圧を印加し、書き込みを行わないメモリトランジスタへの誤書き込みを防止する。書き込みを行わないメモリトランジスタ１０は、ゲートに２０Ｖの電圧が印加されるため、チャネルが形成される。しかし、チャネルの電位はビット線ＢＬ１の電位と等しく５Ｖであり、チャネルとゲート間の電位差は１５Ｖとなるので、誤書き込みは起こらない。このときノード１５の電位も５Ｖになる。しかし、カットオフトランジスタ２０のゲートに接続される制御線ＣＬの電位を調整することにより、カットオフトランジスタ２０をオフ状態にすればパストランジスタ３０のゲートに５Ｖが印加されることはない。図２４では、制御線ＣＬには０Ｖを印加しているが、カットオフトランジスタ２０の閾値電圧より小さい電圧ならば０Ｖでなくてもよい。
【００７１】
（消去方法）
第２実施形態によるロジックスイッチのメモリを消去する方法について図２５乃至図２７を参照して説明する。
【００７２】
図２５に消去方法の第１具体例を示す。端子ＳＵＢに基板バイアスとして０Ｖを印加し、ビット線ＢＬ１の電位を０Ｖにした状態でワード線ＷＬ１に消去電圧を印加する。このときの消去電圧の符号は負で、例えば−２０Ｖである。また、消去方法の第２具体例を図２６に示す。図２６に示す第２具体例の消去方法は、ワード線ＷＬ１の電位を０Ｖにした状態で、端子ＳＵＢに正の消去電圧、例えば２０Ｖを印加する。このときビット線ＢＬ１は浮遊状態にしておくか、端子ＳＵＢに印加した電圧以上の電圧を印加すればよい。図２６に示す第２具体例の場合、負の電圧が不要であるため、負電圧用の電源を設けなくてもよく、面積を小さくできるという利点がある。しかし、基板バイアスとして２０Ｖを印加すると、メモリトランジスタとパストランジスタのウェルが共通である場合には、パストランジスタ３０のソース／ドレインを介して、パストランジスタ３０から基板バイアスが出力されてしまう。パストランジスタ３０の出力は一般に例えばインバーターの入力に接続されていることが考えられ、仮に上記インバーターの入力に２０Ｖに電圧が印加されれば、インバーターのトランジスタのゲート破壊が起こりうるという問題が生じる。そこで、メモリトランジスタ１０と、パストランジスタ３０とにそれぞれ別の基板バイアスを印加できる構成、すなわち第２実施例の構成とすることで上記の問題を解決することができる。この場合、図２７に示す第３具体例の消去方法にように、例えばパストランジスタ３０の基板バイアスを０Ｖにしておけば、上記の問題を解決することができる。
【００７３】
一方、図２５に示した第１具体例の消去方法では、端子ＳＵＢに印加する基板バイアスを０Ｖにしているため、パストランジスタ３０から高電圧が出力されることはない。また、仮にワード線ＷＬ１に印加した負電圧によってノード１５の電位が負の方向に持ち上がっても、メモリトランジスタ１０のソース／ドレインを介して０Ｖの基板バイアスが印加され、ノード１５の電位は速やかに０Ｖと等しくなる。
【００７４】
（ロジックスイッチの動作）
次に、メモリに書き込んだ情報に基づいてプログラマブルロジックスイッチを動作させる場合における電圧の印加条件の一例を図２８に示す。メモリトランジスタ１０プログラムされているとする。ワード線ＷＬ１には読み出し電圧Ｖｒｅａｄを印加し、この読み出し電圧Ｖｒｅａｄはメモリトランジスタ１０の消去状態の閾値電圧よりも大きく、書き込み状態の閾値電圧よりも小さい任意の電圧である。また、制御線ＣＬには、カットオフトランジスタ２０の閾値電圧以上の電圧Ｖｐａｓｓを印加して、ノード１５とパストランジスタ３０のゲートを電気的に接続する。ビット線ＢＬ１に電源電圧ＶＤＤを印加する。メモリトランジスタのプログラム状態に応じて、パストランジスタ３０のゲートは電源電圧ＶＤＤに接続されるかまたは浮遊状態となり、オンまたはオフ状態となる。
【００７５】
一般に、不揮発性プログラマブルロジックスイッチにおいては、電源を切ってもデータが失われないため、使用していない領域の電源を遮断することでチップ全体の消費電力を削減するパワーゲーティング技術が実現できる。一般的にはビット線ＢＬ１の手前に信号遮断用のトランジスタを設けて、メモリトランジスタ１０に電源電圧が印加されないようにする。しかしこの場合、新たに電源遮断用のトランジスタが必要になる。
【００７６】
第２実施形態では、使用していない領域ではカットオフトランジスタ２０をオフ状態にすることで、パストランジスタ３０のゲートに電源電圧が印加することを防ぐことができる。これによりパストランジスタ３０のゲートリーク電流による消費電力を排除でき、パワーゲーティングと同等の効果を生み出すことが可能となる。
【００７７】
（アレイ状に配置されたロジックスイッチ）
次に、第２実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における一具体例について図２９乃至図３０を参照して説明する。
【００７８】
図２９は、一具体例を示す回路図である。図２９に示す一具体例の回路は、２行２列に配列されたセルＭｉｊ（ｉ，ｊ＝１，２）を有し、各セルは、例えば図２１に示す第１実施例のロジックスイッチである。
【００７９】
第１行のセルＭ１１、Ｍ１２においては、メモリトランジスタ１０はゲートがワード線ＷＬ１に接続され、カットオフトランジスタ２０はゲートが制御線ＣＬ１に接続される。
【００８０】
第２行のセルＭ２１、Ｍ２２においては、メモリトランジスタ１０はゲートがワード線ＷＬ２に接続され、カットオフトランジスタ２０はゲートが制御線ＣＬ２に接続される。
【００８１】
第１列のセルＭ１１、Ｍ２１においては、メモリトランジスタ１０のソース／ドレインの一方がビット線ＢＬ１に接続される。また、パストランジスタ３０のソース／ドレインの一方が列方向に配置された配線Ｙ１に接続され、ソース／ドレインの他方が行方向に配置された配線Ｘ１または配線Ｘ２に接続される。
【００８２】
第２列のセルＭ１２、Ｍ２２においては、メモリトランジスタ１０のソース／ドレインの一方がビット線ＢＬ２に接続される。また、パストランジスタ３０のソース／ドレインの一方が列方向に配置された配線Ｙ２に接続され、ソース／ドレインの他方が行方向に配置された配線Ｘ１または配線Ｘ２に接続される。
【００８３】
このように構成された一具体例の回路における書き込みについて図３０を参照して説明する。図３０は、一具体例の回路においてワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリトランジスタ１０に書き込みを行うときの書き込み方法を説明する図である。ビット線ＢＬ１、ＢＬ２の中で、書き込みを行うメモリトランジスタに接続されたビット線ビット線ＢＬ１に０Ｖを印加し、それ以外のビット線ＢＬ２には書き込み防止電圧を印加し、第２実施形態で説明した方法を用いて書き込みを行う。
【００８４】
次に、第２実施形態の第３実施例によるロジックスイッチを図３１に示す。この第３実施例のロジックスイッチは、図２１に示す第１実施例のロジックスイッチにおいて、カットオフトランジスタ２０をフラッシュメモリメモリトランジスタ２０Ａに置き換えた構成となっている。これによりメモリトランジスタ１０のゲートスタックと、カットオフトランジスタ２０Ａのゲートスタックを同一工程で作製することができるため、プロセス簡略化によるコスト削減が可能になる。
【００８５】
なお、第２実施形態においても、カットオフトランジスタに求められる要求は、第１実施形態の場合と同様である。
【００８６】
以上説明した第２実施形態およびその実施例も、第１実施形態と同様に、メモリの選択的な書き込みを可能にし、かつ書き込みにおけるパストランジスタのゲート絶縁膜の破壊を防ぐととともにゲート絶縁膜を薄くすることができる。また、メモリとしてフラッシュメモリトランジスタを用いているので、メモリの書き込みにはＦＮ電流を用いることが可能であり、書き込み特性を劣化させることなく、すなわち書き込み効率を損なうことなくチップサイズを小さくすることができる。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８８】
１０ メモリトランジスタ
１０１、１０２ メモリトランジスタ
１０ａ ソース
１０ｂ ドレイン
１０ｃ トンネル膜
１０ｄ１ フローティングゲート
１０ｄ２ トラップ膜
１０ｅ１ 電極間絶縁膜
１０ｅ２ ブロック絶縁膜
１０ｆ 制御ゲート
１５ ノード
１５ａ ノード
２０ カットオフトランジスタ
３０ パストランジスタ
【技術分野】
【０００１】
本発明の実施形態は、不揮発性プログラマブルロジックスイッチに関する。
【背景技術】
【０００２】
プログラマブルロジックスイッチは、メモリに保持されたデータに応じてロジックスイッチ（例えば、トランジスタ等）のオン／オフを制御する素子である。一般的に、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ(Field Programmable Gate Array)などに用いられる。ＦＰＧＡに用いられるプログラマブルロジックスイッチは、メモリとしてＳＲＡＭなどの揮発性メモリを用いている。このため、メモリに保存されたデータは電源を切ると消えてしまう。したがって、再度電源を投入したときには、別に設けたメモリ領域からデータを改めて読み込まなければならないという問題があった。また、一般的にＳＲＡＭは６つのトランジスタで構成されている。そのため、使用されるＳＲＡＭの数が多いＦＰＧＡではチップ面積が大きくなるという問題があった。
【０００３】
プログラマブルロジックスイッチのメモリとして不揮発性のフラッシュメモリを用いる方式が知られている。その一つの方式においては、このプログラマブルロジックスイッチの１つのセルは２つの不揮発性メモリトランジスタと、１つのスイッチングトランジスタ（パストランジスタ）とで構成される。メモリトランジスタとしては例えばフラッシュメモリトランジスタを用い、２つのフラッシュメモリトランジスタのいずれかを介して、スイッチングトランジスタのゲートは電源電圧もしくは０Ｖが入力される。メモリにデータを書き込みたい場合、フラッシュメモリトランジスタのゲートに書き込み電圧を印加する。この書き込み電圧は一般的に２０Ｖ程度であり、このときメモリトランジスタのソースには０Ｖが印加される。この書き込みはＦＮ(Fowler-Nordheim)トンネル電流という原理を利用したものであり、メモリトランジスタの横方向の微細化に有利とされている。プログラマブルロジックスイッチがアレイ状に配置されている場合、複数のメモリトランジスタでゲートを共有する。このため、選択的な書き込みを実現するためには、非選択セルのメモリトランジスタのソースに書き込み防止電圧を印加しなければならない。このとき、非選択セルのメモリトランジスタにはチャネルが形成され、非選択セルのスイッチングトランジスタのゲートに書込み防止電圧が印加されてしまう。一般に書き込み防止電圧としては５Ｖ程度必要である。その一方で、スイッチングトランジスタのゲート絶縁膜は高駆動力を得るために数ｎｍ程度まで薄くするのが望ましい。このため、書込み防止電圧によってゲート絶縁膜が破壊される恐れがある。スイッチングトランジスタのゲート絶縁膜を十分厚くすれば、書込み防止電圧による破壊を防ぐことが可能である。しかし、スイッチングトランジスタの駆動力が小さくなり、プログラマブルロジックスイッチの速度が低下してしまう。
【０００４】
また、プログラマブルロジックスイッチのメモリとして不揮発性のフラッシュメモリを用いる他の方式においては、プログラマブルロジックスイッチの１つのセルは２つの不揮発性メモリトランジスタと、１つのスイッチングトランジスタと、１つのアクセストランジスタで構成される。メモリトランジスタとしては例えばフラッシュメモリトランジスタを用い、２つのフラッシュメモリトランジスタのいずれかを介して、スイッチングトランジスタのゲートは電源電圧もしくは０Ｖが入力される。同じセル内の２つのメモリトランジスタは、ゲート電極を共有している。２つのメモリのうち一方にデータを書き込みたい場合、メモリトランジスタの共通ゲートに第１の書き込み電圧を印加し、データを書き込みたいほうのメモリトランジスタのソースには第２の書き込み電圧を印加する。またこのときアクセストランジスタを介して、スイッチングトランジスタのゲートには０Ｖが印加される。これにより書き込みたいメモリトランジスタのソースドレイン間に第２の書き込み電圧が印加されるため、選択的な書き込みが実現される。この方式においては、メモリトランジスタの書き込みには熱電子を用いる。すなわち、ソースドレイン間の電位差によって発生した熱電子を、ゲートに印加した電圧によって電荷捕獲膜に注入する。ところが一般に熱電子の発生効率は、トランジスタのゲート長が１００ｎｍよりも小さくなると低下することが知られており、そのため熱電子を用いた書き込み方式はトランジスタの微細化によって難しくなる。したがって、書き込みを実現するためにメモリトランジスタのイオン注入条件などを厳しく制限しなければならず、そのための開発コストや、ばらつきを低く抑えるためのコストが増大してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開２００８／１０１１１７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、メモリの選択的な書き込みを行う際のパストランジスタのゲート絶縁膜の破壊を防ぐとともにパストランジスタのゲート絶縁膜を薄くすることを可能にし、かつメモリの微細化によって書き込み効率が損なわれない不揮発性プログラマブルロジックスイッチを提供する。
【課題を解決するための手段】
【０００７】
本実施形態の不揮発性プログラマブルロジックスイッチは、第１および第２セルを有し、前記第１および第２セルはそれぞれ、第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子と、を有する第１メモリと、ソース／ドレインの一方が前記第２端子に接続される第１トランジスタと、前記第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタと、を備え、前記第１セルの第１メモリの第３端子と、前記第２セルの第１メモリの第３端子は共通に接続され、前記第１セルの第１メモリに書き込みを行う場合に、前記第３端子が書き込み電圧を発生する書き込み電源に接続されるとともに前記第１セルの前記第１端子は接地電源に接続され、前記第２メモリの前記第１端子は書き込み防止電圧を発生する書き込み防止電源に接続されることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態によるプログラマブルロジックスイッチを示す回路図。
【図２】第１実施形態の第１実施例によるプログラマブルロジックスイッチを示す回路図。
【図３】図３（ａ）、３（ｂ）はそれぞれＦＧ型トランジスタおよびＭＯＮＯＳ型トランジスタを示す断面図。
【図４】第１実施形態の第２実施例によるプログラマブルロジックスイッチを示す回路図。
【図５】第１実施形態の第３実施例によるプログラマブルロジックスイッチを示す回路図。
【図６】第３実施例のプログラマブルロジックスイッチを示す断面図。
【図７】第１実施形態におけるメモリの書き込み方法を説明する図。
【図８】第１実施形態におけるメモリの書き込み防止方法を説明する図。
【図９】第１実施形態におけるメモリの消去方法の第１具体例を説明する図。
【図１０】第１実施形態におけるメモリの消去方法の第２具体例を説明する図。
【図１１】第１実施形態におけるメモリの消去方法の第３具体例を説明する図。
【図１２】第１実施形態のプログラマブルロジックスイッチを動作させる場合における電圧の印加条件の一例を示す図。
【図１３】第１実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における回路の第１具体例を示す図。
【図１４】第１具体例の回路において書き込み方法を説明する図。
【図１５】第１実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における回路の第２具体例を示す図。
【図１６】第２具体例の回路において書き込み方法を説明する図。
【図１７】第１実施形態の第４実施例によるプログラマブルロジックスイッチを示す回路図。
【図１８】第１実施形態の比較例１のプログラマブルロジックスイッチを示す回路図。
【図１９】第１実施形態の比較例２のプログラマブルロジックスイッチを示す回路図。
【図２０】第２実施形態によるプログラマブルロジックスイッチを示す回路図。
【図２１】第２実施形態の第１実施例によるプログラマブルロジックスイッチを示す回路図。
【図２２】第２実施形態の第２実施例によるプログラマブルロジックスイッチを示す回路図。
【図２３】第２実施形態におけるメモリの書き込み方法を説明する図。
【図２４】第２実施形態におけるメモリの書き込み防止方法を説明する図。
【図２５】第２実施形態におけるメモリの消去方法の第１具体例を説明する図。
【図２６】第２実施形態におけるメモリの消去方法の第２具体例を説明する図。
【図２７】第２実施形態におけるメモリの消去方法の第３具体例を説明する図。
【図２８】第２実施形態のプログラマブルロジックスイッチを動作させる場合における電圧の印加条件の一例を示す図。
【図２９】第１実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における回路の一具体例を示す図。
【図３０】図２９に示す一具体例の回路において書き込み方法を説明する図。
【図３１】第２実施形態の第３実施例によるプログラマブルロジックスイッチを示す回路図。
【発明を実施するための形態】
【０００９】
以下に、実施形態について図面を参照して説明する。
【００１０】
（第１実施形態）
第１実施形態による不揮発性プログラマブルロジックスイッチ（以下、ロジックスイッチともいう）を図１に示す。この第１実施形態のロジックスイッチは、２つの信号電極および信号伝送のオン／オフを制御することが可能な制御電極を有するメモリ１０１、１０２と、カットオフトランジスタ２０と、パストランジスタ３０と、を備えている。メモリ１０１、１０２はともに共通のノード１５に接続される。なお、メモリ１０１は、ビット線ＢＬ１およびワード線ＷＬ１にも接続され、メモリ１０２は、ビット線ＢＬ２およびワード線ＷＬ２にも接続される。カットオフトランジスタ２０はＭＯＳトランジスタであって、ソースおよびドレイン（以下、ソース／ドレインともいう）の一方がノード１５に、ソース／ドレインの他方がパストランジスタ３０のゲートに接続される。また、カットオフトランジスタ２０のゲートは制御線ＣＬに接続される。
【００１１】
本実施形態では、メモリ１０１、１０２の書き込み、消去、その他あらゆる動作中においてノード１５の電位が変化したとしても、カットオフトランジスタ２０によって電位を遮断し、パストランジスタ３０のゲートに高電圧が印加されることを防ぐことができる。以下では、メモリとして電荷蓄積膜を有するフラッシュメモリトランジスタを用いた場合において、電圧の印加方法について説明する。
【００１２】
第１実施形態において、メモリトランジスタ１０１、１０２としてフラッシュメモリトランジスタ（メモリトランジスタともいう）を用いた第１実施例によるロジックスイッチを図２に示す。メモリトランジスタ１０１、１０２は同一のウェルに作製され、このウェルには基板電圧を印加するための端子（電極）ＳＵＢが設けられている。
【００１３】
メモリトランジスタ１０１、１０２は、電荷蓄積膜としてフローティングゲートを用いたＦＧ（Floating Gate）型トランジスタでもよいし、絶縁性の窒化シリコンの膜を電荷蓄積膜として用いたＭＯＮＯＳ（Metal-Oxide-Nitride-0xide-Semiconductor）型トランジスタでもよい。ただしＭＯＮＯＳ型トランジスタを用いた場合のほうが、パストランジスタ等のロジックトランジスタとのプロセスの相性がよく、メモリとロジック回路とをより近接して混載することが可能であり、チップ面積を小さく抑えることが可能である。
【００１４】
図３（ａ）、３（ｂ）にそれぞれ、ＦＧ型トランジスタおよびＭＯＮＯＳ型トランジスタの一般的な構成を示す。ＦＧ型トランジスタは、図３（ａ）に示すように、ウェル４に離間して形成されたソース１０ａ／ドレイン１０ｂを有し、ソース１０ａとドレイン１０ｂとの間のウェル４上に形成されたトンネル膜１０ｃと、このトンネル膜１０ｃ上に形成されたフローティングゲート１０ｄ１と、フローティングゲート１０ｄ１上に形成された電極間絶縁膜１０ｅ１と、電極間絶縁膜１０ｅ１上に形成された制御ゲート１０ｆとを備えている。また、ＭＯＮＯＳ型トランジスタは、図３（ｂ）に示すように、ウェル４に離間して形成されたソース１０ａ／ドレイン１０ｂを有し、ソース１０ａとドレイン１０ｂとの間のウェル４上に形成されたトンネル膜１０ｃと、このトンネル膜１０ｃ上に形成された電荷トラップ膜１０ｄ２と、電荷トラップ膜１０ｄ２上に形成されたブロック絶縁膜１０ｅ２と、ブロック絶縁膜１０ｅ２上に形成された制御ゲート１０ｆとを備えている。
【００１５】
メモリトランジスタ１０１はソース／ドレインの一方がビット線ＢＬ１に接続され、他方がノード１５に接続され、ゲートがワード線ＷＬ１に接続されている。また、メモリトランジスタ１０２はソース／ドレインの一方がノード１５に接続され、他方がビット線ＢＬ２に接続され、ゲートがワード線ＷＬ２に接続されている。
【００１６】
（第２実施例）
図２に示す第１実施例では１つのセルあたり１個のカットオフトランジスタ３０を用いている。しかし、図４に示す第２実施例のように２個のカットオフトランジスタ２０１、２０２を用い、各メモリトランジスタ１０ｉ（ｉ＝１，２）に対し１個のカットオフトランジスタ２０ｉを配置してもよい。この場合、図４に示すように、カットオフトランジスタ２０１はソース／ドレインの一方がメモリトランジスタ１０１のソース／ドレインの他方に接続され、ソース／ドレインの他方がノード１５ａに接続さる。また、カットオフトランジスタ２０２はソース／ドレインの一方がメモリトランジスタ１０２のソース／ドレインの一方に接続され、ソース／ドレインの他方がノード１５ａに接続さる。そして、ノード１５ａにパストランジスタ３０のゲートが接続される構成となっている。なお、カットオフトランジスタ２０１、２０２のそれぞれのゲートは、同じ制御線ＣＬに接続される。
【００１７】
図２に示す第１実施例の構造は、１個のメモリトランジスタに対し１個のセレクトゲート（カットオフトランジスタ）を用いるという点で、一般的なＮＯＲ型フラッシュメモリと共通の構造をしている。このため、既存のＮＯＲ型フラッシュメモリで用いられているデバイス条件等を利用でき、開発コストを安く抑えることができるというメリットがある。
【００１８】
（第３実施例）
第３実施例のロジックスイッチを図５に示す。この第３実施例のロジックスイッチは、図２に示す第１実施例において、メモリトランジスタ１０１、１０２と、カットオフトランジスタ２０およびパストランジスタ３０とを素子分離領域によって分離された異なるウェルに形成した構成となっている。このため、メモリトランジスタ１０１、１０２が形成されたウェルには、基板バイアスを印加するための端子ＳＵＢ１が設けられ、カットオフトランジスタ２０およびパストランジスタ３０が形成されたウェルには、基板バイアスを印加するための端子ＳＵＢ２が設けられる。このような構成とすることにより、メモリトランジスタ１０１、１０２に対して、カットオフトランジスタ２０およびパストランジスタ３０とは独立に基板バイアスを加えることができる。
【００１９】
この第３実施例によるロジックスイッチの構成を示す断面図を図６に示す。ｎウェル２にｐウェル４ａ、４ｂが形成され、これらのｐウェル４ａ、４ｂは素子分離領域５ａによって素子分離されている。ｐウェル４ａにはメモリトランジスタ１０１、１０２が形成される。また、このｐウェル４ａには基板バイアスを印加するための端子ＳＵＢ１が設けられる。この端子ＳＵＢ１が設けられている領域は、メモリトランジスタ１０１、１０２が形成される領域とは素子分離領域５ｂによって素子分離される。また、端子ＳＵＢ１が設けられている素子領域は、ｎウェル２とは素子分離領域５ｃによって分離される。メモリトランジスタ１０１は、ソース／ドレインの一方がビット線ＢＬ１に接続され、他方がメモリトランジスタ１０２のソース／ドレインの一方と共有されノード１５に接続される構成となっている。メモリトランジスタ１０２のソース／ドレインの他方はビット線ＢＬ２に接続される。
【００２０】
ｐウェル４ｂにはカットオフトランジスタ２０およびパストランジスタ３０が形成される。カットオフトランジスタ２０が形成された領域と、パストランジスタ３０が形成された領域は、素子分離領域５ｄによって素子分離される。また、ｐウェル４ｂには、基板バイアスを印加するための端子ＳＵＢ２が設けられる。この端子ＳＵＢ２が設けられている領域はパストランジスタ３０が形成された領域とは素子分離領域５ｅによって素子分離される。また、ｐウェル４ｂはｎウェル２とは素子分離領域５ｆによって素子分離されている。カットオフトランジスタ２０は、ソース／ドレインの一方がノード１５に接続され、他方がパストランジスタ３０のゲートに接続される。
【００２１】
（書き込み方法）
次に、第１実施形態のロジックスイッチにおけるメモリのプログラム方法（書き込み方法）について図７を参照して説明する。メモリトランジスタ１０１に選択的にデータを書き込みたい場合、ワード線ＷＬ１に書き込み電圧を印加する。書き込み電圧は例えば２０Ｖである。書き込みたくないメモリトランジスタ１０２のゲートに接続されたワード線ＷＬ２に０Ｖを印加する。またビット線ＢＬ１およびＢＬ２にはいずれも０Ｖを印加する。このとき、メモリトランジスタ１０１にはチャネルが形成され、ＦＮ電流によってチャネルから電荷蓄積膜に電子が注入される。一方、メモリトランジスタ１０２にはチャネルが形成されないので書き込みは起こらない。
【００２２】
（書き込み防止方法）
複数のロジックスイッチをアレイに配置した場合、複数のメモリトランジスタでワード線を共有する。したがって、書き込みを行うメモリトランジスタのゲートに接続されたワード線に書き込み電圧２０Ｖを印加すると、このワード線に接続された、書き込みを行うメモリトランジスタ以外のメモリトランジスタ、すなわち書き込みを行わないメモリトランジスタのゲートにも２０Ｖが印加される。そこで選択的な書き込みを実現するために、図８に示すように、書き込みを行わないメモリトランジスタ１０１に接続されるビット線ＢＬ１に５Ｖの書込み防止電圧を印加し、書き込みを行わないメモリトランジスタへの誤書き込みを防止する。書き込みを行わないメモリトランジスタ１０１は、ゲートに２０Ｖの電圧が印加されるため、チャネルが形成される。しかし、チャネルの電位はビット線ＢＬ１の電位と等しく５Ｖであり、チャネルとゲート間の電位差は１５Ｖとなるので、誤書き込みは起こらない。このときノード１５の電位も５Ｖになる。しかし、カットオフトランジスタ２０のゲートに接続される制御線ＣＬの電位を調整することにより、カットオフトランジスタ２０をオフ状態にすればパストランジスタ３０のゲートに５Ｖが印加されることはない。図８では、制御線ＣＬには０Ｖを印加しているが、カットオフトランジスタ２０の閾値電圧より小さい電圧ならば０Ｖでなくてもよい。また、ビット線ＢＬ２に印加する電圧はビット線ＢＬ１に印加する電圧と等しくてもよいし、０Ｖを印加してもよい。ただし０Ｖを印加する場合は、ワード線ＷＬ２に印加する電圧はメモリトランジスタ１０２の閾値電圧よりも小さくしなければならない。なぜならば、メモリトランジスタ１０２のソース／ドレイン間に電位差がある状態でゲートに閾値電圧以上の電圧を印加した場合、発生した熱電子によってメモリトランジスタ１０２が書き込まれてしまう恐れがあるためである。
【００２３】
（消去方法）
第１実施形態によるロジックスイッチのメモリを一括で消去する方法について図９乃至図１１を参照して説明する。
【００２４】
図９に消去方法の第１具体例を示す。端子ＳＵＢに基板バイアスとして０Ｖを印加し、ビット線ＢＬ１、ＢＬ２の電位をともに０Ｖにした状態でワード線ＷＬ１、ＷＬ２に消去電圧を印加する。このときの消去電圧の符号は負で、例えば−２０Ｖである。また、消去方法の第２具体例を図１０に示す。図１０に示す第２具体例の消去方法は、ワード線ＷＬ１、ＷＬ２を０Ｖにした状態で、端子ＳＵＢに正の消去電圧、例えば２０Ｖを印加する。このときビット線ＢＬ１、ＢＬ２は浮遊状態にしておくか、端子ＳＵＢに印加した電圧以上の電圧を印加すればよい。図１０に示す第２具体例の場合、負の電圧が不要であるため、負電圧用の電源を設けなくてもよく、面積を小さくできるという利点がある。しかし、基板バイアスとして２０Ｖを印加すると、メモリトランジスタとパストランジスタのウェルが共通である場合には、パストランジスタ３０のソース／ドレインを介して、パストランジスタ３０から基板バイアスが出力されてしまう。パストランジスタ３０の出力は一般に例えばインバーターの入力に接続されていることが考えられ、仮に上記インバーターの入力に２０Ｖに電圧が印加されれば、インバーターのトランジスタのゲート破壊が起こりうるという問題が生じる。そこで、メモリトランジスタ１０１、１０２と、パストランジスタ３０とにそれぞれ別の基板バイアスを印加できる構成、すなわち第３実施例の構成とすることで上記の問題を解決することができる。この場合、図１１に示す第３具体例の消去方法にように、例えばパストランジスタ３０の基板バイアスを０Ｖにしておけば、上記の問題を解決することができる。
【００２５】
一方、図９に示した第１具体例の消去方法では、端子ＳＵＢに印加する基板バイアスを０Ｖにしているため、パストランジスタ３０から高電圧が出力されることはない。また、仮にワード線ＷＬ１、ＷＬ２に印加した負電圧によってノード１５の電位が負の方向に持ち上がっても、メモリトランジスタ１０１、１０２のソース／ドレインを介して０Ｖの基板バイアスが印加され、ノード１５の電位は速やかに０Ｖと等しくなる。
【００２６】
（ロジックスイッチの動作）
次に、メモリに書き込んだ情報に基づいてプログラマブルロジックスイッチを動作させる場合における電圧の印加条件の一例を図１２に示す。メモリトランジスタ１０１とメモリトランジスタ１０２はそれぞれ別の状態にプログラムされているとする。例えば、メモリトランジスタ１０１が書き込み状態の場合、メモリトランジスタ１０２は消去状態である。ワード線ＷＬ１、ＷＬ２には読み出し電圧Ｖｒｅａｄを印加し、この読み出し電圧Ｖｒｅａｄはメモリトランジスタ１０１、１０２の消去状態の閾値電圧よりも大きく、書き込み状態の閾値電圧よりも小さい任意の電圧である。また、制御線ＣＬには、カットオフトランジスタ２０の閾値電圧以上の電圧Ｖｐａｓｓを印加して、ノード１５とパストランジスタ３０のゲートを電気的に接続する。ビット線ＢＬ１、ＢＬ２は、いずれか一方に電源電圧ＶＤＤを印加し、他方には０Ｖを印加する。メモリトランジスタのプログラム状態に応じて、パストランジスタ３０のゲートは電源電圧ＶＤＤもしくは０Ｖに接続され、オンまたはオフ状態となる。
【００２７】
一般に、不揮発性プログラマブルロジックスイッチにおいては、電源を切ってもデータが失われないため、使用していない領域の電源を遮断することでチップ全体の消費電力を削減するパワーゲーティング技術が実現できる。一般的にはビット線ＢＬ１の手前に信号遮断用のトランジスタを設けて、メモリトランジスタ１０１に電源電圧が印加されないようにする。しかしこの場合、新たに電源遮断用のトランジスタが必要になる。
【００２８】
第１実施形態では、使用していない領域ではカットオフトランジスタ２０をオフ状態にすることで、パストランジスタ３０のゲートに電源電圧が印加することを防ぐことができる。これによりパストランジスタ３０のゲートリーク電流による消費電力を排除でき、パワーゲーティングと同等の効果を生み出すことが可能となる。
【００２９】
（アレイ状に配置されたロジックスイッチ）
次に、第１実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における回路の具体例について図１３乃至図１６を参照して説明する。
【００３０】
（第１具体例）
図１３に示す第１具体例は、行方向に隣接するセルがビット線を一部共有する場合の回路である。図１３に示す第１具体例は、２行２列に配列されたセルＭｉｊ（ｉ，ｊ＝１，２）を有し、例えば、セルＭ１１とセルＭ１２は行方向に隣接するセルであり、ビット線ＢＬ２を共有するように構成されている。また、セルＭ２１とセルＭ２２は行方向に隣接するセルであり、ビット線ＢＬ２を共有するように構成されている。なお、各セルは、例えば図２に示す第１実施例のロジックスイッチである。
【００３１】
第１行のセルＭ１１、Ｍ１２においては、メモリトランジスタ１０１はゲートがワード線ＷＬ１に接続され、メモリトランジスタ１０２はゲートがワード線ＷＬ２に接続され、カットオフトランジスタ２０はゲートが制御線ＣＬ１に接続される。
【００３２】
第２行のセルＭ２１、Ｍ２２においては、メモリトランジスタ１０１はゲートがワード線ＷＬ３に接続され、メモリトランジスタ１０２はゲートがワード線ＷＬ４に接続され、カットオフトランジスタ２０はゲートが制御線ＣＬ２に接続される。
【００３３】
第１列のセルＭ１１、Ｍ２１においては、メモリトランジスタ１０１、１０２のソース／ドレインの一方がそれぞれビット線ＢＬ１、ＢＬ２に接続される。また、パストランジスタ３０のソース／ドレインの一方が列方向に配置された配線Ｙ１に接続され、ソース／ドレインの他方が行方向に配置された配線Ｘ１または配線Ｘ２に接続される。
【００３４】
第２列のセルＭ１２、Ｍ２２においては、メモリトランジスタ１０１、１０２のソース／ドレインの一方がそれぞれビット線ＢＬ２、ＢＬ３に接続される。また、パストランジスタ３０のソース／ドレインの一方が列方向に配置された配線Ｙ２に接続され、ソース／ドレインの他方が行方向に配置された配線Ｘ１または配線Ｘ２に接続される。
【００３５】
このように構成された第１具体例の回路における書き込みについて図１４を参照して説明する。図１４は、第１具体例の回路においてワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリトランジスタ１０１に書き込みを行うときの書き込み方法を説明する図である。ビット線ＢＬ１、ＢＬ２、ＢＬ３の中で、書き込みを行うメモリトランジスタに接続されたビット線ビット線ＢＬ１に０Ｖを印加し、それ以外のビット線ＢＬ２、ＢＬ３には書き込み防止電圧を印加し、第１実施形態で説明した方法を用いて書き込みを行う。
【００３６】
（第２具体例）
図１５に示す第２具体例は、行方向に隣接するセルがビット線を共有しない場合の回路である。すなわち、図１３に示す第１具体例においては、第１列のセルのメモリトランジスタ１０２に接続するビット線と、第２列のセルのメモリトランジスタ１０１に接続するビット線は同じビット線ＢＬ２であった。この第２具体例においては、第１列のセルのメモリトランジスタ１０２に接続するビット線ＢＬ２と、第２列のセルのメモリトランジスタ１０１に接続するビット線ＢＬ３に分けた構成となっている。このため、第２列のセルのメモリトランジスタ１０２に接続されるビット線はビット線ＢＬ４となる。行方向に隣接するセルがビット線を共有しない以外は、第１具体例と同じ構成となっている。
【００３７】
この第２具体例の回路における書き込みについて図１６を参照して説明する。図１６はこの第２具体例の回路において、ワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリトランジスタ１０２に書き込みを行うときの書き込み方法を説明する図である。ビット線ＢＬ１、ＢＬ２には０Ｖを印加し、ビット線ＢＬ３、ＢＬ４には書き込み防止電圧を印加することで選択的な書き込みが実現される。
【００３８】
本実施形態におけるカットオフトランジスタ２０には、以下に述べるようなデバイス要件が存在する。
【００３９】
第一に、カットオフトランジスタ２０のゲート絶縁膜には、書込み防止電圧に対応する電位差以上の耐圧がなければならない。なぜならば、図８に示した書込み防止方法において、カットオフトランジスタ２０のゲート絶縁膜には、ノード１５側のエッジにおいて書込み防止電圧がかかるためである。そこで、カットオフトランジスタ２０のゲート絶縁膜の膜厚をＴＣとして、この膜厚ＴＣに必要な条件を求める。なお、以下では膜厚は全て等価酸化膜厚（ＥＯＴ（Equivalent Oxide Thickness））とし、等価酸化膜厚Ｔｅｑは、ＴＥＭ（Transmission Electron Microscopy）分析等により実測可能な実膜厚Ｔ０と、絶縁膜の誘電率ε、ＳｉＯ２の誘電率εＳｉｏ２を用いて以下の（１）式を用いて求められる。
Ｔｅｑ＝Ｔ０×εＳｉｏ２／ε （１）
【００４０】
メモリトランジスタにおいて、データを書き込むために必要な、ゲート絶縁膜に印加する書き込み最低電界Ｅｌｉｍ１と、データを書き込まないために必要な、ゲート絶縁膜に印加する非書き込み最高電界Ｅｌｉｍ２が存在する。ここでメモリトランジスタのゲート絶縁膜の膜厚の総和をＴＭとすると、書込み防止電圧ＶＰは、以下の（２）式で表される条件を満たす必要がある。
ＶＰ≧（Ｅｌｉｍ１−Ｅｌｉｍ２）×ＴＭ （２）
ここで、膜厚の総和ＴＭは、メモリトランジスタがＦＧ型の場合は、トンネル膜の膜厚と電極間絶縁膜の膜厚の和を意味する。一方、窒化シリコン膜などの絶縁膜に電荷を捕獲（トラップ）させるＭＯＮＯＳ型メモリトランジスタの場合は、ＴＭは、トンネル膜の膜厚と電荷トラップ膜の膜厚とブロック絶縁膜との膜厚の和を意味する。
【００４１】
カットオフトランジスタのゲート絶縁膜に書き込み防止電圧ＶＰが印加されたときの電界ＥＣは以下の（３）式を用いて求められる。
ＥＣ＝ＶＰ／ＴＣ （３）
ここでゲート絶縁膜が破壊する電界をＥＢＫとすると、電界ＥＣは破壊電界ＥＢＫより小さくなければならないため、（２）式と合わせると、以下の（４）式に示す関係式が導かれる。
ＴＣ≧（Ｅｌｉｍ１−Ｅｌｉｍ２）×ＴＭ／ＥＢＫ （４）
【００４２】
一般的なフラッシュメモリにおいて、書き込み最低電界Ｅｌｉｍ１と、非書き込み最高電界Ｅｌｉｍ２との差は５ＭＶ／ｃｍ程度である。また破壊電界ＥＢＫの目安については、カットオフトランジスタのゲート絶縁膜に高電圧が印加されるのは、メモリに書き込みを行うときで、ロジックスイッチ動作中はこの限りではない。書き込み時にフラッシュメモリのトンネル絶縁膜にかかる電界は２０ＭＶ／ｃｍ程度であり、これを破壊電界ＥＢＫの目安とすると、（４）式から膜厚の総和ＴＣはＴＭ／４以上であることが求められる。
【００４３】
また、より高信頼のトランジスタを実現するためのゲート絶縁膜にかかる電界の上限は１０ＭＶ／ｃｍとされており、これを破壊電界ＥＢＫとして用いると、膜厚の総和ＴＣはＴＭ／２以上であることが求められる。
【００４４】
以上より、カットオフトランジスタに、通常のロジックトランジスタと同等の信頼性が求める場合は膜厚の総和ＴＣはＴＭ／２以上であることが求められる。一方、フラッシュメモリトランジスタと同等の信頼性で良いとするならば膜厚の総和ＴＣはＴＭ／４以上であればよいと考えられる。
【００４５】
ロジックスイッチの高速性を確保するためには、パストランジスタのゲート絶縁膜の膜厚は数ｎｍが望ましい。一方、メモリトランジスタのゲート絶縁膜の総和は１５ｎｍ程度である。したがって上記の要求から、カットオフトランジスタのゲート絶縁膜の膜厚は、パストランジスタのそれよりも大きくなる。しかし、メモリトランジスタとカットオフトランジスタ、パストランジスタで異なる３種類のゲート絶縁膜を用意することは、リソグラフィーの回数も増えプロセスコストの点で不利である。
【００４６】
そこで、コスト低減のため、カットオフトランジスタのゲート絶縁膜の構造をメモリトランジスタのそれと同じにすることが考えられる。この場合のロジックスイッチを図１７に示す。この図１７に示す第４実施例のロジックスイッチは、図２に示す第１実施例のロジックスイッチにおいて、カットオフトランジスタ２０をフラッシュメモリメモリトランジスタ２０Ａに置き換えた構成となっている。これによりメモリトランジスタ１０１、１０２のゲートスタックと、カットオフトランジスタ２０Ａのゲートスタックを同一工程で作製することができるため、プロセス簡略化によるコスト削減が可能になる。また、ゲート絶縁膜の構成が異なる複数のトランジスタを用意した場合、一方のトランジスタともう一方のトランジスタの間にプロセス上、一定の隙間をあける必要がある。しかし図１７に示す第４実施例の場合、上記隙間が不要になるため、チップ面積の縮小が可能となる。
【００４７】
カットオフトランジスタに求められる第二の要求として、ソース／ドレインとチャネルの間に書き込み防止電圧以上の耐圧が必要である。図８に示した書き込み防止方法において、カットオフトランジスタ２０のソース／ドレインのうち、ここではノード１５に接続されているほうをソースと定義する。カットオフトランジスタ２０がｎ型の場合、ソースはｎ型にドープされており、チャネルはｐ型にドープされている。チャネルの電位は基板電位と等しく通常０Ｖであるから、ソースとチャネルのｐｎ接合には書き込み防止電圧の大きさだけの逆方向電圧がかかる。一般にｐｎ接合の耐圧は両方のドーピング濃度が濃いほど弱くなるため、カットオフトランジスタにはソースまたはチャネルの不純物濃度に制限がかかることになる。
【００４８】
まず、カットオフトランジスタのチャネル濃度について考える。なお本明細書中では、不純物濃度は活性化後の不純物濃度とする。この不純物濃度は、例えば広がり抵抗顕微鏡 （ＳＳＲＭ）等の分析により計測可能である。チャネルの不純物濃度をＮＣＨとし、チャネルとソースの接合が、ソースが高濃度ドーピングされている片側階段接合であると仮定する。このときの破壊電圧ＶＢＫと、そのときのｐｎ接合中の最大電界Ｅｍとの間には下記の（５）式のような関係式が成り立つ（例えば、Appl. Phys. Lett. 8, 111 (1966)参照）。
ＶＢＫ＝（εＳ×Ｅｍ２）／（２×ｑ×ＮＣＨ） （５）
ここでεＳはシリコンの誘電率、ｑは電荷素量である。ここで書き込み防止電圧ＶＰがＶＢＫ以下でなければならないので、以下の（６）式が成り立つ。
ＮＣＨ≦（εＳ×Ｅｍ２）／（２×ｑ×ＶＰ） （６）
さらに、（２）式を用いると、以下の（７）式のように書き換えられる。
ＮＣＨ≦（εＳ×Ｅｍ２）／（２×ｑ×（Ｅｌｉｍ１−Ｅｌｉｍ２）×ＴＭ） （７）
【００４９】
一般的なフラッシュメモリにおいて、Ｅｌｉｍ１とＥｌｉｍ２の差は５ＭＶ／ｃｍ程度である。また、接合破壊時の最大電界Ｅｍは通常２ＭＶ／ｃｍ程度である。これから不純物濃度ＮＣＨに関して下記の（８）式が導かれる。
ＮＣＨ≦２×εＳ／（５×ｑ×ＴＭ） （８）
例えば、ＴＭ＝１５ｎｍの場合、不純物濃度ＮＣＨは１．７×１０１８ｃｍ―３以下でなければならない。
【００５０】
次に、カットオフトランジスタのソース／ドレインの不純物濃度に関して考える。上記ではカットオフトランジスタのソースは高濃度にドーピングされていると仮定し、そのときのチャネルの不純物濃度の必要条件を求めた。しかし、実際には微細化による特性劣化を防ぐため、チャネル濃度ＮＣＨはむやみに小さくできない。例えばゲート長が１００ｎｍ以下になると、不純物濃度ＮＣＨとして１×１０１８ｃｍ―３以上の濃度が必要となる。そこで代わりにソースの不純物濃度ＮＳをある程度まで薄くする必要がある。
【００５１】
ここで、チャネルの不純物濃度ＮＣＨとソースの不純物濃度ＮＳが階段状に接合され、そこに書き込み防止電圧ＶＰが印加させた場合の、ｐｎ接合中の最大電界Ｅｍは下記の（９）式のように求められる。
Ｅｍ＝（（２×（ψ＋ＶＰ）×ｑ×ＮＣＨ×ＮＳ）／（εＳ×（ＮＣＨ＋ＮＳ））１／２ （９）
ここで、ψはｐｎ接合における内蔵電位で、約１Ｖである。またＶＰは（２）式においてＥｌｉｍ１−Ｅｌｉｍ２＝５ＭＶ／ｃｍ、ＴＭ＝１５ｎｍとすると７．５Ｖと求められる。接合破壊が起こるときの最大電界Ｅｍとしては２ＭＶ／ｃｍ程度が目安となる。例えば、不純物濃度ＮＣＨが１×１０１８ｃｍ―３台前半の場合、ソースの不純物濃度ＮＳがチャネルの不純物濃度ＮＣＨの１００倍を超えると最大電界Ｅｍが２ＭＶ／ｃｍを超え始める。すなわち、不純物濃度ＮＳの目安として、不純物濃度ＮＣＨの１００倍以下が接合破壊を起こさないための基準として考えられる。一般的なロジックトランジスタにおいてＮＳは１×１０２１ｃｍ−３程度かそれ以上の不純物濃度を有している。一般的なロジックトランジスタに比べるとカットオフトランジスタのソースの不純物濃度ＮＳは非常に小さくしなければならない。
【００５２】
一方、ソースの不純物濃度ＮＳがチャネルの不純物濃度ＮＣＨを下回ると、ソースの不純物の正味の極性が変わってしまうため、ソースの不純物濃度ＮＳとして以下の（１０）式で示される条件が必要となる。
ＮＣＨ＜ＮＳ＜ＮＣＨ×１００ （１０）
【００５３】
上記ではカットオフトランジスタのソース、すなわちノード１５に接続される拡散層を考えた。一方、ドレイン側では書き込み防止電圧がドレインとチャネルの接合に印加されることはない。したがって、ドレインの不純物濃度に関しては上記のような制限は考えなくてもよく、カットオフトランジスタのソースドレイン間の抵抗を下げるためには、ドレインの不純物濃度は十分大きいことが望まれる。したがって、カットオフトランジスタのソース／ドレインの不純物濃度は、ドレイン側をソース側よりも濃く作製したほうがよい。カットオフトランジスタのソース／ドレイン間の抵抗を小さくすれば、ロジックスイッチの動作において、パストランジスタのゲートの電位をより強く固定できるため、パストランジスタの誤動作を抑えることができる。
【００５４】
メモリトランジスタの書き込みにおいて、カットオフトランジスタのソース／ドレイン間で最も強く電圧がかかるのは、チャネルとソースの間のｐｎ接合である。このｐｎ接合に、書き込み防止電圧に相当する電圧が逆方向に印加された場合、ｐｎ接合の境界に空乏層が形成される。その空乏層の幅ＷＤは、カットオフトランジスタのチャネルの不純物濃度ＮＣＨ、ソースの不純物濃度ＮＳ、書き込み防止電圧ＶＰを用いて以下の（１１）式で表される。
ＷＤ＝（（２×εＳ×（ＮＣＨ＋ＮＳ）×（ψ＋ＶＰ）／（ｑ×ＮＣＨ×ＮＳ））１／２ （１１）
【００５５】
もしソース側でできた空乏層がドレインとつながってしまうと、カットオフトランジスタは正常に動作しなくなる。したがってカットオフトランジスタのゲート長ＬＧはＷＤより大きくなければならない。内挿電位ψは約１Ｖであるから、ゲート長ＬＧに関して下記の（１２）式に示す条件が必要となる。
ＬＧ＞（（２×εＳ×（ＮＣＨ＋ＮＳ）×（ψ＋ＶＰ）／（ｑ×ＮＣＨ×ＮＳ））１／２ （１２）
これにψ＝１Ｖ、ＶＰ＝７．５Ｖを代入すると、（１２）式は以下の（１３）式のように表される。
ＬＧ＞（（１７×εＳ×（ＮＣＨ＋ＮＳ）／（ｑ×ＮＣＨ×ＮＳ））１／２ （１３）
例えば、ＮＣＨ、ＮＳがそれぞれ２×１０１８ｃｍ−３、２×１０２０ｃｍ−３の場合、ゲート長ＬＧは７５ｎｍ以上であることが求められる。
【００５６】
（比較例１）
第１実施形態の比較例１のロジックスイッチを図１８に示す。この比較例１のロジックスイッチは、図２に示す第１実施例のロジックスイッチからカットオフトランジスタ２０を削除した構成となっている。すなわち、この比較例１のロジックスイッチは、２個のメモリトランジスタ１０１、１０２と、１つのパストランジスタ３０とを備えている。メモリトランジスタ１０１のドレインとメモリトランジスタ１０２のドレインとパストランジスタ３０のゲートが共通のノード１５に接続されている。この比較例のロジックスイッチにおいては、動作時にビット線ＢＬ１とビット線ＢＬ２のいずれか一方に電源電圧を印加し、他方に０Ｖを印加する。パストランジスタ３０のゲートのノード１５には、メモリトランジスタにプログラムされた情報によって電源電圧もしくは０Ｖが印加され、パストランジスタ３０のオン、オフが切り替わる。
【００５７】
ここで、比較例１のメモリトランジスタに選択的にデータを書き込む方法について考察する。例えばメモリトランジスタ１０１に書き込みを行う、すなわち電荷蓄積膜に電子を注入する場合、ワード線ＷＬ１に正の書き込み電圧を印加する。この書き込み電圧は例えば２０Ｖである。同時にビット線ＢＬ１およびビット線ＢＬ２には０Ｖを印加し、ワード線ＷＬ２にも０Ｖを印加する。すると、メモリトランジスタ１０１はワード線ＷＬ１に印加された正の電圧によってチャネルが形成され、このチャネルとビット線ＢＬ１とは電位が等しく０Ｖである。このときチャネルとゲート間の大きな電位差によって、ＦＮトンネル電流によりチャネル中の電子がトンネル膜を越えて電荷蓄積膜に注入される。一方、メモリトランジスタ１０２のゲートは０Ｖであるから、メモリトランジスタ１０２は書き込まれない。
【００５８】
図１８に示す比較例１のロジックスイッチをセルとして、アレイ状に並べられた場合、複数のメモリトランジスタでワード線を共有することになる。このため、選択的なメモリの書き込みを実現するためには、ワード線に書き込み電圧が印加された場合でも、ビット線に印加する電圧の条件を工夫することによって書き込みを防ぐ手法が必要となる。ここで、比較例１の図１のセルが書き込みを行わない、すなわち非選択セルであるとする。ワード線ＷＬ１に書き込み電圧が印加された場合、メモリトランジスタ１０１が書き込まれてしまうのを防ぐために、ビット線ＢＬ１には正の書き込み防止電圧が印加される。例えばメモリの書き込み電圧が２０Ｖである場合、書き込み防止電圧は５Ｖ程度である。このとき、選択セルと同様にメモリトランジスタ１０１にはチャネルが形成されるが、チャネルの電位は５Ｖであるためチャネルとゲートの間の電位差は１５Ｖとなり、電子の注入は起こらない。
【００５９】
しかし、上記の書き込み防止方法においては、パストランジスタ３０のゲートのノード１５の電位はビット線ＢＬ１の電位に等しく、例えば５Ｖとなる。高速なロジックスイッチを得るためにパストランジスタは高駆動のものが求められるが、高駆動のトランジスタのゲート絶縁膜は数ｎｍと薄く、上記の書き込み防止電圧がパストランジスタのゲートに印加されるとゲート絶縁膜の破壊が懸念される。そのため、比較例１のロジックスイッチでは、パストランジスタのゲート絶縁膜は書き込み防止電圧で破壊しないだけの十分な膜厚が必要となり、ロジックスイッチの速度が低下してしまう。
【００６０】
（比較例２）
次に比較例２によるプログラマブルロジックスイッチを図１９に示す。この比較例２のロジックスイッチは、図２に示す第１実施例のロジックスイッチにおいて、カットオフトランジスタを削除して、アクセストランジスタ５０を設けた構成となっている。なお、この比較例２においては、メモリトランジスタ１０１、１０２のそれぞれのドレインと、パストランジスタ３０のゲートと、アクセストランジスタ５０のドレインが共通のノード１６に接続されている。また、メモリトランジスタ１０１、１０２のゲートはともに共通のワード線ＷＬに接続される。
【００６１】
この比較例２のロジックスイッチにおいては、動作時にビット線ＢＬ１とビット線ＢＬ２のいずれか一方に電源電圧を印加し、他方に０Ｖを印加する。パストランジスタ３０のゲートのノード１６には、メモリトランジスタにプログラムされた情報によって電源電圧もしくは０Ｖが印加され、パストランジスタ３０のオン、オフが切り替わる。
【００６２】
図１９に示す比較例２のメモリトランジスタに選択的にデータを書き込むときを考える。例えば、メモリトランジスタ１０１に書き込みを行う場合、ワード線ＷＬに第１の書き込み電圧を、ビット線ＢＬ１には第２の書き込み電圧を、ビット線ＢＬ２には０Ｖを印加する。またアクセストランジスタ５０をオン状態にした上で、アクセストランジスタ５０のソースに０Ｖを印加する。第１の書き込み電圧は例えば１０Ｖ、第２の書き込み電圧は例えば５Ｖである。このときメモリトランジスタ１０１は５極管領域で動作し、チャネルがビット線ＢＬ１側でピンチオフし、高いエネルギーを有する熱電子が生じる。この熱電子をゲート電圧によってメモリトランジスタ１０１の電荷蓄積膜に注入させることで書き込みを実現する。一方、メモリトランジスタ１０２は、ソース／ドレイン間に電位差が無いため熱電子は発生せず、書き込みは起こらない。
【００６３】
この比較例２においては、メモリトランジスタは、熱電子を用いた書き込みを採用している。ところが熱電子を用いた書き込みはＦＮ電流を用いた場合と比べて、トランジスタのチャネル方向の微細化に不利であり、特にメモリトランジスタのゲート長が１００ｎｍ以下程度になると熱電子の発生効率が低下することが知られている。そのため、例えばゲート長が５０ｎｍ以下まで微細化された場合、熱電子を用いたメモリの書き込みを実現するためには、例えばチャネルやソース／ドレインの不純物プロファイルを厳密に制御しなければならない。したがって開発コストの増大が必然的に伴う上、プロセス上のばらつきに起因する動作不良も発生しやすいと考えられる。
【００６４】
以上説明したように、第１実施形態および各実施例によれば、メモリの選択的な書き込みを可能にし、かつ書き込みにおけるパストランジスタのゲート絶縁膜の破壊を防ぐととともにゲート絶縁膜を薄くすることができる。また、メモリとしてフラッシュメモリトランジスタを用いているので、メモリの書き込みにはＦＮ電流を用いることが可能であり、書き込み特性を劣化させることなく、すなわち書き込み効率を損なうことなくチップサイズを小さくすることができる。
【００６５】
（第２実施形態）
第２実施形態によるロジックスイッチを図２０に示す。この第２実施形態のロジックスイッチは、図１に示す第１実施形態のロジックスイッチにおいて、２つのメモリ１０１、１０２のうちの一方を削除し、メモリ１０とした構成となっている。
【００６６】
この第２実施形態では、第１実施形態と同様に、メモリ１０の書き込み、消去、その他あらゆる動作中においてノード１５の電位が変化したとしても、カットオフトランジスタ２０によって電位を遮断し、パストランジスタ３０のゲートに高電圧が印加されることを防ぐことができる。
【００６７】
（第１実施例）
第２実施形態において、メモリ１０としてフラッシュメモリトランジスタ（メモリトランジスタともいう）を用いた第１実施例によるロジックスイッチを図２１に示す。メモリトランジスタ１０はウェルに形成され、このウェルには基板電圧を印加するための端子ＳＵＢが設けられている。
【００６８】
（第２実施例）
第２実施例のロジックスイッチを図２２に示す。この第２実施例のロジックスイッチは、図２１に示す第１実施例において、メモリトランジスタと、カットオフトランジスタ２０およびパストランジスタ３０とを素子分離領域によって分離された異なるウェルに形成した構成となっている。このため、メモリトランジスタ１０が形成されたウェルには、基板バイアスを印加するための端子ＳＵＢ１が設けられ、カットオフトランジスタ２０およびパストランジスタ３０が形成されたウェルには、基板バイアスを印加するための端子ＳＵＢ２が設けられる。このような構成とすることにより、メモリトランジスタ１０に対して、カットオフトランジスタ２０およびパストランジスタ３０とは独立に基板バイアスを加えることができる。
【００６９】
（書き込み方法）
次に、第２実施形態のロジックスイッチにおけるメモリのプログラム方法（書き込み方法）について図２３を参照して説明する。メモリトランジスタ１０に選択的にデータを書き込みたい場合、ワード線ＷＬ１に書き込み電圧を印加する。書き込み電圧は例えば２０Ｖである。書き込みたくないメモリトランジスタのゲートに接続されたワード線に０Ｖを印加する。またビット線ＢＬ１には０Ｖを印加する。このとき、選択的に書き込みを行うメモリトランジスタ１０にはチャネルが形成され、ＦＮ電流によってチャネルから電荷蓄積膜に電子が注入される。
【００７０】
（書き込み防止方法）
複数のロジックスイッチをアレイに配置した場合、複数のメモリトランジスタでワード線を共有する。したがって、書き込みを行うメモリトランジスタのゲートに接続されたワード線に書き込み電圧２０Ｖを印加すると、このワード線に接続された、書き込みを行うメモリトランジスタ以外のメモリトランジスタ、すなわち書き込みを行わないメモリトランジスタのゲートにも２０Ｖが印加される。そこで選択的な書き込みを実現するために、図２４に示すように、書き込みを行わないメモリトランジスタ１０に接続されるビット線ＢＬ１に５Ｖの書込み防止電圧を印加し、書き込みを行わないメモリトランジスタへの誤書き込みを防止する。書き込みを行わないメモリトランジスタ１０は、ゲートに２０Ｖの電圧が印加されるため、チャネルが形成される。しかし、チャネルの電位はビット線ＢＬ１の電位と等しく５Ｖであり、チャネルとゲート間の電位差は１５Ｖとなるので、誤書き込みは起こらない。このときノード１５の電位も５Ｖになる。しかし、カットオフトランジスタ２０のゲートに接続される制御線ＣＬの電位を調整することにより、カットオフトランジスタ２０をオフ状態にすればパストランジスタ３０のゲートに５Ｖが印加されることはない。図２４では、制御線ＣＬには０Ｖを印加しているが、カットオフトランジスタ２０の閾値電圧より小さい電圧ならば０Ｖでなくてもよい。
【００７１】
（消去方法）
第２実施形態によるロジックスイッチのメモリを消去する方法について図２５乃至図２７を参照して説明する。
【００７２】
図２５に消去方法の第１具体例を示す。端子ＳＵＢに基板バイアスとして０Ｖを印加し、ビット線ＢＬ１の電位を０Ｖにした状態でワード線ＷＬ１に消去電圧を印加する。このときの消去電圧の符号は負で、例えば−２０Ｖである。また、消去方法の第２具体例を図２６に示す。図２６に示す第２具体例の消去方法は、ワード線ＷＬ１の電位を０Ｖにした状態で、端子ＳＵＢに正の消去電圧、例えば２０Ｖを印加する。このときビット線ＢＬ１は浮遊状態にしておくか、端子ＳＵＢに印加した電圧以上の電圧を印加すればよい。図２６に示す第２具体例の場合、負の電圧が不要であるため、負電圧用の電源を設けなくてもよく、面積を小さくできるという利点がある。しかし、基板バイアスとして２０Ｖを印加すると、メモリトランジスタとパストランジスタのウェルが共通である場合には、パストランジスタ３０のソース／ドレインを介して、パストランジスタ３０から基板バイアスが出力されてしまう。パストランジスタ３０の出力は一般に例えばインバーターの入力に接続されていることが考えられ、仮に上記インバーターの入力に２０Ｖに電圧が印加されれば、インバーターのトランジスタのゲート破壊が起こりうるという問題が生じる。そこで、メモリトランジスタ１０と、パストランジスタ３０とにそれぞれ別の基板バイアスを印加できる構成、すなわち第２実施例の構成とすることで上記の問題を解決することができる。この場合、図２７に示す第３具体例の消去方法にように、例えばパストランジスタ３０の基板バイアスを０Ｖにしておけば、上記の問題を解決することができる。
【００７３】
一方、図２５に示した第１具体例の消去方法では、端子ＳＵＢに印加する基板バイアスを０Ｖにしているため、パストランジスタ３０から高電圧が出力されることはない。また、仮にワード線ＷＬ１に印加した負電圧によってノード１５の電位が負の方向に持ち上がっても、メモリトランジスタ１０のソース／ドレインを介して０Ｖの基板バイアスが印加され、ノード１５の電位は速やかに０Ｖと等しくなる。
【００７４】
（ロジックスイッチの動作）
次に、メモリに書き込んだ情報に基づいてプログラマブルロジックスイッチを動作させる場合における電圧の印加条件の一例を図２８に示す。メモリトランジスタ１０プログラムされているとする。ワード線ＷＬ１には読み出し電圧Ｖｒｅａｄを印加し、この読み出し電圧Ｖｒｅａｄはメモリトランジスタ１０の消去状態の閾値電圧よりも大きく、書き込み状態の閾値電圧よりも小さい任意の電圧である。また、制御線ＣＬには、カットオフトランジスタ２０の閾値電圧以上の電圧Ｖｐａｓｓを印加して、ノード１５とパストランジスタ３０のゲートを電気的に接続する。ビット線ＢＬ１に電源電圧ＶＤＤを印加する。メモリトランジスタのプログラム状態に応じて、パストランジスタ３０のゲートは電源電圧ＶＤＤに接続されるかまたは浮遊状態となり、オンまたはオフ状態となる。
【００７５】
一般に、不揮発性プログラマブルロジックスイッチにおいては、電源を切ってもデータが失われないため、使用していない領域の電源を遮断することでチップ全体の消費電力を削減するパワーゲーティング技術が実現できる。一般的にはビット線ＢＬ１の手前に信号遮断用のトランジスタを設けて、メモリトランジスタ１０に電源電圧が印加されないようにする。しかしこの場合、新たに電源遮断用のトランジスタが必要になる。
【００７６】
第２実施形態では、使用していない領域ではカットオフトランジスタ２０をオフ状態にすることで、パストランジスタ３０のゲートに電源電圧が印加することを防ぐことができる。これによりパストランジスタ３０のゲートリーク電流による消費電力を排除でき、パワーゲーティングと同等の効果を生み出すことが可能となる。
【００７７】
（アレイ状に配置されたロジックスイッチ）
次に、第２実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における一具体例について図２９乃至図３０を参照して説明する。
【００７８】
図２９は、一具体例を示す回路図である。図２９に示す一具体例の回路は、２行２列に配列されたセルＭｉｊ（ｉ，ｊ＝１，２）を有し、各セルは、例えば図２１に示す第１実施例のロジックスイッチである。
【００７９】
第１行のセルＭ１１、Ｍ１２においては、メモリトランジスタ１０はゲートがワード線ＷＬ１に接続され、カットオフトランジスタ２０はゲートが制御線ＣＬ１に接続される。
【００８０】
第２行のセルＭ２１、Ｍ２２においては、メモリトランジスタ１０はゲートがワード線ＷＬ２に接続され、カットオフトランジスタ２０はゲートが制御線ＣＬ２に接続される。
【００８１】
第１列のセルＭ１１、Ｍ２１においては、メモリトランジスタ１０のソース／ドレインの一方がビット線ＢＬ１に接続される。また、パストランジスタ３０のソース／ドレインの一方が列方向に配置された配線Ｙ１に接続され、ソース／ドレインの他方が行方向に配置された配線Ｘ１または配線Ｘ２に接続される。
【００８２】
第２列のセルＭ１２、Ｍ２２においては、メモリトランジスタ１０のソース／ドレインの一方がビット線ＢＬ２に接続される。また、パストランジスタ３０のソース／ドレインの一方が列方向に配置された配線Ｙ２に接続され、ソース／ドレインの他方が行方向に配置された配線Ｘ１または配線Ｘ２に接続される。
【００８３】
このように構成された一具体例の回路における書き込みについて図３０を参照して説明する。図３０は、一具体例の回路においてワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリトランジスタ１０に書き込みを行うときの書き込み方法を説明する図である。ビット線ＢＬ１、ＢＬ２の中で、書き込みを行うメモリトランジスタに接続されたビット線ビット線ＢＬ１に０Ｖを印加し、それ以外のビット線ＢＬ２には書き込み防止電圧を印加し、第２実施形態で説明した方法を用いて書き込みを行う。
【００８４】
次に、第２実施形態の第３実施例によるロジックスイッチを図３１に示す。この第３実施例のロジックスイッチは、図２１に示す第１実施例のロジックスイッチにおいて、カットオフトランジスタ２０をフラッシュメモリメモリトランジスタ２０Ａに置き換えた構成となっている。これによりメモリトランジスタ１０のゲートスタックと、カットオフトランジスタ２０Ａのゲートスタックを同一工程で作製することができるため、プロセス簡略化によるコスト削減が可能になる。
【００８５】
なお、第２実施形態においても、カットオフトランジスタに求められる要求は、第１実施形態の場合と同様である。
【００８６】
以上説明した第２実施形態およびその実施例も、第１実施形態と同様に、メモリの選択的な書き込みを可能にし、かつ書き込みにおけるパストランジスタのゲート絶縁膜の破壊を防ぐととともにゲート絶縁膜を薄くすることができる。また、メモリとしてフラッシュメモリトランジスタを用いているので、メモリの書き込みにはＦＮ電流を用いることが可能であり、書き込み特性を劣化させることなく、すなわち書き込み効率を損なうことなくチップサイズを小さくすることができる。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８８】
１０ メモリトランジスタ
１０１、１０２ メモリトランジスタ
１０ａ ソース
１０ｂ ドレイン
１０ｃ トンネル膜
１０ｄ１ フローティングゲート
１０ｄ２ トラップ膜
１０ｅ１ 電極間絶縁膜
１０ｅ２ ブロック絶縁膜
１０ｆ 制御ゲート
１５ ノード
１５ａ ノード
２０ カットオフトランジスタ
３０ パストランジスタ
【特許請求の範囲】
【請求項１】
第１および第２セルを有し、前記第１および第２セルはそれぞれ、
第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子と、を有する第１メモリと、
ソース／ドレインの一方が前記第２端子に接続される第１トランジスタと、
前記第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタと、を備え、
前記第１セルの第１メモリの第３端子と、前記第２セルの第１メモリの第３端子は共通に接続され、
前記第１セルの第１メモリに書き込みを行う場合に、前記第３端子が書き込み電圧を発生する書き込み電源に接続されるとともに前記第１セルの前記第１端子は接地電源に接続され、前記第２メモリの前記第１端子は書き込み防止電圧を発生する書き込み防止電源に接続されることを特徴とする不揮発性プログラマブルロジックスイッチ。
【請求項２】
前記第１メモリは、トンネル膜、電荷蓄積膜、絶縁膜、およびゲート電極が積層されたゲート構造を有する第１メモリトランジスタであり、前記第１メモリトランジスタのソースおよびドレインが前記第１および第２端子であり、前記ゲート電極が前記第３端子であ
ることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項３】
前記第１メモリトランジスタのゲート構造の絶縁膜の膜厚の総和をＴＭとするとき、前記第１トランジスタのゲート構造の絶縁膜の膜厚の総和ＴＣが
ＴＣ≧ＴＭ／４
の関係を満たすことと特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項４】
前記第１メモリトランジスタのゲート構造の絶縁膜の膜厚の総和をＴＭとするとき、前記第１トランジスタのゲート構造の絶縁膜の膜厚の総和ＴＣが
ＴＣ≧ＴＭ／２
の関係を満たすことと特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項５】
前記第１メモリトランジスタのゲート構造の絶縁膜の膜厚の総和をＴＭとし、シリコンの誘電率をεＳとし、電荷素量をｑとすると、前記第１トランジスタのチャネルの不純物濃度ＮＣＨが
ＮＣＨ≦２×εＳ／（５×ｑ×ＴＭ）
の関係を満たすことと特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項６】
前記第１トランジスタのチャネルの不純物濃度をＮＣＨとし、前記第１トランジスタのソース／ドレインのうち、前記第２端子である方における最大不純物濃度ＮＳが
ＮＣＨ＜ＮＳ＜ＮＣＨ×１００
の関係を満たすことを特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項７】
前記第１トランジスタのソース／ドレインのうち、前記第２トランジスタのゲートに接続されている方における最大不純物濃度が、前記第２端子に接続されている方における最大不純物濃度よりも大きいことを特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項８】
前記第１トランジスタのチャネルの不純物濃度をＮＣＨとし、前記第１トランジスタのソース／ドレインのうち、前記第２端子である方における最大不純物濃度ＮＳとし、シリコンの誘電率をεＳとし、電荷素量をｑとすると、前記第１トランジスタのゲート長ＬＧが
ＬＧ＞（（１７×εＳ×（ＮＣＨ＋ＮＳ）／（ｑ×ＮＣＨ×ＮＳ））１／２
の関係を満たすことを特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項９】
前記第１メモリトランジスタは、第１ウェルに形成され、
前記第１トランジスタおよび前記第２トランジスタは前記第１ウェルとは異なる第２ウェルに形成され、
前記第１および第２ウェルにはそれぞれ基板バイアスを印加するための電極を有することを特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項１０】
前記第１および第２セルはそれぞれ第２メモリを備え、前記第２メモリは、第４端子、前記第２端子に接続される第５端子、およびメモリ状態を制御する制御信号を受ける第６端子を有することを特徴とする請求項１乃至８のいずれかに記載の不揮発性プログラマブルロジックスイッチ。
【請求項１１】
前記第２メモリは、トンネル膜、電荷蓄積膜、絶縁膜、およびゲート電極が積層されたゲート構造を有する第２メモリトランジスタであり、前記第２メモリトランジスタのソースおよびドレインが前記第４および第５端子であり、前記ゲート電極が前記第６端子であることを特徴とする請求項１０記載の不揮発性プログラマブルロジックスイッチ。
【請求項１２】
前記第１および第２メモリトランジスタは、第１ウェルに形成され、
前記第１トランジスタおよび前記第２トランジスタは前記第１ウェルとは異なる第２ウェルに形成され、
前記第１および第２ウェルにはそれぞれ基板バイアスを印加するための電極を有することを特徴とする請求項１１記載の不揮発性プログラマブルロジックスイッチ。
【請求項１３】
前記第１トランジスタは、トンネル膜、電荷蓄積膜、絶縁膜、およびゲート電極が積層されたゲート構造を有するメモリトランジスタであることを特徴とする請求項１乃至１２のいずれかに記載の不揮発性プログラマブルロジックスイッチ。
【請求項１】
第１および第２セルを有し、前記第１および第２セルはそれぞれ、
第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子と、を有する第１メモリと、
ソース／ドレインの一方が前記第２端子に接続される第１トランジスタと、
前記第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタと、を備え、
前記第１セルの第１メモリの第３端子と、前記第２セルの第１メモリの第３端子は共通に接続され、
前記第１セルの第１メモリに書き込みを行う場合に、前記第３端子が書き込み電圧を発生する書き込み電源に接続されるとともに前記第１セルの前記第１端子は接地電源に接続され、前記第２メモリの前記第１端子は書き込み防止電圧を発生する書き込み防止電源に接続されることを特徴とする不揮発性プログラマブルロジックスイッチ。
【請求項２】
前記第１メモリは、トンネル膜、電荷蓄積膜、絶縁膜、およびゲート電極が積層されたゲート構造を有する第１メモリトランジスタであり、前記第１メモリトランジスタのソースおよびドレインが前記第１および第２端子であり、前記ゲート電極が前記第３端子であ
ることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項３】
前記第１メモリトランジスタのゲート構造の絶縁膜の膜厚の総和をＴＭとするとき、前記第１トランジスタのゲート構造の絶縁膜の膜厚の総和ＴＣが
ＴＣ≧ＴＭ／４
の関係を満たすことと特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項４】
前記第１メモリトランジスタのゲート構造の絶縁膜の膜厚の総和をＴＭとするとき、前記第１トランジスタのゲート構造の絶縁膜の膜厚の総和ＴＣが
ＴＣ≧ＴＭ／２
の関係を満たすことと特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項５】
前記第１メモリトランジスタのゲート構造の絶縁膜の膜厚の総和をＴＭとし、シリコンの誘電率をεＳとし、電荷素量をｑとすると、前記第１トランジスタのチャネルの不純物濃度ＮＣＨが
ＮＣＨ≦２×εＳ／（５×ｑ×ＴＭ）
の関係を満たすことと特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項６】
前記第１トランジスタのチャネルの不純物濃度をＮＣＨとし、前記第１トランジスタのソース／ドレインのうち、前記第２端子である方における最大不純物濃度ＮＳが
ＮＣＨ＜ＮＳ＜ＮＣＨ×１００
の関係を満たすことを特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項７】
前記第１トランジスタのソース／ドレインのうち、前記第２トランジスタのゲートに接続されている方における最大不純物濃度が、前記第２端子に接続されている方における最大不純物濃度よりも大きいことを特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項８】
前記第１トランジスタのチャネルの不純物濃度をＮＣＨとし、前記第１トランジスタのソース／ドレインのうち、前記第２端子である方における最大不純物濃度ＮＳとし、シリコンの誘電率をεＳとし、電荷素量をｑとすると、前記第１トランジスタのゲート長ＬＧが
ＬＧ＞（（１７×εＳ×（ＮＣＨ＋ＮＳ）／（ｑ×ＮＣＨ×ＮＳ））１／２
の関係を満たすことを特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項９】
前記第１メモリトランジスタは、第１ウェルに形成され、
前記第１トランジスタおよび前記第２トランジスタは前記第１ウェルとは異なる第２ウェルに形成され、
前記第１および第２ウェルにはそれぞれ基板バイアスを印加するための電極を有することを特徴とする請求項２記載の不揮発性プログラマブルロジックスイッチ。
【請求項１０】
前記第１および第２セルはそれぞれ第２メモリを備え、前記第２メモリは、第４端子、前記第２端子に接続される第５端子、およびメモリ状態を制御する制御信号を受ける第６端子を有することを特徴とする請求項１乃至８のいずれかに記載の不揮発性プログラマブルロジックスイッチ。
【請求項１１】
前記第２メモリは、トンネル膜、電荷蓄積膜、絶縁膜、およびゲート電極が積層されたゲート構造を有する第２メモリトランジスタであり、前記第２メモリトランジスタのソースおよびドレインが前記第４および第５端子であり、前記ゲート電極が前記第６端子であることを特徴とする請求項１０記載の不揮発性プログラマブルロジックスイッチ。
【請求項１２】
前記第１および第２メモリトランジスタは、第１ウェルに形成され、
前記第１トランジスタおよび前記第２トランジスタは前記第１ウェルとは異なる第２ウェルに形成され、
前記第１および第２ウェルにはそれぞれ基板バイアスを印加するための電極を有することを特徴とする請求項１１記載の不揮発性プログラマブルロジックスイッチ。
【請求項１３】
前記第１トランジスタは、トンネル膜、電荷蓄積膜、絶縁膜、およびゲート電極が積層されたゲート構造を有するメモリトランジスタであることを特徴とする請求項１乃至１２のいずれかに記載の不揮発性プログラマブルロジックスイッチ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１３−７０２５６（Ｐ２０１３−７０２５６Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０７６０６（Ｐ２０１１−２０７６０６）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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