【課題】メモリの選択的な書き込みを行う際のパストランジスタのゲート絶縁膜の破壊を防ぐとともにパストランジスタのゲート絶縁膜を薄くすることを可能にし、かつメモリの微細化によって書き込み効率が損なわれない不揮発性プログラマブルロジックスイッチを提供する。
【解決手段】第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子とを有する第１メモリと、ソース／ドレインの一方が第２端子に接続される第１トランジスタと、第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタとを備えた、第１セルおよび第２セルを有する。第１セルの第１メモリの第３端子と、第２セルの第１メモリの第３端子は共通に接続され、第１セルに書き込みを行う場合、第３端子が書き込み電源に接続され、第１セルの第１端子は接地電源に接続され、第２メモリの第１端子は書き込み防止電源に接続される。 （もっと読む）

【課題】半導体スイッチを小さい負担で駆動できるとともに、半導体スイッチに十分なゲート電流を流すことができ、しかも、ゲート配線のインピーダンスによる障害を回避できる半導体モジュール。
【解決手段】ゲートに印加される電圧に応じてオンオフする半導体スイッチＱ１と、半導体スイッチのソース電位に対して正極性を有する正極コンデンサ１１０と、半導体スイッチのソース電位に対して負極性を有する負極コンデンサ１１１と、正極コンデンサを充電する機能を有し、半導体スイッチをターンオンさせる場合は正極コンデンサからの電流を半導体スイッチのゲートに流すターンオン制御部１１２と、負極コンデンサを充電する機能を有し、半導体スイッチをターンオフさせる場合は負極コンデンサからの電流を半導体スイッチのゲートに流すターンオフ制御部１１３を備える。 （もっと読む）

【課題】アクティブクランプ動作期間を短縮するとともにＥＳＤ耐量を向上させたアクティブクランプ回路を提供する。
【解決手段】実施形態によれば、第１のスイッチ素子と、第１のダイオードと、第１の抵抗と、第１および第２の制御回路と、を備えたことを特徴とするアクティブクランプ回路が提供される。前記第１のダイオードは、前記第１のスイッチ素子の両端にかかる過電圧によりブレークダウンする。前記第１の抵抗は、前記第１のダイオードの電流を検出する。前記第１の制御回路は、前記第１の抵抗の両端の電圧を増幅して前記第１のスイッチ素子の電流を制御する。前記第２の制御回路は、前記第１の抵抗の両端の電圧に応じて前記第１のスイッチ素子の導通を制御する。 （もっと読む）

【課題】 スイッチング素子を誤動作させずに高速低損失動作が可能なゲート駆動回路を部品点数の少ない簡易な回路構成で実現する。
【解決手段】 トランス15の1次側をローサイドゲート駆動回路2の出力端子に接続し、トランス15の2次側をハイサイドスイッチング素子5のゲート入力側に接続する。ローサイド駆動回路2から正極性のゲート駆動電圧が出力されるとハイサイドスイッチング素子5のゲート‐ソース間には負極性の電圧が印加されてゲート電圧は閾値以下に抑えられるため、ローサイドスイッチング素子がターンオンする際にハイサイドスイッチング素子はオフ状態を維持する。 （もっと読む）

【課題】駆動電圧の印加に制限があるスイッチング素子を高い周波数で高速にスイッチングできる半導体スイッチング素子の駆動回路を提供する。
【解決手段】ダイオードＤａ１及びスイッチＳａ１，スイッチＳａ２及びダイオードＤａ２で正側，負側直列回路を夫々構成し、コンデンサＣ１，Ｃ２を正側，負側直列回路に夫々並列に接続し、スイッチＳａ１，Ｓａ２によりゲート駆動用電源３とコンデンサＣ１，Ｃ２の間の接続形態を切替える。スイッチＳ１及びＳ２の共通接続点とＦＥＴ１のゲートとの間に抵抗素子Ｒｇを接続し、前記ゲートとゲート駆動用電源３の正側端子との間にスイッチＳ３を配置する。通電制御回路４は、スイッチＳａ１，Ｓａ２，Ｓ１〜Ｓ３を制御してコンデンサＣ１，Ｃ２を充電する経路，ＦＥＴ１のゲートを充電する経路，ゲートの電位が電圧ＶＧを超えようとする際にゲート駆動用電源３に還流電流を流す経路と、ＦＥＴ１のゲートを放電する経路を形成する。 （もっと読む）

【課題】オン時にパワー素子の立ち上がりが遅くなることを抑制し、負荷への電力供給のバラツキを抑制する。
【解決手段】スイッチ部１３およびインピーダンス制御回路１４とにより構成されたクランプ動作オフ固定回路を備える。このクランプ動作オフ固定回路により、駆動電圧がクランプオフ制御基準電圧に相当する参照電圧ＲＥＦ２以下のときには、インピーダンス制御回路１４にてスイッチ部１３を導通させることで、クランプ制御回路８によるクランプ動作をオフさせる。これにより、スイッチング時の基準電圧の変動などによって過渡的にノイズが発生しても、パワー素子５がオン動作を開始するときにクランプ制御回路８が誤動作することを防止することが可能となる。 （もっと読む）

【課題】トランジスタの駆動電力の損失を防ぎ且つスイッチング時間の高速化を図る。
【解決手段】接合型トランジスタ２の駆動に必要な基準駆動能力レベル電圧からなる基準波形Ｓｇ′及び駆動能力のより高い高駆動能力レベル電圧からなる重畳パルスＳｐを生成し、重畳パルスＳｐのパルス幅を、接合型トランジスタ２のスイッチング時間に、若しくはドレイン電位ＶＤの遷移収束タイミングを表す閾値により設定する。基準波形Ｓｇ′と重畳パルスＳｐとを重畳しこれを、接合型トランジスタ２のゲート駆動信号Ｓｇとする。ゲート駆動信号Ｓｇは、接合型トランジスタ２の遷移終了とみなすことの可能なタイミングで基準駆動能力レベル電圧に切り換わることになるため、遷移終了後も高駆動能力レベル電圧で駆動されることにより、接合型トランジスタ２に形成されるダイオードに順方向電流が流れることに伴う電力損失の発生を回避することができる。 （もっと読む）

【課題】出力トランジスタの立ち上がりを円滑にし、電圧の低下を抑制するためのドライバ回路を提供する。
【解決手段】モータドライバ１１のトランジスタ１１１には、プリドライバ２０のバッファ２２に接続される。モータドライバ１１の外部端子ＴＭ１には、レギュレータ２６に接続され、トランジスタ２３１，２３２に電圧を供給する。トランジスタ２３１，２３２のゲート端子は、それぞれトランジスタ２３２，２３１のドレイン端子に接続される。トランジスタ２３１は、入力信号が供給されるトランジスタ２３７に接続され、トランジスタ２３３は、入力信号の反転信号が供給されるトランジスタ２３８に接続される。そして、外部端子ＴＭ１には、トランジスタ２１のゲート端子に接続される。このトランジスタ２１のソース端子は、トランジスタ２３４を介してバッファ２２に接続され、ドレイン端子はレギュレータ２６に接続される。 （もっと読む）

【課題】ソフトスタート機能を備えている場合でも、出力する電源電圧をより早く立ち上げることができるスイッチング電源回路を提供する。
【解決手段】スイッチング電源回路２１に電源バイパス回路２２を設け、電源バイパス回路２２は、電源＋Ｂが投入されてからその電圧が基準電圧Ｖref1に相当する所定の閾値に達するまでの間に、ＦＥＴ７及びπ型フィルタ１４をバイパスさせて電源＋Ｂを入力端子ＳＷＰＩＮに供給する。従って、ソフトスタート回路１９の機能によりＦＥＴ７がスイッチング動作を開始するタイミングが遅れても、スイッチング電源回路２１を経由して負荷に供給するメイン電源の電圧をより早く立ち上げることができる。 （もっと読む）

【課題】消費電流を抑制しつつ、出力電圧の立ち上がり時間を短縮可能な負荷駆動回路を提供する。
【解決手段】負荷駆動回路は、制御信号のレベルに応じた電流値のバイアス電流を生成するバイアス電流回路と、入力信号が一方の論理レベルとなると、バイアス電流が上昇した後に下降するよう、制御信号のレベルを制御する制御回路と、入力信号が一方の論理レベルとなると、負荷を駆動するための出力電圧を、バイアス電流の電流値に応じた時間で高い論理レベルとなるよう上昇させ、入力信号が他方の論理レベルとなると、出力電圧を低い論理レベルとなるよう低下させる駆動回路と、を備える。 （もっと読む）

【課題】トランジスタのゲート電位をスレショルド電位未満に維持するための構成を備えるスイッチング回路において、ゲート電位の立ち上がりの遅延を抑制すること等。
【解決手段】電圧制御される主トランジスタと、グランド端子に接続され、前記主トランジスタのゲートスレショルド電圧よりもオン時ドレインーソース間電圧が低い副トランジスタと、第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、を有し、前記第２の抵抗の抵抗値は、前記主トランジスタの容量と前記第１の抵抗の抵抗値の積を前記副トランジスタの容量で除した値よりも小さい値である、スイッチング回路。 （もっと読む）

【課題】第１スイッチング素子のオフ時において第１スイッチング素子の出力電圧を速やかに低下することができる。
【解決手段】スイッチング装置２０は、メインスイッチとしてのＰチャネルのＭＯＳＦＥＴである第１スイッチング素子２４と、第１スイッチング素子２４のスイッチングを行うＮチャネルのＭＯＳＦＥＴである第２スイッチング素子２８と、第１スイッチング素子２４の第１ソース２４Ｓと第２スイッチング素子２８の第２ゲート２８Ｇとに接続された電圧低下回路３０とを備えている。このスイッチング装置２０では、第１スイッチング素子２４をオフするためにＡＳＩＣ５０が第２スイッチング素子２８をオフすると、電圧低下回路３０の第１コンデンサ３１が電荷を蓄積することにより第１スイッチング素子２４から電流を引き込む。このとき、第３スイッチング素子３４がオンし第１ゲート２４Ｇ側に電流が流れ第１ゲート２４Ｇの電圧が迅速に上昇する。 （もっと読む）

【課題】レーザ接続端子の電圧と駆動回路の電源電圧もしくは接地電圧の関係に依存することなくパルスの立下り時間を短くすることを可能にする。
【解決手段】可変電流源１０３からの電流と第１のパルス制御信号１０１とが入力され第１のパルス制御信号１０１に同期した第１の駆動電流を出力する第１の駆動回路１０５と、第１のパルス制御信号１０１の立ち下がりエッジ検出時にパルス信号を出力するパルス出力回路１０７と、可変電流源１０４からの電流と第２のパルス制御信号１０２とが入力され第２のパルス制御信号１０２に同期した第２の駆動電流を生成するとともに、第２の駆動電流において少なくともパルス信号に同期したタイミングで電流値を低下させて出力する第２の駆動回路１０６とを備えたものである。 （もっと読む）

【課題】ＭＯＳＦＥＴの半導体リレー装置において、オン時の動作時間を高速化、又は低速化する。
【解決手段】半導体リレー装置は、入力信号に応答して光信号を出力するＬＥＤ１と、このＬＥＤ１からの光信号を受光して所定電圧を発生するフォトダイオードアレイ２と、この所定電圧の充放電を制御する充放電制御回路３と、この充放電制御回路３からの制御電圧によりオン、オフされる出力ＭＯＳＦＥＴ４とを備え、充放電制御回路３と出力ＭＯＳＦＥＴ４のゲート間に容量Ｃ１を直列接続する。これにより、出力ＭＯＳＦＥＴ４の入力容量を減らすことができ、リレーの動作速度を速めることができる。同様に、容量をゲートに並列接続することによりリレーの動作速度を遅くさせることができる。 （もっと読む）

少なくとも１つの電源（１２、２０）と、少なくとも１つのスイッチング素子（１４、２２）と、コイル（１６）と、少なくとも第１電圧制御素子（１８）とを備えた急速ターンオフおよび急速ターンオン回路（１０）。少なくとも１つのスイッチング素子（１４、２２）は、少なくとも１つの電源（１２、２０）を回路（１０）の一部分に選択的に接続するために、少なくとも１つの電源（１２、２０）に接続される。少なくとも１つのスイッチング素子（１４、２２）が閉位置にあって少なくとも１つの電源（１２、２０）をコイル（１６）に接続すると、少なくとも１つの電源（１２、２０）からの電流がコイル（１６）に給電され、電磁界を発生させる。第１電圧制御素子（１８）は電磁界が消滅するときに回路（１０）内の電圧を制限する。
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