【課題】電源電位の供給が遮断されたときでも論理回路の切り替え状態の保持が可能で、電源投入後の論理ブロックの起動時間が短く、低消費電力化が可能な、否定論理積（ＮＡＮＤ）回路および否定論理和（ＮＯＲ）回路を容易に切り替えることができる論理回路を提供する。
【解決手段】酸化物半導体を有するトランジスタを介して、ノードへの電荷保持状態を切り替えることによって、否定論理積（ＮＡＮＤ）回路および否定論理和（ＮＯＲ）回路を容易に切り替えることができる。当該トランジスタにはワイドバンドギャップ半導体である酸化物半導体材料を用いることによって、トランジスタのオフ電流を十分に小さくできるため、ノードに保持した電荷の状態を不揮発とすることができる。 （もっと読む）

【課題】チップサイズを縮小する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、半導体集積回路のレイアウト設計を階層別に行う階層レイアウト設計における上位階層において、上位階層の下の階層で配置配線が行われる所定の機能を備えた階層ブロックが配置される領域であって、空きユニットセル配置領域３と階層ブロック用のユニットセル配置領域４とを含む階層ブロック配置領域２を、チップ領域１に設定し、チップ領域１における階層ブロック配置領域２を包囲する周辺領域５のユニットセル配置領域、および、階層ブロック配置領域２内の空きユニットセル配置領域３を用いて、配置配線を行う。 （もっと読む）

【課題】再構成デバイスの回路構成変更において、機構追加による回路規模を増やすことなく、処理内容に対する依存を回避しつつ回路構成変更期間を短縮する。
【解決手段】外部メモリ１０１は、内部に回路構成情報１０６を保持している。回路構成情報１０６は再構成デバイス１０５を構成する要素を動作させる設定群である。コンフィギュレーションコントローラ１０２は上記メモリ１０１から結線１０４を通じ回路構成情報１０６を取得する。取得した回路構成情報１０６は結線１０３を通じて再構成デバイス１０５へ送られる。 （もっと読む）

【課題】多数の異なるプロトコルに対して、および広範囲のデーターレートに対して、シリアル形式のデータをパラレル形式のデータに変換することが可能な、デシリアライザ回路網を提供する。
【解決手段】プログラマブルロジックデバイス（「ＰＬＤ」）などの高速シリアルデータレシーバ回路網用のデシリアライザ回路網（１０）は、シリアルデータを任意の複数のデータ幅を有するパラレルデータに変換するための回路網を含む。該回路網（１０）はまた、広範囲の周波数の中の任意の周波数で動作可能である。該回路網（１０）は様々な観点において構成可能／再構成可能であり、その構成／再構成の少なくとも１部分はダイナミックに（すなわち、ＰＬＤのユーザーモードオペレ−ションの間に）制御され得る。 （もっと読む）

【課題】 制御端子が浮遊状態になると、予期しないリーク電流などにより電極に電荷が蓄積され、電極の電位が変動し、スイッチが誤動作してしまう可能性がある。
【解決手段】 クーロン力により湾曲させることで第１の信号電極と第２の信号電極とを接触または分離することが可能な架橋部と、前記架橋部を制御するための制御端子とを有するスイッチ素子と、前記制御端子に接続された第１の不揮発性半導体素子と、前記制御端子および前記第１の不揮発性半導体素子に接続された第２の不揮発性半導体素子とを備える。 （もっと読む）

【課題】導電材料の第１の層と導電材料の第２の層とを備える集積回路におけるグローバル電源配電網の最適化
をはかる。
【解決手段】パワーメッシュ配線を構成する、第１のレールは、（ａ）集積回路のコアロジックの１つ以上のコンポーネントに電源を供給し、（ｂ）集積回路の第１の軸に対して位置合わせされ、（ｃ）メッシュが第１の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成される。また、第２のレールは、（ａ）コアロジックの１つ以上のコンポーネントに電源を供給し、（ｂ）集積回路の第２の軸に対して位置合わせされ、（ｃ）メッシュが第２の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成された１つ以上のパラメータを有したものとする。 （もっと読む）

【課題】書き込み電圧が小さいアンチヒューズを提供する。
【解決手段】アンチヒューズは読み出し専用の記憶装置のメモリ素子に用いられる。アンチヒューズは、第１導電層、絶縁層、半導体層、及び第２導電層を有する。アンチヒューズに含まれる絶縁層は、原料ガス中にアンモニアを添加して形成した酸化窒化シリコンであり、層中に１．２×１０^２１以上３．４×１０^２１ａｔｏｍｓ／ｃｍ^３以下の水素、または３．２×１０^２０以上２．２×１０^２１ａｔｏｍｓ／ｃｍ^３以下の窒素を含むことで、低電圧での書き込みが可能となる。 （もっと読む）

【課題】 イオン伝導体を薄膜化することなくオン電圧を低減可能なスイッチング素子を提供する。
【解決手段】 本発明のスイッチング素子１０は、金属イオンを伝導可能なイオン伝導体１４と、前記イオン伝導体１４に接して設けられた第１電極１１と、前記イオン伝導体１４に接して設けられた第２電極１２とを含み、前記第１電極１１が、前記イオン伝導体１４に金属イオンを供給可能であり、前記第１電極１１の前記イオン伝導体１４と接する部分１１ａが、前記金属の酸化物、前記金属の水酸化物および前記金属の塩からなる群から選択される少なくとも一つを含むことを特徴とする。 （もっと読む）

【課題】消費電力を低減できるＰＬＤ回路、集積回路装置及び電子機器等を提供すること。
【解決手段】ＰＬＤ回路は、各トランジスター列が直列接続されたプログラマブルな複数のトランジスターを有する第１〜第ｍ（ｍは２以上の整数）のトランジスター列ＴＡ１〜ＴＡｍを含む。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの一端に第１の非直流電源ＶＳ１が供給される。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの各トランジスター列は、複数の入力信号ＸＰ（Ｘ１Ｐ〜ＸｉＰ）、ＸＮ（Ｘ１Ｎ〜ＸｉＮ）によってオン・オフされる。第１の非直流電源ＶＳ１の電圧により規定される第１のホールド期間に、第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの他端のノードである第１〜第ｍのノードＮＡ１〜ＮＡｍの電圧レベルを各々出力する。 （もっと読む）

【課題】 ヘテロ接合バイポーラ・トランジスタ及びその製造方法を提供する。
【解決手段】 ヘテロ接合バイポーラ・トランジスタに関連する、半導体構造体及び半導体の製造方法が提供される。この方法は、同じ配線レベルにある金属導線によって接続される２つのデバイスを形成することを含む。２つのデバイスの第１のものの金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される。 （もっと読む）

【課題】種々の半導体用途において使用されるヒューズ回路を提供する。
【解決手段】ヒューズ回路は、インタクト状態とブロー状態を有するヒューズを備える。上記ヒューズは、上記ヒューズにブロー電流を流すことにより、ブロー状態に切り換えられる。上記ヒューズは、第１のトランジスタと第２のトランジスタとの間に直列に接続される。上記第１のトランジスタおよび第２のトランジスタは、相補的なトランジスタであり、上記ヒューズを流れる静電放電電流を低減するように作動する。第１のトランジスタおよび第２のトランジスタは、ターンオンされて、上記ヒューズにブロー電流を流す。 （もっと読む）

【課題】プログラム可能なロジックデバイスをプログラムする方法を提供すること。
【解決手段】マスクプログラム可能なロジックデバイス（ＭＰＬＤ）に対するユーザーのロジック設計は、互換性を有するユーザープログラム可能なロジックデバイス（ＵＰＬＤ）上で設計されＭＰＬＤに移行され得る、または直接ＭＰＬＤ上で設計され得る。設計がＵＰＬＤ上でなされる場合には、目標のＭＰＬＤの制約（例えば、デバイスの間の差異）が考慮され、その結果、移行は成功する。設計が直接ＭＰＬＤ上でなされる場合には、その設計を試験のためにＵＰＬＤに移行することをユーザーが意図するときに、互換性を有するＵＰＬＤの制約が考慮される。これは、ロジック設計のＵＰＬＤとＭＰＬＤとの間で行き返りの移行が意図される場合にのみ、特徴の一致が使用され得ることを意味する。移行を助長するためにデバイスのペアの間の固定されたマッピングが生成され得る。 （もっと読む）

【課題】プログラム可能なロジックデバイスをプログラムする方法を提供すること。
【解決手段】マスクプログラム可能なロジックデバイス（ＭＰＬＤ）に対するユーザーのロジック設計は、互換性を有するユーザープログラム可能なロジックデバイス（ＵＰＬＤ）上で設計されＭＰＬＤに移行され得る、または直接ＭＰＬＤ上で設計され得る。設計がＵＰＬＤ上でなされる場合には、目標のＭＰＬＤの制約（例えば、デバイスの間の差異）が考慮され、その結果、移行は成功する。設計が直接ＭＰＬＤ上でなされる場合には、その設計を試験のためにＵＰＬＤに移行することをユーザーが意図するときに、互換性を有するＵＰＬＤの制約が考慮される。これは、ロジック設計のＵＰＬＤとＭＰＬＤとの間で行き返りの移行が意図される場合にのみ、特徴の一致が使用され得ることを意味する。移行を助長するためにデバイスのペアの間の固定されたマッピングが生成され得る。 （もっと読む）

【課題】高速と低速の両方で柔軟な入出力を実現する方法および装置を提供すること。
【解決手段】高速入力、高速出力、中低速の入力、中低速の出力を有する入出力構造が提供される。入力回路と出力回路の一方が選択され、もう一方が選択解除される。高速入出力回路は、例えば制御ライン入力に対してクリア信号のみを有して比較的単純であり、集積回路のコア内部の低速回路構成にインターフェースすることができる。中低速入力および出力回路は、例えば制御ライン入力としてプリセット、イネーブルおよびクリアを有してより柔軟であり、ＪＴＡＧバウンダリ・テストを支援することができる。これらの並列の高速回路および低速回路はユーザによって選択可能であり、したがって、アプリケーションの要件によって、入出力構造は速度と機能の間で最適化される。 （もっと読む）

ストラクチャードＡＳＩＣのようなマスクプログラム可能な集積回路でディレイチェーンがマスクプログラム可能なスイッチで設定されるディレイを提供する。ディレイチェーンは、入力を受け、マスクプログラムされたディレイをＪＴＡＧ制御器の使用で無効化させる。これにより異なるディレイが試験可能となる。入力はヒューズブロックから供されても良く、この場合、ヒューズブロックが マスクプログラム可能なスイッチを無効化し、マスクでプログラミングの後のディレイ変更が可能となる。 （もっと読む）

回路は、回路と少なくとも１つの外部デバイスとの間で信号を送るように構成可能である信号パッドを有する、モジュールを含むことができる。モジュールはまた、信号パッド間に交互配置される、未使用パッドも有することができる。回路は、回路と少なくとも１つの外部デバイスとの間で可変信号を送るように構成可能である信号パッドを有する、モジュールを含むことができる。モジュールはまた、少なくとも１つの外部デバイスと回路との間で、実質的に一定の電圧を送るように構成可能である電圧パッドも有することができる。信号パッドは、電圧パッド間に交互配置することができる。これらの特徴の１つ以上を伴うモジュールは、ワイヤボンドパッケージおよびフリップチップパッケージの両方において、モジュール内での異なる入力／出力利用率の設定の融通性を伴って、理想的な性能を達成することができる。
（もっと読む）

【課題】ＬＳＩ設計の作業効率を向上させ、設計期間の短縮化を図ること。
【解決手段】設計対象回路１００の中から、クロストーク解析によりクロストークエラーが発生している任意のエラー箇所Ｅ１〜Ｅｊを特定する。つぎに、特定されたエラー箇所Ｅｉの中から１対のエラーセグメントＥｉ−１を特定する。このあと、エラーセグメントＥｉ−１の配線構造を変更することで減少するクロストークノイズ値の減少量を見積もり、その見積もり結果に基づいて、エラーセグメントＥｉ−１の配線構造を決定する。そして、エラーセグメントＥｉ−１の配線構造を決定された配線構造に修正する。このように、クロストークノイズ値の減少量を考慮して配線構造を修正することにより、配線修正によるクロストークノイズ値の削減効果を向上させることができる。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の
端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】時間パラメータを含む三次元に効率よく論理回路を配置できる情報処理システム、プログラマブル論理回路、及び、配線方法を提供する。
【解決手段】情報処理システムは、ＰＬＤ（Programmable Logic Device）を備える。ＰＬＤは、モジュールを備える。モジュールは、複数の演算器エレメントを備える。情報処理システムは、二次元論理回路１１０を作成し、二次元論理回路１１０に基づいて仮想的な三次元論理回路１２０を作成する。ＰＬＤは、仮想的な三次元論理回路１２０を、時間パラメータを含む三次元論理回路として動的に再構成しながら、つまり、モジュールを論理回路Ａ〜Ｄの順に再構成しながら、データ処理を行う。 （もっと読む）