プログラマブルロジックデバイス
【課題】電源遮断後の起動時間が短く、高集積化及び低消費電力化を図ることが可能であるプログラマブルロジックデバイスを提供する。
【解決手段】入出力ブロックと、論理エレメントを有する複数の論理ブロックと、該複数の論理ブロックを接続する配線とを有するプログラマブルロジックデバイスにおいて、論理エレメントは、コンフィギュレーションデータが保持されたコンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを有する。また、コンフィギュレーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、該トランジスタ及び選択回路の間に設けられた演算回路とを有するメモリ素子を複数有し、入力信号に応じて選択回路によりコンフィギュレーションデータを選択的に切り替えて出力する。
【解決手段】入出力ブロックと、論理エレメントを有する複数の論理ブロックと、該複数の論理ブロックを接続する配線とを有するプログラマブルロジックデバイスにおいて、論理エレメントは、コンフィギュレーションデータが保持されたコンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを有する。また、コンフィギュレーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、該トランジスタ及び選択回路の間に設けられた演算回路とを有するメモリ素子を複数有し、入力信号に応じて選択回路によりコンフィギュレーションデータを選択的に切り替えて出力する。
【発明の詳細な説明】
【技術分野】
【0001】
プログラマブルロジックデバイスに関する。また、プログラマブルロジックデバイスを用いた半導体装置、及び半導体装置を用いた電子機器に関する。
【背景技術】
【0002】
プログラマブルロジックデバイスは、従来のASIC(Application Specific Integrated Circuit)やゲートアレイなどと比べて、開発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有している。このため、プログラマブルロジックデバイスを半導体装置に搭載する開発が進んでいる。
【0003】
プログラマブルロジックデバイスは、例えば、複数の論理エレメントで構成される複数の論理ブロックと、複数の論理ブロックを接続する配線と、入出力ブロックとで構成される。各論理エレメントの機能を変更することで、プログラマブルロジックデバイスの機能を変更することができる。
【0004】
論理エレメントは、例えば、ルックアップテーブルなどを用いて構成されている。ルックアップテーブルは、入力信号に対して、設定データに応じた演算処理を行い、信号を出力する。ここで、設定データは、各論理エレメントに対応して設けられたメモリ素子に記憶される。また、当該メモリ素子に記憶されたデータに応じて、ルックアップテーブルは異なる演算処理を行うことができる。そのため、論理エレメントの機能は、当該メモリ素子に特定の設定データを記憶させることで特定することができる。
【0005】
上記の当該ルックアップテーブルの設定データなどをコンフィギュレーションデータと呼ぶ。また、各論理エレメントに対応して設けられ、コンフィギュレーションデータを記憶する記憶回路をコンフィギュレーションメモリと呼ぶ。プログラマブルロジックデバイスをユーザーの目的に応じた回路構成に変更することは、所望のコンフィギュレーションデータを作成(プログラム)し、コンフィギュレーションを行うことで実現できる。
【0006】
従来、コンフィギュレーションメモリとしてSRAM(Static Random Access Memory)等の揮発性メモリが用いられている。しかしながら、揮発性メモリは、電源の切断時においてコンフィギュレーションメモリに保持されていた情報(コンフィギュレーションデータ)が失われてしまう。このため、電源を供給した後、コンフィギュレーションメモリに情報を書き込む必要があり、電源供給を行った後、プログラマブルロジックデバイスが動作するまでの時間(以下、起動時間という。)が長い。
【0007】
このため、電源遮断後の起動時間を短くするため、コンフィギュレーションメモリとして、EEPROM(Electrically Erasable Programmable Read−Only Memory)、FeRAM(Ferroelectric RAM)等の不揮発性メモリを用いるプログラマブルロジックデバイスが提案されている(特許文献1参照。)。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開平10−285014号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、EEPROMは書込電圧が高い。このため、EEPROMをコンフィギュレーションメモリとして用いる場合、コンフィギュレーションデータを書き込むための昇圧回路が必要であり、プログラマブルロジックデバイスの高集積化及び低消費電力化に問題がある。また、FeRAMは読み出し回数に制限があるため、コンフィギュレーションメモリとしては適切ではない。
【0010】
そこで、電源遮断後の起動時間が短く、高集積化及び低消費電力化を図ることが可能であるプログラマブルロジックデバイスを提供することを課題の一つとする。
【課題を解決するための手段】
【0011】
本発明の一態様は、入出力ブロックと、論理エレメントを有する複数の論理ブロックと、該複数の論理ブロックを接続する配線とを有するプログラマブルロジックデバイスにおいて、論理エレメントは、コンフィギュレーションデータが保持されたコンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを有する。また、コンフィギュレーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、該トランジスタ及び選択回路の間に設けられた演算回路とを有するメモリ素子を複数有し、入力信号に応じて選択回路によりコンフィギュレーションデータを選択的に切り替えて出力することを特徴とする。
【0012】
なお、酸化物半導体膜をチャネル領域に有するトランジスタのソース及びドレインの一方が、演算回路の入力端子と接続する。また、演算回路の出力端子が、選択回路と接続する。また、ルックアップテーブルは、選択回路に接続するN個の入力端子(Nは自然数)と、出力端子とを有する。また、コンフィギュレーションメモリは、2N個のメモリ素子を有する。
【0013】
また、メモリ素子において、トランジスタと接続する演算回路は、インバータ、バッファ、NAND回路、AND回路、NOR回路、またはOR回路である。また、演算回路は、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタで構成される。
【0014】
また、メモリ素子は、トランジスタ及び演算回路と接続する容量素子を有してもよい。該容量素子は、第1の電極、絶縁膜、及び第2の電極で構成され、第1の電極及び第2の電極の一方は上記トランジスタのソース及びドレインの一方、及び演算回路の入力端子と接続し、第1の電極及び第2の電極の他方は、定電位配線と接続する。
【0015】
コンフィギュレーションメモリにおいては、酸化物半導体膜をチャネル領域に有するトランジスタ及び演算回路で構成されるメモリ素子を有する。酸化物半導体膜をチャネル領域に有するトランジスタのソース及びドレインの一方の電位(またはそれに対応する電荷量)、と演算回路の接続部の電位(またはそれに対応する電荷量)をコンフィギュレーションデータに応じて制御することによって、メモリ素子にデータを記憶することができる。酸化物半導体膜をチャネル領域に有するトランジスタは、オフ電流が著しく小さいため、電源電圧の供給が停止した後も、該トランジスタのソース及びドレインの一方の電位を長期間に渡って保持することが可能となる。このため、コンフィギュレーションメモリを構成するメモリ素子は不揮発性であり、電源電圧の供給が停止した後も記憶されたデータ(コンフィギュレーションデータ)を保持可能である。
【0016】
また、上記不揮発性のメモリ素子では、データに対応する信号電位を、酸化物半導体膜をチャネル領域に有するトランジスタのソース及びドレインの一方に入力し、オフ電流が非常に小さなトランジスタをオフ状態として、当該ソース及びドレインの一方をフローティング状態とすることにより、データを記憶する構成である。そのため、上記不揮発性のメモリ素子において、データの書き換えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができる。
【0017】
本発明のプログラマブルロジックデバイスの一態様は、論理エレメントを有する論理ブロックを複数有し、論理エレメントは、コンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを有する。論理エレメントそれぞれにおいて、ルックアップテーブルは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータが入力され、コンフィギュレーションデータに応じて異なる演算処理を行う。本発明の一態様では、コンフィギュレーションメモリとして、コンフィギュレーションデータを保持可能な不揮発性のメモリ素子を用いるため、電源遮断後の起動時間が短い。
【0018】
また、コンフィギュレーションメモリに含まれるメモリ素子は、酸化物半導体膜をチャネル領域に有するトランジスタと、当該トランジスタに接続する、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタで構成される演算回路とで構成される。このため、演算回路上に酸化物半導体膜をチャネル領域に有するトランジスタを積層することができ、プログラマブルロジックデバイスの高集積化が可能である。
【発明の効果】
【0019】
本発明の一態様は、酸化物半導体膜をチャネル領域に有するトランジスタ及び演算回路を用いて構成された不揮発性のメモリ素子を用いてコンフィギュレーションメモリを構成するため、電源が遮断されてもコンフィギュレーションメモリにデータを保持することができる。このため、プログラマブルロジックデバイスの起動時間を短縮することができると共に、低消費電力化が可能である。また、コンフィギュレーションメモリに含まれるメモリ素子において、酸化物半導体膜をチャネル領域に有するトランジスタ及び演算回路を積層構造とすることができるため、高集積化が可能である。
【図面の簡単な説明】
【0020】
【図1】本発明の一態様に係るプログラマブルロジックデバイスを説明するブロック図である。
【図2】論理ブロックを説明するブロック図である。
【図3】論理エレメントを説明するブロック図である。
【図4】ルックアップテーブル及びメモリ素子を説明する回路図である。
【図5】選択回路を説明する回路図である。
【図6】選択回路を説明する回路図である。
【図7】メモリ素子を説明する回路図である。
【図8】プログラマブルロジックデバイスの作製方法を説明する断面図である。
【図9】プログラマブルロジックデバイスの作製方法を説明する断面図である。
【図10】プログラマブルロジックデバイスの作製方法を説明する断面図である。
【図11】プログラマブルロジックデバイスの作製方法を説明する断面図である。
【図12】携帯用の電子機器を説明するブロック図である。
【図13】電子書籍を説明するブロック図である。
【図14】酸化物材料の結晶構造を説明する図である。
【図15】酸化物材料の結晶構造を説明する図である。
【図16】酸化物材料の結晶構造を説明する図である。
【図17】計算によって得られた電界効果移動度のゲート電圧依存性を説明する図である。
【図18】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図19】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図20】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図21】計算に用いたトランジスタの断面構造を説明する図である。
【図22】酸化物半導体膜を用いたトランジスタ特性のグラフである。
【図23】試料1のトランジスタのBTストレス試験後のVgs−Ids特性を示す図である。
【図24】試料2であるトランジスタのBTストレス試験後のVgs−Ids特性を示す図である。
【図25】試料A及び試料BのXRDスペクトルを示す図である。
【図26】トランジスタのオフ電流と測定時基板温度との関係を示す図である。
【図27】Ids及び電界効果移動度のVgs依存性を示す図である。
【図28】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を示す図である。
【図29】トランジスタの上面図及び断面図である。
【図30】トランジスタの上面図及び断面図である。
【発明を実施するための形態】
【0021】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0022】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【0023】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【0024】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【0025】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【0026】
「第1」、「第2」、「第3」などの序数詞は、構成要素の混同を避けるために付すものである。
【0027】
(実施の形態1)
プログラマブルロジックデバイスの一形態について、図1〜図7を用いて説明する。
【0028】
図1は、プログラマブルロジックデバイス101の一形態を示すブロック図である。プログラマブルロジックデバイス101は、プログラマブルロジックデバイス101の周辺に沿って設けられた入出力ブロック103と、様々な機能を実現できる複数の論理ブロック111a、111b、111cと、結線状態をスイッチ等によって変更できる配線と、制御メモリ107とを有する。
【0029】
入出力ブロック103は、プログラマブルロジックデバイスの外部との信号のやりとりを制御する。代表的には、プログラマブルロジックデバイスの外部端子に対して、信号入力または信号出力を設定する。
【0030】
制御メモリ107は、論理ブロック111a〜111cに含まれるコンフィギュレーションメモリに書き込むためのデータ(コンフィギュレーションデータ)が保持されている。制御メモリ107はフラッシュROM等の不揮発性メモリで構成される。
【0031】
なお、図1においては、3つの論理ブロック111a〜111cを示しているが、論理ブロックは任意の個数とすることができる。また、プログラマブルロジックデバイス101は、更に、マルチプライヤ(乗算器)、PLL(Phase Locked Loop)ブロック等を有していてもよい。マルチプライヤ(乗算器)は、複数のデータの乗算を高速で行う機能を有する。PLLブロックは、クロック信号をプログラマブルロジックデバイス内部の回路に供給する機能を有する。
【0032】
図2は、論理ブロックの一形態を示すブロック図である。論理ブロック111aは、複数の論理エレメント121a〜121dを有する。それぞれの論理エレメント121a〜121dのコンフィギュレーションデータを変更することによって、論理ブロックの機能を適宜変更することができる。また、図示しないが、複数の論理エレメントはそれぞれ配線で接続されている。なお、ここでは、4つの論理エレメントを示しているが、論理エレメントは任意の個数とすることができる。
【0033】
図3は、論理エレメントの一形態を示すブロック図である。論理エレメント121aは、コンフィギュレーションメモリ133及び選択回路135を有するルックアップテーブル131と、レジスタ137と、レジスタ137及びルックアップテーブル131の出力の切り替えを行うための選択回路139とを有する。ここでは、選択回路139としては、2入力1出力構造のマルチプレクサを用いることができる。
【0034】
ルックアップテーブル131は、入力信号に対して、コンフィギュレーションデータに応じた演算処理を行い、信号を出力する。
【0035】
レジスタ137は、ルックアップテーブル131で出力された信号の一部が入力され保持する。クロック信号CLKの入力により、当該レジスタ137に保持された信号をクロック信号CLKに同期させて選択回路139に出力する。
【0036】
選択回路139は、ルックアップテーブル131から出力された出力信号と、レジスタ137から出力された出力信号とを選択するための回路である。選択信号(S0)の入力に従い、ルックアップテーブル131から出力された出力信号またはレジスタ137から出力された出力信号を論理エレメント121aから、別の論理エレメントへ出力する。
【0037】
図4(A)は、ルックアップテーブル131の一形態を示す図である。ルックアップテーブル131は、複数のメモリ素子141a〜141dを有するコンフィギュレーションメモリ133と、インバータ151、153、及び入力信号によりコンフィギュレーションデータを選択し出力するマルチプレクサ155を有する選択回路135とを有する。また、選択回路135は、ルックアップテーブルの入力端子143、145、並びに出力端子147と接続する。入力端子143はインバータ151及びマルチプレクサ155と接続し、入力端子145はインバータ153及びマルチプレクサ155と接続する。ここでは、インバータ151、153が接続された2つの入力端子143、145を有するため、2つの信号の入力により、4つの信号がマルチプレクサ155に入力される。具体的には、入力端子143に入力された信号S1と、インバータ151で反転された信号S1Bがマルチプレクサ155に入力される。また入力端子145に入力された信号S2と、インバータ153で反転された信号S2Bがマルチプレクサ155に入力される。
【0038】
ルックアップテーブル131において、入力端子数をNとした場合、コンフィギュレーションメモリ133に含まれるメモリ素子は、2N個である。ここでは、入力端子を2つ、メモリ素子を4つとしているが、コンフィギュレーションデータに合わせて、入力端子及びメモリ素子の数は任意とすることができる。
【0039】
次に、コンフィギュレーションメモリ133に設けられるメモリ素子の構成について図4(B)及び図4(C)を用いて説明する。
【0040】
図4(B)において、メモリ素子141は、酸化物半導体膜を有するトランジスタ161及び演算回路163を有する。なお、図4(B)及び図4(C)では、トランジスタ161のチャネル領域が酸化物半導体膜で形成されていることを示すため、「OS」の符号を付している。トランジスタ161のゲートはワード線と接続され、トランジスタ161のソース及びドレインの一方はビット線に接続される。トランジスタ161のソース及びドレインの他方は、演算回路163と電気的に接続される。演算回路163は、出力端子169を介して、図4(A)に示す選択回路135に含まれるマルチプレクサ155と電気的に接続される。
【0041】
また、図4(C)に示すように、メモリ素子141は、酸化物半導体膜を有するトランジスタ161及び演算回路163に接続する容量素子171を有してもよい。トランジスタ161のソース及びドレインの他方、並びに演算回路163は、容量素子171の一対の電極のうちの一方と電気的に接続される。容量素子171の一対の電極のうちの他方は、定電位配線173と電気的に接続される。
【0042】
酸化物半導体膜を有するトランジスタ161は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上と、エネルギーギャップの広い酸化物半導体膜をチャネル領域に有する。このため、酸化物半導体膜を有するトランジスタ161は、トランジスタのオフ電流を著しく低減することができる。なお、酸化物半導体膜を有するトランジスタの代わりに、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である炭化シリコンまたは窒化ガリウムなどをチャネル領域に用いたトランジスタを用いることができる。
【0043】
演算回路163は、インバータ、バッファ、NAND回路、AND回路、NOR回路、またはOR回路等の、入力信号がトランジスタのゲートに入力され、当該信号を演算し、出力する回路を適宜用いることができる。演算回路163は、後述する半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタにより構成される。
【0044】
ここで、メモリ素子141として、演算回路163にバッファを用いた回路の一例について、図7を用いて説明する。
【0045】
バッファは、第1のnチャネル型のトランジスタ163aのソース及びドレインの一方が低電位電圧Vssと接続し、ソースまたはドレインの他方が第1のpチャネル型のトランジスタ163bのソース及びドレインの一方と接続する。また、第1のpチャネル型のトランジスタ163bのソース及びドレインの他方が高電位電圧Vddと接続する。第1のnチャネル型のトランジスタ163a及び第1のpチャネル型のトランジスタ163bのゲートは、酸化物半導体膜を有するトランジスタ161のソース及びドレインの他方と接続する。第2のnチャネル型のトランジスタ163cのソース及びドレインの一方が低電位電圧Vssと接続し、ソースまたはドレインの他方が第2のpチャネル型のトランジスタ163dのソース及びドレインの一方と接続する。また、第2のpチャネル型のトランジスタ163dのソース及びドレインの他方が高電位電圧Vddと接続する。第2のnチャネル型のトランジスタ163c及び第2のpチャネル型のトランジスタ163dのゲートは、第1のnチャネル型のトランジスタ163aのソース及びドレインの他方、並びに第1のpチャネル型のトランジスタ163bのソース及びドレインの一方と接続する。第2のnチャネル型のトランジスタ163cのソース及びドレインの他方、並びに第2のpチャネル型のトランジスタ163dのソース及びドレインの一方は、出力端子169と接続する。
【0046】
メモリ素子141では、トランジスタ161のソース及びドレインの他方の電位(またはそれに対応する電荷量)をコンフィギュレーションデータに応じて制御することにより、データを記憶する。トランジスタ161のソース及びドレインの他方に所定の電位が充電された状態を「1」に対応させ、トランジスタ161のソース及びドレインの他方に電位が充電されていない状態を「0」に対応させることによって、1ビットのデータを記憶することができる。
【0047】
トランジスタ161のソース及びドレインの他方は、演算回路163であるバッファの第1のnチャネル型のトランジスタ163a及び第1のpチャネル型のトランジスタ163bのゲートと接続する。このため、トランジスタ161のソース及びドレインの他方に保持した電位をトランジスタ161のソース及びドレインの他方に保持することができる。このため、コンフィギュレーションデータが、他のメモリ素子へ漏れることを低減できる。
【0048】
また、メモリ素子141においては、酸化物半導体膜を有するトランジスタ161のオフ電流が極めて小さいため、トランジスタ161をオフ状態とすることにより、電源電圧の供給が停止した後も、トランジスタ161のソース及びドレインの他方の電位、即ちデータを長期間に渡って保持することが可能となる。
【0049】
このように酸化物半導体を用いたトランジスタによってメモリ素子141を形成することで、不揮発性メモリを実現することが可能となる。また、メモリ素子141では、データに対応する信号電位をトランジスタ161に入力し、トランジスタ161をオフ状態として、当該トランジスタ161のソース及びドレインの他方をフローティング状態とすることにより、データを記憶する。そのため、メモリ素子141において、データの書き換えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができる。
【0050】
また、メモリ素子141においては、トランジスタ161のソース及びドレインの他方に容量素子171を設けることで、トランジスタ161のソース及びドレインの他方の電位をより確実に保持することができる。このため、メモリ素子141では、データに対応する信号電位を所定のノード(容量素子171の一対の電極のうちの一方)に入力し、トランジスタ161をオフ状態として、当該ノードをフローティング状態とすることにより、データを記憶することができる。そのため、メモリ素子141において、データの書き換えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができる。
【0051】
ところで、不揮発性メモリとして磁気トンネル接合素子(MTJ素子)が知られている。MTJ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。表1はMTJ素子と、本実施の形態に係る半導体装置との対比を示す。
【0052】
【表1】
【0053】
MTJ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、MTJ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、MTJ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【0054】
原理的にMTJ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、MTJ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【0055】
さらに、MTJ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。MTJ素子はビット当たりの材料コストから見ても高価であると考えられる。
【0056】
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンMOSFETと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
【0057】
図4(B)に示す構造のメモリ素子141を有するコンフィギュレーションメモリ133を採用したプログラマブルロジックデバイスにおいて、ノーマリ・オフの駆動方法を適用する場合について説明する。
【0058】
(電源電圧供給時の動作及びデータ格納の動作)
プログラマブルロジックデバイスに電源電圧が供給されている間、つまり図4(B)に示す構造のメモリ素子141を有するコンフィギュレーションメモリ133に電源電圧が供給されている間は、トランジスタ161のワード線にHigh電圧を印加して導通状態とし、ビット線から信号を入力して、トランジスタ161のソース及びドレインの他方にデータを書き込む。
【0059】
演算回路163がインバータまたはバッファの場合は、演算回路163に電源電圧を供給し、演算回路163を導通状態とする。即ち、トランジスタ161のソース及びドレインの他方に書き込まれたデータを演算回路163で演算し、出力端子169に出力する。また、演算回路163がNAND回路、AND回路、NOR回路、またはOR回路の場合は、演算回路163に読出し信号を入力し、トランジスタ161のソース及びドレインの他方に書き込まれたデータを演算回路163で演算し、出力端子169に出力する。
【0060】
また、メモリ素子141にコンフィギュレーションデータを格納する場合において、演算回路163がインバータまたはバッファの場合は、演算回路163を非導通状態とすることで、トランジスタ161のソース及びドレインの他方にデータを格納する。また、演算回路163がNAND回路、AND回路、NOR回路、またはOR回路の場合は、演算回路163への読出し信号の入力を停止することで、トランジスタ161のソース及びドレインの他方にデータを格納する。
【0061】
(データ待機の動作)
データ格納の後、トランジスタ161のワード線にLow電圧を印加してトランジスタ161をオフ状態とすることによって、メモリ素子141に記憶されたデータが変動しないような状態とする。こうしてデータの待機を行うことができる。メモリ素子141は不揮発性であり、トランジスタ161のオフ電流が極めて小さいため、トランジスタ161をオフ状態とすることにより、電源電圧の供給が停止した後もトランジスタ161のソース及びドレインの一方の電位、即ちデータを長期間に渡って保持することが可能となる。
【0062】
以上のとおり、データの待機を行った後、コンフィギュレーションメモリ133への電源電圧の供給を停止する。
【0063】
(データ供給の動作)
コンフィギュレーションメモリ133に電源電圧の供給を開始した後、演算回路163がインバータまたはバッファの場合は、演算回路163に電源電圧を供給し、演算回路163を導通状態とする。即ち、トランジスタ161のソース及びドレインの他方に書き込まれたデータを演算回路163で演算し、出力端子169に出力する。また、演算回路163がNAND回路、AND回路、NOR回路、またはOR回路の場合は、演算回路163に読出し信号を入力し、トランジスタ161のソース及びドレインの他方に書き込まれたデータを演算回路163で演算し、出力端子169に出力する。コンフィギュレーションメモリは、ルックアップテーブル内にあるため、コンフィギュレーションデータの読み出し及び書込動作を速くすることができる。
【0064】
本実施の形態に示すプログラマブルロジックデバイスでは、電源電圧供給停止後、再び電源電圧が供給された際に、コンフィギュレーションメモリへのコンフィギュレーションデータの書き込みが不要となり、プログラマブルロジックデバイスの起動時間を短くすることができる。そのため、プログラマブルロジックデバイスにおいて、電源電圧供給を頻繁に停止することが可能となり、ノーマリ・オフの駆動方法を適用して消費電力を大幅に低減することができる。
【0065】
また、コンフィギュレーションメモリ133に用いる不揮発性のメモリ素子として、書き込み可能な回数が多く信頼性の高いメモリ素子を用いるため、プログラマブルロジックデバイスの耐久性、信頼性を向上させることができる。
【0066】
次に、マルチプレクサ155について、図5及び図6を用いて説明する。
【0067】
図5は、図4(A)のマルチプレクサ155に用いることが可能なマルチプレクサ155aの回路図である。
【0068】
図5に示すマルチプレクサ155aは、第1のNAND回路181乃至第9のNAND回路189を有する。
【0069】
第1のNAND回路181は、図4(A)に示すメモリ素子141aの出力端子169aと接続し、第2のNAND回路182は、図4(A)に示すメモリ素子141bの出力端子169bと接続し、第3のNAND回路183は、図4(A)に示すメモリ素子141cの出力端子169cと接続し、第4のNAND回路184は、図4(A)に示すメモリ素子141dの出力端子169dと接続する。
【0070】
第1のNAND回路181〜第4のNAND回路184にはそれぞれ、メモリ素子141a〜141dからコンフィギュレーションデータA〜Dが入力される。
【0071】
第2のNAND回路182及び第4のNAND回路184に、入力端子143から信号S1を入力し、第1のNAND回路181及び第3のNAND回路183に、入力端子143に入力されインバータで反転された信号S1Bを入力して、第1のNAND回路181〜第4のNAND回路184の動作を制御し、コンフィギュレーションデータA〜Dのいずれかを第5のNAND回路185及び第6のNAND回路186に出力する。なお、入力端子144は、入力端子143に接続するインバータの出力端子と接続する。
【0072】
第5のNAND回路185は、第1のNAND回路181及び第2のNAND回路182と接続する。第6のNAND回路186は、第3のNAND回路183及び第4のNAND回路184と接続する。
【0073】
第5のNAND回路185に、第1のNAND回路181で演算された信号及び第2のNAND回路182で演算された信号が入力され、演算した信号を第7のNAND回路187に出力する。第6のNAND回路186に、第3のNAND回路183で演算された信号が入力され、第4のNAND回路184で演算された信号が入力され、演算した信号を第8のNAND回路188に出力する。
【0074】
第7のNAND回路187は、第5のNAND回路185と接続する。第8のNAND回路188は、第6のNAND回路186と接続する。第7のNAND回路187に、入力端子145に入力されインバータで反転された信号S2Bを入力し、第8のNAND回路188に、入力端子145から信号S2を入力して第7のNAND回路187及び第8のNAND回路188の動作を制御し、演算した信号を第9のNAND回路189に出力する。なお、入力端子146は、入力端子145に接続するインバータの出力端子と接続する。
【0075】
第9のNAND回路189は、第7のNAND回路187及び第8のNAND回路188と接続する。
【0076】
第9のNAND回路189は、出力端子147と接続する。
【0077】
第9のNAND回路189に、第7のNAND回路187で演算された信号及び第8のNAND回路188で演算された信号が入力され、第9のNAND回路189で演算された信号が、ルックアップテーブルの出力端子147へと出力される。
【0078】
以上の工程により2つの入力信号により、コンフィギュレーションデータを出力することができる。
【0079】
図6は、図4(A)のマルチプレクサ155に用いることが可能なマルチプレクサ155bの回路図である。
【0080】
図6に示すマルチプレクサ155bは、pチャネル型のトランジスタ及びnチャネル型のトランジスタが並列に接続された第1のトランスミッションゲート191乃至第6のトランスミッションゲート196と、バッファ197とを有する。
【0081】
第1のトランスミッションゲート191は、メモリ素子141aの出力端子169aと接続する。第2のトランスミッションゲート192は、メモリ素子141bの出力端子169bと接続する。第3のトランスミッションゲート193は、メモリ素子141cの出力端子169cと接続する。第4のトランスミッションゲート194は、メモリ素子141dの出力端子169dと接続する。
【0082】
メモリ素子141a〜141dから、第1のトランスミッションゲート191〜第4のトランスミッションゲート194にそれぞれ、コンフィギュレーションデータA〜Dが入力される。
【0083】
第1のトランスミッションゲート191〜第4のトランスミッションゲート194に、入力端子143から信号S1と、入力端子143に入力されインバータで反転された信号S1Bを入力して、第1のトランスミッションゲート191〜第4のトランスミッションゲート194の動作の制御をして、コンフィギュレーションデータA〜Dのいずれかを第5のトランスミッションゲート195及び第6のトランスミッションゲート196に出力する。
【0084】
第5のトランスミッションゲート195は、第1のトランスミッションゲート191及び第2のトランスミッションゲート192と接続する。第6のトランスミッションゲート196は、第3のトランスミッションゲート193及び第4のトランスミッションゲート194と接続する。
【0085】
バッファ197は出力端子147と接続する。
【0086】
第5のトランスミッションゲート195及び第6のトランスミッションゲート196のnチャネル型のトランジスタに、入力端子145から信号S2と、入力端子145に入力されインバータで反転された信号S2Bとを入力して第5のトランスミッションゲート195及び第6のトランスミッションゲート196の動作を制御して、演算した信号をバッファ197に出力する。
【0087】
ここで、マルチプレクサによる動作方法について説明する。ここでは、一形態として図6に示すマルチプレクサ155bを用いた動作方法について説明する。
【0088】
入力端子143に信号S1としてLowを入力する。信号S1Bは信号S1の反転信号であるため、信号S1BとしてHighが入力される。入力端子145に信号S2としてLowを入力する。信号S2Bは信号S2の反転信号であるため、入力端子146を介して信号S2BとしてHighが入力される。なお、入力端子144は、入力端子143に接続するインバータの出力端子と接続し、入力端子146は、入力端子145に接続するインバータの出力端子と接続する。これらの信号がマルチプレクサ155bで演算処理され、バッファ197に信号Aが出力され、バッファ197で増幅された信号Aが出力端子147から出力される。
【0089】
同様に、入力端子143に信号S1としてLowを入力し、入力端子145に信号S2としてHighを入力すると、メモリ素子141cからバッファ197に信号Cが出力され、バッファ197で増幅された信号Cが出力端子147から出力される。
【0090】
同様に、入力端子143に信号S1としてHighを入力し、入力端子145に信号S2としてLowを入力すると、メモリ素子141bからバッファ197に信号Bが出力され、バッファ197で増幅された信号Bが出力端子147から出力される。
【0091】
同様に、入力端子143に信号S1としてHighを入力し、入力端子145に信号S2としてHighを入力すると、メモリ素子141dからバッファ197に信号Dが出力され、バッファ197で増幅された信号Dが出力端子147から出力される。
【0092】
このように、入力端子143、145から入力される信号S1、S2によって、コンフィギュレーションメモリに含まれるメモリ素子に保持されたコンフィギュレーションデータA〜Dのいずれかが選択回路から出力され、論理エレメントで行われる演算処理の種類を特定することができる。
【0093】
図2に示す論理エレメント121a〜121dは、コンフィギュレーションメモリ133に記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行う。
【0094】
なお、図3に示した論理エレメント121aにおいて、レジスタ137を省略することもできる。また、レジスタ137を有する論理エレメントと、レジスタ137を省略した論理エレメントの両方が混在する論理ブロックを有するプログラマブルロジックデバイスであってもよい。レジスタ137を省略した論理エレメントでは、ルックアップテーブル131の出力を、論理エレメント121aの出力とすることができる。
【0095】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【0096】
コンフィギュレーションメモリ133に用いる不揮発性のメモリ素子は、定期的なリフレッシュ動作が不要、若しくはリフレッシュ動作を行う頻度を非常に低くすることができ、消費電力を更に低減することができる。また、プログラマブルロジックデバイスへの電源電圧の供給開始のたびにコンフィギュレーションメモリ133へのデータの書き込みを行う必要がない。このため、低消費電力で、起動時間が高速なプログラマブルロジックデバイスを提供することができる。
【0097】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0098】
(実施の形態2)
本実施の形態では、実施の形態1に示すプログラマブルロジックデバイスの作製方法について、図7〜図11を用いて説明する。ここでは、メモリ素子として、図7の回路図で示すように、酸化物半導体膜を有するトランジスタ161と、演算回路163として、バッファを有するメモリ素子141を説明する。詳細には、プログラマブルロジックデバイスの作製方法として、酸化物半導体膜を有するトランジスタ161と、バッファを構成する第1のnチャネル型のトランジスタ163a及び第1のpチャネル型のトランジスタ163bについて説明する。なお、図8〜図11において、A−Bに示す断面図は、酸化物半導体膜を有するトランジスタ161、第1のnチャネル型のトランジスタ163a、及び第1のpチャネル型のトランジスタ163bが形成される領域の断面図に相当し、C−Dに示す断面図は、酸化物半導体膜を有するトランジスタ161のソース及びドレインの一方と、第1のnチャネル型のトランジスタ163a及び第1のpチャネル型のトランジスタ163bのゲートの接続領域の断面図に相当する。
【0099】
図8(A)に示すように、n型の半導体基板201に素子分離領域203を形成した後、n型の半導体基板201の一部にpウェル領域205を形成する。
【0100】
n型の半導体基板201としては、n型の導電型を有する単結晶シリコン基板(シリコンウェハー)、化合物半導体基板(SiC基板、サファイア基板、GaN基板等)を用いることができる。
【0101】
また、n型の半導体基板201の代わりに、SOI(Silicon On Insulator)基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂SIMOX(Separation by IMplanted OXygen)基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ELTRAN法(Epitaxial Layer Transfer:キャノン社の登録商標)等を用いて形成したSOI基板を用いてもよい。
【0102】
素子分離領域203は、LOCOS(Local Oxidation of Silicon)法またはSTI(Shallow Trench Isolation)法等を用いて形成する。
【0103】
pウェル領域205は、ホウ素等のp型を付与する不純物元素が、5×1015/cm3〜1×1016/cm3程度の濃度で添加されている。pウェル領域205は、半導体基板201の一部にマスクを形成したのち、半導体基板201の一部にp型を付与する不純物元素を添加して、形成される。
【0104】
なお、ここでは、n型の半導体基板を用いているが、p型の半導体基板を用い、p型の半導体基板にn型を付与するリン、ヒ素等の不純物元素が添加されたnウェル領域を形成してもよい。
【0105】
次に、図8(B)に示すように、半導体基板201上にゲート絶縁膜207及びゲート電極209を形成する。
【0106】
熱処理を行い半導体基板201の表面を酸化した酸化シリコン膜を形成する。または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜(酸窒化シリコン膜)との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜207を形成する。
【0107】
若しくは、厚さ5〜50nmの酸化シリコン、酸化窒化シリコン、高誘電率物質(high−k材料ともいう)であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、CVD法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜207を形成する。
【0108】
ゲート電極209は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極209を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【0109】
ゲート電極209は、導電膜をスパッタリング法、CVD法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【0110】
ここでは、熱処理を行い、半導体基板201上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜207及びゲート電極209を形成する。
【0111】
次に、図8(C)に示すように、半導体基板201にp型を付与する不純物元素を添加してp型の不純物領域213a、213bを形成する。また、pウェル領域205にn型を付与する不純物元素を添加して、n型の不純物領域211a、211bを形成する。n型の不純物領域211a、211b、及びp型の不純物領域213a、213bにおけるn型を付与する不純物元素及びp型を付与する不純物元素の濃度は、1×1019/cm3以上1×1021/cm3以下である。n型を付与する不純物元素及びp型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板201及びpウェル領域205に添加する。
【0112】
次に、図8(D)に示すように、半導体基板201、素子分離領域203、ゲート絶縁膜207、及びゲート電極209上に、スパッタリング法、CVD法等により、絶縁膜215、217を形成する。
【0113】
絶縁膜215、217は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜215をCVD法により形成することで、絶縁膜215の水素含有量が高まるため、熱処理により、半導体基板を水素化し、水素によりダングリングボンドを終端させ、欠陥を低減することができる。
【0114】
また、絶縁膜217として、BPSG(Boron Phosphorus Silicon Glass)などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜217の平坦性を高めることができる。
【0115】
絶縁膜215または絶縁膜217を形成した後、不純物領域211a、211b、213a、213bに添加された不純物元素を活性化するための熱処理を行う。
【0116】
以上の工程により、図7に示すnチャネル型のトランジスタ163a及びpチャネル型のトランジスタ163bを作製することができる。
【0117】
次に、絶縁膜215、217の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ219a〜219dを形成する。代表的には、スパッタリング法、CVD法、メッキ法等により導電膜を形成した後、CMP(Chemical Mechanical Polishing)法により平坦化処理を行い、導電膜の表面の不要な部分を除去して、コンタクトプラグ219a〜219dを形成する。
【0118】
コンタクトプラグ219a〜219dとなる導電膜は、WF6ガスとSiH4ガスからCVD法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される。
【0119】
次に、絶縁膜217及びコンタクトプラグ219a〜219d上に、スパッタリング法、CVD法等により絶縁膜を形成した後、該絶縁膜の一部を選択的に溝部を有するようにエッチングし、絶縁膜221a〜221eを形成する。次に、スパッタリング法、CVD法等により導電膜を形成した後、CMP法、メッキ法等により平坦化処理を行い、該導電膜の表面の不要な部分を除去して、配線223a〜223cを形成する(図9(A)参照)。
【0120】
絶縁膜221a〜221eは、絶縁膜215と同様の材料を用いて形成することができる。
【0121】
配線223a〜223cとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【0122】
平坦化された絶縁膜221a〜221e及び配線223a〜223cを用いることで、後に形成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減することができる。また、歩留まり高く酸化物半導体膜を有するトランジスタを形成することができる。
【0123】
次に、熱処理またはプラズマ処理により、絶縁膜221a〜221e及び配線223a〜223cに含まれる水素を脱離させることが好ましい。この結果、後の熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、100℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素(亜酸化窒素、一酸化窒素、二酸化窒素など)を用いる。
【0124】
次に、絶縁膜221a〜221e及び配線223a〜223c上に、スパッタリング法、CVD法等により、絶縁膜225を形成する。絶縁膜225としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜225として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、加熱により酸化物半導体膜に酸素を拡散させることができる。
【0125】
次に、絶縁膜225上に、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等を用いて酸化物半導体膜227を形成する(図9(B)参照)。ここでは、酸化物半導体膜227として、スパッタリング法により、1nm以上50nm以下、更に好ましくは3nm以上30nm以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜227の厚さを上記厚さとすることで、トランジスタの短チャネル効果を抑制することができる。
【0126】
酸化物半導体膜は、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。
【0127】
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
【0128】
例えば、酸化物半導体として、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物、Al−Zn系金属酸化物、Zn−Mg系金属酸化物、Sn−Mg系金属酸化物、In−Mg系金属酸化物、In−Ga系金属酸化物、三元系金属酸化物であるIn−Ga−Zn系金属酸化物(IGZOとも表記する)、In−Al−Zn系金属酸化物、In−Sn−Zn系金属酸化物、Sn−Ga−Zn系金属酸化物、Al−Ga−Zn系金属酸化物、Sn−Al−Zn系金属酸化物、In−Hf−Zn系金属酸化物、In−La−Zn系金属酸化物、In−Ce−Zn系金属酸化物、In−Pr−Zn系金属酸化物、In−Nd−Zn系金属酸化物、In−Sm−Zn系金属酸化物、In−Eu−Zn系金属酸化物、In−Gd−Zn系金属酸化物、In−Tb−Zn系金属酸化物、In−Dy−Zn系金属酸化物、In−Ho−Zn系金属酸化物、In−Er−Zn系金属酸化物、In−Tm−Zn系金属酸化物、In−Yb−Zn系金属酸化物、In−Lu−Zn系金属酸化物、四元系金属酸化物であるIn−Sn−Ga−Zn系金属酸化物、In−Hf−Ga−Zn系金属酸化物、In−Al−Ga−Zn系金属酸化物、In−Sn−Al−Zn系金属酸化物、In−Sn−Hf−Zn系金属酸化物、In−Hf−Al−Zn系金属酸化物を用いることができる。
【0129】
酸化物半導体膜227は、少なくとも、In、Ga、Sn及びZnから選ばれた一種以上の元素を含むこと酸化物半導体膜である。代表的には、四元系金属酸化物であるIn−Sn−Ga−Zn系金属酸化物や、三元系金属酸化物であるIn−Ga−Zn系金属酸化物、In−Sn−Zn系金属酸化物、In−Al−Zn系金属酸化物、Sn−Ga−Zn系金属酸化物、Al−Ga−Zn系金属酸化物、Sn−Al−Zn系金属酸化物や、二元系金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物や、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛などを用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。
【0130】
ここで、例えば、In−Ga−Zn系金属酸化物とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物、という意味であり、InとGaとZnの比率は問わない。また、インジウムとガリウムと亜鉛以外の金属元素を含んでいてもよい。このとき、上記酸化物半導体膜においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【0131】
また、酸化物半導体膜として、InMO3(ZnO)m(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO5(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
【0132】
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系金属酸化物やその組成の近傍の酸化物を用いるとよい。
【0133】
しかし、これらに限られず、必要とする半導体特性(電界効果移動度、しきい値電圧、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【0134】
例えば、In−Sn−Zn系金属酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、In−Ga−Zn系金属酸化物でも、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。
【0135】
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物の組成の近傍であるとは、a、b、cが、
(a−A)2+(b−B)2+(c−C)2≦r2
を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。
【0136】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【0137】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【0138】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。
【0139】
なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【0140】
【数1】
【0141】
なお、上記において、S0は、測定面(座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて評価可能である。
【0142】
酸化物半導体膜としてIn−Zn系金属酸化物を用いる場合、原子数比で、In/Zn=0.5〜50、好ましくはIn/Zn=1〜20、さらに好ましくはIn/Zn=1.5〜15とする。Znの原子数比を好ましい前記範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
【0143】
なお、酸化物半導体膜227に形成することが可能な金属酸化物は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【0144】
なお、酸化物半導体膜227において、アルカリ金属またはアルカリ土類金属の濃度は、1×1018atoms/cm3以下、さらに好ましくは2×1016atoms/cm3以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【0145】
また、酸化物半導体膜227には、5×1018atoms/cm3以下の窒素が含まれてもよい。
【0146】
酸化物半導体膜227は、非晶質構造であってもよい。
【0147】
また、酸化物半導体膜227として、結晶化した部分を有するCAAC−OS(C Axis Aligned Crystalline Oxide Semiconductorともいう。)を用いてもよい。
【0148】
以下に、CAAC−OSについて説明する。CAAC−OSとは、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面(あるいは表面または界面)においては、a軸またはb軸の向きが異なる(c軸を中心に回転した)結晶を含む酸化物半導体のことである。
【0149】
広義に、CAAC−OSとは、非単結晶であって、そのab面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつc軸方向の断面において金属原子が層状または金属原子と酸素原子が層状に配列した相を含む材料をいう。
【0150】
CAAC−OSは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAAC−OSは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【0151】
CAAC−OSに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAAC−OSを構成する個々の結晶部分のc軸は一定の方向(例えば、CAAC−OSが形成される基板面、CAAC−OSの表面、膜面、界面等に垂直な方向)に揃っていてもよい。あるいは、CAAC−OSを構成する個々の結晶部分のab面の法線は一定の方向(例えば、基板面、表面、膜面、界面等に垂直な方向)を向いていてもよい。
【0152】
CAAC−OSは、その組成等に応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。
【0153】
このようなCAAC−OSの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子及び酸素原子(または窒素原子)の層状配列が認められる酸化物半導体を挙げることもできる。
【0154】
CAAC−OSに含まれる結晶構造の一例について図14乃至図16を用いて詳細に説明する。なお、特に断りがない限り、図14乃至図16は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図14において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。
【0155】
図14(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を、小グループと呼ぶ。図14(A)の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図14(A)の上半分及び下半分にはそれぞれ3個ずつ4配位のOがある。図14(A)に示す小グループは電荷が0である。
【0156】
図14(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下3配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図14(B)の上半分及び下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図14(B)に示す構造をとりうる。図14(B)に示す小グループは電荷が0である。
【0157】
図14(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図14(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。また、図14(C)において、3つの4配位のOが上半分にあり、1つの4配位のOが下半分にあってもよい。図14(C)に示す小グループは電荷が0である。
【0158】
図14(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図14(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図14(D)に示す小グループは電荷が+1となる。
【0159】
図14(E)に、2個のZnを含む小グループを示す。図14(E)の上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図14(E)に示す小グループは電荷が−1となる。
【0160】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ(ユニットセルともいう。)と呼ぶ。
【0161】
ここで、これらの小グループ同士が結合する規則について説明する。図14(A)のInの上半分の3個のOは下方向に3個の近接Inを有し、下半分の3個のOは上方向に3個の近接Inを有する。図14(B)のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。図14(C)のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向に3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)の上半分の4配位のO、5配位の金属原子(GaまたはIn)の下半分の4配位のOまたは4配位の金属原子(Zn)の上半分の4配位のOのいずれかと結合することになる。
【0162】
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。
【0163】
図15(A)に、In−Sn−Zn−O系の層構造を構成する中グループのモデル図を示す。図15(B)に、3つの中グループで構成される大グループを示す。なお、図15(C)は、図15(B)の層構造をc軸方向から観察した場合の原子配列を示す。
【0164】
図15(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分及び下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図15(A)において、Inの上半分及び下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図15(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。
【0165】
図15(A)において、In−Sn−Zn−O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるSnと結合している構成である。この中グループを複数結合して大グループを構成する。
【0166】
ここで、3配位のO及び4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.667、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従って、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成するためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図14(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。
【0167】
具体的には、図15(B)に示した大グループが繰り返されることで、In−Sn−Zn−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)とする組成式で表すことができる。
【0168】
また、このほかにも、四元系金属酸化物であるIn−Sn−Ga−Zn系金属酸化物や、三元系金属酸化物であるIn−Ga−Zn系金属酸化物(IGZOとも表記する。)、In−Al−Zn系金属酸化物、Sn−Ga−Zn系金属酸化物、Al−Ga−Zn系金属酸化物、Sn−Al−Zn系金属酸化物、In−Hf−Zn系金属酸化物、In−La−Zn系金属酸化物、In−Ce−Zn系金属酸化物、In−Pr−Zn系金属酸化物、In−Nd−Zn系金属酸化物、In−Sm−Zn系金属酸化物、In−Eu−Zn系金属酸化物、In−Gd−Zn系金属酸化物、In−Tb−Zn系金属酸化物、In−Dy−Zn系金属酸化物、In−Ho−Zn系金属酸化物、In−Er−Zn系金属酸化物、In−Tm−Zn系金属酸化物、In−Yb−Zn系金属酸化物、In−Lu−Zn系金属酸化物や、二元系金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物、Al−Zn系金属酸化物、Zn−Mg系金属酸化物、Sn−Mg系金属酸化物、In−Mg系金属酸化物や、In−Ga系金属酸化物、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛などを用いた場合も同様である。
【0169】
例えば、図16(A)に、In−Ga−Zn−O系の層構造を構成する中グループのモデル図を示す。
【0170】
図16(A)において、In−Ga−Zn−O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分及び下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。
【0171】
図16(B)に3つの中グループで構成される大グループを示す。なお、図16(C)は、図16(B)の層構造をc軸方向から観察した場合の原子配列を示している。
【0172】
ここで、In(6配位または5配位)、Zn(4配位)、Ga(5配位)の電荷は、それぞれ+3、+2、+3であるため、In、Zn及びGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。
【0173】
また、In−Ga−Zn−O系の層構造を構成する中グループは、図16(A)に示したグループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。
【0174】
ここでは、酸化物半導体膜227として非晶質構造の酸化物半導体膜をスパッタリング法により形成する。
【0175】
スパッタリング法に用いるターゲットとしては、亜鉛を含む金属酸化物ターゲットを用いることができる。ターゲットとしては、四元系金属酸化物であるIn−Sn−Ga−Zn系金属酸化物や、三元系金属酸化物であるIn−Ga−Zn系金属酸化物、In−Sn−Zn系金属酸化物、In−Al−Zn系金属酸化物、Sn−Ga−Zn系金属酸化物、Al−Ga−Zn系金属酸化物、Sn−Al−Zn系金属酸化物や、二元系金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物や、一元系金属酸化物である酸化スズ、酸化亜鉛などのターゲットを用いることができる。
【0176】
また、In−Sn−Zn系金属酸化物のターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。
【0177】
ターゲットの一例として、In、Ga、及びZnを含む金属酸化物ターゲットを、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比とする。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲット、In2O3:Ga2O3:ZnO=2:1:8[mol数比]の組成比を有するターゲットを用いることもできる。また、In2O3:ZnO=25:1〜1:4[mol数比]の組成比を有するターゲットを用いることもできる。
【0178】
なお、スパッタリングガスは、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
【0179】
スパッタリング法において、プラズマを発生させるための電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いることができる。
【0180】
なお、酸化物半導体膜を成膜する処理室は、リークレートを1×10−10Pa・m3/秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【0181】
また、酸化物半導体膜を成膜する処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【0182】
酸化物半導体膜を成膜する処理室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を10倍程度大きくすることができる。ベーキングは100℃以上450℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【0183】
このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
【0184】
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水を取り除く工程を行ってもよい。
【0185】
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子(あるいは酸素が脱離した部分)には欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、トランジスタの信頼性を高めることができる。
【0186】
次に、酸化物半導体膜227より水素を放出させると共に、絶縁膜225に含まれる酸素の一部を、酸化物半導体膜と、絶縁膜225及び酸化物半導体膜の界面近傍に拡散させる。この結果、後に形成されるトランジスタにおいて、水素濃度、及び絶縁膜225との界面近傍における酸素欠損が低減された酸化物半導体膜228を形成することができる(図9(C)参照)。
【0187】
該熱処理の温度は、酸化物半導体膜227から水素を放出させると共に、絶縁膜225に含まれる酸素の一部を放出させ、さらには酸化物半導体膜227に拡散させる温度が好ましく、代表的には、150℃以上基板歪み点未満、好ましくは250℃以上450℃以下、更に好ましくは300℃以上450℃以下とする。
【0188】
また、該熱処理は、RTA(Rapid Thermal Anneal)装置を用いることができる。RTA装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜からの水素の放出、及び絶縁膜225から酸化物半導体膜への酸素拡散の時間を短縮することができる。
【0189】
熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気で行ってもよい。処理時間は3分〜24時間とする。または、不活性ガス雰囲気で熱処理を行った後、酸素雰囲気で熱処理を行ってもよい。
【0190】
次に、酸化物半導体膜228の一部を選択的にエッチングして、酸化物半導体膜229を形成する。次に、酸化物半導体膜229上に、スパッタリング法、CVD法等により絶縁膜231を形成する。次に、絶縁膜231上にゲート電極233を形成する(図10(A)参照)。
【0191】
絶縁膜231は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはGa−Zn−O系金属酸化物などを用いればよく、積層または単層で設ける。また、絶縁膜231は、絶縁膜225に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜231に加熱により酸素が脱離する膜を用いることで、後の熱処理により酸化物半導体膜229に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【0192】
また、絶縁膜231として、ハフニウムシリケート(HfSiOx)、窒素が添加されたハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムアルミネート(HfAlxOyNz)、酸化ハフニウム、酸化イットリウムなどのhigh−k材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【0193】
絶縁膜231の厚さは、10nm以上300nm以下、より好ましくは5nm以上50nm以下、より好ましくは10nm以上30nm以下とするとよい。
【0194】
ゲート電極233は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極233は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【0195】
また、ゲート電極233は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【0196】
ゲート電極233は、印刷法またはインクジェット法により形成される。若しくは、スパッタリング法、CVD法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、形成される。
【0197】
なお、ゲート電極233と絶縁膜231との間に、絶縁膜231に接する材料層として、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、ZnNなど)を設けることが好ましい。これらの膜は5eV、好ましくは5.5eV以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリ・オフのスイッチング素子を実現できる。例えば、窒素を含むIn−Ga−Zn−O膜を用いる場合、少なくとも酸化物半導体膜229より高い窒素濃度、具体的には7原子%以上の窒素を含むIn−Ga−Zn−O膜を用いる。
【0198】
この後、熱処理を行うことが好ましい。当該熱処理により、絶縁膜225及び絶縁膜231から酸化物半導体膜229に酸素を拡散させて、酸化物半導体膜229に含まれる酸素欠陥を補填し、酸素欠陥を低減することができる。
【0199】
次に、ゲート電極233をマスクとして、酸化物半導体膜229にドーパントを添加する処理を行う。この結果、図10(B)に示すように、ゲート電極233に覆われ、ドーパントが添加されない第1の領域235aと、ドーパントを含む一対の第2の領域235b、235cを形成する。ゲート電極233をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第1の領域235a、及びドーパントを含む一対の第2の領域235b、235cを形成することができる。なお、ゲート電極233と重畳する第1の領域235aはチャネル領域として機能する。また、ドーパントを含む一対の第2の領域235b、235cは、低抵抗領域として機能する。また、第1の領域235a、及びドーパントを含む一対の第2の領域235b、235cを酸化物半導体膜235と示す。
【0200】
酸化物半導体膜229の第1の領域235aは、水素濃度を5×1018atoms/cm3未満、好ましくは1×1018atoms/cm3以下、より好ましくは5×1017atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜229の第1の領域235a中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
【0201】
ドーパントを含む一対の第2の領域235b、235cに含まれるドーパントの濃度は、5×1018atoms/cm3以上1×1022atoms/cm3以下、好ましくは5×1018atoms/cm3以上5×1019atoms/cm3未満とする。
【0202】
ドーパントを含む一対の第2の領域235b、235cはドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第1の領域235aと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第2の領域235b、235cの導電性を低下させることになる。
【0203】
ドーパントを含む一対の第2の領域235b、235cは、導電率が0.1S/cm以上1000S/cm以下、好ましくは10S/cm以上1000S/cm以下とすることが好ましい。
【0204】
酸化物半導体膜229において、ドーパントを含む一対の第2の領域235b、235cを有することで、チャネル領域として機能する第1の領域235aの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
【0205】
酸化物半導体膜229にドーパントを添加する方法として、イオンドーピング法またはイオン注入法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
【0206】
また、酸化物半導体膜229へのドーパントの添加は、酸化物半導体膜229を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜229が露出している状態でドーパントの添加を行ってもよい。
【0207】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やCVD装置などを用いることができる。
【0208】
この後、熱処理を行ってもよい。当該熱処理の温度は、代表的には、150℃以上450℃以下、好ましくは250℃以上325℃以下とする。または、250℃から325℃まで徐々に温度上昇させながら加熱してもよい。
【0209】
当該熱処理により、ドーパントを含む一対の第2の領域235b、235cの抵抗を低減することができる。なお、当該熱処理において、ドーパントを含む一対の第2の領域235b、235cは、結晶状態でも非晶質状態でもよい。
【0210】
次に、図10(C)に示すように、ゲート電極233の側面にサイドウォール絶縁膜237、及びゲート絶縁膜239、並びに電極241a、241bを形成する。
【0211】
サイドウォール絶縁膜237は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜237として、絶縁膜225と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
【0212】
ここで、サイドウォール絶縁膜237の形成方法について説明する。
【0213】
まず、絶縁膜231及びゲート電極233上に、後にサイドウォール絶縁膜237となる絶縁膜を形成する。絶縁膜は、スパッタリング法、CVD法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極233の形状に応じる被覆性を考慮して、適宜選択すればよい。
【0214】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜237を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜237は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【0215】
また、ドーパントを含む一対の第2の領域235b、235cにおいて、サイドウォール絶縁膜237及びゲート絶縁膜239と重なる領域によりソース−ドレイン耐圧を高めることが可能である。ソース−ドレイン耐圧を高めることが可能である領域の幅は、サイドウォール絶縁膜237の幅に対応し、またサイドウォール絶縁膜237の幅は、ゲート電極233の厚さにも対応することから、所望の範囲となるように、ゲート電極233の厚さを決めればよい。
【0216】
また、サイドウォール絶縁膜237の形成工程と共に、異方性の高いエッチングを用いて絶縁膜231をエッチングし、酸化物半導体膜229を露出させることで、ゲート絶縁膜239を形成することができる。
【0217】
一対の電極241a、241bは配線223a〜223cと同様の材料を適宜用いて形成することができる。なお、一対の電極241a、241bは配線としても機能させてもよい。
【0218】
一対の電極241a、241bは、印刷法またはインクジェット法を用いて形成される。または、スパッタリング法、CVD法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極241a、241bを形成する。
【0219】
一対の電極241a、241bは、サイドウォール絶縁膜237及びゲート絶縁膜239の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極241a、241bの端部がサイドウォール絶縁膜237上に位置し、酸化物半導体膜229において、ドーパントを含む一対の第2の領域235b、235cの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第2の領域235b、235cにおいて、一対の電極241a、241bと接する領域がソース領域及びドレイン領域として機能する。また、サイドウォール絶縁膜237及びゲート絶縁膜239と重なる領域によりソース−ドレイン耐圧を高めることが可能である。また、サイドウォール絶縁膜237の長さによりソース−ドレイン間の距離が制御できるため、酸化物半導体膜235と接する一対の電極241a、241bのチャネル側の端部を、マスクを用いずに形成させることができる。また、マスクを使用しないため、複数のトランジスタにおける加工ばらつきを低減することができる。
【0220】
以上の工程により、酸化物半導体膜を有するトランジスタ161を作製することができる。
【0221】
次に、図11(A)に示すように、スパッタリング法、CVD法、塗布法、印刷法等により、絶縁膜243及び絶縁膜245を形成する。
【0222】
絶縁膜243、245は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜245として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜243から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等で形成された膜がある。また、絶縁膜245として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜243として、絶縁膜225と同様に、加熱により酸素の一部が脱離する酸化絶縁膜と、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との3層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
【0223】
以上の工程により、酸化物半導体膜を有するトランジスタを作製することができる。
【0224】
次に、絶縁膜215、217、221e、243、245のそれぞれ一部を選択的にエッチングし、開口部を形成すると共に、ゲート電極209及び一対の電極の一方のそれぞれ一部を露出する。次に、開口部に導電膜を形成した後、該導電膜の一部を選択的にエッチングして、配線249を形成する。配線249は、コンタクトプラグ219a〜219dに示す材料を適宜用いることができる(図11(B)参照)。
【0225】
以上の工程により、酸化物半導体膜を有するトランジスタ161のソース及びドレインの他方と、nチャネル型のトランジスタ163a及びpチャネル型のトランジスタ163bのゲートを接続することができる。
【0226】
コンフィギュレーションメモリを構成するメモリ素子において、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタで構成される演算回路上に、酸化物半導体膜をチャネル領域に有するトランジスタを積層することができる。この結果、プログラマブルロジックデバイスのサイズを小さくできる。
【0227】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0228】
(実施の形態3)
本実施の形態では、実施の形態2に示す酸化物半導体膜229に、CAAC−OSを用いて形成する方法について、説明する。
【0229】
CAAC−OSを用いて酸化物半導体膜229を形成する第1の方法について、以下に説明する。
【0230】
CAAC−OSを用いて酸化物半導体膜229を形成する方法は、実施の形態2の図9(B)に示す酸化物半導体膜227となる酸化物半導体膜の方法において、スパッタリング法を用いる場合、基板温度を150℃以上450℃以下、好ましくは200℃以上350℃以下とすることで、酸化物半導体膜中への水(水素を含む)などの混入を低減しつつ、CAAC−OSを形成することができる。
【0231】
上記形成方法によりCAAC−OSを用いて酸化物半導体膜を形成した後に加熱することで、酸化物半導体膜227からより水素を放出させると共に、絶縁膜225に含まれる酸素の一部を、酸化物半導体膜227と、絶縁膜225及び酸化物半導体膜227の界面近傍に拡散させることができると共に、当該熱処理により、より結晶性の高いCAAC−OSを有する酸化物半導体膜228を形成することができる。この後、酸化物半導体膜228の一部を選択的にエッチングすることで、酸化物半導体膜229を形成することができる。
【0232】
次に、CAAC−OSを用いて酸化物半導体膜229を形成する第2の方法について、以下に説明する。
【0233】
絶縁膜225上に第1の酸化物半導体膜を形成する。第1の酸化物半導体膜は、一原子層以上10nm以下、好ましくは2nm以上5nm以下とする。
【0234】
第1の酸化物半導体膜は、基板温度を100℃以上600℃以下、好ましくは150℃以上550℃以下、さらに好ましくは200℃以上500℃以下とし、酸素ガス雰囲気で成膜する。これにより、成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、形成した第1の酸化物半導体膜中に含まれる水素、水等の不純物の混入を低減させることができる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはCAAC−OSが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはCAAC−OSが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は30体積%以上、好ましくは50体積%以上、さらに好ましくは80体積%以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【0235】
なお、第1の酸化物半導体膜の形成後、第1の熱処理を行ってもよい。該第1の熱処理により、第1の酸化物半導体膜から、より水(水素含む)を脱離させることができ、さらに結晶性も向上させることができる。該第1の熱処理を行うことにより、配向性の高いCAAC−OSを形成することができる。また、該第1の熱処理は、200℃以上基板の歪み点未満、好ましくは250℃以上450℃以下とする。
【0236】
また該第1の熱処理は、RTA(Rapid Thermal Anneal)装置を用いることができる。RTAを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するための時間を短縮することができる。
【0237】
該第1の熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は3分〜24時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、24時間を超える熱処理は生産性の低下を招くため好ましくない。
【0238】
次に、第1の酸化物半導体膜上に第2の酸化物半導体膜を成膜する。第2の酸化物半導体膜は、第1の酸化物半導体膜と同様の方法で成膜することができる。
【0239】
第2の酸化物半導体膜を成膜する際、基板加熱しながら成膜することで、第1の酸化物半導体膜を種結晶として、第2の酸化物半導体膜を結晶化させることができる。このとき、第1の酸化物半導体膜と第2の酸化物半導体膜が同一の元素から構成されることをホモ成長という。または、第1の酸化物半導体膜と第2の酸化物半導体膜とが、少なくとも一種以上異なる元素から構成されることをヘテロ成長という。
【0240】
なお、第2の酸化物半導体膜を成膜した後、第2の熱処理を行ってもよい。第2の熱処理は、第1の熱処理と同様の方法で行えばよい。第2の熱処理を行うことによって、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜とすることができる。または、第2の熱処理を行うことによって、第1の酸化物半導体膜を種結晶として、第2の酸化物半導体膜を結晶化させることができる。
【0241】
以上の方法により、酸化物半導体膜中への水素などの混入を低減しつつ、CAAC−OSからなる酸化物半導体膜227を形成した後の熱処理により、酸化物半導体膜227からより水素を放出させると共に、絶縁膜225に含まれる酸素の一部を、酸化物半導体膜227と、絶縁膜225及び酸化物半導体膜227の界面近傍とに拡散させることができると共に、当該熱処理により、より結晶性の高いCAAC−OSを有する酸化物半導体膜228を形成することができる。この後、酸化物半導体膜228の一部を選択的にエッチングして、酸化物半導体膜229を形成することができる。
【0242】
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子(あるいは酸素が脱離した部分)には欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより、酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させたCAAC−OSからなる酸化物半導体膜をチャネル領域とすることにより、トランジスタに対する光照射やBT(Bias Temperature)ストレス試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。
【0243】
なお、CAAC−OSに含まれる結晶粒界を低減させるためには、酸化物半導体膜の下地絶縁膜である絶縁膜225の表面の平坦性を良好にすることが好ましい。代表的には、絶縁膜225の平均面粗さ(Ra)を、1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下とすることが好ましい。酸化物半導体膜に含まれる結晶は、絶縁膜225の表面に概略垂直な方向に成長するため、絶縁膜225の平坦性を高めることで、結晶の成長方向を略同一方向にすることが可能であり、この結果層状に結晶を配列させ、結晶粒界を低減することができる。
【0244】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0245】
(実施の形態4)
本発明の一態様に係るプログラマブルロジックデバイスを用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【0246】
本発明の一態様に係るプログラマブルロジックデバイスを用いた半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。
【0247】
本発明の一態様に係るプログラマブルロジックデバイスを用いた半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
【0248】
図12は、携帯用の電子機器のブロック図である。図12に示す携帯用の電子機器はRF回路421、アナログベースバンド回路422、デジタルベースバンド回路423、バッテリー424、電源回路425、アプリケーションプロセッサ426、フラッシュメモリ430、ディスプレイコントローラ431、メモリ回路432、ディスプレイ433、タッチセンサ439、音声回路437、キーボード438などより構成されている。ディスプレイ433は表示部434、ソースドライバ435、ゲートドライバ436によって構成されている。アプリケーションプロセッサ426はCPU427、DSP428、インターフェース429を有している。例えば、CPU427、デジタルベースバンド回路423、メモリ回路432、DSP428、インターフェース429、ディスプレイコントローラ431、音声回路437のいずれかまたは全てに上記実施の形態で示したプログラマブルロジックデバイスを採用することによって、消費電力を低減することができる。
【0249】
図13は電子書籍のブロック図である。電子書籍はバッテリー451、電源回路452、マイクロプロセッサ453、フラッシュメモリ454、音声回路455、キーボード456、メモリ回路457、タッチパネル458、ディスプレイ459、ディスプレイコントローラ460によって構成される。マイクロプロセッサ453はCPU461、DSP462、インターフェース463を有している。例えば、CPU461、音声回路455、メモリ回路457、ディスプレイコントローラ460、DSP462、インターフェース463のいずれかまたは全てに上記実施の形態で示したプログラマブルロジックデバイスを採用することで、消費電力を低減することが可能になる。
【0250】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0251】
(実施の形態5)
本実施の形態では、酸化物半導体膜を用いてチャネル領域が形成されるトランジスタの電界効果移動度について説明する。
【0252】
酸化物半導体に限らず、実際に測定されるトランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【0253】
半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁(粒界等)が存在すると仮定すると、電界効果移動度をμは以下の式で表される。
【0254】
【数2】
【0255】
ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、Eはポテンシャル障壁の高さを以下の式で表される。
【0256】
【数3】
【0257】
ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体膜であれば、チャネルの厚さは半導体膜の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式となる。
【0258】
【数4】
【0259】
ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、ドレイン電流Idは以下のようになる。
【0260】
【数5】
【0261】
数5の右辺はVgの関数である。この式からわかるように、縦軸をln(Id/Vg)、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。
【0262】
このようにして求めた欠陥密度等をもとに数2及び数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn−Sn−Zn酸化物で測定される電界効果移動度は40cm2/Vs程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の電界効果移動度μ0は120cm2/Vsとなると予想できる。
【0263】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における電界効果移動度μ1は、以下の式で表される。
【0264】
【数6】
【0265】
ここで、Dはゲート方向の電界、B、Gは定数である。B及びGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)と数6の第2項が増加するため、電界効果移動度μ1は低下することがわかる。
【0266】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μ2を計算した結果を図17に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【0267】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。
【0268】
図17で示されるように、ゲート電圧1V強で電界効果移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、電界効果移動度が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで平坦にすること(Atomic Layer Flatness)が望ましい。
【0269】
このような電界効果移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図18乃至図20に示す。なお、計算に用いたトランジスタの断面構造を図21に示す。図21に示すトランジスタは酸化物半導体膜にn型の不純物半導体領域1103a及び不純物半導体領域1103cを有する。不純物半導体領域1103a及び不純物半導体領域1103cの抵抗率は2×10−3Ωcmとする。
【0270】
図21(A)に示すトランジスタは、下地絶縁膜1101及び下地絶縁膜1101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成される。トランジスタは不純物半導体領域1103a、不純物半導体領域1103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域1103bと、ゲート電極1105を有する。ゲート電極1105の幅(即ち、チャネル長)を33nmとする。
【0271】
ゲート電極1105と半導体領域1103bの間には、ゲート絶縁膜1104を有し、ゲート電極1105の両側面にはサイドウォール絶縁膜1106a及びサイドウォール絶縁膜1106b、ゲート電極1105の上部には、ゲート電極1105と他の配線との短絡を防止するための絶縁物1107を有する。サイドウォール絶縁膜の幅は5nmとする。また、不純物半導体領域1103a及び不純物半導体領域1103cに接して、ソース電極1108a及びドレイン電極1108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。
【0272】
図21(B)に示すトランジスタは、下地絶縁膜1101及び酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成され、不純物半導体領域1103a、不純物半導体領域1103cと、それらに挟まれた真性の半導体領域1103bと、幅33nmのゲート電極1105とゲート絶縁膜1104とサイドウォール絶縁膜1106a及びサイドウォール絶縁膜1106bと絶縁物1107とソース電極1108a及びドレイン電極1108bを有する点で図21(A)に示すトランジスタと同じである。
【0273】
図21(A)に示すトランジスタと図21(B)に示すトランジスタの相違点は、サイドウォール絶縁膜1106a及びサイドウォール絶縁膜1106bの下の半導体領域の導電型である。図21(A)に示すトランジスタでは、サイドウォール絶縁膜1106a及びサイドウォール絶縁膜1106bの下の半導体領域はn型の不純物半導体領域1103a及び不純物半導体領域1103cであるが、図21(B)に示すトランジスタでは、真性の半導体領域1103bである。すなわち、不純物半導体領域1103a(不純物半導体領域1103c)とゲート電極1105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、サイドウォール絶縁膜1106a(サイドウォール絶縁膜1106b)の幅と同じである。
【0274】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用した。図18は、図21(A)に示される構造のトランジスタのドレイン電流(Id、実線)及び電界効果移動度(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、電界効果移動度μはドレイン電圧を+0.1Vとして計算したものである。
【0275】
図18(A)はゲート絶縁膜の厚さを15nmとしたものであり、図18(B)はゲート絶縁膜の厚さを10nmとしたものであり、図18(C)はゲート絶縁膜の厚さを5nmとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲート電圧1V前後で、10μAを超えることが示された。即ち、LSIで要求されるオン電流の値を満たすことができる。
【0276】
図19は、図21(B)に示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id(実線)及び電界効果移動度μ(点線)のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、電界効果移動度μはドレイン電圧を+0.1Vとして計算したものである。図19(A)はゲート絶縁膜の厚さを15nmとしたものであり、図19(B)はゲート絶縁膜の厚さを10nmとしたものであり、図19(C)はゲート絶縁膜の厚さを5nmとしたものである。
【0277】
また、図20は、図21(B)に示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id(実線)及び電界効果移動度μ(点線)のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、電界効果移動度μはドレイン電圧を+0.1Vとして計算したものである。図20(A)はゲート絶縁膜の厚さを15nmとしたものであり、図20(B)はゲート絶縁膜の厚さを10nmとしたものであり、図20(C)はゲート絶縁膜の厚さを5nmとしたものである。
【0278】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【0279】
なお、電界効果移動度μのピークは、図18では80cm2/Vs程度であるが、図19では60cm2/Vs程度、図20では40cm2/Vsと、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、10μAを超えることが示された。即ち、LSIで要求されるオン電流の値を満たすことができる。
【0280】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0281】
(実施の形態6)
本実施の形態では、酸化物半導体膜として、In、Sn、Znを主成分とする酸化物半導体膜を用いてチャネル領域が形成されるトランジスタの電気特性及び信頼性について説明する。
【0282】
In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic%以上含まれる元素をいう。
【0283】
In、Sn、Znを主成分とする酸化物半導体膜の成膜時または成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【0284】
例えば、図22(A)〜(C)は、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vdは10Vとした。
【0285】
図22(A)は基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図22(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。
【0286】
電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図22(C)は、In、Sn、Znを主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。
【0287】
基板を意図的に加熱することでスパッタリング成膜中の水が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。
【0288】
In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水を放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結晶化の処理により結晶性のよい非単結晶酸化物半導体を得ることができる。
【0289】
基板を意図的に加熱して成膜すること及び/または成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図22(A)と図22(B)の対比からも確認することができる。
【0290】
なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
【0291】
意図的な基板加熱温度若しくは熱処理温度は、150℃以上、好ましくは200℃以上、より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【0292】
また、意図的に基板を加熱した成膜及び/または成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。
【0293】
実際に、酸化物半導体膜成膜後に熱処理を行っていない試料1と、650℃の熱処理を行った試料2のトランジスタに対してBTストレス試験を行った。
【0294】
まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids特性の測定を行った。なお、Vdsはドレイン電圧(ドレインとソースの電位差)を示す。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が2MV/cmとなるようにVgsに20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids測定を行った。これをプラスBTストレス試験と呼ぶ。
【0295】
同様に、まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids特性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が−2MV/cmとなるようにVgsに−20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids測定を行った。これをマイナスBTストレス試験と呼ぶ。
【0296】
試料1のプラスBTストレス試験の結果を図23(A)に、マイナスBTストレス試験の結果を図23(B)に示す。また、試料2のプラスBTストレス試験の結果を図24(A)に、マイナスBTストレス試験の結果を図24(B)に示す。
【0297】
試料1のプラスBTストレス試験及びマイナスBTストレス試験によるしきい値電圧の変動は、それぞれ1.80V及び−0.42Vであった。また、試料2のプラスBTストレス試験及びマイナスBTストレス試験によるしきい値電圧の変動は、それぞれ0.79V及び0.76Vであった。試料1及び試料2のいずれも、BTストレス試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【0298】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。
【0299】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【0300】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。
【0301】
実際に、In−Sn−Zn−O膜のXRD分析を行った。XRD分析には、Bruker AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で測定した。
【0302】
XRD分析を行った試料として、試料A及び試料Bを用意した。以下に試料A及び試料Bの作製方法を説明する。
【0303】
脱水素化処理済みの石英基板上にIn−Sn−Zn−O膜を100nmの厚さで成膜した。
【0304】
In−Sn−Zn−O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100W(DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした。このようにして作製した試料を試料Aとした。
【0305】
次に、試料Aと同様の方法で作製した試料に対し熱処理を650℃の温度で行った。熱処理は、はじめに窒素雰囲気で1時間の熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の熱処理を行っている。このようにして作製した試料を試料Bとした。
【0306】
図25に試料A及び試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍及び37deg〜38degに結晶由来のピークが観測された。
【0307】
このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/または成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【0308】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素、水基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。
【0309】
図26に、トランジスタのオフ電流と測定時の基板温度(絶対温度)の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/T)を横軸としている。
【0310】
具体的には、図26に示すように、基板温度Tが125℃の場合には1aA/μm(1×10−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にすることができる。好ましくは、125℃において0.1aA/μm(1×10−19A/μm)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温において0.1zA/μm(1×10−22A/μm)以下にすることができる。これらのオフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【0311】
もっとも、酸化物半導体膜の成膜時に水素、水等が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水が膜中に含まれないように露点−70℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素、水などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水の放出温度が高いため、好ましくは最初から水の含まれない膜を形成しておくことが好ましい。
【0312】
また、酸化物半導体膜成膜後に650℃の熱処理を行った試料Bのトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【0313】
測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は−40℃、−25℃、25℃、75℃、125℃及び150℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出し幅をdWと呼ぶ。
【0314】
図27に、Ids(実線)及び電界効果移動度(点線)のVgs依存性を示す。また、図28(A)に基板温度としきい値電圧の関係を、図28(B)に基板温度と電界効果移動度の関係を示す。
【0315】
図28(A)より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
【0316】
また、図28(B)より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【0317】
上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、シリコン半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【0318】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例1】
【0319】
本実施例では、In−Sn−Zn−O膜を酸化物半導体膜に用いたトランジスタの一例について、図29などを用いて説明する。
【0320】
図29は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図及び断面図である。図29(A)にトランジスタの上面図を示す。また、図29(B)は図29(A)の一点鎖線A1−A2に対応する断面図である。
【0321】
図29(B)に示すトランジスタは、基板500と、基板500上に設けられた下地絶縁膜502と、下地絶縁膜502の周辺に設けられた保護絶縁膜504と、下地絶縁膜502及び保護絶縁膜504上に設けられた高抵抗領域506a及び低抵抗領域506bを有する酸化物半導体膜506と、酸化物半導体膜506上に設けられたゲート絶縁膜508と、ゲート絶縁膜508を介して酸化物半導体膜506と重畳して設けられたゲート電極510と、ゲート電極510の側面と接して設けられたサイドウォール絶縁膜512と、少なくとも低抵抗領域506bと接して設けられた一対の電極514と、少なくとも酸化物半導体膜506、ゲート電極510及び一対の電極514を覆って設けられた層間絶縁膜516と、層間絶縁膜516に設けられた開口部を介して少なくとも一対の電極514の一方と接続して設けられた配線518と、を有する。
【0322】
なお、図示しないが、層間絶縁膜516及び配線518を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜516の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【0323】
以上、本実施の形態に示すトランジスタは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例2】
【0324】
本実施例では、上記とは異なるIn−Sn−Zn−O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【0325】
図30は、本実施例で作製したトランジスタの構造を示す上面図及び断面図である。図30(A)はトランジスタの上面図である。また、図30(B)は図30(A)の一点鎖線B1−B2に対応する断面図である。
【0326】
図30(B)に示すトランジスタは、基板600と、基板600上に設けられた下地絶縁膜602と、下地絶縁膜602上に設けられた酸化物半導体膜606と、酸化物半導体膜606と接する一対の電極614と、酸化物半導体膜606及び一対の電極614上に設けられたゲート絶縁膜608と、ゲート絶縁膜608を介して酸化物半導体膜606と重畳して設けられたゲート電極610と、ゲート絶縁膜608及びゲート電極610を覆って設けられた層間絶縁膜616と、層間絶縁膜616に設けられた開口部を介して一対の電極614と接続する配線618と、層間絶縁膜616及び配線618を覆って設けられた保護膜620と、を有する。
【0327】
基板600としてはガラス基板を、下地絶縁膜602としては酸化シリコン膜を、酸化物半導体膜606としてはIn−Sn−Zn−O膜を、一対の電極614としてはタングステン膜を、ゲート絶縁膜608としては酸化シリコン膜を、ゲート電極610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それぞれ用いた。
【0328】
なお、図30(A)に示す構造のトランジスタにおいて、ゲート電極610と一対の電極614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電極614のはみ出しをdWと呼ぶ。
【0329】
以上、本実施の形態に示すトランジスタは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【技術分野】
【0001】
プログラマブルロジックデバイスに関する。また、プログラマブルロジックデバイスを用いた半導体装置、及び半導体装置を用いた電子機器に関する。
【背景技術】
【0002】
プログラマブルロジックデバイスは、従来のASIC(Application Specific Integrated Circuit)やゲートアレイなどと比べて、開発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有している。このため、プログラマブルロジックデバイスを半導体装置に搭載する開発が進んでいる。
【0003】
プログラマブルロジックデバイスは、例えば、複数の論理エレメントで構成される複数の論理ブロックと、複数の論理ブロックを接続する配線と、入出力ブロックとで構成される。各論理エレメントの機能を変更することで、プログラマブルロジックデバイスの機能を変更することができる。
【0004】
論理エレメントは、例えば、ルックアップテーブルなどを用いて構成されている。ルックアップテーブルは、入力信号に対して、設定データに応じた演算処理を行い、信号を出力する。ここで、設定データは、各論理エレメントに対応して設けられたメモリ素子に記憶される。また、当該メモリ素子に記憶されたデータに応じて、ルックアップテーブルは異なる演算処理を行うことができる。そのため、論理エレメントの機能は、当該メモリ素子に特定の設定データを記憶させることで特定することができる。
【0005】
上記の当該ルックアップテーブルの設定データなどをコンフィギュレーションデータと呼ぶ。また、各論理エレメントに対応して設けられ、コンフィギュレーションデータを記憶する記憶回路をコンフィギュレーションメモリと呼ぶ。プログラマブルロジックデバイスをユーザーの目的に応じた回路構成に変更することは、所望のコンフィギュレーションデータを作成(プログラム)し、コンフィギュレーションを行うことで実現できる。
【0006】
従来、コンフィギュレーションメモリとしてSRAM(Static Random Access Memory)等の揮発性メモリが用いられている。しかしながら、揮発性メモリは、電源の切断時においてコンフィギュレーションメモリに保持されていた情報(コンフィギュレーションデータ)が失われてしまう。このため、電源を供給した後、コンフィギュレーションメモリに情報を書き込む必要があり、電源供給を行った後、プログラマブルロジックデバイスが動作するまでの時間(以下、起動時間という。)が長い。
【0007】
このため、電源遮断後の起動時間を短くするため、コンフィギュレーションメモリとして、EEPROM(Electrically Erasable Programmable Read−Only Memory)、FeRAM(Ferroelectric RAM)等の不揮発性メモリを用いるプログラマブルロジックデバイスが提案されている(特許文献1参照。)。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開平10−285014号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、EEPROMは書込電圧が高い。このため、EEPROMをコンフィギュレーションメモリとして用いる場合、コンフィギュレーションデータを書き込むための昇圧回路が必要であり、プログラマブルロジックデバイスの高集積化及び低消費電力化に問題がある。また、FeRAMは読み出し回数に制限があるため、コンフィギュレーションメモリとしては適切ではない。
【0010】
そこで、電源遮断後の起動時間が短く、高集積化及び低消費電力化を図ることが可能であるプログラマブルロジックデバイスを提供することを課題の一つとする。
【課題を解決するための手段】
【0011】
本発明の一態様は、入出力ブロックと、論理エレメントを有する複数の論理ブロックと、該複数の論理ブロックを接続する配線とを有するプログラマブルロジックデバイスにおいて、論理エレメントは、コンフィギュレーションデータが保持されたコンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを有する。また、コンフィギュレーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、該トランジスタ及び選択回路の間に設けられた演算回路とを有するメモリ素子を複数有し、入力信号に応じて選択回路によりコンフィギュレーションデータを選択的に切り替えて出力することを特徴とする。
【0012】
なお、酸化物半導体膜をチャネル領域に有するトランジスタのソース及びドレインの一方が、演算回路の入力端子と接続する。また、演算回路の出力端子が、選択回路と接続する。また、ルックアップテーブルは、選択回路に接続するN個の入力端子(Nは自然数)と、出力端子とを有する。また、コンフィギュレーションメモリは、2N個のメモリ素子を有する。
【0013】
また、メモリ素子において、トランジスタと接続する演算回路は、インバータ、バッファ、NAND回路、AND回路、NOR回路、またはOR回路である。また、演算回路は、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタで構成される。
【0014】
また、メモリ素子は、トランジスタ及び演算回路と接続する容量素子を有してもよい。該容量素子は、第1の電極、絶縁膜、及び第2の電極で構成され、第1の電極及び第2の電極の一方は上記トランジスタのソース及びドレインの一方、及び演算回路の入力端子と接続し、第1の電極及び第2の電極の他方は、定電位配線と接続する。
【0015】
コンフィギュレーションメモリにおいては、酸化物半導体膜をチャネル領域に有するトランジスタ及び演算回路で構成されるメモリ素子を有する。酸化物半導体膜をチャネル領域に有するトランジスタのソース及びドレインの一方の電位(またはそれに対応する電荷量)、と演算回路の接続部の電位(またはそれに対応する電荷量)をコンフィギュレーションデータに応じて制御することによって、メモリ素子にデータを記憶することができる。酸化物半導体膜をチャネル領域に有するトランジスタは、オフ電流が著しく小さいため、電源電圧の供給が停止した後も、該トランジスタのソース及びドレインの一方の電位を長期間に渡って保持することが可能となる。このため、コンフィギュレーションメモリを構成するメモリ素子は不揮発性であり、電源電圧の供給が停止した後も記憶されたデータ(コンフィギュレーションデータ)を保持可能である。
【0016】
また、上記不揮発性のメモリ素子では、データに対応する信号電位を、酸化物半導体膜をチャネル領域に有するトランジスタのソース及びドレインの一方に入力し、オフ電流が非常に小さなトランジスタをオフ状態として、当該ソース及びドレインの一方をフローティング状態とすることにより、データを記憶する構成である。そのため、上記不揮発性のメモリ素子において、データの書き換えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができる。
【0017】
本発明のプログラマブルロジックデバイスの一態様は、論理エレメントを有する論理ブロックを複数有し、論理エレメントは、コンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを有する。論理エレメントそれぞれにおいて、ルックアップテーブルは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータが入力され、コンフィギュレーションデータに応じて異なる演算処理を行う。本発明の一態様では、コンフィギュレーションメモリとして、コンフィギュレーションデータを保持可能な不揮発性のメモリ素子を用いるため、電源遮断後の起動時間が短い。
【0018】
また、コンフィギュレーションメモリに含まれるメモリ素子は、酸化物半導体膜をチャネル領域に有するトランジスタと、当該トランジスタに接続する、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタで構成される演算回路とで構成される。このため、演算回路上に酸化物半導体膜をチャネル領域に有するトランジスタを積層することができ、プログラマブルロジックデバイスの高集積化が可能である。
【発明の効果】
【0019】
本発明の一態様は、酸化物半導体膜をチャネル領域に有するトランジスタ及び演算回路を用いて構成された不揮発性のメモリ素子を用いてコンフィギュレーションメモリを構成するため、電源が遮断されてもコンフィギュレーションメモリにデータを保持することができる。このため、プログラマブルロジックデバイスの起動時間を短縮することができると共に、低消費電力化が可能である。また、コンフィギュレーションメモリに含まれるメモリ素子において、酸化物半導体膜をチャネル領域に有するトランジスタ及び演算回路を積層構造とすることができるため、高集積化が可能である。
【図面の簡単な説明】
【0020】
【図1】本発明の一態様に係るプログラマブルロジックデバイスを説明するブロック図である。
【図2】論理ブロックを説明するブロック図である。
【図3】論理エレメントを説明するブロック図である。
【図4】ルックアップテーブル及びメモリ素子を説明する回路図である。
【図5】選択回路を説明する回路図である。
【図6】選択回路を説明する回路図である。
【図7】メモリ素子を説明する回路図である。
【図8】プログラマブルロジックデバイスの作製方法を説明する断面図である。
【図9】プログラマブルロジックデバイスの作製方法を説明する断面図である。
【図10】プログラマブルロジックデバイスの作製方法を説明する断面図である。
【図11】プログラマブルロジックデバイスの作製方法を説明する断面図である。
【図12】携帯用の電子機器を説明するブロック図である。
【図13】電子書籍を説明するブロック図である。
【図14】酸化物材料の結晶構造を説明する図である。
【図15】酸化物材料の結晶構造を説明する図である。
【図16】酸化物材料の結晶構造を説明する図である。
【図17】計算によって得られた電界効果移動度のゲート電圧依存性を説明する図である。
【図18】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図19】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図20】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図21】計算に用いたトランジスタの断面構造を説明する図である。
【図22】酸化物半導体膜を用いたトランジスタ特性のグラフである。
【図23】試料1のトランジスタのBTストレス試験後のVgs−Ids特性を示す図である。
【図24】試料2であるトランジスタのBTストレス試験後のVgs−Ids特性を示す図である。
【図25】試料A及び試料BのXRDスペクトルを示す図である。
【図26】トランジスタのオフ電流と測定時基板温度との関係を示す図である。
【図27】Ids及び電界効果移動度のVgs依存性を示す図である。
【図28】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を示す図である。
【図29】トランジスタの上面図及び断面図である。
【図30】トランジスタの上面図及び断面図である。
【発明を実施するための形態】
【0021】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0022】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【0023】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【0024】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【0025】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【0026】
「第1」、「第2」、「第3」などの序数詞は、構成要素の混同を避けるために付すものである。
【0027】
(実施の形態1)
プログラマブルロジックデバイスの一形態について、図1〜図7を用いて説明する。
【0028】
図1は、プログラマブルロジックデバイス101の一形態を示すブロック図である。プログラマブルロジックデバイス101は、プログラマブルロジックデバイス101の周辺に沿って設けられた入出力ブロック103と、様々な機能を実現できる複数の論理ブロック111a、111b、111cと、結線状態をスイッチ等によって変更できる配線と、制御メモリ107とを有する。
【0029】
入出力ブロック103は、プログラマブルロジックデバイスの外部との信号のやりとりを制御する。代表的には、プログラマブルロジックデバイスの外部端子に対して、信号入力または信号出力を設定する。
【0030】
制御メモリ107は、論理ブロック111a〜111cに含まれるコンフィギュレーションメモリに書き込むためのデータ(コンフィギュレーションデータ)が保持されている。制御メモリ107はフラッシュROM等の不揮発性メモリで構成される。
【0031】
なお、図1においては、3つの論理ブロック111a〜111cを示しているが、論理ブロックは任意の個数とすることができる。また、プログラマブルロジックデバイス101は、更に、マルチプライヤ(乗算器)、PLL(Phase Locked Loop)ブロック等を有していてもよい。マルチプライヤ(乗算器)は、複数のデータの乗算を高速で行う機能を有する。PLLブロックは、クロック信号をプログラマブルロジックデバイス内部の回路に供給する機能を有する。
【0032】
図2は、論理ブロックの一形態を示すブロック図である。論理ブロック111aは、複数の論理エレメント121a〜121dを有する。それぞれの論理エレメント121a〜121dのコンフィギュレーションデータを変更することによって、論理ブロックの機能を適宜変更することができる。また、図示しないが、複数の論理エレメントはそれぞれ配線で接続されている。なお、ここでは、4つの論理エレメントを示しているが、論理エレメントは任意の個数とすることができる。
【0033】
図3は、論理エレメントの一形態を示すブロック図である。論理エレメント121aは、コンフィギュレーションメモリ133及び選択回路135を有するルックアップテーブル131と、レジスタ137と、レジスタ137及びルックアップテーブル131の出力の切り替えを行うための選択回路139とを有する。ここでは、選択回路139としては、2入力1出力構造のマルチプレクサを用いることができる。
【0034】
ルックアップテーブル131は、入力信号に対して、コンフィギュレーションデータに応じた演算処理を行い、信号を出力する。
【0035】
レジスタ137は、ルックアップテーブル131で出力された信号の一部が入力され保持する。クロック信号CLKの入力により、当該レジスタ137に保持された信号をクロック信号CLKに同期させて選択回路139に出力する。
【0036】
選択回路139は、ルックアップテーブル131から出力された出力信号と、レジスタ137から出力された出力信号とを選択するための回路である。選択信号(S0)の入力に従い、ルックアップテーブル131から出力された出力信号またはレジスタ137から出力された出力信号を論理エレメント121aから、別の論理エレメントへ出力する。
【0037】
図4(A)は、ルックアップテーブル131の一形態を示す図である。ルックアップテーブル131は、複数のメモリ素子141a〜141dを有するコンフィギュレーションメモリ133と、インバータ151、153、及び入力信号によりコンフィギュレーションデータを選択し出力するマルチプレクサ155を有する選択回路135とを有する。また、選択回路135は、ルックアップテーブルの入力端子143、145、並びに出力端子147と接続する。入力端子143はインバータ151及びマルチプレクサ155と接続し、入力端子145はインバータ153及びマルチプレクサ155と接続する。ここでは、インバータ151、153が接続された2つの入力端子143、145を有するため、2つの信号の入力により、4つの信号がマルチプレクサ155に入力される。具体的には、入力端子143に入力された信号S1と、インバータ151で反転された信号S1Bがマルチプレクサ155に入力される。また入力端子145に入力された信号S2と、インバータ153で反転された信号S2Bがマルチプレクサ155に入力される。
【0038】
ルックアップテーブル131において、入力端子数をNとした場合、コンフィギュレーションメモリ133に含まれるメモリ素子は、2N個である。ここでは、入力端子を2つ、メモリ素子を4つとしているが、コンフィギュレーションデータに合わせて、入力端子及びメモリ素子の数は任意とすることができる。
【0039】
次に、コンフィギュレーションメモリ133に設けられるメモリ素子の構成について図4(B)及び図4(C)を用いて説明する。
【0040】
図4(B)において、メモリ素子141は、酸化物半導体膜を有するトランジスタ161及び演算回路163を有する。なお、図4(B)及び図4(C)では、トランジスタ161のチャネル領域が酸化物半導体膜で形成されていることを示すため、「OS」の符号を付している。トランジスタ161のゲートはワード線と接続され、トランジスタ161のソース及びドレインの一方はビット線に接続される。トランジスタ161のソース及びドレインの他方は、演算回路163と電気的に接続される。演算回路163は、出力端子169を介して、図4(A)に示す選択回路135に含まれるマルチプレクサ155と電気的に接続される。
【0041】
また、図4(C)に示すように、メモリ素子141は、酸化物半導体膜を有するトランジスタ161及び演算回路163に接続する容量素子171を有してもよい。トランジスタ161のソース及びドレインの他方、並びに演算回路163は、容量素子171の一対の電極のうちの一方と電気的に接続される。容量素子171の一対の電極のうちの他方は、定電位配線173と電気的に接続される。
【0042】
酸化物半導体膜を有するトランジスタ161は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上と、エネルギーギャップの広い酸化物半導体膜をチャネル領域に有する。このため、酸化物半導体膜を有するトランジスタ161は、トランジスタのオフ電流を著しく低減することができる。なお、酸化物半導体膜を有するトランジスタの代わりに、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である炭化シリコンまたは窒化ガリウムなどをチャネル領域に用いたトランジスタを用いることができる。
【0043】
演算回路163は、インバータ、バッファ、NAND回路、AND回路、NOR回路、またはOR回路等の、入力信号がトランジスタのゲートに入力され、当該信号を演算し、出力する回路を適宜用いることができる。演算回路163は、後述する半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタにより構成される。
【0044】
ここで、メモリ素子141として、演算回路163にバッファを用いた回路の一例について、図7を用いて説明する。
【0045】
バッファは、第1のnチャネル型のトランジスタ163aのソース及びドレインの一方が低電位電圧Vssと接続し、ソースまたはドレインの他方が第1のpチャネル型のトランジスタ163bのソース及びドレインの一方と接続する。また、第1のpチャネル型のトランジスタ163bのソース及びドレインの他方が高電位電圧Vddと接続する。第1のnチャネル型のトランジスタ163a及び第1のpチャネル型のトランジスタ163bのゲートは、酸化物半導体膜を有するトランジスタ161のソース及びドレインの他方と接続する。第2のnチャネル型のトランジスタ163cのソース及びドレインの一方が低電位電圧Vssと接続し、ソースまたはドレインの他方が第2のpチャネル型のトランジスタ163dのソース及びドレインの一方と接続する。また、第2のpチャネル型のトランジスタ163dのソース及びドレインの他方が高電位電圧Vddと接続する。第2のnチャネル型のトランジスタ163c及び第2のpチャネル型のトランジスタ163dのゲートは、第1のnチャネル型のトランジスタ163aのソース及びドレインの他方、並びに第1のpチャネル型のトランジスタ163bのソース及びドレインの一方と接続する。第2のnチャネル型のトランジスタ163cのソース及びドレインの他方、並びに第2のpチャネル型のトランジスタ163dのソース及びドレインの一方は、出力端子169と接続する。
【0046】
メモリ素子141では、トランジスタ161のソース及びドレインの他方の電位(またはそれに対応する電荷量)をコンフィギュレーションデータに応じて制御することにより、データを記憶する。トランジスタ161のソース及びドレインの他方に所定の電位が充電された状態を「1」に対応させ、トランジスタ161のソース及びドレインの他方に電位が充電されていない状態を「0」に対応させることによって、1ビットのデータを記憶することができる。
【0047】
トランジスタ161のソース及びドレインの他方は、演算回路163であるバッファの第1のnチャネル型のトランジスタ163a及び第1のpチャネル型のトランジスタ163bのゲートと接続する。このため、トランジスタ161のソース及びドレインの他方に保持した電位をトランジスタ161のソース及びドレインの他方に保持することができる。このため、コンフィギュレーションデータが、他のメモリ素子へ漏れることを低減できる。
【0048】
また、メモリ素子141においては、酸化物半導体膜を有するトランジスタ161のオフ電流が極めて小さいため、トランジスタ161をオフ状態とすることにより、電源電圧の供給が停止した後も、トランジスタ161のソース及びドレインの他方の電位、即ちデータを長期間に渡って保持することが可能となる。
【0049】
このように酸化物半導体を用いたトランジスタによってメモリ素子141を形成することで、不揮発性メモリを実現することが可能となる。また、メモリ素子141では、データに対応する信号電位をトランジスタ161に入力し、トランジスタ161をオフ状態として、当該トランジスタ161のソース及びドレインの他方をフローティング状態とすることにより、データを記憶する。そのため、メモリ素子141において、データの書き換えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができる。
【0050】
また、メモリ素子141においては、トランジスタ161のソース及びドレインの他方に容量素子171を設けることで、トランジスタ161のソース及びドレインの他方の電位をより確実に保持することができる。このため、メモリ素子141では、データに対応する信号電位を所定のノード(容量素子171の一対の電極のうちの一方)に入力し、トランジスタ161をオフ状態として、当該ノードをフローティング状態とすることにより、データを記憶することができる。そのため、メモリ素子141において、データの書き換えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができる。
【0051】
ところで、不揮発性メモリとして磁気トンネル接合素子(MTJ素子)が知られている。MTJ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。表1はMTJ素子と、本実施の形態に係る半導体装置との対比を示す。
【0052】
【表1】
【0053】
MTJ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、MTJ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、MTJ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【0054】
原理的にMTJ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、MTJ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【0055】
さらに、MTJ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。MTJ素子はビット当たりの材料コストから見ても高価であると考えられる。
【0056】
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンMOSFETと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
【0057】
図4(B)に示す構造のメモリ素子141を有するコンフィギュレーションメモリ133を採用したプログラマブルロジックデバイスにおいて、ノーマリ・オフの駆動方法を適用する場合について説明する。
【0058】
(電源電圧供給時の動作及びデータ格納の動作)
プログラマブルロジックデバイスに電源電圧が供給されている間、つまり図4(B)に示す構造のメモリ素子141を有するコンフィギュレーションメモリ133に電源電圧が供給されている間は、トランジスタ161のワード線にHigh電圧を印加して導通状態とし、ビット線から信号を入力して、トランジスタ161のソース及びドレインの他方にデータを書き込む。
【0059】
演算回路163がインバータまたはバッファの場合は、演算回路163に電源電圧を供給し、演算回路163を導通状態とする。即ち、トランジスタ161のソース及びドレインの他方に書き込まれたデータを演算回路163で演算し、出力端子169に出力する。また、演算回路163がNAND回路、AND回路、NOR回路、またはOR回路の場合は、演算回路163に読出し信号を入力し、トランジスタ161のソース及びドレインの他方に書き込まれたデータを演算回路163で演算し、出力端子169に出力する。
【0060】
また、メモリ素子141にコンフィギュレーションデータを格納する場合において、演算回路163がインバータまたはバッファの場合は、演算回路163を非導通状態とすることで、トランジスタ161のソース及びドレインの他方にデータを格納する。また、演算回路163がNAND回路、AND回路、NOR回路、またはOR回路の場合は、演算回路163への読出し信号の入力を停止することで、トランジスタ161のソース及びドレインの他方にデータを格納する。
【0061】
(データ待機の動作)
データ格納の後、トランジスタ161のワード線にLow電圧を印加してトランジスタ161をオフ状態とすることによって、メモリ素子141に記憶されたデータが変動しないような状態とする。こうしてデータの待機を行うことができる。メモリ素子141は不揮発性であり、トランジスタ161のオフ電流が極めて小さいため、トランジスタ161をオフ状態とすることにより、電源電圧の供給が停止した後もトランジスタ161のソース及びドレインの一方の電位、即ちデータを長期間に渡って保持することが可能となる。
【0062】
以上のとおり、データの待機を行った後、コンフィギュレーションメモリ133への電源電圧の供給を停止する。
【0063】
(データ供給の動作)
コンフィギュレーションメモリ133に電源電圧の供給を開始した後、演算回路163がインバータまたはバッファの場合は、演算回路163に電源電圧を供給し、演算回路163を導通状態とする。即ち、トランジスタ161のソース及びドレインの他方に書き込まれたデータを演算回路163で演算し、出力端子169に出力する。また、演算回路163がNAND回路、AND回路、NOR回路、またはOR回路の場合は、演算回路163に読出し信号を入力し、トランジスタ161のソース及びドレインの他方に書き込まれたデータを演算回路163で演算し、出力端子169に出力する。コンフィギュレーションメモリは、ルックアップテーブル内にあるため、コンフィギュレーションデータの読み出し及び書込動作を速くすることができる。
【0064】
本実施の形態に示すプログラマブルロジックデバイスでは、電源電圧供給停止後、再び電源電圧が供給された際に、コンフィギュレーションメモリへのコンフィギュレーションデータの書き込みが不要となり、プログラマブルロジックデバイスの起動時間を短くすることができる。そのため、プログラマブルロジックデバイスにおいて、電源電圧供給を頻繁に停止することが可能となり、ノーマリ・オフの駆動方法を適用して消費電力を大幅に低減することができる。
【0065】
また、コンフィギュレーションメモリ133に用いる不揮発性のメモリ素子として、書き込み可能な回数が多く信頼性の高いメモリ素子を用いるため、プログラマブルロジックデバイスの耐久性、信頼性を向上させることができる。
【0066】
次に、マルチプレクサ155について、図5及び図6を用いて説明する。
【0067】
図5は、図4(A)のマルチプレクサ155に用いることが可能なマルチプレクサ155aの回路図である。
【0068】
図5に示すマルチプレクサ155aは、第1のNAND回路181乃至第9のNAND回路189を有する。
【0069】
第1のNAND回路181は、図4(A)に示すメモリ素子141aの出力端子169aと接続し、第2のNAND回路182は、図4(A)に示すメモリ素子141bの出力端子169bと接続し、第3のNAND回路183は、図4(A)に示すメモリ素子141cの出力端子169cと接続し、第4のNAND回路184は、図4(A)に示すメモリ素子141dの出力端子169dと接続する。
【0070】
第1のNAND回路181〜第4のNAND回路184にはそれぞれ、メモリ素子141a〜141dからコンフィギュレーションデータA〜Dが入力される。
【0071】
第2のNAND回路182及び第4のNAND回路184に、入力端子143から信号S1を入力し、第1のNAND回路181及び第3のNAND回路183に、入力端子143に入力されインバータで反転された信号S1Bを入力して、第1のNAND回路181〜第4のNAND回路184の動作を制御し、コンフィギュレーションデータA〜Dのいずれかを第5のNAND回路185及び第6のNAND回路186に出力する。なお、入力端子144は、入力端子143に接続するインバータの出力端子と接続する。
【0072】
第5のNAND回路185は、第1のNAND回路181及び第2のNAND回路182と接続する。第6のNAND回路186は、第3のNAND回路183及び第4のNAND回路184と接続する。
【0073】
第5のNAND回路185に、第1のNAND回路181で演算された信号及び第2のNAND回路182で演算された信号が入力され、演算した信号を第7のNAND回路187に出力する。第6のNAND回路186に、第3のNAND回路183で演算された信号が入力され、第4のNAND回路184で演算された信号が入力され、演算した信号を第8のNAND回路188に出力する。
【0074】
第7のNAND回路187は、第5のNAND回路185と接続する。第8のNAND回路188は、第6のNAND回路186と接続する。第7のNAND回路187に、入力端子145に入力されインバータで反転された信号S2Bを入力し、第8のNAND回路188に、入力端子145から信号S2を入力して第7のNAND回路187及び第8のNAND回路188の動作を制御し、演算した信号を第9のNAND回路189に出力する。なお、入力端子146は、入力端子145に接続するインバータの出力端子と接続する。
【0075】
第9のNAND回路189は、第7のNAND回路187及び第8のNAND回路188と接続する。
【0076】
第9のNAND回路189は、出力端子147と接続する。
【0077】
第9のNAND回路189に、第7のNAND回路187で演算された信号及び第8のNAND回路188で演算された信号が入力され、第9のNAND回路189で演算された信号が、ルックアップテーブルの出力端子147へと出力される。
【0078】
以上の工程により2つの入力信号により、コンフィギュレーションデータを出力することができる。
【0079】
図6は、図4(A)のマルチプレクサ155に用いることが可能なマルチプレクサ155bの回路図である。
【0080】
図6に示すマルチプレクサ155bは、pチャネル型のトランジスタ及びnチャネル型のトランジスタが並列に接続された第1のトランスミッションゲート191乃至第6のトランスミッションゲート196と、バッファ197とを有する。
【0081】
第1のトランスミッションゲート191は、メモリ素子141aの出力端子169aと接続する。第2のトランスミッションゲート192は、メモリ素子141bの出力端子169bと接続する。第3のトランスミッションゲート193は、メモリ素子141cの出力端子169cと接続する。第4のトランスミッションゲート194は、メモリ素子141dの出力端子169dと接続する。
【0082】
メモリ素子141a〜141dから、第1のトランスミッションゲート191〜第4のトランスミッションゲート194にそれぞれ、コンフィギュレーションデータA〜Dが入力される。
【0083】
第1のトランスミッションゲート191〜第4のトランスミッションゲート194に、入力端子143から信号S1と、入力端子143に入力されインバータで反転された信号S1Bを入力して、第1のトランスミッションゲート191〜第4のトランスミッションゲート194の動作の制御をして、コンフィギュレーションデータA〜Dのいずれかを第5のトランスミッションゲート195及び第6のトランスミッションゲート196に出力する。
【0084】
第5のトランスミッションゲート195は、第1のトランスミッションゲート191及び第2のトランスミッションゲート192と接続する。第6のトランスミッションゲート196は、第3のトランスミッションゲート193及び第4のトランスミッションゲート194と接続する。
【0085】
バッファ197は出力端子147と接続する。
【0086】
第5のトランスミッションゲート195及び第6のトランスミッションゲート196のnチャネル型のトランジスタに、入力端子145から信号S2と、入力端子145に入力されインバータで反転された信号S2Bとを入力して第5のトランスミッションゲート195及び第6のトランスミッションゲート196の動作を制御して、演算した信号をバッファ197に出力する。
【0087】
ここで、マルチプレクサによる動作方法について説明する。ここでは、一形態として図6に示すマルチプレクサ155bを用いた動作方法について説明する。
【0088】
入力端子143に信号S1としてLowを入力する。信号S1Bは信号S1の反転信号であるため、信号S1BとしてHighが入力される。入力端子145に信号S2としてLowを入力する。信号S2Bは信号S2の反転信号であるため、入力端子146を介して信号S2BとしてHighが入力される。なお、入力端子144は、入力端子143に接続するインバータの出力端子と接続し、入力端子146は、入力端子145に接続するインバータの出力端子と接続する。これらの信号がマルチプレクサ155bで演算処理され、バッファ197に信号Aが出力され、バッファ197で増幅された信号Aが出力端子147から出力される。
【0089】
同様に、入力端子143に信号S1としてLowを入力し、入力端子145に信号S2としてHighを入力すると、メモリ素子141cからバッファ197に信号Cが出力され、バッファ197で増幅された信号Cが出力端子147から出力される。
【0090】
同様に、入力端子143に信号S1としてHighを入力し、入力端子145に信号S2としてLowを入力すると、メモリ素子141bからバッファ197に信号Bが出力され、バッファ197で増幅された信号Bが出力端子147から出力される。
【0091】
同様に、入力端子143に信号S1としてHighを入力し、入力端子145に信号S2としてHighを入力すると、メモリ素子141dからバッファ197に信号Dが出力され、バッファ197で増幅された信号Dが出力端子147から出力される。
【0092】
このように、入力端子143、145から入力される信号S1、S2によって、コンフィギュレーションメモリに含まれるメモリ素子に保持されたコンフィギュレーションデータA〜Dのいずれかが選択回路から出力され、論理エレメントで行われる演算処理の種類を特定することができる。
【0093】
図2に示す論理エレメント121a〜121dは、コンフィギュレーションメモリ133に記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行う。
【0094】
なお、図3に示した論理エレメント121aにおいて、レジスタ137を省略することもできる。また、レジスタ137を有する論理エレメントと、レジスタ137を省略した論理エレメントの両方が混在する論理ブロックを有するプログラマブルロジックデバイスであってもよい。レジスタ137を省略した論理エレメントでは、ルックアップテーブル131の出力を、論理エレメント121aの出力とすることができる。
【0095】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【0096】
コンフィギュレーションメモリ133に用いる不揮発性のメモリ素子は、定期的なリフレッシュ動作が不要、若しくはリフレッシュ動作を行う頻度を非常に低くすることができ、消費電力を更に低減することができる。また、プログラマブルロジックデバイスへの電源電圧の供給開始のたびにコンフィギュレーションメモリ133へのデータの書き込みを行う必要がない。このため、低消費電力で、起動時間が高速なプログラマブルロジックデバイスを提供することができる。
【0097】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0098】
(実施の形態2)
本実施の形態では、実施の形態1に示すプログラマブルロジックデバイスの作製方法について、図7〜図11を用いて説明する。ここでは、メモリ素子として、図7の回路図で示すように、酸化物半導体膜を有するトランジスタ161と、演算回路163として、バッファを有するメモリ素子141を説明する。詳細には、プログラマブルロジックデバイスの作製方法として、酸化物半導体膜を有するトランジスタ161と、バッファを構成する第1のnチャネル型のトランジスタ163a及び第1のpチャネル型のトランジスタ163bについて説明する。なお、図8〜図11において、A−Bに示す断面図は、酸化物半導体膜を有するトランジスタ161、第1のnチャネル型のトランジスタ163a、及び第1のpチャネル型のトランジスタ163bが形成される領域の断面図に相当し、C−Dに示す断面図は、酸化物半導体膜を有するトランジスタ161のソース及びドレインの一方と、第1のnチャネル型のトランジスタ163a及び第1のpチャネル型のトランジスタ163bのゲートの接続領域の断面図に相当する。
【0099】
図8(A)に示すように、n型の半導体基板201に素子分離領域203を形成した後、n型の半導体基板201の一部にpウェル領域205を形成する。
【0100】
n型の半導体基板201としては、n型の導電型を有する単結晶シリコン基板(シリコンウェハー)、化合物半導体基板(SiC基板、サファイア基板、GaN基板等)を用いることができる。
【0101】
また、n型の半導体基板201の代わりに、SOI(Silicon On Insulator)基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂SIMOX(Separation by IMplanted OXygen)基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ELTRAN法(Epitaxial Layer Transfer:キャノン社の登録商標)等を用いて形成したSOI基板を用いてもよい。
【0102】
素子分離領域203は、LOCOS(Local Oxidation of Silicon)法またはSTI(Shallow Trench Isolation)法等を用いて形成する。
【0103】
pウェル領域205は、ホウ素等のp型を付与する不純物元素が、5×1015/cm3〜1×1016/cm3程度の濃度で添加されている。pウェル領域205は、半導体基板201の一部にマスクを形成したのち、半導体基板201の一部にp型を付与する不純物元素を添加して、形成される。
【0104】
なお、ここでは、n型の半導体基板を用いているが、p型の半導体基板を用い、p型の半導体基板にn型を付与するリン、ヒ素等の不純物元素が添加されたnウェル領域を形成してもよい。
【0105】
次に、図8(B)に示すように、半導体基板201上にゲート絶縁膜207及びゲート電極209を形成する。
【0106】
熱処理を行い半導体基板201の表面を酸化した酸化シリコン膜を形成する。または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜(酸窒化シリコン膜)との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜207を形成する。
【0107】
若しくは、厚さ5〜50nmの酸化シリコン、酸化窒化シリコン、高誘電率物質(high−k材料ともいう)であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、CVD法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜207を形成する。
【0108】
ゲート電極209は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極209を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【0109】
ゲート電極209は、導電膜をスパッタリング法、CVD法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【0110】
ここでは、熱処理を行い、半導体基板201上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜207及びゲート電極209を形成する。
【0111】
次に、図8(C)に示すように、半導体基板201にp型を付与する不純物元素を添加してp型の不純物領域213a、213bを形成する。また、pウェル領域205にn型を付与する不純物元素を添加して、n型の不純物領域211a、211bを形成する。n型の不純物領域211a、211b、及びp型の不純物領域213a、213bにおけるn型を付与する不純物元素及びp型を付与する不純物元素の濃度は、1×1019/cm3以上1×1021/cm3以下である。n型を付与する不純物元素及びp型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板201及びpウェル領域205に添加する。
【0112】
次に、図8(D)に示すように、半導体基板201、素子分離領域203、ゲート絶縁膜207、及びゲート電極209上に、スパッタリング法、CVD法等により、絶縁膜215、217を形成する。
【0113】
絶縁膜215、217は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜215をCVD法により形成することで、絶縁膜215の水素含有量が高まるため、熱処理により、半導体基板を水素化し、水素によりダングリングボンドを終端させ、欠陥を低減することができる。
【0114】
また、絶縁膜217として、BPSG(Boron Phosphorus Silicon Glass)などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜217の平坦性を高めることができる。
【0115】
絶縁膜215または絶縁膜217を形成した後、不純物領域211a、211b、213a、213bに添加された不純物元素を活性化するための熱処理を行う。
【0116】
以上の工程により、図7に示すnチャネル型のトランジスタ163a及びpチャネル型のトランジスタ163bを作製することができる。
【0117】
次に、絶縁膜215、217の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ219a〜219dを形成する。代表的には、スパッタリング法、CVD法、メッキ法等により導電膜を形成した後、CMP(Chemical Mechanical Polishing)法により平坦化処理を行い、導電膜の表面の不要な部分を除去して、コンタクトプラグ219a〜219dを形成する。
【0118】
コンタクトプラグ219a〜219dとなる導電膜は、WF6ガスとSiH4ガスからCVD法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される。
【0119】
次に、絶縁膜217及びコンタクトプラグ219a〜219d上に、スパッタリング法、CVD法等により絶縁膜を形成した後、該絶縁膜の一部を選択的に溝部を有するようにエッチングし、絶縁膜221a〜221eを形成する。次に、スパッタリング法、CVD法等により導電膜を形成した後、CMP法、メッキ法等により平坦化処理を行い、該導電膜の表面の不要な部分を除去して、配線223a〜223cを形成する(図9(A)参照)。
【0120】
絶縁膜221a〜221eは、絶縁膜215と同様の材料を用いて形成することができる。
【0121】
配線223a〜223cとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【0122】
平坦化された絶縁膜221a〜221e及び配線223a〜223cを用いることで、後に形成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減することができる。また、歩留まり高く酸化物半導体膜を有するトランジスタを形成することができる。
【0123】
次に、熱処理またはプラズマ処理により、絶縁膜221a〜221e及び配線223a〜223cに含まれる水素を脱離させることが好ましい。この結果、後の熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、100℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素(亜酸化窒素、一酸化窒素、二酸化窒素など)を用いる。
【0124】
次に、絶縁膜221a〜221e及び配線223a〜223c上に、スパッタリング法、CVD法等により、絶縁膜225を形成する。絶縁膜225としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜225として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、加熱により酸化物半導体膜に酸素を拡散させることができる。
【0125】
次に、絶縁膜225上に、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等を用いて酸化物半導体膜227を形成する(図9(B)参照)。ここでは、酸化物半導体膜227として、スパッタリング法により、1nm以上50nm以下、更に好ましくは3nm以上30nm以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜227の厚さを上記厚さとすることで、トランジスタの短チャネル効果を抑制することができる。
【0126】
酸化物半導体膜は、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。
【0127】
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
【0128】
例えば、酸化物半導体として、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物、Al−Zn系金属酸化物、Zn−Mg系金属酸化物、Sn−Mg系金属酸化物、In−Mg系金属酸化物、In−Ga系金属酸化物、三元系金属酸化物であるIn−Ga−Zn系金属酸化物(IGZOとも表記する)、In−Al−Zn系金属酸化物、In−Sn−Zn系金属酸化物、Sn−Ga−Zn系金属酸化物、Al−Ga−Zn系金属酸化物、Sn−Al−Zn系金属酸化物、In−Hf−Zn系金属酸化物、In−La−Zn系金属酸化物、In−Ce−Zn系金属酸化物、In−Pr−Zn系金属酸化物、In−Nd−Zn系金属酸化物、In−Sm−Zn系金属酸化物、In−Eu−Zn系金属酸化物、In−Gd−Zn系金属酸化物、In−Tb−Zn系金属酸化物、In−Dy−Zn系金属酸化物、In−Ho−Zn系金属酸化物、In−Er−Zn系金属酸化物、In−Tm−Zn系金属酸化物、In−Yb−Zn系金属酸化物、In−Lu−Zn系金属酸化物、四元系金属酸化物であるIn−Sn−Ga−Zn系金属酸化物、In−Hf−Ga−Zn系金属酸化物、In−Al−Ga−Zn系金属酸化物、In−Sn−Al−Zn系金属酸化物、In−Sn−Hf−Zn系金属酸化物、In−Hf−Al−Zn系金属酸化物を用いることができる。
【0129】
酸化物半導体膜227は、少なくとも、In、Ga、Sn及びZnから選ばれた一種以上の元素を含むこと酸化物半導体膜である。代表的には、四元系金属酸化物であるIn−Sn−Ga−Zn系金属酸化物や、三元系金属酸化物であるIn−Ga−Zn系金属酸化物、In−Sn−Zn系金属酸化物、In−Al−Zn系金属酸化物、Sn−Ga−Zn系金属酸化物、Al−Ga−Zn系金属酸化物、Sn−Al−Zn系金属酸化物や、二元系金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物や、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛などを用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。
【0130】
ここで、例えば、In−Ga−Zn系金属酸化物とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物、という意味であり、InとGaとZnの比率は問わない。また、インジウムとガリウムと亜鉛以外の金属元素を含んでいてもよい。このとき、上記酸化物半導体膜においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【0131】
また、酸化物半導体膜として、InMO3(ZnO)m(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO5(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
【0132】
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系金属酸化物やその組成の近傍の酸化物を用いるとよい。
【0133】
しかし、これらに限られず、必要とする半導体特性(電界効果移動度、しきい値電圧、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【0134】
例えば、In−Sn−Zn系金属酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、In−Ga−Zn系金属酸化物でも、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。
【0135】
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物の組成の近傍であるとは、a、b、cが、
(a−A)2+(b−B)2+(c−C)2≦r2
を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。
【0136】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【0137】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【0138】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。
【0139】
なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【0140】
【数1】
【0141】
なお、上記において、S0は、測定面(座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて評価可能である。
【0142】
酸化物半導体膜としてIn−Zn系金属酸化物を用いる場合、原子数比で、In/Zn=0.5〜50、好ましくはIn/Zn=1〜20、さらに好ましくはIn/Zn=1.5〜15とする。Znの原子数比を好ましい前記範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
【0143】
なお、酸化物半導体膜227に形成することが可能な金属酸化物は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【0144】
なお、酸化物半導体膜227において、アルカリ金属またはアルカリ土類金属の濃度は、1×1018atoms/cm3以下、さらに好ましくは2×1016atoms/cm3以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【0145】
また、酸化物半導体膜227には、5×1018atoms/cm3以下の窒素が含まれてもよい。
【0146】
酸化物半導体膜227は、非晶質構造であってもよい。
【0147】
また、酸化物半導体膜227として、結晶化した部分を有するCAAC−OS(C Axis Aligned Crystalline Oxide Semiconductorともいう。)を用いてもよい。
【0148】
以下に、CAAC−OSについて説明する。CAAC−OSとは、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面(あるいは表面または界面)においては、a軸またはb軸の向きが異なる(c軸を中心に回転した)結晶を含む酸化物半導体のことである。
【0149】
広義に、CAAC−OSとは、非単結晶であって、そのab面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつc軸方向の断面において金属原子が層状または金属原子と酸素原子が層状に配列した相を含む材料をいう。
【0150】
CAAC−OSは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAAC−OSは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【0151】
CAAC−OSに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAAC−OSを構成する個々の結晶部分のc軸は一定の方向(例えば、CAAC−OSが形成される基板面、CAAC−OSの表面、膜面、界面等に垂直な方向)に揃っていてもよい。あるいは、CAAC−OSを構成する個々の結晶部分のab面の法線は一定の方向(例えば、基板面、表面、膜面、界面等に垂直な方向)を向いていてもよい。
【0152】
CAAC−OSは、その組成等に応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。
【0153】
このようなCAAC−OSの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子及び酸素原子(または窒素原子)の層状配列が認められる酸化物半導体を挙げることもできる。
【0154】
CAAC−OSに含まれる結晶構造の一例について図14乃至図16を用いて詳細に説明する。なお、特に断りがない限り、図14乃至図16は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図14において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。
【0155】
図14(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を、小グループと呼ぶ。図14(A)の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図14(A)の上半分及び下半分にはそれぞれ3個ずつ4配位のOがある。図14(A)に示す小グループは電荷が0である。
【0156】
図14(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下3配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図14(B)の上半分及び下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図14(B)に示す構造をとりうる。図14(B)に示す小グループは電荷が0である。
【0157】
図14(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図14(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。また、図14(C)において、3つの4配位のOが上半分にあり、1つの4配位のOが下半分にあってもよい。図14(C)に示す小グループは電荷が0である。
【0158】
図14(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図14(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図14(D)に示す小グループは電荷が+1となる。
【0159】
図14(E)に、2個のZnを含む小グループを示す。図14(E)の上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図14(E)に示す小グループは電荷が−1となる。
【0160】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ(ユニットセルともいう。)と呼ぶ。
【0161】
ここで、これらの小グループ同士が結合する規則について説明する。図14(A)のInの上半分の3個のOは下方向に3個の近接Inを有し、下半分の3個のOは上方向に3個の近接Inを有する。図14(B)のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。図14(C)のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向に3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)の上半分の4配位のO、5配位の金属原子(GaまたはIn)の下半分の4配位のOまたは4配位の金属原子(Zn)の上半分の4配位のOのいずれかと結合することになる。
【0162】
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。
【0163】
図15(A)に、In−Sn−Zn−O系の層構造を構成する中グループのモデル図を示す。図15(B)に、3つの中グループで構成される大グループを示す。なお、図15(C)は、図15(B)の層構造をc軸方向から観察した場合の原子配列を示す。
【0164】
図15(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分及び下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図15(A)において、Inの上半分及び下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図15(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。
【0165】
図15(A)において、In−Sn−Zn−O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるSnと結合している構成である。この中グループを複数結合して大グループを構成する。
【0166】
ここで、3配位のO及び4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.667、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従って、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成するためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図14(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。
【0167】
具体的には、図15(B)に示した大グループが繰り返されることで、In−Sn−Zn−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)とする組成式で表すことができる。
【0168】
また、このほかにも、四元系金属酸化物であるIn−Sn−Ga−Zn系金属酸化物や、三元系金属酸化物であるIn−Ga−Zn系金属酸化物(IGZOとも表記する。)、In−Al−Zn系金属酸化物、Sn−Ga−Zn系金属酸化物、Al−Ga−Zn系金属酸化物、Sn−Al−Zn系金属酸化物、In−Hf−Zn系金属酸化物、In−La−Zn系金属酸化物、In−Ce−Zn系金属酸化物、In−Pr−Zn系金属酸化物、In−Nd−Zn系金属酸化物、In−Sm−Zn系金属酸化物、In−Eu−Zn系金属酸化物、In−Gd−Zn系金属酸化物、In−Tb−Zn系金属酸化物、In−Dy−Zn系金属酸化物、In−Ho−Zn系金属酸化物、In−Er−Zn系金属酸化物、In−Tm−Zn系金属酸化物、In−Yb−Zn系金属酸化物、In−Lu−Zn系金属酸化物や、二元系金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物、Al−Zn系金属酸化物、Zn−Mg系金属酸化物、Sn−Mg系金属酸化物、In−Mg系金属酸化物や、In−Ga系金属酸化物、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛などを用いた場合も同様である。
【0169】
例えば、図16(A)に、In−Ga−Zn−O系の層構造を構成する中グループのモデル図を示す。
【0170】
図16(A)において、In−Ga−Zn−O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分及び下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。
【0171】
図16(B)に3つの中グループで構成される大グループを示す。なお、図16(C)は、図16(B)の層構造をc軸方向から観察した場合の原子配列を示している。
【0172】
ここで、In(6配位または5配位)、Zn(4配位)、Ga(5配位)の電荷は、それぞれ+3、+2、+3であるため、In、Zn及びGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。
【0173】
また、In−Ga−Zn−O系の層構造を構成する中グループは、図16(A)に示したグループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。
【0174】
ここでは、酸化物半導体膜227として非晶質構造の酸化物半導体膜をスパッタリング法により形成する。
【0175】
スパッタリング法に用いるターゲットとしては、亜鉛を含む金属酸化物ターゲットを用いることができる。ターゲットとしては、四元系金属酸化物であるIn−Sn−Ga−Zn系金属酸化物や、三元系金属酸化物であるIn−Ga−Zn系金属酸化物、In−Sn−Zn系金属酸化物、In−Al−Zn系金属酸化物、Sn−Ga−Zn系金属酸化物、Al−Ga−Zn系金属酸化物、Sn−Al−Zn系金属酸化物や、二元系金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物や、一元系金属酸化物である酸化スズ、酸化亜鉛などのターゲットを用いることができる。
【0176】
また、In−Sn−Zn系金属酸化物のターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。
【0177】
ターゲットの一例として、In、Ga、及びZnを含む金属酸化物ターゲットを、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比とする。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲット、In2O3:Ga2O3:ZnO=2:1:8[mol数比]の組成比を有するターゲットを用いることもできる。また、In2O3:ZnO=25:1〜1:4[mol数比]の組成比を有するターゲットを用いることもできる。
【0178】
なお、スパッタリングガスは、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
【0179】
スパッタリング法において、プラズマを発生させるための電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いることができる。
【0180】
なお、酸化物半導体膜を成膜する処理室は、リークレートを1×10−10Pa・m3/秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【0181】
また、酸化物半導体膜を成膜する処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【0182】
酸化物半導体膜を成膜する処理室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を10倍程度大きくすることができる。ベーキングは100℃以上450℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【0183】
このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
【0184】
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水を取り除く工程を行ってもよい。
【0185】
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子(あるいは酸素が脱離した部分)には欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、トランジスタの信頼性を高めることができる。
【0186】
次に、酸化物半導体膜227より水素を放出させると共に、絶縁膜225に含まれる酸素の一部を、酸化物半導体膜と、絶縁膜225及び酸化物半導体膜の界面近傍に拡散させる。この結果、後に形成されるトランジスタにおいて、水素濃度、及び絶縁膜225との界面近傍における酸素欠損が低減された酸化物半導体膜228を形成することができる(図9(C)参照)。
【0187】
該熱処理の温度は、酸化物半導体膜227から水素を放出させると共に、絶縁膜225に含まれる酸素の一部を放出させ、さらには酸化物半導体膜227に拡散させる温度が好ましく、代表的には、150℃以上基板歪み点未満、好ましくは250℃以上450℃以下、更に好ましくは300℃以上450℃以下とする。
【0188】
また、該熱処理は、RTA(Rapid Thermal Anneal)装置を用いることができる。RTA装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜からの水素の放出、及び絶縁膜225から酸化物半導体膜への酸素拡散の時間を短縮することができる。
【0189】
熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気で行ってもよい。処理時間は3分〜24時間とする。または、不活性ガス雰囲気で熱処理を行った後、酸素雰囲気で熱処理を行ってもよい。
【0190】
次に、酸化物半導体膜228の一部を選択的にエッチングして、酸化物半導体膜229を形成する。次に、酸化物半導体膜229上に、スパッタリング法、CVD法等により絶縁膜231を形成する。次に、絶縁膜231上にゲート電極233を形成する(図10(A)参照)。
【0191】
絶縁膜231は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはGa−Zn−O系金属酸化物などを用いればよく、積層または単層で設ける。また、絶縁膜231は、絶縁膜225に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜231に加熱により酸素が脱離する膜を用いることで、後の熱処理により酸化物半導体膜229に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【0192】
また、絶縁膜231として、ハフニウムシリケート(HfSiOx)、窒素が添加されたハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムアルミネート(HfAlxOyNz)、酸化ハフニウム、酸化イットリウムなどのhigh−k材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【0193】
絶縁膜231の厚さは、10nm以上300nm以下、より好ましくは5nm以上50nm以下、より好ましくは10nm以上30nm以下とするとよい。
【0194】
ゲート電極233は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極233は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【0195】
また、ゲート電極233は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【0196】
ゲート電極233は、印刷法またはインクジェット法により形成される。若しくは、スパッタリング法、CVD法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、形成される。
【0197】
なお、ゲート電極233と絶縁膜231との間に、絶縁膜231に接する材料層として、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、ZnNなど)を設けることが好ましい。これらの膜は5eV、好ましくは5.5eV以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリ・オフのスイッチング素子を実現できる。例えば、窒素を含むIn−Ga−Zn−O膜を用いる場合、少なくとも酸化物半導体膜229より高い窒素濃度、具体的には7原子%以上の窒素を含むIn−Ga−Zn−O膜を用いる。
【0198】
この後、熱処理を行うことが好ましい。当該熱処理により、絶縁膜225及び絶縁膜231から酸化物半導体膜229に酸素を拡散させて、酸化物半導体膜229に含まれる酸素欠陥を補填し、酸素欠陥を低減することができる。
【0199】
次に、ゲート電極233をマスクとして、酸化物半導体膜229にドーパントを添加する処理を行う。この結果、図10(B)に示すように、ゲート電極233に覆われ、ドーパントが添加されない第1の領域235aと、ドーパントを含む一対の第2の領域235b、235cを形成する。ゲート電極233をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第1の領域235a、及びドーパントを含む一対の第2の領域235b、235cを形成することができる。なお、ゲート電極233と重畳する第1の領域235aはチャネル領域として機能する。また、ドーパントを含む一対の第2の領域235b、235cは、低抵抗領域として機能する。また、第1の領域235a、及びドーパントを含む一対の第2の領域235b、235cを酸化物半導体膜235と示す。
【0200】
酸化物半導体膜229の第1の領域235aは、水素濃度を5×1018atoms/cm3未満、好ましくは1×1018atoms/cm3以下、より好ましくは5×1017atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜229の第1の領域235a中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
【0201】
ドーパントを含む一対の第2の領域235b、235cに含まれるドーパントの濃度は、5×1018atoms/cm3以上1×1022atoms/cm3以下、好ましくは5×1018atoms/cm3以上5×1019atoms/cm3未満とする。
【0202】
ドーパントを含む一対の第2の領域235b、235cはドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第1の領域235aと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第2の領域235b、235cの導電性を低下させることになる。
【0203】
ドーパントを含む一対の第2の領域235b、235cは、導電率が0.1S/cm以上1000S/cm以下、好ましくは10S/cm以上1000S/cm以下とすることが好ましい。
【0204】
酸化物半導体膜229において、ドーパントを含む一対の第2の領域235b、235cを有することで、チャネル領域として機能する第1の領域235aの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
【0205】
酸化物半導体膜229にドーパントを添加する方法として、イオンドーピング法またはイオン注入法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
【0206】
また、酸化物半導体膜229へのドーパントの添加は、酸化物半導体膜229を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜229が露出している状態でドーパントの添加を行ってもよい。
【0207】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やCVD装置などを用いることができる。
【0208】
この後、熱処理を行ってもよい。当該熱処理の温度は、代表的には、150℃以上450℃以下、好ましくは250℃以上325℃以下とする。または、250℃から325℃まで徐々に温度上昇させながら加熱してもよい。
【0209】
当該熱処理により、ドーパントを含む一対の第2の領域235b、235cの抵抗を低減することができる。なお、当該熱処理において、ドーパントを含む一対の第2の領域235b、235cは、結晶状態でも非晶質状態でもよい。
【0210】
次に、図10(C)に示すように、ゲート電極233の側面にサイドウォール絶縁膜237、及びゲート絶縁膜239、並びに電極241a、241bを形成する。
【0211】
サイドウォール絶縁膜237は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜237として、絶縁膜225と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
【0212】
ここで、サイドウォール絶縁膜237の形成方法について説明する。
【0213】
まず、絶縁膜231及びゲート電極233上に、後にサイドウォール絶縁膜237となる絶縁膜を形成する。絶縁膜は、スパッタリング法、CVD法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極233の形状に応じる被覆性を考慮して、適宜選択すればよい。
【0214】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜237を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜237は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【0215】
また、ドーパントを含む一対の第2の領域235b、235cにおいて、サイドウォール絶縁膜237及びゲート絶縁膜239と重なる領域によりソース−ドレイン耐圧を高めることが可能である。ソース−ドレイン耐圧を高めることが可能である領域の幅は、サイドウォール絶縁膜237の幅に対応し、またサイドウォール絶縁膜237の幅は、ゲート電極233の厚さにも対応することから、所望の範囲となるように、ゲート電極233の厚さを決めればよい。
【0216】
また、サイドウォール絶縁膜237の形成工程と共に、異方性の高いエッチングを用いて絶縁膜231をエッチングし、酸化物半導体膜229を露出させることで、ゲート絶縁膜239を形成することができる。
【0217】
一対の電極241a、241bは配線223a〜223cと同様の材料を適宜用いて形成することができる。なお、一対の電極241a、241bは配線としても機能させてもよい。
【0218】
一対の電極241a、241bは、印刷法またはインクジェット法を用いて形成される。または、スパッタリング法、CVD法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極241a、241bを形成する。
【0219】
一対の電極241a、241bは、サイドウォール絶縁膜237及びゲート絶縁膜239の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極241a、241bの端部がサイドウォール絶縁膜237上に位置し、酸化物半導体膜229において、ドーパントを含む一対の第2の領域235b、235cの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第2の領域235b、235cにおいて、一対の電極241a、241bと接する領域がソース領域及びドレイン領域として機能する。また、サイドウォール絶縁膜237及びゲート絶縁膜239と重なる領域によりソース−ドレイン耐圧を高めることが可能である。また、サイドウォール絶縁膜237の長さによりソース−ドレイン間の距離が制御できるため、酸化物半導体膜235と接する一対の電極241a、241bのチャネル側の端部を、マスクを用いずに形成させることができる。また、マスクを使用しないため、複数のトランジスタにおける加工ばらつきを低減することができる。
【0220】
以上の工程により、酸化物半導体膜を有するトランジスタ161を作製することができる。
【0221】
次に、図11(A)に示すように、スパッタリング法、CVD法、塗布法、印刷法等により、絶縁膜243及び絶縁膜245を形成する。
【0222】
絶縁膜243、245は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜245として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜243から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等で形成された膜がある。また、絶縁膜245として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜243として、絶縁膜225と同様に、加熱により酸素の一部が脱離する酸化絶縁膜と、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との3層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
【0223】
以上の工程により、酸化物半導体膜を有するトランジスタを作製することができる。
【0224】
次に、絶縁膜215、217、221e、243、245のそれぞれ一部を選択的にエッチングし、開口部を形成すると共に、ゲート電極209及び一対の電極の一方のそれぞれ一部を露出する。次に、開口部に導電膜を形成した後、該導電膜の一部を選択的にエッチングして、配線249を形成する。配線249は、コンタクトプラグ219a〜219dに示す材料を適宜用いることができる(図11(B)参照)。
【0225】
以上の工程により、酸化物半導体膜を有するトランジスタ161のソース及びドレインの他方と、nチャネル型のトランジスタ163a及びpチャネル型のトランジスタ163bのゲートを接続することができる。
【0226】
コンフィギュレーションメモリを構成するメモリ素子において、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタで構成される演算回路上に、酸化物半導体膜をチャネル領域に有するトランジスタを積層することができる。この結果、プログラマブルロジックデバイスのサイズを小さくできる。
【0227】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0228】
(実施の形態3)
本実施の形態では、実施の形態2に示す酸化物半導体膜229に、CAAC−OSを用いて形成する方法について、説明する。
【0229】
CAAC−OSを用いて酸化物半導体膜229を形成する第1の方法について、以下に説明する。
【0230】
CAAC−OSを用いて酸化物半導体膜229を形成する方法は、実施の形態2の図9(B)に示す酸化物半導体膜227となる酸化物半導体膜の方法において、スパッタリング法を用いる場合、基板温度を150℃以上450℃以下、好ましくは200℃以上350℃以下とすることで、酸化物半導体膜中への水(水素を含む)などの混入を低減しつつ、CAAC−OSを形成することができる。
【0231】
上記形成方法によりCAAC−OSを用いて酸化物半導体膜を形成した後に加熱することで、酸化物半導体膜227からより水素を放出させると共に、絶縁膜225に含まれる酸素の一部を、酸化物半導体膜227と、絶縁膜225及び酸化物半導体膜227の界面近傍に拡散させることができると共に、当該熱処理により、より結晶性の高いCAAC−OSを有する酸化物半導体膜228を形成することができる。この後、酸化物半導体膜228の一部を選択的にエッチングすることで、酸化物半導体膜229を形成することができる。
【0232】
次に、CAAC−OSを用いて酸化物半導体膜229を形成する第2の方法について、以下に説明する。
【0233】
絶縁膜225上に第1の酸化物半導体膜を形成する。第1の酸化物半導体膜は、一原子層以上10nm以下、好ましくは2nm以上5nm以下とする。
【0234】
第1の酸化物半導体膜は、基板温度を100℃以上600℃以下、好ましくは150℃以上550℃以下、さらに好ましくは200℃以上500℃以下とし、酸素ガス雰囲気で成膜する。これにより、成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、形成した第1の酸化物半導体膜中に含まれる水素、水等の不純物の混入を低減させることができる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはCAAC−OSが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはCAAC−OSが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は30体積%以上、好ましくは50体積%以上、さらに好ましくは80体積%以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【0235】
なお、第1の酸化物半導体膜の形成後、第1の熱処理を行ってもよい。該第1の熱処理により、第1の酸化物半導体膜から、より水(水素含む)を脱離させることができ、さらに結晶性も向上させることができる。該第1の熱処理を行うことにより、配向性の高いCAAC−OSを形成することができる。また、該第1の熱処理は、200℃以上基板の歪み点未満、好ましくは250℃以上450℃以下とする。
【0236】
また該第1の熱処理は、RTA(Rapid Thermal Anneal)装置を用いることができる。RTAを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するための時間を短縮することができる。
【0237】
該第1の熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は3分〜24時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、24時間を超える熱処理は生産性の低下を招くため好ましくない。
【0238】
次に、第1の酸化物半導体膜上に第2の酸化物半導体膜を成膜する。第2の酸化物半導体膜は、第1の酸化物半導体膜と同様の方法で成膜することができる。
【0239】
第2の酸化物半導体膜を成膜する際、基板加熱しながら成膜することで、第1の酸化物半導体膜を種結晶として、第2の酸化物半導体膜を結晶化させることができる。このとき、第1の酸化物半導体膜と第2の酸化物半導体膜が同一の元素から構成されることをホモ成長という。または、第1の酸化物半導体膜と第2の酸化物半導体膜とが、少なくとも一種以上異なる元素から構成されることをヘテロ成長という。
【0240】
なお、第2の酸化物半導体膜を成膜した後、第2の熱処理を行ってもよい。第2の熱処理は、第1の熱処理と同様の方法で行えばよい。第2の熱処理を行うことによって、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜とすることができる。または、第2の熱処理を行うことによって、第1の酸化物半導体膜を種結晶として、第2の酸化物半導体膜を結晶化させることができる。
【0241】
以上の方法により、酸化物半導体膜中への水素などの混入を低減しつつ、CAAC−OSからなる酸化物半導体膜227を形成した後の熱処理により、酸化物半導体膜227からより水素を放出させると共に、絶縁膜225に含まれる酸素の一部を、酸化物半導体膜227と、絶縁膜225及び酸化物半導体膜227の界面近傍とに拡散させることができると共に、当該熱処理により、より結晶性の高いCAAC−OSを有する酸化物半導体膜228を形成することができる。この後、酸化物半導体膜228の一部を選択的にエッチングして、酸化物半導体膜229を形成することができる。
【0242】
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子(あるいは酸素が脱離した部分)には欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより、酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させたCAAC−OSからなる酸化物半導体膜をチャネル領域とすることにより、トランジスタに対する光照射やBT(Bias Temperature)ストレス試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。
【0243】
なお、CAAC−OSに含まれる結晶粒界を低減させるためには、酸化物半導体膜の下地絶縁膜である絶縁膜225の表面の平坦性を良好にすることが好ましい。代表的には、絶縁膜225の平均面粗さ(Ra)を、1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下とすることが好ましい。酸化物半導体膜に含まれる結晶は、絶縁膜225の表面に概略垂直な方向に成長するため、絶縁膜225の平坦性を高めることで、結晶の成長方向を略同一方向にすることが可能であり、この結果層状に結晶を配列させ、結晶粒界を低減することができる。
【0244】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0245】
(実施の形態4)
本発明の一態様に係るプログラマブルロジックデバイスを用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【0246】
本発明の一態様に係るプログラマブルロジックデバイスを用いた半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。
【0247】
本発明の一態様に係るプログラマブルロジックデバイスを用いた半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
【0248】
図12は、携帯用の電子機器のブロック図である。図12に示す携帯用の電子機器はRF回路421、アナログベースバンド回路422、デジタルベースバンド回路423、バッテリー424、電源回路425、アプリケーションプロセッサ426、フラッシュメモリ430、ディスプレイコントローラ431、メモリ回路432、ディスプレイ433、タッチセンサ439、音声回路437、キーボード438などより構成されている。ディスプレイ433は表示部434、ソースドライバ435、ゲートドライバ436によって構成されている。アプリケーションプロセッサ426はCPU427、DSP428、インターフェース429を有している。例えば、CPU427、デジタルベースバンド回路423、メモリ回路432、DSP428、インターフェース429、ディスプレイコントローラ431、音声回路437のいずれかまたは全てに上記実施の形態で示したプログラマブルロジックデバイスを採用することによって、消費電力を低減することができる。
【0249】
図13は電子書籍のブロック図である。電子書籍はバッテリー451、電源回路452、マイクロプロセッサ453、フラッシュメモリ454、音声回路455、キーボード456、メモリ回路457、タッチパネル458、ディスプレイ459、ディスプレイコントローラ460によって構成される。マイクロプロセッサ453はCPU461、DSP462、インターフェース463を有している。例えば、CPU461、音声回路455、メモリ回路457、ディスプレイコントローラ460、DSP462、インターフェース463のいずれかまたは全てに上記実施の形態で示したプログラマブルロジックデバイスを採用することで、消費電力を低減することが可能になる。
【0250】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0251】
(実施の形態5)
本実施の形態では、酸化物半導体膜を用いてチャネル領域が形成されるトランジスタの電界効果移動度について説明する。
【0252】
酸化物半導体に限らず、実際に測定されるトランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【0253】
半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁(粒界等)が存在すると仮定すると、電界効果移動度をμは以下の式で表される。
【0254】
【数2】
【0255】
ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、Eはポテンシャル障壁の高さを以下の式で表される。
【0256】
【数3】
【0257】
ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体膜であれば、チャネルの厚さは半導体膜の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式となる。
【0258】
【数4】
【0259】
ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、ドレイン電流Idは以下のようになる。
【0260】
【数5】
【0261】
数5の右辺はVgの関数である。この式からわかるように、縦軸をln(Id/Vg)、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。
【0262】
このようにして求めた欠陥密度等をもとに数2及び数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn−Sn−Zn酸化物で測定される電界効果移動度は40cm2/Vs程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の電界効果移動度μ0は120cm2/Vsとなると予想できる。
【0263】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における電界効果移動度μ1は、以下の式で表される。
【0264】
【数6】
【0265】
ここで、Dはゲート方向の電界、B、Gは定数である。B及びGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)と数6の第2項が増加するため、電界効果移動度μ1は低下することがわかる。
【0266】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μ2を計算した結果を図17に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【0267】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。
【0268】
図17で示されるように、ゲート電圧1V強で電界効果移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、電界効果移動度が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで平坦にすること(Atomic Layer Flatness)が望ましい。
【0269】
このような電界効果移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図18乃至図20に示す。なお、計算に用いたトランジスタの断面構造を図21に示す。図21に示すトランジスタは酸化物半導体膜にn型の不純物半導体領域1103a及び不純物半導体領域1103cを有する。不純物半導体領域1103a及び不純物半導体領域1103cの抵抗率は2×10−3Ωcmとする。
【0270】
図21(A)に示すトランジスタは、下地絶縁膜1101及び下地絶縁膜1101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成される。トランジスタは不純物半導体領域1103a、不純物半導体領域1103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域1103bと、ゲート電極1105を有する。ゲート電極1105の幅(即ち、チャネル長)を33nmとする。
【0271】
ゲート電極1105と半導体領域1103bの間には、ゲート絶縁膜1104を有し、ゲート電極1105の両側面にはサイドウォール絶縁膜1106a及びサイドウォール絶縁膜1106b、ゲート電極1105の上部には、ゲート電極1105と他の配線との短絡を防止するための絶縁物1107を有する。サイドウォール絶縁膜の幅は5nmとする。また、不純物半導体領域1103a及び不純物半導体領域1103cに接して、ソース電極1108a及びドレイン電極1108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。
【0272】
図21(B)に示すトランジスタは、下地絶縁膜1101及び酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成され、不純物半導体領域1103a、不純物半導体領域1103cと、それらに挟まれた真性の半導体領域1103bと、幅33nmのゲート電極1105とゲート絶縁膜1104とサイドウォール絶縁膜1106a及びサイドウォール絶縁膜1106bと絶縁物1107とソース電極1108a及びドレイン電極1108bを有する点で図21(A)に示すトランジスタと同じである。
【0273】
図21(A)に示すトランジスタと図21(B)に示すトランジスタの相違点は、サイドウォール絶縁膜1106a及びサイドウォール絶縁膜1106bの下の半導体領域の導電型である。図21(A)に示すトランジスタでは、サイドウォール絶縁膜1106a及びサイドウォール絶縁膜1106bの下の半導体領域はn型の不純物半導体領域1103a及び不純物半導体領域1103cであるが、図21(B)に示すトランジスタでは、真性の半導体領域1103bである。すなわち、不純物半導体領域1103a(不純物半導体領域1103c)とゲート電極1105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、サイドウォール絶縁膜1106a(サイドウォール絶縁膜1106b)の幅と同じである。
【0274】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用した。図18は、図21(A)に示される構造のトランジスタのドレイン電流(Id、実線)及び電界効果移動度(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、電界効果移動度μはドレイン電圧を+0.1Vとして計算したものである。
【0275】
図18(A)はゲート絶縁膜の厚さを15nmとしたものであり、図18(B)はゲート絶縁膜の厚さを10nmとしたものであり、図18(C)はゲート絶縁膜の厚さを5nmとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲート電圧1V前後で、10μAを超えることが示された。即ち、LSIで要求されるオン電流の値を満たすことができる。
【0276】
図19は、図21(B)に示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id(実線)及び電界効果移動度μ(点線)のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、電界効果移動度μはドレイン電圧を+0.1Vとして計算したものである。図19(A)はゲート絶縁膜の厚さを15nmとしたものであり、図19(B)はゲート絶縁膜の厚さを10nmとしたものであり、図19(C)はゲート絶縁膜の厚さを5nmとしたものである。
【0277】
また、図20は、図21(B)に示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id(実線)及び電界効果移動度μ(点線)のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、電界効果移動度μはドレイン電圧を+0.1Vとして計算したものである。図20(A)はゲート絶縁膜の厚さを15nmとしたものであり、図20(B)はゲート絶縁膜の厚さを10nmとしたものであり、図20(C)はゲート絶縁膜の厚さを5nmとしたものである。
【0278】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【0279】
なお、電界効果移動度μのピークは、図18では80cm2/Vs程度であるが、図19では60cm2/Vs程度、図20では40cm2/Vsと、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、10μAを超えることが示された。即ち、LSIで要求されるオン電流の値を満たすことができる。
【0280】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0281】
(実施の形態6)
本実施の形態では、酸化物半導体膜として、In、Sn、Znを主成分とする酸化物半導体膜を用いてチャネル領域が形成されるトランジスタの電気特性及び信頼性について説明する。
【0282】
In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic%以上含まれる元素をいう。
【0283】
In、Sn、Znを主成分とする酸化物半導体膜の成膜時または成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【0284】
例えば、図22(A)〜(C)は、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vdは10Vとした。
【0285】
図22(A)は基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図22(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。
【0286】
電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図22(C)は、In、Sn、Znを主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。
【0287】
基板を意図的に加熱することでスパッタリング成膜中の水が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。
【0288】
In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水を放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結晶化の処理により結晶性のよい非単結晶酸化物半導体を得ることができる。
【0289】
基板を意図的に加熱して成膜すること及び/または成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図22(A)と図22(B)の対比からも確認することができる。
【0290】
なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
【0291】
意図的な基板加熱温度若しくは熱処理温度は、150℃以上、好ましくは200℃以上、より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【0292】
また、意図的に基板を加熱した成膜及び/または成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。
【0293】
実際に、酸化物半導体膜成膜後に熱処理を行っていない試料1と、650℃の熱処理を行った試料2のトランジスタに対してBTストレス試験を行った。
【0294】
まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids特性の測定を行った。なお、Vdsはドレイン電圧(ドレインとソースの電位差)を示す。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が2MV/cmとなるようにVgsに20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids測定を行った。これをプラスBTストレス試験と呼ぶ。
【0295】
同様に、まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids特性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が−2MV/cmとなるようにVgsに−20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids測定を行った。これをマイナスBTストレス試験と呼ぶ。
【0296】
試料1のプラスBTストレス試験の結果を図23(A)に、マイナスBTストレス試験の結果を図23(B)に示す。また、試料2のプラスBTストレス試験の結果を図24(A)に、マイナスBTストレス試験の結果を図24(B)に示す。
【0297】
試料1のプラスBTストレス試験及びマイナスBTストレス試験によるしきい値電圧の変動は、それぞれ1.80V及び−0.42Vであった。また、試料2のプラスBTストレス試験及びマイナスBTストレス試験によるしきい値電圧の変動は、それぞれ0.79V及び0.76Vであった。試料1及び試料2のいずれも、BTストレス試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【0298】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。
【0299】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【0300】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。
【0301】
実際に、In−Sn−Zn−O膜のXRD分析を行った。XRD分析には、Bruker AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で測定した。
【0302】
XRD分析を行った試料として、試料A及び試料Bを用意した。以下に試料A及び試料Bの作製方法を説明する。
【0303】
脱水素化処理済みの石英基板上にIn−Sn−Zn−O膜を100nmの厚さで成膜した。
【0304】
In−Sn−Zn−O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100W(DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした。このようにして作製した試料を試料Aとした。
【0305】
次に、試料Aと同様の方法で作製した試料に対し熱処理を650℃の温度で行った。熱処理は、はじめに窒素雰囲気で1時間の熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の熱処理を行っている。このようにして作製した試料を試料Bとした。
【0306】
図25に試料A及び試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍及び37deg〜38degに結晶由来のピークが観測された。
【0307】
このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/または成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【0308】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素、水基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。
【0309】
図26に、トランジスタのオフ電流と測定時の基板温度(絶対温度)の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/T)を横軸としている。
【0310】
具体的には、図26に示すように、基板温度Tが125℃の場合には1aA/μm(1×10−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にすることができる。好ましくは、125℃において0.1aA/μm(1×10−19A/μm)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温において0.1zA/μm(1×10−22A/μm)以下にすることができる。これらのオフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【0311】
もっとも、酸化物半導体膜の成膜時に水素、水等が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水が膜中に含まれないように露点−70℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素、水などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水の放出温度が高いため、好ましくは最初から水の含まれない膜を形成しておくことが好ましい。
【0312】
また、酸化物半導体膜成膜後に650℃の熱処理を行った試料Bのトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【0313】
測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は−40℃、−25℃、25℃、75℃、125℃及び150℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出し幅をdWと呼ぶ。
【0314】
図27に、Ids(実線)及び電界効果移動度(点線)のVgs依存性を示す。また、図28(A)に基板温度としきい値電圧の関係を、図28(B)に基板温度と電界効果移動度の関係を示す。
【0315】
図28(A)より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
【0316】
また、図28(B)より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【0317】
上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、シリコン半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【0318】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例1】
【0319】
本実施例では、In−Sn−Zn−O膜を酸化物半導体膜に用いたトランジスタの一例について、図29などを用いて説明する。
【0320】
図29は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図及び断面図である。図29(A)にトランジスタの上面図を示す。また、図29(B)は図29(A)の一点鎖線A1−A2に対応する断面図である。
【0321】
図29(B)に示すトランジスタは、基板500と、基板500上に設けられた下地絶縁膜502と、下地絶縁膜502の周辺に設けられた保護絶縁膜504と、下地絶縁膜502及び保護絶縁膜504上に設けられた高抵抗領域506a及び低抵抗領域506bを有する酸化物半導体膜506と、酸化物半導体膜506上に設けられたゲート絶縁膜508と、ゲート絶縁膜508を介して酸化物半導体膜506と重畳して設けられたゲート電極510と、ゲート電極510の側面と接して設けられたサイドウォール絶縁膜512と、少なくとも低抵抗領域506bと接して設けられた一対の電極514と、少なくとも酸化物半導体膜506、ゲート電極510及び一対の電極514を覆って設けられた層間絶縁膜516と、層間絶縁膜516に設けられた開口部を介して少なくとも一対の電極514の一方と接続して設けられた配線518と、を有する。
【0322】
なお、図示しないが、層間絶縁膜516及び配線518を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜516の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【0323】
以上、本実施の形態に示すトランジスタは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例2】
【0324】
本実施例では、上記とは異なるIn−Sn−Zn−O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【0325】
図30は、本実施例で作製したトランジスタの構造を示す上面図及び断面図である。図30(A)はトランジスタの上面図である。また、図30(B)は図30(A)の一点鎖線B1−B2に対応する断面図である。
【0326】
図30(B)に示すトランジスタは、基板600と、基板600上に設けられた下地絶縁膜602と、下地絶縁膜602上に設けられた酸化物半導体膜606と、酸化物半導体膜606と接する一対の電極614と、酸化物半導体膜606及び一対の電極614上に設けられたゲート絶縁膜608と、ゲート絶縁膜608を介して酸化物半導体膜606と重畳して設けられたゲート電極610と、ゲート絶縁膜608及びゲート電極610を覆って設けられた層間絶縁膜616と、層間絶縁膜616に設けられた開口部を介して一対の電極614と接続する配線618と、層間絶縁膜616及び配線618を覆って設けられた保護膜620と、を有する。
【0327】
基板600としてはガラス基板を、下地絶縁膜602としては酸化シリコン膜を、酸化物半導体膜606としてはIn−Sn−Zn−O膜を、一対の電極614としてはタングステン膜を、ゲート絶縁膜608としては酸化シリコン膜を、ゲート電極610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それぞれ用いた。
【0328】
なお、図30(A)に示す構造のトランジスタにおいて、ゲート電極610と一対の電極614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電極614のはみ出しをdWと呼ぶ。
【0329】
以上、本実施の形態に示すトランジスタは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【特許請求の範囲】
【請求項1】
入出力ブロックと、
コンフィギュレーションデータを保持するコンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを含む論理エレメントを有する複数の論理ブロックとを備え、
前記コンフィギュレーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、演算回路と、を有するメモリ素子が2N個(Nは自然数)設けられ、前記トランジスタのソース及びドレインの一方と前記演算回路との接続部にコンフィギュレーションデータを保持し、
前記選択回路は、前記演算回路の出力信号及びN個の入力端子の信号に応じて、信号を出力することを特徴とするプログラマブルロジックデバイス。
【請求項2】
請求項1において、前記トランジスタのソース及びドレインの一方と前記演算回路との接続部に接続する容量素子を有することを特徴とするプログラマブルロジックデバイス。
【請求項3】
請求項1または請求項2において、前記演算回路は、インバータ、バッファ、NAND回路、AND回路、NOR回路、またはOR回路であることを特徴とするプログラマブルロジックデバイス。
【請求項4】
請求項1乃至請求項3のいずれか一項において、前記酸化物半導体膜をチャネル領域に有するトランジスタは、ゲート電極がワード線と接続し、ソース及びドレインの他方がビット線と接続することを特徴とするプログラマブルロジックデバイス。
【請求項5】
第1のゲート、第1のソース、第1のドレインを有する第1のトランジスタと
第2のゲート、第2のソース、第2のドレインを有する第2のトランジスタと
第3のゲート、第3のソース、第3のドレインを有する第3のトランジスタと
第4のゲート、第4のソース、第4のドレインを有する第4のトランジスタと
第5のゲート、第5のソース、第5のドレインを有する第5のトランジスタを有するメモリ素子からなるルックアップテーブルを有し、
前記第1のトランジスタは、酸化物半導体膜からなり、
前記第1のゲートは、ワード線に電気的に接続し、
前記第1のソースと第1のドレインの一方は、ビット線に電気的に接続し、
前記第1のソースと第1のドレインの他方は、前記第2のゲートと前記第3のゲートに電気的に接続し、
前記第2のソースと前記第2のドレインの一方は、前記第3のソースと前記第3のドレインの一方と前記第4のゲートと前記第5のゲートと電気的に接続し、
前記第4のソースと前記第4のドレインの一方は、前記第5のソースと前記第5のドレインの一方と出力端子に電気的に接続し、
前記第2のソースと前記第2のドレインの他方は、前記第4のソースと前記第4のドレインの他方に電気的に接続し、
前記第3のソースと前記第3のドレインの他方は、前記第5のソースと前記第5のドレインの他方に電気的に接続することを特徴とするプログラマブルロジックデバイス。
【請求項6】
請求項5において、前記第2のトランジスタと前記第4のトランジスタは、nチャネル型のトランジスタであり、前記第3のトランジスタと前記第5のトランジスタは、pチャネル型のトランジスタであることを特徴とするプログラマブルロジックデバイス。
【請求項1】
入出力ブロックと、
コンフィギュレーションデータを保持するコンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを含む論理エレメントを有する複数の論理ブロックとを備え、
前記コンフィギュレーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、演算回路と、を有するメモリ素子が2N個(Nは自然数)設けられ、前記トランジスタのソース及びドレインの一方と前記演算回路との接続部にコンフィギュレーションデータを保持し、
前記選択回路は、前記演算回路の出力信号及びN個の入力端子の信号に応じて、信号を出力することを特徴とするプログラマブルロジックデバイス。
【請求項2】
請求項1において、前記トランジスタのソース及びドレインの一方と前記演算回路との接続部に接続する容量素子を有することを特徴とするプログラマブルロジックデバイス。
【請求項3】
請求項1または請求項2において、前記演算回路は、インバータ、バッファ、NAND回路、AND回路、NOR回路、またはOR回路であることを特徴とするプログラマブルロジックデバイス。
【請求項4】
請求項1乃至請求項3のいずれか一項において、前記酸化物半導体膜をチャネル領域に有するトランジスタは、ゲート電極がワード線と接続し、ソース及びドレインの他方がビット線と接続することを特徴とするプログラマブルロジックデバイス。
【請求項5】
第1のゲート、第1のソース、第1のドレインを有する第1のトランジスタと
第2のゲート、第2のソース、第2のドレインを有する第2のトランジスタと
第3のゲート、第3のソース、第3のドレインを有する第3のトランジスタと
第4のゲート、第4のソース、第4のドレインを有する第4のトランジスタと
第5のゲート、第5のソース、第5のドレインを有する第5のトランジスタを有するメモリ素子からなるルックアップテーブルを有し、
前記第1のトランジスタは、酸化物半導体膜からなり、
前記第1のゲートは、ワード線に電気的に接続し、
前記第1のソースと第1のドレインの一方は、ビット線に電気的に接続し、
前記第1のソースと第1のドレインの他方は、前記第2のゲートと前記第3のゲートに電気的に接続し、
前記第2のソースと前記第2のドレインの一方は、前記第3のソースと前記第3のドレインの一方と前記第4のゲートと前記第5のゲートと電気的に接続し、
前記第4のソースと前記第4のドレインの一方は、前記第5のソースと前記第5のドレインの一方と出力端子に電気的に接続し、
前記第2のソースと前記第2のドレインの他方は、前記第4のソースと前記第4のドレインの他方に電気的に接続し、
前記第3のソースと前記第3のドレインの他方は、前記第5のソースと前記第5のドレインの他方に電気的に接続することを特徴とするプログラマブルロジックデバイス。
【請求項6】
請求項5において、前記第2のトランジスタと前記第4のトランジスタは、nチャネル型のトランジスタであり、前記第3のトランジスタと前記第5のトランジスタは、pチャネル型のトランジスタであることを特徴とするプログラマブルロジックデバイス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図15】
【図16】
【公開番号】特開2013−9306(P2013−9306A)
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願番号】特願2012−98428(P2012−98428)
【出願日】平成24年4月24日(2012.4.24)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願日】平成24年4月24日(2012.4.24)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
[ Back to top ]