【課題】所望の論理回路を構成する記憶素子ブロックの総量を減らすことを図る。
【解決手段】Ｎ（Ｎは、２以上の整数）本のアドレス線と、Ｎ本のデータ線と、複数の記憶部であって、各記憶部は、前記Ｎ本のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有する、複数の記憶部と、を備え、前記記憶部のＮ本のアドレス線は、前記記憶部の他のＮ個の記憶部のデータ線に、それぞれ接続するとともに、前記記憶部のＮ本のデータ線は、前記記憶部の他のＮ個の記憶部のアドレス線に、それぞれ接続する半導体装置が提供される。 （もっと読む）

【課題】第１、第２ゲートを有するトンネルトランジスタで、第１、第２のゲート間の電圧の差がより小さい場合にしようできるトンネルトランジスタを提供する。
【解決手段】ドレイン２、ソース４およびドレイン２とソース４との間で電流を制御するための少なくとも第１ゲート６とを含み、第１および第２のゲート誘電体材料７、１１の第１側９、１３が、それぞれ第１および第２の半導体部分１４、１５に実質的に沿って、実質的に接続して配置されたトンネルトランジスタ１。 （もっと読む）

【課題】回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器を提供すること。
【解決手段】本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに並列に接続する２^ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。 （もっと読む）

【課題】電源が遮断されてもデータが保持される新規な論理回路を提供する。また、消費電力を低減できる新規な論理回路を提供する。
【解決手段】２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。 （もっと読む）

【課題】電源遮断後の起動時間が短く、高集積化及び低消費電力化を図ることが可能であるプログラマブルロジックデバイスを提供する。
【解決手段】入出力ブロックと、論理エレメントを有する複数の論理ブロックと、該複数の論理ブロックを接続する配線とを有するプログラマブルロジックデバイスにおいて、論理エレメントは、コンフィギュレーションデータが保持されたコンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを有する。また、コンフィギュレーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、該トランジスタ及び選択回路の間に設けられた演算回路とを有するメモリ素子を複数有し、入力信号に応じて選択回路によりコンフィギュレーションデータを選択的に切り替えて出力する。 （もっと読む）

【課題】電源が遮断されてもデータが保持される新規な論理回路を提供する。また、消費電力を低減できる新規な論理回路を提供する。
【解決手段】２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。 （もっと読む）

【課題】電源電位の供給が遮断されたときでも論理回路の切り替え状態の保持が可能で、電源投入後の論理ブロックの起動時間が短く、低消費電力化が可能な、否定論理積（ＮＡＮＤ）回路および否定論理和（ＮＯＲ）回路を容易に切り替えることができる論理回路を提供する。
【解決手段】酸化物半導体を有するトランジスタを介して、ノードへの電荷保持状態を切り替えることによって、否定論理積（ＮＡＮＤ）回路および否定論理和（ＮＯＲ）回路を容易に切り替えることができる。当該トランジスタにはワイドバンドギャップ半導体である酸化物半導体材料を用いることによって、トランジスタのオフ電流を十分に小さくできるため、ノードに保持した電荷の状態を不揮発とすることができる。 （もっと読む）

【課題】半導体集積回路における消費電力を低減すること。また、半導体集積回路における動作の遅延を低減すること。
【解決手段】記憶回路が有する複数の順序回路のそれぞれにおいて、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタがオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる容量素子とを設ける。なお、酸化物半導体によってトランジスタのチャネル形成領域が構成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタをオフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノードの電位を一定又はほぼ一定に保持することが可能である。その結果、上述した課題を解決することが可能である。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもコンフィギュレーションデータの保持が可能で、電源投入後の論理ブロックの起動時間が短い、低消費電力化が可能なプログラマブルロジックデバイスを提供すること。
【解決手段】プログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。 （もっと読む）

【課題】新たな構成の不揮発性の記憶回路を用いた信号処理回路を提供する。
【解決手段】信号処理回路は、電源電圧が選択的に供給され、第１の高電源電位が選択的に与えられる第１のノードを有する回路と、第１のノードの電位を保持する不揮発性の記憶回路とを有する。不揮発性の記憶回路は、チャネルが酸化物半導体層に形成されるトランジスタと、トランジスタがオフ状態となることによってフローティングとなる第２のノードとを有する。トランジスタはエンハンスメント型のｎチャネル型のトランジスタである。トランジスタのゲートには、第２の高電源電位または接地電位が入力される。電源電圧が供給されないとき、トランジスタはゲートに接地電位が入力されてオフ状態を維持する。第２の高電源電位は、第１の高電源電位よりも高い。 （もっと読む）

【課題】ＦＰＧＡのＡＳＩＣ等価物をより効率的、経済的に提供すること。
【解決手段】ＦＰＧＡのＡＳＩＣ等価物の提供は、複数のいわゆるハイブリッド論理素子（ＨＬＥ）を含むＡＳＩＣアーキテクチャを使用することによって、促進され、より効率的、経済的に実行される。各ＨＬＥは、ＦＰＧＡ論理素子（ＬＥ）の完全機能の一部を提供可能である。ユーザの論理設計を実装する各ＦＰＧＡ ＬＥの機能は、ユーザの論理を再合成することなく単一または複数のＨＬＥへとマッピング可能である。必要な数のＨＬＥだけが、各ＬＥの関数を実行するために使用される。ＬＥ間および（１）単一のＨＬＥまたは（２）ＨＬＥ群間の１対１の等価性によって、ＦＰＧＡ設計とＡＳＩＣ設計との間のいずれの方向においてもマッピングが（再合成することなく）促進される。 （もっと読む）

【課題】ＦＰＧＡのＡＳＩＣ等価物をより効率的、経済的に提供する。
【解決手段】ＦＰＧＡのＡＳＩＣ等価物の提供は、複数のいわゆるハイブリッド論理素子
（ＨＬＥ）を含むＡＳＩＣアーキテクチャを使用することによって、促進され、より効率
的、経済的に実行される。各ＨＬＥは、ＦＰＧＡ論理素子（ＬＥ）の完全機能の一部を提
供可能である。ユーザの論理設計を実装する各ＦＰＧＡ ＬＥの機能は、ユーザの論理を
再合成することなく単一または複数のＨＬＥへとマッピング可能である。必要な数のＨＬ
Ｅだけが、各ＬＥの関数を実行するために使用される。ＬＥ間および（１）単一のＨＬＥ
または（２）ＨＬＥ群間の１対１の等価性によって、ＦＰＧＡ設計とＡＳＩＣ設計との間
のいずれの方向においてもマッピングが（再合成することなく）促進される。 （もっと読む）

【課題】電界効果型トランジスタのLSI製造後にしきい電圧の制御が可能で、かつ、回路面積を増大させず、かつ信頼性に優れるという特徴を有する技術を提供する。
【解決手段】シリコン半導体支持基板1の上面に設けられた積層膜（3nm以上4nm以下の第１のシリコン酸化膜2／0.3nm以上2nm以下のシリコン窒化膜3／5nm以上10nm以下の第２のシリコン酸化膜4／3nm以上20nm以下の膜厚）を有するSOI層5と、上記構造に所定の間隔を介して互いに対向して設けられたソース・ドレイン拡散層6と、当該ソース拡散層とドレイン拡散層の間の上記半導体基板の表面上に形成されたゲート絶縁膜7と、上記ゲート絶縁膜の上に形成されたゲート電極8を具備してなる電界効果型半導体装置において、シリコン支持基板1から電圧を印加することにより、直接トンネル効果によって電荷をシリコン窒化膜3に一定時間保持してしきい電圧を調整する。 （もっと読む）

【課題】 ブートストラップ機能を有する電子回路に関し、出力電圧の降下を防止して、論理否定型電子回路の誤作動を阻止し、また、長い作動時間を確保する。
【解決手段】 負荷トランジスタ、駆動トランジスタ部、充電用トランジスタ並びにブートストラップ容量を具備し、入力電圧の位相を出力部から反転せしめて出力する論理否定型電子回路について、入力される電圧の位相を反転させて出力するインバータ回路をさらに設け、このインバータ回路の入力節点を前記出力部に、出力節点を前記充電用トランジスタのゲートにそれぞれ接続する。 （もっと読む）

【課題】 ブートストラップ機能を有する電子回路に関し、出力電圧の降下を防止して、論理否定型電子回路の誤作動を阻止し、また、長い作動時間を確保する。
【解決手段】 負荷トランジスタ、駆動トランジスタ部、充電用トランジスタ並びにブートストラップ容量を具備し、入力電圧の位相を出力部から反転せしめて出力する論理否定型電子回路について、前記充電用トランジスタのソース−ドレイン間の電圧が電源の電圧Ｖｄｄと同値の電圧であるときに、これらソース−ドレイン間を流れる電流が１×１０^−９Ａ以下となる範囲の電圧をこの充電用トランジスタのゲートに印加する定電圧印加手段を接続する。 （もっと読む）

【課題】
低い電源電圧でも動作可能な論理回路を提供する。
【解決手段】
論理回路は，電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される第１導電型の第２のMOSFETと，第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，第１のMOSFETのゲートと電源電圧との間に設けられた抵抗とを有する。 （もっと読む）

【課題】論理回路の冗長性を排除することで、面積効率を高めることが可能なプログラマブル論理回路装置およびその回路決定方法を提供することを目的とする。
【解決手段】プログラマブル論理回路は、構成データによる回路変更および配線スイッチ部による配線の入れ替えにより、一の論理関数を実現するゲート回路を、該一の論理関数とＮＰＮ同値類に属する他の論理関数のみを実現するゲート回路と共通させている。この回路変更は、Ｎ操作のためのプログラマブルＮＯＴゲートによる入力反転部と、２入力ＮＡＮＤゲートまたは２入力ＯＲゲートが、二分木の木構造で、それぞれの接続線の間にプログラマブルＮＯＴゲートを介在させて接続された基本回路と、Ｎ操作のためのプログラマブルＮＯＴゲートによる出力反転部とに、構成データを与えることにより行う。 （もっと読む）

【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】メモリアレイのワードライン・ドライバ回路として使用できる、大きくなく、低消費電力の回路を提供する。
【解決手段】半導体・オン・インシュレータ（ＳｅＯＩ）基板上に形成された回路であって、電源電位を印加する為の第１、第２の端子間に第２のチャネル型のトランジスタと直列の第１のチャネル型のトランジスタを含み、トランジスタの各々が薄層におけるドレイン領域およびソース領域と、ソース領域とドレイン領域間に延びるチャネルと、チャネルの上方に配置されたフロント・コントロール・ゲートとを備え、各トランジスタが、トランジスタのチャネルの下方のベース基板に形成され、かつトランジスタの閾値電圧を調整する為にバイアスされうるバック・コントロール・ゲートを有し、トランジスタのうちの少なくとも１つが閾値電圧を十分に調整するバックゲート信号の作用の下、空乏モードで動作するように構成される。 （もっと読む）

【課題】同一のデータを保持する３個以上のフリップフロップ回路と多数決論理回路を備えた半導体集積回路において、放射線の照射等により隣接する複数のフリップフロップ回路が同時に影響を受けてもソフトエラーの発生しにくい半導体集積回路を提供する。
【解決手段】保持するデータが、第１の論理値から第２の論理値へ遷移しやすく第２の論理値から第１の論理値には遷移しにくい特性を有する第１のフリップフロップ回路と、第２の論理値から第１の論理値へ遷移しやすく第１の論理値から第２の論理値には遷移しにくい特性を有する第２のフリップフロップ回路と、を第１のフリップフリップ回路同士及び第２のフリップフロップ回路同士が隣接して配置されないように、第１のフリップフロップ回路と第２のフリップフロップ回路が交互に配置されているレイアウトパターンを有する。 （もっと読む）