トンネルトランジスタ、トランジスタを含む論理ゲート、論理ゲートを使用するスタティックランダムアクセスメモリ、およびトンネルトランジスタの製造方法
【課題】第１、第２ゲートを有するトンネルトランジスタで、第１、第２のゲート間の電圧の差がより小さい場合にしようできるトンネルトランジスタを提供する。
【解決手段】ドレイン２、ソース４およびドレイン２とソース４との間で電流を制御するための少なくとも第１ゲート６とを含み、第１および第２のゲート誘電体材料７、１１の第１側９、１３が、それぞれ第１および第２の半導体部分１４、１５に実質的に沿って、実質的に接続して配置されたトンネルトランジスタ１。
【解決手段】ドレイン２、ソース４およびドレイン２とソース４との間で電流を制御するための少なくとも第１ゲート６とを含み、第１および第２のゲート誘電体材料７、１１の第１側９、１３が、それぞれ第１および第２の半導体部分１４、１５に実質的に沿って、実質的に接続して配置されたトンネルトランジスタ１。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は第１請求項のプレアンブルにかかるトンネルトランジスタに関する。
【０００２】
本発明はまた、このトランジスタを含む論理ゲート、およびこの論理ゲートを使用するスタティックランダムアクセスメモリに関する。
【背景技術】
【０００３】
トンネルトランジスタはすでに当業者に知られている。例えば米国特許５３６５０８３はトンネルトランジスタを記載する。トンネルトランジスタは、ドレイン、ソース、およびドレインとソースとの間の電流を制御する少なくとも第１ゲートを含む。ドレインは、ドレイン電極と電気的に接続する、ｎ型ドーパントでドープされた第１半導体部分を含む。ソースは、ソース電極と電気的に接続する、ｐ型ドーパントでドープされた第２半導体部分を含む。第１ゲートは、トンネルトランジスタの第１側で第１ゲート誘電体材料の第１側に沿って、第１半導体部分をこれと接続させる第１半導体部分と隣り合う、第１ゲート誘電体材料を含む。第１ゲートは、また、第１ゲート誘電体に沿って、第１ゲート誘電体材料の第１側に対向する第１ゲート電極を含む。ドレインとソースは、トンネルトランジスタのｐｎ接合に沿って互いに隣り合って配置される。ｐｎ接合は、延長方向（extending direction）に沿って長手方向に延びる。トンネルトランジスタは、第１ゲートから分離した第２ゲートを含む。第２ゲートは、第２ゲート誘電体材料の第１側に沿って、トンネルトランジスタの第２側で第２半導体部分を第２ゲート誘電体材料の第１側に接続させる、第２半導体部分と隣り合う第２ゲート誘電体材料を含む。第２ゲートは、また、第２ゲート誘電体材料に沿って、第２ゲート誘電体材料の第１側に対向する第２ゲート電極を含む。トンネルトランジスタの第２側は、トンネルトランジスタの第１側に対向する。第１および第２のゲートは、第１と第２のゲートの間に電界を形成する第１と第２のゲートの間の異なる電位により、ドレインとソースとの間で、実質的に導電性状態と実質的に分離状態との間で電流を制御するために形成される。
【０００４】
しかしながら、第１および第２のゲート電極の実質的な部分はまた、それぞれ第２および第１の半導体部分に沿って配置される。そのような形状で、形成された電界の電界線（electric field line）は、ｐｎ接合に平行で、所定のバンドの曲がりを許容しても、ゲートに平行なバンドの曲がりを形成するために、ゲートの間の半導体領域のキャリアの蓄積を枯渇または形成するために、一般的に大きな電位差が電極間に必要となる。このため、特に論理ゲートの分野において使用が制限される。理論に縛られることを望むわけではないが、これは、ｐｎ接合がゲートに垂直なバンドの曲がりを形成し、このバンドの曲がりが、ゲート誘起バンド曲がりに対して無視されなければならないためと発明者は信じる。
【０００５】
ＵＳ２００９／０１０１９７５Ａ１は、また、トンネルトランジスタを開示する。トンネルトランジスタは、ドレイン、ソース、およびドレインとソースとの間で電流を制御するための少なくとも第１および第２のゲートを含む。異なるゲートが形成されるが、形成された電界の電界線は、再び延長方向に実質的に平行および／または第１および第２のゲート電極は第１および第２の半導体部分にそれぞれ沿って配置されるのではなく、ゲート電極の間で比較的大きな電界差を形成するために、本質的な導電性や弱いドープのチャネル形成領域に沿って配置される。
【発明の概要】
【０００６】
それゆえに、本発明の目的は、第１と第２のゲート間の電圧の差がより小さい場合にしようできるトンネルトランジスタを形成することである。
【０００７】
これは、第１請求項の特徴部分によるトンネルトランジスタで達成される。
【０００８】
その上に、第１および第２のゲート電極は、それぞれ第１および第２の半導体部分に実質的に沿って配置される。例えばそのような形状では、第１ゲート電極の面積の、実質的に半分以上、好適には少なくとも７０％、より好適には少なくとも８０％、または９０％や実質的に全てが、第１半導体部分に沿って配置され、第２ゲート電極の面積の、半分以上、好適には少なくとも７０％、より好適には少なくとも８０％、または９０％や実質的に全ては、第２半導体部分に沿って配置される。
【０００９】
第１および第２のゲートのそのような形状では、互いに対しておよび第１および第２の半導体部分に対して、第１および第２のゲートの間の電位差により誘起された電界は、コンタクト領域を通って形成され、電界線はもはやコンタクト領域に対して実質的に平行ではなく、例えばゲートの一方をグラウンドにし、他方に異なる電圧を与えることにより、代わりにコンタクト領域を横切り、電界の電界線は延長方向を横切る。互いに接続するドープされた半導体材料により、ゲート電極が存在しない場合に、そのような双方のゲートに異なるバイアスを与えた場合のゲート誘起電界は、実質的に電界線に平行になる。そのような形状は、ソースとドレインとの間の電流を制御する第１および第２のゲートに与えられる電位差をより低くできることが見出された。
【００１０】
ＵＳ５０２１８４１Ａは、制御された負の微分抵抗特性を有するトンネルトランジスタを開示し、本発明にかかるトンネルトランジスタとは完全に異なる技術分野である。
【００１１】
好適な具体例では、トンネルトランジスタの第２側はトンネルトランジスタの第１側に対向し、そのような具体例では、例えばゲートの一方が接地され他方に異なる電圧が印加されることにより、電界線とコンタクト領域との起こりそうな交差が更に改良される。
【００１２】
好適な具体例では、第１および第２の半導体部分はドーパントでドープされ、第１および第２のゲートの間に電位差が無いバイアス電圧を印加した場合に、ベースとソースとの間のコンタクト領域を横切ってトンネル電流が得られる。そのような具体例では、フェルミエネルギレベルは、例えば価電子帯中のような、第２半導体部分の価電子帯の近傍に位置し、例えば伝導帯中のような第１半導体部分の伝導帯の端の近傍に位置する。そのような場合、電位差を第１および第２のゲートの上に与えることができ、トンネルトランジスタ、特にコンタクト領域を切り替えるドレインとソースとの間のトンネル電流を実質的に停止し、分離状態にすることができる。第１および第２のゲートの上に異なる電位差を供給した場合、トンネルトランジスタ、特にコンタクト領域は導電性状態に切り替えられ、ドレインとソースとの間に十分に電流が許容される。
【００１３】
例えば、トンネルトランジスタ、特にコンタクト領域は、第２ゲートに十分な正電圧を印加し、第１ゲートにより低い電圧を印加した場合に、分離状態にすることができる。より高い電圧を「１」と定義し、より低い電圧を「０」と定義した場合、以下の表が得られる。
【００１４】
【００１５】
代わりの具体例では、第１および第２の半導体部分がドーパントでドープされて、バイアスが印加された場合に、ソースとドレインとの間のコンタクト領域を横切って実質的にトンネル電流が得られない。そのような具体例では、フェルミエネルギレベルは、好適には価電子帯中のような、第２半導体部分の価電子帯の近傍に位置し、例えば伝導帯と価電子帯との間のような第１半導体部分の伝導帯の端の近傍に位置し、半導体部分の少なくとも一方に対して、フェルミレベルはバンド端または禁制帯の内側に配置される。そのような場合、第１および第２のゲートの上に電位差が与えられ、ドレインとソースの間に、トンネルトランジスタ、特にコンタクト領域を導電性状態に切り替えるトンネル電流が実質的に流される。第１および第２のゲートの上に異なる電位差が与えられた場合、トンネルトランジスタ、特にコンタクト領域が分離状態に切り替えられて、ドレインとソースとの間にそれ以上実質的な電流は流れない。
【００１６】
例えばトンネルトランジスタ、特にコンタクト領域は、十分な正電圧が第１ゲートに印加され、より低い電圧が第２ゲートに印加された場合に、導電性状態になる。より高い電圧を「１」と定義し、より低い電圧を「０」と定義した場合、以下の表が得られる。
【００１７】
【００１８】
本願の文脈において、コンタクト領域は、ソースとドレインとの間に電位のバリアを形成し、例えばバンド間のトンネルによる電流を除いて、ソースとドレインとの間にバイアス電圧を印加した場合に実質的に電流は流れず、第１と第２の半導体部分の間に形成された、互いにまたは他の層に第１および第２の半導体部分が接触することにより形成される接合として定義され、この他の層は、第１または第２の半導体部分から分離された第３のドープされた第３の半導体部分または絶縁層である。
【００１９】
好適な具体例では、第１および第２のゲートは、コンタクト領域の対向する側に配置され、延長方向に垂直な方向に沿った分離距離で、延長方向に互いに分離される。そのような形状に第１および第２のゲートを配置することにより、第１および第２のゲートは、第１および第２のゲートにより与えられた電圧により第１および第２のゲート間に形成された電界の電界線が、拡大された角度でコンタクト領域の延長方向を横切り、コンタクト領域を横切る電流への電界の影響を改良する。
【００２０】
好適な具体例では、第１および第２の半導体部分は、コンタクト領域を形成する接合に沿って互いに接続する。
【００２１】
好適な具体例では、コンタクト領域は、第１および第２の半導体部分の間に提供された他の層である。
【００２２】
更に好適な具体例では、更なる層は、第３半導体ドープ部分である。
【００２３】
第３の半導体部分は、好適にはイントリンシック半導体または１ｃｍ３あたり１０１８原子（atom）より少ない、好適には１ｃｍ３あたり１０１７原子より少ないドーピング率でドープされる。
【００２４】
好適な具体例では、更なる層は絶縁層であり、例えば酸化層のような絶縁層、窒化層、または他の非常に広いバンドギャップの材料であり、例えばシリコン二酸化物、シリコン酸窒化物、アルミニウム酸化物、ｈｉｇｈ−ｋ酸化物、例えばＨｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属の酸化物、窒化酸化物、シリケイト、および窒化シリケイトである。そのような絶縁層では、特に、小さなバンドギャップの材料が、第１および第２の半導体部分のためにドープされる材料に使用されるトランジスタで、例えばドリフト拡散のようなｐ−ｎ拡散、リーク電流を減らすことが見出された。
【００２５】
好適な具体例では、第１および第２の誘電体材料の第１側は、コンタクト領域の対向側に沿って互いに対向する。
【００２６】
好適な具体例では、第１および第２のゲート誘電体材料の第１側は、延長方向に実質的に平行である。
【００２７】
好適な具体例では、延長方向は、第１および第２のゲート誘電体材料の第１側に対して実質的に垂直である。
【００２８】
更に好適な具体例では、ゲートの少なくとも１つが、そのそれぞれの隣接する半導体部分を覆い、それぞれの半導体材料の少なくとも１つの対向する側の組がゲートを有する。
【００２９】
本発明は、また、第１の反転入力を有するＮＡＮＤゲートを形成する論理ゲートに関し、第１および第２のトンネルトランジスタを含む。
【００３０】
好適には、第１および第２のトンネルトランジスタは、本発明にかかるトランジスタである。そのような好適な具体例では、第１トランジスタにおいて、第１および第２の半導体部分はドーパントでドープされ、第１および第２のゲートの間に電位差の無いバイアス電圧が与えられた場合、既にコンタクト領域を横切ってトンネル電流が得られる。第２トランジスタにおいて、第１および第２の半導体部分はドーパントでドープされ、バイアス電圧が与えられた場合、コンタクト領域を横切るトンネル電流は得られない。第１トンネルトランジスタの第１ゲートおよび第２トンネルトランジスタの第２ゲートは、論理ゲートの第１反転入力に接続され、第１トンネルトランジスタの第１ゲートおよび第２トンネルトランジスタの第２ゲートに、実質的に同じ電圧の電位が与えられる。第１トンネルトランジスタの第２ゲートおよび第２トンネルトランジスタの第１ゲートは、論理ゲートの第２入力に接続され、第１トンネルトランジスタの第２ゲートおよび第２トンネルトランジスタの第１ゲートに、実質的に同じ電圧の電位が与えられる。第１トランジスタのソースおよび第２トランジスタのドレインは論理ゲートの出力に接続され、第１トランジスタのドレインは供給電圧Ｖｄｄに接続されるように設けられ、第２トランジスタのソースはグラウンドに接続されるように設けられる。
【００３１】
第１および第２のトンネルトランジスタのそのような形状は、以下の表に示すような真偽表（truth table）を可能にする。
【００３２】
【００３３】
そのような真偽表は、実に、反転した１つの入力を有する論理ＮＡＮＤゲートに対応し、この場合は第１入力である。本発明の論理ＮＡＮＤゲートは、従来技術に記載されたＮＡＮＤゲートにより要求されるような例えば４つのトランジスタのような２より多くのトランジスタの代わりに、２つのトランジスタのみを必要とする。本発明にかかる論理ゲートは、同じ機能に対して少ないトランジスタが必要であるので、本発明にかかる論理ゲートは、従来技術にかかる論理ゲートより小さな空間を有し、それゆえに、例えばチップのような所定の空間により多くの論理ゲートを配置できる。
【００３４】
本発明は、また、本発明にかかる２つの論理ゲートを含むスタティックランダムアクセスメモリ（ＳＲＡＭ）に関する。そのようなＳＲＡＭは４つのトランジスタのみを必要とし、より少ない空間がＳＲＡＭに必要となり、より多くのＳＲＡＭが所定の大きさの空間に配置できる。更に、より少ないトランジスタがＳＲＡＭのために必要となるため、ＳＲＡＭは熱量を減らしながら同じメモリ容量を維持するか、または所定の電力消費に対してより多くのメモリを有することができる。
【００３５】
そのようなスタティックランダムアクセスメモリの好適な具体例では、論理ゲートの第２入力と出力が接続される。この方法で形成されたラッチまたはフリップフロップは、比率がない（ratioless）ことがわかった。比率のないラッチが使用されるという事実により、技術の変動性（変動性の例：閾値電圧Ｖｔの変動性、ラインエッジ粗さ（ＬＥＲ）等）に対するメモリ部品の感度を大きく低減できる。
【００３６】
本発明は、また、本発明にかかるトンネルトランジスタの作製方法に関する。
【図面の簡単な説明】
【００３７】
本発明は、更に、以下の記載および添付図面の手段により更に明確になる。
【００３８】
【図１】本発明にかかるトンネルトランジスタの具体例の上面図である。
【図２】本発明にかかるトンネルトランジスタの具体例のバンドダイアグラムを示す。
【図３】本発明にかかるトンネルトランジスタの具体例のバンドダイアグラムを示す。
【図４】本発明にかかるトンネルトランジスタの具体例のバンドダイアグラムを示す。
【図５】本発明にかかるトンネルトランジスタの具体例のバンドダイアグラムを示す。
【図６】本発明にかかるトンネルトランジスタの具体例のバンドダイアグラムを示す。
【図７】図１にかかるトンネルトランジスタの異なる具体例の上面図を示す。
【図８】図１〜７にかかるトンネルトランジスタの異なる具体例の上面図を示す。
【図９】図８にかかるトンネルトランジスタの異なる具体例の断面図を示す。
【図１０】本発明にかかる論理ゲートの具体例を示す。
【図１１】図１０に示す論理ゲートの記号表記を示す。
【図１２】本発明にかかるＳＲＡＭの具体例のダイヤグラムを示す。
【図１３ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１３ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１４ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１４ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１５ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１５ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１６ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１６ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１７ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１７ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１８ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１８ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１９ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１９ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１９ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２０ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２０ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２０ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２１ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２１ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２１ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２２ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２２ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２２ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２３ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２３ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２３ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２４ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２４ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２４ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２５ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２５ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２５ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【００３９】
以下の詳細な説明では、特定の具体例においていかに実施されるかを全体的に理解するために、多くの特別な細部が述べられる。しかしながら、本発明は、それらの特別な細部無しにも実施できることが理解できる。他の場合、本発明を不明確にしないために、公知の方法、手続き、および技術は詳細に記載されない。本発明は、特定に具体例について、所定の図面を参照しながら記載されるが、本発明はこれに限定されない。ここに含まれる図面は模式的で本発明の範囲を限定するものではない。また、図面において、図示目的のために、いくつかの要素の大きさは誇張されて縮尺どおりではない。
【詳細な説明】
【００４０】
本発明は、特定の具体例と所定の図面について記載するが、本発明はこれに限定されるものではなく、請求の範囲によってのみ限定される。記載された図面は、単に模式的であり、限定的ではない。図面において、図示目的のために、要素のいくつかの大きさは拡大され、縮尺どおりではない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００４１】
更に、明細書や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、連続的、時間的順序を表す必要はない。用語は、適当な状況下で入替え可能であり、本発明の具体例は、ここに記載や図示された以外の順序によっても操作できる。
【００４２】
また、記載や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された本発明の具体例は、ここに記載や図示された以外の位置でも操作できる。
【００４３】
請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されるべきではなく、他の要素や工程を排除しない。言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００４４】
１．トンネルトランジスタ
２．ドレイン
３．ドレイン電極
４．ソース
５．ソース電極
６．第１ゲート
７．第１ゲート誘電体材料
８．第１ゲート電極
９．第１側第１ゲート誘電体材料
１０．第２ゲート
１１．第２ゲート誘電体材料
１２．第２ゲート電極
１３．第１側第２ゲート誘電体材料
１４．第１半導体部分
１５．第２半導体部分
１６．コンタクト領域
１７．接合
１８．更なる層
１９．延長方向
２０．第１側トンネルトランジスタ
２１．第２側トンネルトランジスタ
２２．分離距離
２３．論理ゲート
２４．論理ゲートの第１トンネルトランジスタ
２５．論理ゲートの第２トンネルトランジスタ
２６．第１反転入力
２７．第２入力
２８．第１ゲート第１トランジスタ
２９．第２ゲート第１トランジスタ
３０．ソース第１トランジスタ
３１．ドレイン第１トランジスタ
３２．第１ゲート第２トランジスタ
３３．第２ゲート第２トランジスタ
３４．ソース第２トランジスタ
３５．ドレイン第２トランジスタ
３６．出力
３７．ＳＲＡＭ
３８．第１論理ゲート
３９．第２論理ゲート
４０．第１入力第１論理ゲート
４１．第２入力第１論理ゲート
４２．出力第１論理ゲート
４３．第１入力第２論理ゲート
４４．第２入力第２論理ゲート
４５．出力第２論理ゲート
４６．第２側第１ゲート誘電体材料
４７．第２側第２ゲート誘電体材料
４８．伝導帯
４９．価電子帯
５０．フェルミエネルギホール
５１．フェルミエネルギ電子
５２．フィン
５３．ハードマスク
５４．上面フィン
５５．酸化物
５６．開口部
５７．第１ドープ半導体材料
５８．第２ドープ半導体材料
５９．レジスト
６０．露出部分
６１．被覆部分
６２．ゲート誘電体材料
６３．ゲート電極
６４．第１部分
６５．第２部分
６６．第２フィン
【００４５】
図１は、本発明にかかるトンネルトランジスタの具体例を示す。
【００４６】
図１に示すトンネルトランジスタ１はドレイン２を含む。ドレインは、ｎ型ドーパントでドープされた第１半導体部分１４を含む。ドープされた第１半導体部分１４の材料は、例えば、シリコン、ゲルマニウム、ガリウムアーセナイド（ＧａＡｓ）、インジウムアーセナイド（ＩｎＡｓ）、カーボンナノチューブ（ＣＮＴ）、Ｓｉ、Ｇｅ、Ｃおよびその２元化合物のようなＩＶ族材料、またはＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎおよびその２元、３元および４元化合物のようなＩＩＩ／Ｖ族材料、またはＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびその２元、３元および４元化合物のようなＩＩ／ＶＩ族材料、またはカーボンチューブ等の少なくとも１つである。好適には、今日現存するＣＭＯＳの殆どのＣＭＯＳトランジスタがシリコンからなり、シリコン技術の多くの再利用が可能であるため、第１半導体材料はシリコンである。ＩＶ族半導体のｎ型ドーパントは、例えばＬｉ、Ｓｂ、Ｐ、Ａｓ、Ｂｉ、Ｔｅ、Ｔｉ、Ｃ、Ｍｇ、Ｓｅ、Ｃｒ、Ｔａ、Ｃｓ、Ｂａ、Ｓ、Ｍｎ、Ａｇ、Ｃｄ、Ｐｔのいずれかでも良い。好適には、ｎ型ドーパントの濃度は、１０２１ａｔｏｍ／ｃｍ３≧ｎ型ドーパントの濃度≧１０１８ａｔｏｍ／ｃｍ３のように選択され、より好適には２×１０２０ａｔｏｍ／ｃｍ３≧ｎ型ドーパントの濃度≧１０１９ａｔｏｍ／ｃｍ３のように選択される。ドーパントは均一に、即ち一定ドーピングまたは段階的なドーピングプロファイルで供給される。第１半導体部分１４は、ドレイン電極３と電気的に接続されている。
【００４７】
トンネルトランジスタ１は、更にソース４を含む。ソース４はｐ型ドーパントでドープされた第２半導体部分１５を含む。
【００４８】
第１の具体例では、ドープされた第１および第２の半導体部分１４、１５の材料は同じである。しかしながら、これは本発明にとって重大ではなく、第２半導体部分１５にドープされる材料は、第１半導体部分１４にドープされる材料と異なっても良い。例えば、第１半導体部分１４としてＩｎＡｓを、第２半導体部分１５としてＧａＳｂを有するヘテロ構造、Ｇｅ−ＳｉまたはＩｎＡｓ−Ｓｉヘテロ構造、または他のＩＩＩ−Ｖ、またはＩＶ系へテロ構造である。
【００４９】
例えばＩＶ族半導体のためのｐ型ドーパントは、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｐｄ、Ｎａ、Ｂｅ、Ｚｎ、Ａｕ、Ｃｏ、Ｖ、Ｎｉ、Ｍｏ、Ｈｇ、Ｓｒ、Ｇｅ、Ｃｕ、Ｋ、Ｓｎ、Ｗ、Ｐｂ、Ｏ、Ｆｅのいずれかでもよい。好適には、ｐ型ドーパントの濃度は、１０２１ａｔｏｍ／ｃｍ３≧ｐ型ドーパントの濃度≧１０１８ａｔｏｍ／ｃｍ３のように選択され、より好適には２×１０２０ａｔｏｍ／ｃｍ３≧ｎ型ドーパントの濃度≧１０１９ａｔｏｍ／ｃｍ３のように選択される。ドーパントは均一に、即ち一定ドーピングまたは段階的なドーピングプロファイルで供給される。第２半導体部分１５は、ソース電極５と電気的に接続されている。
【００５０】
図１に示される第１および第２の半導体部分１４、１５は長く、特に矩形の形状を有する。しかしながら、本発明にとってこれは重大ではなく、第１および第２の半導体部分１４、１５は、当業者が適切と考える例えば三角形、平行四辺形等のような異なった形状を有しても良い。
【００５１】
トンネルトランジスタ１は、更に、ドレイン２とソース４との間で電流を制御する第１ゲート６および第２ゲート１０を含む。
【００５２】
第１ゲート６は、第１半導体部分１４に隣接して、トンネルトランジスタ１の第１側２０で半導体部分１４に沿って、第１ゲート誘電体材料７の第１側９でこれと接続する第１ゲート誘電体材料７を含む。ゲート誘電体材料７は、当業者が適切と考えるいずれの材料でもよいが、酸化層、窒化層、または例えばシリコン二酸化物、シリコン酸窒化物、アルミニウム酸化物のような他の非常に広いバンドギャップの材料、Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属の酸化物、酸窒化物、シリケート、および窒化シリケートのようなｈｉｇｈ−ｋ酸化物の１つであることが好ましい。
【００５３】
第１ゲート電極８は、第１ゲート誘電体材料７に沿って配置される。第１ゲート電極８は、第１ゲート誘電体材料７の第２側４６に沿って、第１ゲート誘電体材料７の第１側９と対向するように配置される。第１ゲート電極８は導電性材料から形成され、例えば多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金、ＴａＮおよびＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２およびＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉおよびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）の少なくとも１つから選択される。ゲート電極８の材料は、特定のゲート仕事関数が得られるように選択される。
【００５４】
トンネルトランジスタ１は、更に、第１ゲート６から分離された第２ゲート１０を含む。第２ゲート１０は、第２半導体部分１５に隣接して、トンネルトランジスタ１の第２側２１で半導体部分１５に沿って、第２ゲート誘電体材料１２の第１側１３でこれと接続する第２ゲート誘電体材料１０を含む。第２ゲート誘電体材料１１は、当業者が適切と考えるいずれの材料でもよいが、酸化層、窒化層、または例えばシリコン二酸化物、シリコン酸窒化物、アルミニウム酸化物のような他の非常に広いバンドギャップの材料、Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属の酸化物、酸窒化物、シリケートの１つであることが好ましい。第２ゲート電極１２は、第２ゲート誘電体材料１１の第２側４７に沿って、第２ゲート誘電体材料１１の第１側１３と対向するように配置される。第２ゲート電極１２は導電性材料から形成され、例えば多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金、ＴａＮおよびＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２およびＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉおよびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）の少なくとも１つから選択される。ゲート電極１２の材料は、特定のゲート仕事関数が得られるように選択される。
【００５５】
図１は、ドレイン２とソース４が、トンネルトランジスタ１のコンタクト領域１６に沿って互いに隣り合って配置されることを示す。コンタクト領域１６は、延長方向１９に沿って長手方向に延びる。コンタクト領域１６は、好適には制限された厚さを有するインターフェイスの形態である。
【００５６】
図１において、第１および第２のゲート誘電体材料７、１１の第１側９、１３がコンタクト領域１６の対向する側に沿って互いに対向する。それに対して、長手方向に延びる第１および第２の半導体部分１４、１５は、互いに隣り合うそれらのそれぞれの長手方向に延びた側の１つの部分を有するように配置され、延長方向１９は、第１および第２の半導体部分１４、１５により定義される長手方向に沿って延びる。
【００５７】
しかしながら、そのような形状は、本発明にとって重大ではない。例えば図８は、長手方向に延びる第１および第２の半導体部分１４、１５が実質的に直線状に配置される。本発明にかかるトンネルトランジスタ１の異なる具体例を示す。そのような形状では、延長方向１９は、第１および第２の半導体部分１４、１５で規定された長手方向と交差する。図８では、特に、延長方向１９は、第１および第２の半導体部分１４、１５により規定された長手方向と実質的に直交する。
【００５８】
図１と図８では、第１および第２の半導体部分１４、１５が、コンタクト領域１６を形成する接合１７に沿って互いに接続する。
【００５９】
しかしながら、これは、本発明では重大ではなく、図７や図９に示すように、コンタクト領域１６は、また、第１および第２の半導体領域１４、１５の間に提供される更なる層１８でも良い。図７および図９の残りは、図１および図８のそれぞれと実質的に同じである。
【００６０】
更なる層１８は、例えばイントリンシック半導体や１０１８ａｔｏｍ／ｃｍ３より少ない、好適には１０１７ａｔｏｍ／ｃｍ３より少ないドーピング比でドープされた半導体の形態の第３の半導体ドープ部分でも良い。
【００６１】
更なる層１８は、また、酸化物、窒化物、または例えばシリコン二酸化物、シリコン酸窒化物、アルミニウム酸化物のような他の非常に広いバンドギャップの材料、Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属の酸化物、酸窒化物、シリケートおよび窒化シリケートのようなｈｉｇｈ−ｋ酸化物でも良い。
【００６２】
更なる層１８は、好適には、コンタクト領域１６の延長方向１９に垂直な方向に沿って測定した厚さが多くとも１０ｎｍ、好適には５ｎｍより小さい。更なる層１８が誘電体層の場合、厚さは２ｎｍより少ないことが好ましい。
【００６３】
本発明にかかるトンネルトランジスタ１の第１側２０および第２側２１は、互いに対向する。図面によれば、トンネルトランジスタ１の第１側２０は、第１半導体部分１４の第１の長い側、好適には長手側で形成され、トンネルトランジスタ１の第２側２１は、第２半導体部分１５の第２の長い側、好適には長手側で形成される。図１と図７の具体例では、第１および第２の半導体部分１４、１５の第１側にそれぞれ対向する第１および第２の半導体部分１４、１５の第２側は、コンタクト領域１６に沿って配置される。しかしながら、図８および図９に示される具体例では、これは本発明にとって重大ではなく、第１および第２の半導体部分１４、１５の第１側にそれぞれ対向する第１および第２の半導体部分１４、１５の第２側はまた、トンネルトランジスタ１の反対側に配置されて、トンネルトランジスタ１の第１側２０が第１半導体部分１４の第１側と第２半導体部分１５の第２側により形成され、一方トンネルトランジスタ１の第２側２１が第１半導体部分１４の第２側と第２半導体部分１５の第１側により形成されても良い。
【００６４】
第１ゲート６と第２ゲート１０は、第１および第２のゲート６、１０の間にゲート誘起電界を形成する第１および第２のゲート６、１０の間の電位差により、ドレイン２とソース４との間で、実質的に導電状態と実質的に絶縁状態との間で電流を制御するために形成される。
【００６５】
好適には、第１および第２の半導体材料１４、１５の少なくとも１つ、例えば双方がコンタクト領域１６の近傍で縮退してドープされる。
【００６６】
第１および第２のゲート電極８、１２は、第１および第２の半導体部分１４、１５のそれぞれに実質的に沿って配置される。
【００６７】
第１および第２のゲート誘電体材料７、１１の第１側９、１３は、それぞれ第１および第２の半導体部分１４、１５にそれぞれ実質的に沿って配置され、実質的に接続される。そのような形状では、第１側９の面積の例えば実質的に半分より多くの、好適には少なくとも７０％の、より好適には少なくとも８０％の、または９０％の、または実質的に全ての第１側９の領域が、第１半導体部分１４に沿って接続して配置され、第１側１３の面積の例えば実質的に半分より多くの、好適には少なくとも７０％の、より好適には少なくとも８０％の、または９０％の、または実質的に全ての第１側１３の領域が、第２半導体部分１５に沿って接続して配置される。好適には、電界が、例えばゲート電極６、１０の一方をグラウンドにし、他方に異なる電圧を印加することによる、第１および第２のゲート６、１０の間の電位差により誘起され、ゲート誘起電界の電界線は延長方向１９を横切る。
【００６８】
図１および図７では、第１および第２のゲート誘電体材料７、１１の第１側９、１３が、コンタクト領域１６の反対側に沿って互いに対向する。図１および図７で見られるように、そのような形状では、第１および第２の半導体部分１４、１５は、第１および第２のゲート６、１０の間に配置される。好適には、そのような形状では、第１および第２のゲート誘電体材料７、１１の第１側は、図１や図７に示すように、延長方向１９に対して実質的に平行である。しかしながら、これは、本発明にとって重大ではなく、ゲート誘電体材料７、１１の第１側は、延長方向１９に対して平行でなくても良い。
【００６９】
しかしながら、そのような形状は本発明において重大ではなく、異なる形状は、例えば図８および図９に示すように、延長方向１９は、第１および第２のゲート誘電体材料７、１１の第１側９、１３に対して実質的に平行である。
【００７０】
図７および図８は、更に、ゲート６、１０の少なくとも１つ、図８および図９に示すように双方が、それぞれ隣り合う半導体部分１４、１５を覆い、それぞれの半導体材料の少なくとも１組の対向する側が、ゲート６、１０を備える。トンネルトランジスタ１の断面の上面図である図８および図９では、トンネルトランジスタ１の第１側２０からトンネルトランジスタ１の第２側２１に、第１および第２の半導体部分１４、１５をそれぞれ超えて延びる第１および第２のゲート６、１０の上部は描かれていない。
【００７１】
図１、図７、図８および図９のトンネルトランジスタに示すように、第１および第２のゲート６、１０は、例えばコンタクト領域１６の対向する側に配置され、延長方向１９に垂直な方向に沿った分離距離２２で、延長方向に互いに分離される。しかしながら、これは本発明にとって重大ではなく、例えば、延長方向１９が第１および第２のゲート誘電体材料７、１１に第１側９、１３に対して実質的に垂直な図８および図９にかかる具体例では、図には示さないが、例えば図８の接合１７の重なり部分や、例えば図９の更なる層１８の重なり部分のように、第１ゲート６および／または第２ゲート１０は、コンタクト領域１６と僅かに重なって配置されても良い。
【００７２】
好適には、第１および第２のゲート誘電体材料９、１３の第１側９、１３とそれぞれ対向する第１および第２のゲート誘電体材料９、１３のそれぞれの第２側４６、４７に沿った、第１および第２のゲート電極８、１２の長さは、本発明にかかるトンネルトランジスタ１の具体例の延長方向１９の沿ったコンタクト領域１６の長さと実質的に等しく、ここでは、例えば図１および図７に示すように、第１および第２のゲート誘電体材料７、１１の第１側９、１３は、コンタクト領域１８の対向する側に沿って互いに対向する。そのような具体例では、コンタクト領域１６に対するゲート誘起電界の重なりが改良されると、ゲート誘起電界の効果が更に最適化されることが見出された。
【００７３】
第１および第２の半導体部分１４、１５はドーパントでドープされて、第１および第２のゲート６、１０の間に電位差が無いようなソース４−ドレイン２バイアスが印加された場合、ドレイン２とソース４の間のコンタクト領域１６を横切ってトンネル電流が得られる。
【００７４】
この状況は、トランジスタ、特にコンタクト領域１６が接合である図１のトランジスタのバンドダイアグラムを示す図２〜図６により例示される。垂直のＹ軸は電子のエネルギを示し、水平Ｘ軸はコンタクト領域１６を超える延長方向に対して垂直な描かれた線に沿う空間的次元を示す。図は、伝導帯４８、価電子帯４９、第２半導体部分１５におけるホールのフェルミレベル５０、および第１半導体部分１４における電子のフェルミレベル５１を示す。
【００７５】
図２では、第１および第２のゲート６、１０は、グラウンドまたは電位０が与えられる。ホールのフェルミレベル５０は、第２半導体部分１５の価電子帯４９と、第１半導体部分１４の伝導帯４８に配置され、電子のフェルミレベル５１は、ソース４−ドレイン２バイアス電圧を表す量だけホールのフェルミレベル５０より下に配置されることが観察される。第２半導体１５の価電子帯の端４９のエネルギは、第１半導体１４の伝導帯の端４８のエネルギの上であり、ソース４−ドレイン２バイアス電圧を与えた場合に、ドレイン２とソース４の間に電流が流れるようになり、トンネルトランジスタ１および特にコンタクト領域１６がこれにより導電状態になる。
【００７６】
図３において、第１ゲート６および第２ゲート１０の双方は同じ電位を有する。電子のフェルミレベル５１が、第２半導体部分１５では価電子帯４９の中に配置され、第１半導体部分１４では伝導帯４８の中に配置され、ホールのフェルミレベル５０は、ソース４−ドレイン２バイアス電圧を表す量により電子のフェルミレベル５１の上にあることが観察される。第２半導体１５の価電子帯の端４９のエネルギは、第１半導体１５の伝導帯の端４８のエネルギの上にあり、ソース４−ドレイン２バイアス電圧を与えた場合に、ドレイン２とソース４との間に電流が流れるようになり、トンネルトランジスタ１および特にコンタクト領域１６がこれにより導電状態になる。
【００７７】
図４において、第２ゲート１０にはグラウンドまたは電位０が与えられ、一方で第１ゲート６には正の０でない電位が与えられる。ホールのフェルミレベル５０は、第２半導体部分１５の価電子帯４９と、第１半導体部分１４の伝導帯４８に配置され、電子のフェルミレベル５１は、ソース４−ドレイン２バイアス電圧を表す量だけホールのフェルミレベル５０より下に配置されることが観察される。第２半導体１５の価電子帯の端４９のエネルギは、第１半導体１４の伝導帯の端４８のエネルギの上であり、ソース４−ドレイン２バイアス電圧を与えた場合に、ドレイン２とソース４の間に電流が流れるようになり、トンネルトランジスタ１および特にコンタクト領域１６がこれにより導電状態になる。この形状は、第１半導体部分１４を完全に枯渇させる。
【００７８】
図５では、同様に状況が示される。この形状は、第１半導体部分１４を完全には枯渇させず、電場誘起のバンドの曲がりはコンタクト領域のみの周囲に集中する。第１半導体部分の厚さおよびドーパント濃度により影響されるこの項目は、本発明の重大な状況ではない。本発明は第１半導体部分について示されたら、これは第２半導体部分で表れても良いものであり、図４および図５において、双方の場合において完全に枯渇しないことが示されている。
【００７９】
図６において、第１ゲート６はグラウンドまたは電位０が与えられ、これに対して、第２ゲート１０には正の０でない電位が与えられる。第２半導体１５に価電子帯の端４９のエネルギは、第１半導体１４の導電帯の端４８のエネルギより低く、ソース４−ドレイン２バイアスを印加しても、もはや電流はながれず、トンネルトランジスタ１および特にコンタクト領域１６はそれゆえに分離状態になる。
【００８０】
しかしながら、上で説明した形状に関して、第１および／または第２の半導体部分１４、１５の中のドーパント濃度を下げることにより、第１および第２の半導体部分１４、１５は、第１および第２のゲート６、１０の間の電位差が無いようにソース４−ドレイン２バイアス電圧を印加した場合、実質的にトンネル電流がコンタクト領域１６を横切って得られないように、ドーパントでドープされる。そのような形状では、フェルミレベルは、第１および第２の半導体材料の少なくとも１つの禁制帯の内側に移動し、第２の半導体１５の価電子帯の縁４９のエネルギは、第１の半導体の伝導帯の縁４８のエネルギより低くなる。
【００８１】
図１０は、本発明にかかる論理ゲート２３の具体例を示す。論理ゲート２３は、第１半店入力２６を有するＮＡＮＤゲートを形成する。そのような論理ゲート２３を表示する記号は例えば図１１に示される。
【００８２】
論理ゲート２３は、好適には、本発明にかかる第１のトンネルトランジスタ２４と本発明にかかる第２のトンネルトランジスタ２５とを含む。
【００８３】
第１のトンネルトランジスタ２４では、第１および第２の半導体部分はドーパントでドープされ、第１および第２のゲート２８、２９の間に電位差が無いようにソース３０−ドレイン３１バイアス電圧を印加した場合、ドレイン３１とソース３０との間のコンタクト領域を横切ってトンネル電流が得られる。
【００８４】
第２のトンネルトランジスタ２５では、第１および第２の半導体部分はドーパントでドープされ、第１および第２のゲート３２、３３の間に電位差が無いようにソース３４−ドレイン３１バイアス電圧を印加した場合、ドレイン３１とソース３０との間のコンタクト領域を横切ってトンネル電流が得られる。
【００８５】
第１トンネルトランジスタ２４の第１ゲート２８と第２トンネルトランジスタ２５の第２ゲート３３は、論理ゲート２３の第１反転入力２６に接続され、第１トンネルトランジスタ２４の第１ゲート２８と第２トンネルトランジスタ２５の第２ゲート３３とに実質的に同一の電位が印加される。第１トンネルトランジスタ２４の第２ゲート２９と第２トンネルトランジスタ２５の第２ゲート３２は、論理ゲート２３の第２入力２７に接続され、第１トンネルトランジスタ２４の第２ゲート２９と第２トンネルトランジスタ２５の第１ゲート３２とに実質的に同一の電位が印加される。第１トランジスタ２４のソース３０と第２トランジスタ２５のドレイン３５は論理ゲート２３の出力３６に接続される。第１トランジスタ２４のドレイン３１は、供給電圧Ｖｄｄに接続するように形成され、第２トランジスタ２５のソース３４は、グラウンドに接続されるように形成される。
【００８６】
図１２は、そのような反転した第１入力４０、４３を有する２つの論理ＮＡＮＤゲート３８、３９がスタティックランダムアクセスメモリ（ＳＲＡＭ）３７にどのように組み込まれるかを示す。
【００８７】
それに対して、図１２に示されるように、論理ゲート３８、３９の第２入力４１、４４と出力４２、４５とが接続される。
【００８８】
当業者に知られたＳＲＡＭに比較した場合、そのようなＳＲＡＭの入力は反転する必要があるが、そのようなＳＲＡＭはより少ないトランジスタを用いて同様の機能性を有し、それゆえにより少ない発熱と電力消費となる。
【００８９】
本発明は、また、本発明にかかるトランジスタの製造方法に関する。
【００９０】
そのような方法の具体例は、例えば図１３〜図２５に示される。示された具体例は、特に本発明にかかるトンネルトランジスタの製造に適しており、このトンネルトランジスタでは、例えば図１に示すように、第１および第２のゲート電極材料７、１１の第１側９、１３はコンタクト領域１６の対向する側に沿って互いに対向する。
【００９１】
第１工程で、フィン５２が形成される。フィン５２は第１半導体材料５７から形成される。図１３のフィン５２は、例えばｐ型ドーパントでドープされた半導体材料から形成され、後にトンネルトランジスタ１の第２の半導体部分１５を形成する。しかしながら、これは、本発明にとって重大ではなく、第１半導体材料５７はｎ型ドーパントでドープされ、後にトランジスタ１の第１半導体部分１４を形成しても良い。
【００９２】
フィン５２は、その上面５４にハードマスク５３を含む。ハードマスク５３は、トンネルトランジスタ１を形成する後の工程を考慮した当業者が適切と思うハードマスクで良い。
【００９３】
図１３ａはフィン５２の断面図であり、一方、図１３ｂは基板（図示せず）上のフィン５２の上面図を示す。フィン５２は、ハードマスク５３を維持しながらフィンをパターニングするような、例えば公知の技術を用いて基板上に形成される。
【００９４】
次の工程では、酸化物５５がフィン５２の周囲と上に形成され、フィン５２は酸化物５５の中に埋められる。酸化物５５でフィン５２を埋めた後、結果の構造の上部がハードマスク５３まで研磨される。ハードマスク５３までの構造の研磨は、公知の研磨技術を用いて行っても良いが、好適には、ハードマスク５３に対して選択的ないわゆる化学機械研磨（ＣＭＰ）を用いて行われる。酸化物５５は、ハードマスク５３の上および隣に形成されるため、ハードマスク５３は酸化物５５とは異なる。結果の構造の断面が例えば図１４ａに示される。結果の構造の上面図は、例えば図１５ｂに示される。
【００９５】
次の工程では、フィン５２に隣接する開口部５６、特に第１ドープ半導体材料５７に沿った開口部５６が、フィン５２の長さの第１部分６４に沿って形成される。開口部５６は、好適にはハードマスク５３に対して選択的な方法を用いて形成され、フィン５２の第１ドープ半導体材料５７は、開口部５６を形成する方法に対して保護される。好適には、開口部５６はエッチングを用いて形成される。図１５ａは、開口部５６を形成した後の断面であり、図１５ｂは上面図である。
【００９６】
開口部５６は、例えばエピタキシャル成長を用いて、第２ドープ半導体材料５８少なくとも部分的に充填され、第１および第２のドープ半導体材料５７、５８は、ｎ型およびｐ型のドーパントで反対にドープされている。このように、第２ドープ半導体材料５８からなる第２フィン６６が形成される。例えば、第１ドープ半導体材料５７はｐ型ドーパントでドープされ、第１ドープ半導体材料５７は完成したトンネルトランジスタ１の中の第２半導体部分１５を形成し、第２ドープ材料５８はｎ型ドーパントでドープされる。しかしながら、第１ドープ半導体材料５７は、ｎ型ドーパントでドープされ、完成したトンネルトランジスタ１の中の第１半導体部分１４を形成し、一方で、第２ドープ材料５８はｐ型ドーパントでドープされ、完成したトンネルトランジスタ１の中に第２半導体部分１４を形成しても良い。
【００９７】
図１６ａは、第２ドープ半導体材料５８でハードマスク５３まで開口部を完全に充填した後の断面を示す。図１６ｂは、図１６ａの上面図である。
【００９８】
図１６ａは単に第２ドープ半導体材料５８が開口部５６を充填するために使用されることを示すが、これは本発明にとって重大ではなく、開口部５６はまた材料で充填されて、第１および第２のドープ半導体材料５７、５８の間に更なる層１８を形成しても良い。
【００９９】
好適には、開口部５６は選択エピタキシャル成長で充填され、結果として、半導体材料５８がハードマスク５３まで開口部を充填し、ハードマスク５３の隣に第２ドープ半導体材料５８で充填されない開口部５６を残し、後の工程でハードマスク５３が開口部５６の隣接材料と共に除去され、これにより第２ドープ半導体材料５８も除去される。更に、ハードマスク５３まで充填することにより、ハードマスク５３を除去した後の工程で、第１および第２のドープされた半導体材料５７、５８が隣り合う構造の上面を得るために、フィン５２の一部を除去する必要がなくなる。
【０１００】
次の好適な工程では、得られた構造の上に酸化物５５が再度形成され、この工程の後に、上部が再びハードマスク５３まで研磨される。図１７ａは、ハードマスク５３まで研磨した後の構造の断面を示す。図１７ｂは、図１７ａの上面図を示す。しかしながら、もし第１のフィン５２とハードマスク５３が、第２のフィン６６に対して十分に選択的に部分的に除去できるのであれば、この工程は省略できる。
【０１０１】
続いて、レジスト５９がパターニングされて、フィン５２の第１部分の露出した部分６０が露出して、フィン５２の第１部分の覆われた部分６１がレジスト５９で覆われる。図１８ａは、レジスト５９のパターニング語の断面を示す。図１８ｂは図１８ａの上面図を示す。
【０１０２】
続いて、フィン５２の露出した部分６０がエッチバックされて、第１ドープ半導体材料５７のその部分がエッチバックされた後に、ハードマスク５３がエッチバックされ、好適には選択的にエッチバックされ、フィン５２の露出した部分６１が、第２ドープ半導体材料５８の下までエッチバックされて、露出した部分６０の第１ドープ半導体材料５７と第２ドープ半導体材料が、もはや互いに隣り合って配置されず、特にもはや互いに電気的に接続されず、第１フィン５２の露出部分６０において、第１および第２のドープ半導体材料５７、５８の間にトンネル電流の発生が強く低減され、またはもはや不可能になる。これは、例えば、フィン５２の露出部分６０の断面を示す図１９ａ、フィン５２の覆われた部分６１部分の断面を示す図１９ｂ、およびフィン５２および図１９ａと図１９ｂの上面図を示す図１９ｃに示される。
【０１０３】
続いて、第１部分６４の残りと、フィン５２の第１部分６４から分離したフィン５２の長さの第２部分６５の少なくとも一部とを超えてハードマスク５３がエッチバックされ、再度、得られた構造の上に酸化物５５が形成され、第２フィン６６まで研磨される。結果の構造のフィン５２の露出した部分６０の断面が図２０ａに示される。図２０ｂは、結果の構造のフィン５２の覆われた部分６１での断面を示す。図２０ｃは、結果の構造の全体の上面を示す。
【０１０４】
続く工程で、酸化物５５を窪ませて、フィン５２の露出部分６０が酸化物５５で覆われて、第１および第２のドープ半導体材料５７、５８の覆われた部分６１が酸化物５５から突き出し、全体が、ゲート誘電体材料６２とゲート電極６３を含むゲートスタックで覆われる。結果の構造のフィン５２の露出した部分６０での断面が、図２１ａに示される。図２１ｂは、結果の構造のフィン５２の覆われた部分６１での断面を示す。図２１ｃは、結果の構造の全体の上面図を示す。好適には、図２１ａおよび図２１ｂに示すように、ゲートスタックは、ゲートスタックに厚さが、酸化物５５から延びた第２のフィン６６の高さと実質的に等しいように形成される。
【０１０５】
続いて、図２２ａ、図２２ｂおよび図２２ｃに示すように、第１および第２のゲート６、１０を形成するために、レジスト５９がコンタクト領域１６の上に形成される。結果の構造のフィン５２の露出した部分６０における断面が図２２ａに示される。図２２ｂは、結果の構造のフィン５２の覆われた部分６１における断面である。図２２ｃは、結果の構造の全体に上面図を示す。
【０１０６】
続いて、レジスト５９で覆われない上部から、ゲートスタックが除去される。結果の構造のフィン５２の露出した部分での断面が、図２３ａに示される。図２３ｂは、結果の構造のフィン５２の覆われた部分における断面を示す。図２３ｃは、結果の構造の上面図を示す。
【０１０７】
続いて、酸化物５５が、更に構造に形成され、続いて構造は、第２のドープされた半導体材料５８まで研磨されて、ゲートスタックは、第１および第２のゲート６、１０に分離される。結果の構造のフィン５２の露出した部分６０での断面が図２４ａに示される。図２４ｂは、結果の構造のフィン５２の覆われた部分６１における断面を示す。図２４ｃは、結果の部分の全体の上面図を示す。好適には、化学機械研磨を用いて行われる。
【０１０８】
好適には、更に続く工程では、例えば金属含有酸化物のようなプレ金属誘電体材料（ＰＭＤ材料）が構造に形成され、更に好適にはパターニングされて続いて好適にはその中に孔がエッチングされて、第１および第２のドープ半導体材料５７、５８の一部、第１ゲート６の一部、および第２ゲート１０の一部のみが、例えば、巻き付きコンタクト（wrap-around contact）により例えば回路に接続するために、ＰＭＤ材料により覆われない。結果の構造のフィン５２の露出した部分での断面が、図２５ａに示される。図２５ｂは、結果の構造のフィン５２の覆われた部分６１における断面を示す。図２５ｃは、結果の構造の全体の上面図を示す。
【０１０９】
上述の本発明の方法は、トンネルトランジスタの製造に適用できるが、例えばわずかな変形により、コンタクト領域に対して異なる位置のゲートの配置が可能であり、延長方向１９は第１および第２のゲート誘電体材料７、１１の第１側９、１３に対して実質的に直交し、長手方向に延びる第１および第２の半導体部分１４、１５が実質的に線上に配置され、そのようなトンネルトランジスタを作製する方法が単純化できる。例えばそのようなトランジスタは、フィン５２の上面５４に形成されたハードマスク５３の層と共に、基板上に第１ドープ半導体材料５７から形成されたフィン５２を形成し、フィン５２の周囲に酸化物を形成してハードマスク５３まで研磨し、フィン５２に隣り合って開口部５６を形成し第１フィン５２と開口部が互いに線上に配置し、コンタクト領域１６を形成するために、第２ドープ半導体材料５８で開口部５６を部分的に充填し、第１および第２のドープ半導体材料５７、５８はｎ型およびｐ型のドーパントで反対にドープされ、再度得られた構造の上に酸化物５５を形成し、再度ハードマスク５３まで上部を研磨し、ハードマスク５３をエッチバックし、第１および第２のドープされた半導体材料５７、５８を囲む酸化物を窪ませて２つのフィン５２、６６を形成し、第１および第２のフィンの上にゲートスタックを形成し、第１および第２のゲート（６、１０）を形成しレジスト（５９）により覆われない上部からゲートスタックを除去するために、第１および第２の半導体部分１４、１５のそれぞれの上にレジストマスクをそれぞれ形成する、上述の方法と類似の方法でも作製できる。可能であれば、更に続く工程で、プレ金属誘電体材料（ＰＭＤ材料）が上部に形成され、開口部がエッチングされて第１および第２のドープされた半導体材料の一部、第１ゲートの一部、および第２ゲートの一部のみが、例えば回路に接続するためのＰＭＤ材料により覆われないように開口部がエッチングされる。
【技術分野】
【０００１】
本発明は第１請求項のプレアンブルにかかるトンネルトランジスタに関する。
【０００２】
本発明はまた、このトランジスタを含む論理ゲート、およびこの論理ゲートを使用するスタティックランダムアクセスメモリに関する。
【背景技術】
【０００３】
トンネルトランジスタはすでに当業者に知られている。例えば米国特許５３６５０８３はトンネルトランジスタを記載する。トンネルトランジスタは、ドレイン、ソース、およびドレインとソースとの間の電流を制御する少なくとも第１ゲートを含む。ドレインは、ドレイン電極と電気的に接続する、ｎ型ドーパントでドープされた第１半導体部分を含む。ソースは、ソース電極と電気的に接続する、ｐ型ドーパントでドープされた第２半導体部分を含む。第１ゲートは、トンネルトランジスタの第１側で第１ゲート誘電体材料の第１側に沿って、第１半導体部分をこれと接続させる第１半導体部分と隣り合う、第１ゲート誘電体材料を含む。第１ゲートは、また、第１ゲート誘電体に沿って、第１ゲート誘電体材料の第１側に対向する第１ゲート電極を含む。ドレインとソースは、トンネルトランジスタのｐｎ接合に沿って互いに隣り合って配置される。ｐｎ接合は、延長方向（extending direction）に沿って長手方向に延びる。トンネルトランジスタは、第１ゲートから分離した第２ゲートを含む。第２ゲートは、第２ゲート誘電体材料の第１側に沿って、トンネルトランジスタの第２側で第２半導体部分を第２ゲート誘電体材料の第１側に接続させる、第２半導体部分と隣り合う第２ゲート誘電体材料を含む。第２ゲートは、また、第２ゲート誘電体材料に沿って、第２ゲート誘電体材料の第１側に対向する第２ゲート電極を含む。トンネルトランジスタの第２側は、トンネルトランジスタの第１側に対向する。第１および第２のゲートは、第１と第２のゲートの間に電界を形成する第１と第２のゲートの間の異なる電位により、ドレインとソースとの間で、実質的に導電性状態と実質的に分離状態との間で電流を制御するために形成される。
【０００４】
しかしながら、第１および第２のゲート電極の実質的な部分はまた、それぞれ第２および第１の半導体部分に沿って配置される。そのような形状で、形成された電界の電界線（electric field line）は、ｐｎ接合に平行で、所定のバンドの曲がりを許容しても、ゲートに平行なバンドの曲がりを形成するために、ゲートの間の半導体領域のキャリアの蓄積を枯渇または形成するために、一般的に大きな電位差が電極間に必要となる。このため、特に論理ゲートの分野において使用が制限される。理論に縛られることを望むわけではないが、これは、ｐｎ接合がゲートに垂直なバンドの曲がりを形成し、このバンドの曲がりが、ゲート誘起バンド曲がりに対して無視されなければならないためと発明者は信じる。
【０００５】
ＵＳ２００９／０１０１９７５Ａ１は、また、トンネルトランジスタを開示する。トンネルトランジスタは、ドレイン、ソース、およびドレインとソースとの間で電流を制御するための少なくとも第１および第２のゲートを含む。異なるゲートが形成されるが、形成された電界の電界線は、再び延長方向に実質的に平行および／または第１および第２のゲート電極は第１および第２の半導体部分にそれぞれ沿って配置されるのではなく、ゲート電極の間で比較的大きな電界差を形成するために、本質的な導電性や弱いドープのチャネル形成領域に沿って配置される。
【発明の概要】
【０００６】
それゆえに、本発明の目的は、第１と第２のゲート間の電圧の差がより小さい場合にしようできるトンネルトランジスタを形成することである。
【０００７】
これは、第１請求項の特徴部分によるトンネルトランジスタで達成される。
【０００８】
その上に、第１および第２のゲート電極は、それぞれ第１および第２の半導体部分に実質的に沿って配置される。例えばそのような形状では、第１ゲート電極の面積の、実質的に半分以上、好適には少なくとも７０％、より好適には少なくとも８０％、または９０％や実質的に全てが、第１半導体部分に沿って配置され、第２ゲート電極の面積の、半分以上、好適には少なくとも７０％、より好適には少なくとも８０％、または９０％や実質的に全ては、第２半導体部分に沿って配置される。
【０００９】
第１および第２のゲートのそのような形状では、互いに対しておよび第１および第２の半導体部分に対して、第１および第２のゲートの間の電位差により誘起された電界は、コンタクト領域を通って形成され、電界線はもはやコンタクト領域に対して実質的に平行ではなく、例えばゲートの一方をグラウンドにし、他方に異なる電圧を与えることにより、代わりにコンタクト領域を横切り、電界の電界線は延長方向を横切る。互いに接続するドープされた半導体材料により、ゲート電極が存在しない場合に、そのような双方のゲートに異なるバイアスを与えた場合のゲート誘起電界は、実質的に電界線に平行になる。そのような形状は、ソースとドレインとの間の電流を制御する第１および第２のゲートに与えられる電位差をより低くできることが見出された。
【００１０】
ＵＳ５０２１８４１Ａは、制御された負の微分抵抗特性を有するトンネルトランジスタを開示し、本発明にかかるトンネルトランジスタとは完全に異なる技術分野である。
【００１１】
好適な具体例では、トンネルトランジスタの第２側はトンネルトランジスタの第１側に対向し、そのような具体例では、例えばゲートの一方が接地され他方に異なる電圧が印加されることにより、電界線とコンタクト領域との起こりそうな交差が更に改良される。
【００１２】
好適な具体例では、第１および第２の半導体部分はドーパントでドープされ、第１および第２のゲートの間に電位差が無いバイアス電圧を印加した場合に、ベースとソースとの間のコンタクト領域を横切ってトンネル電流が得られる。そのような具体例では、フェルミエネルギレベルは、例えば価電子帯中のような、第２半導体部分の価電子帯の近傍に位置し、例えば伝導帯中のような第１半導体部分の伝導帯の端の近傍に位置する。そのような場合、電位差を第１および第２のゲートの上に与えることができ、トンネルトランジスタ、特にコンタクト領域を切り替えるドレインとソースとの間のトンネル電流を実質的に停止し、分離状態にすることができる。第１および第２のゲートの上に異なる電位差を供給した場合、トンネルトランジスタ、特にコンタクト領域は導電性状態に切り替えられ、ドレインとソースとの間に十分に電流が許容される。
【００１３】
例えば、トンネルトランジスタ、特にコンタクト領域は、第２ゲートに十分な正電圧を印加し、第１ゲートにより低い電圧を印加した場合に、分離状態にすることができる。より高い電圧を「１」と定義し、より低い電圧を「０」と定義した場合、以下の表が得られる。
【００１４】
【００１５】
代わりの具体例では、第１および第２の半導体部分がドーパントでドープされて、バイアスが印加された場合に、ソースとドレインとの間のコンタクト領域を横切って実質的にトンネル電流が得られない。そのような具体例では、フェルミエネルギレベルは、好適には価電子帯中のような、第２半導体部分の価電子帯の近傍に位置し、例えば伝導帯と価電子帯との間のような第１半導体部分の伝導帯の端の近傍に位置し、半導体部分の少なくとも一方に対して、フェルミレベルはバンド端または禁制帯の内側に配置される。そのような場合、第１および第２のゲートの上に電位差が与えられ、ドレインとソースの間に、トンネルトランジスタ、特にコンタクト領域を導電性状態に切り替えるトンネル電流が実質的に流される。第１および第２のゲートの上に異なる電位差が与えられた場合、トンネルトランジスタ、特にコンタクト領域が分離状態に切り替えられて、ドレインとソースとの間にそれ以上実質的な電流は流れない。
【００１６】
例えばトンネルトランジスタ、特にコンタクト領域は、十分な正電圧が第１ゲートに印加され、より低い電圧が第２ゲートに印加された場合に、導電性状態になる。より高い電圧を「１」と定義し、より低い電圧を「０」と定義した場合、以下の表が得られる。
【００１７】
【００１８】
本願の文脈において、コンタクト領域は、ソースとドレインとの間に電位のバリアを形成し、例えばバンド間のトンネルによる電流を除いて、ソースとドレインとの間にバイアス電圧を印加した場合に実質的に電流は流れず、第１と第２の半導体部分の間に形成された、互いにまたは他の層に第１および第２の半導体部分が接触することにより形成される接合として定義され、この他の層は、第１または第２の半導体部分から分離された第３のドープされた第３の半導体部分または絶縁層である。
【００１９】
好適な具体例では、第１および第２のゲートは、コンタクト領域の対向する側に配置され、延長方向に垂直な方向に沿った分離距離で、延長方向に互いに分離される。そのような形状に第１および第２のゲートを配置することにより、第１および第２のゲートは、第１および第２のゲートにより与えられた電圧により第１および第２のゲート間に形成された電界の電界線が、拡大された角度でコンタクト領域の延長方向を横切り、コンタクト領域を横切る電流への電界の影響を改良する。
【００２０】
好適な具体例では、第１および第２の半導体部分は、コンタクト領域を形成する接合に沿って互いに接続する。
【００２１】
好適な具体例では、コンタクト領域は、第１および第２の半導体部分の間に提供された他の層である。
【００２２】
更に好適な具体例では、更なる層は、第３半導体ドープ部分である。
【００２３】
第３の半導体部分は、好適にはイントリンシック半導体または１ｃｍ３あたり１０１８原子（atom）より少ない、好適には１ｃｍ３あたり１０１７原子より少ないドーピング率でドープされる。
【００２４】
好適な具体例では、更なる層は絶縁層であり、例えば酸化層のような絶縁層、窒化層、または他の非常に広いバンドギャップの材料であり、例えばシリコン二酸化物、シリコン酸窒化物、アルミニウム酸化物、ｈｉｇｈ−ｋ酸化物、例えばＨｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属の酸化物、窒化酸化物、シリケイト、および窒化シリケイトである。そのような絶縁層では、特に、小さなバンドギャップの材料が、第１および第２の半導体部分のためにドープされる材料に使用されるトランジスタで、例えばドリフト拡散のようなｐ−ｎ拡散、リーク電流を減らすことが見出された。
【００２５】
好適な具体例では、第１および第２の誘電体材料の第１側は、コンタクト領域の対向側に沿って互いに対向する。
【００２６】
好適な具体例では、第１および第２のゲート誘電体材料の第１側は、延長方向に実質的に平行である。
【００２７】
好適な具体例では、延長方向は、第１および第２のゲート誘電体材料の第１側に対して実質的に垂直である。
【００２８】
更に好適な具体例では、ゲートの少なくとも１つが、そのそれぞれの隣接する半導体部分を覆い、それぞれの半導体材料の少なくとも１つの対向する側の組がゲートを有する。
【００２９】
本発明は、また、第１の反転入力を有するＮＡＮＤゲートを形成する論理ゲートに関し、第１および第２のトンネルトランジスタを含む。
【００３０】
好適には、第１および第２のトンネルトランジスタは、本発明にかかるトランジスタである。そのような好適な具体例では、第１トランジスタにおいて、第１および第２の半導体部分はドーパントでドープされ、第１および第２のゲートの間に電位差の無いバイアス電圧が与えられた場合、既にコンタクト領域を横切ってトンネル電流が得られる。第２トランジスタにおいて、第１および第２の半導体部分はドーパントでドープされ、バイアス電圧が与えられた場合、コンタクト領域を横切るトンネル電流は得られない。第１トンネルトランジスタの第１ゲートおよび第２トンネルトランジスタの第２ゲートは、論理ゲートの第１反転入力に接続され、第１トンネルトランジスタの第１ゲートおよび第２トンネルトランジスタの第２ゲートに、実質的に同じ電圧の電位が与えられる。第１トンネルトランジスタの第２ゲートおよび第２トンネルトランジスタの第１ゲートは、論理ゲートの第２入力に接続され、第１トンネルトランジスタの第２ゲートおよび第２トンネルトランジスタの第１ゲートに、実質的に同じ電圧の電位が与えられる。第１トランジスタのソースおよび第２トランジスタのドレインは論理ゲートの出力に接続され、第１トランジスタのドレインは供給電圧Ｖｄｄに接続されるように設けられ、第２トランジスタのソースはグラウンドに接続されるように設けられる。
【００３１】
第１および第２のトンネルトランジスタのそのような形状は、以下の表に示すような真偽表（truth table）を可能にする。
【００３２】
【００３３】
そのような真偽表は、実に、反転した１つの入力を有する論理ＮＡＮＤゲートに対応し、この場合は第１入力である。本発明の論理ＮＡＮＤゲートは、従来技術に記載されたＮＡＮＤゲートにより要求されるような例えば４つのトランジスタのような２より多くのトランジスタの代わりに、２つのトランジスタのみを必要とする。本発明にかかる論理ゲートは、同じ機能に対して少ないトランジスタが必要であるので、本発明にかかる論理ゲートは、従来技術にかかる論理ゲートより小さな空間を有し、それゆえに、例えばチップのような所定の空間により多くの論理ゲートを配置できる。
【００３４】
本発明は、また、本発明にかかる２つの論理ゲートを含むスタティックランダムアクセスメモリ（ＳＲＡＭ）に関する。そのようなＳＲＡＭは４つのトランジスタのみを必要とし、より少ない空間がＳＲＡＭに必要となり、より多くのＳＲＡＭが所定の大きさの空間に配置できる。更に、より少ないトランジスタがＳＲＡＭのために必要となるため、ＳＲＡＭは熱量を減らしながら同じメモリ容量を維持するか、または所定の電力消費に対してより多くのメモリを有することができる。
【００３５】
そのようなスタティックランダムアクセスメモリの好適な具体例では、論理ゲートの第２入力と出力が接続される。この方法で形成されたラッチまたはフリップフロップは、比率がない（ratioless）ことがわかった。比率のないラッチが使用されるという事実により、技術の変動性（変動性の例：閾値電圧Ｖｔの変動性、ラインエッジ粗さ（ＬＥＲ）等）に対するメモリ部品の感度を大きく低減できる。
【００３６】
本発明は、また、本発明にかかるトンネルトランジスタの作製方法に関する。
【図面の簡単な説明】
【００３７】
本発明は、更に、以下の記載および添付図面の手段により更に明確になる。
【００３８】
【図１】本発明にかかるトンネルトランジスタの具体例の上面図である。
【図２】本発明にかかるトンネルトランジスタの具体例のバンドダイアグラムを示す。
【図３】本発明にかかるトンネルトランジスタの具体例のバンドダイアグラムを示す。
【図４】本発明にかかるトンネルトランジスタの具体例のバンドダイアグラムを示す。
【図５】本発明にかかるトンネルトランジスタの具体例のバンドダイアグラムを示す。
【図６】本発明にかかるトンネルトランジスタの具体例のバンドダイアグラムを示す。
【図７】図１にかかるトンネルトランジスタの異なる具体例の上面図を示す。
【図８】図１〜７にかかるトンネルトランジスタの異なる具体例の上面図を示す。
【図９】図８にかかるトンネルトランジスタの異なる具体例の断面図を示す。
【図１０】本発明にかかる論理ゲートの具体例を示す。
【図１１】図１０に示す論理ゲートの記号表記を示す。
【図１２】本発明にかかるＳＲＡＭの具体例のダイヤグラムを示す。
【図１３ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１３ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１４ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１４ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１５ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１５ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１６ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１６ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１７ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１７ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１８ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１８ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１９ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１９ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図１９ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２０ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２０ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２０ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２１ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２１ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２１ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２２ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２２ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２２ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２３ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２３ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２３ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２４ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２４ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２４ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２５ａ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２５ｂ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【図２５ｃ】本発明にかかるトンネルトランジスタの作製方法の具体例を示す。
【００３９】
以下の詳細な説明では、特定の具体例においていかに実施されるかを全体的に理解するために、多くの特別な細部が述べられる。しかしながら、本発明は、それらの特別な細部無しにも実施できることが理解できる。他の場合、本発明を不明確にしないために、公知の方法、手続き、および技術は詳細に記載されない。本発明は、特定に具体例について、所定の図面を参照しながら記載されるが、本発明はこれに限定されない。ここに含まれる図面は模式的で本発明の範囲を限定するものではない。また、図面において、図示目的のために、いくつかの要素の大きさは誇張されて縮尺どおりではない。
【詳細な説明】
【００４０】
本発明は、特定の具体例と所定の図面について記載するが、本発明はこれに限定されるものではなく、請求の範囲によってのみ限定される。記載された図面は、単に模式的であり、限定的ではない。図面において、図示目的のために、要素のいくつかの大きさは拡大され、縮尺どおりではない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００４１】
更に、明細書や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、連続的、時間的順序を表す必要はない。用語は、適当な状況下で入替え可能であり、本発明の具体例は、ここに記載や図示された以外の順序によっても操作できる。
【００４２】
また、記載や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された本発明の具体例は、ここに記載や図示された以外の位置でも操作できる。
【００４３】
請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されるべきではなく、他の要素や工程を排除しない。言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００４４】
１．トンネルトランジスタ
２．ドレイン
３．ドレイン電極
４．ソース
５．ソース電極
６．第１ゲート
７．第１ゲート誘電体材料
８．第１ゲート電極
９．第１側第１ゲート誘電体材料
１０．第２ゲート
１１．第２ゲート誘電体材料
１２．第２ゲート電極
１３．第１側第２ゲート誘電体材料
１４．第１半導体部分
１５．第２半導体部分
１６．コンタクト領域
１７．接合
１８．更なる層
１９．延長方向
２０．第１側トンネルトランジスタ
２１．第２側トンネルトランジスタ
２２．分離距離
２３．論理ゲート
２４．論理ゲートの第１トンネルトランジスタ
２５．論理ゲートの第２トンネルトランジスタ
２６．第１反転入力
２７．第２入力
２８．第１ゲート第１トランジスタ
２９．第２ゲート第１トランジスタ
３０．ソース第１トランジスタ
３１．ドレイン第１トランジスタ
３２．第１ゲート第２トランジスタ
３３．第２ゲート第２トランジスタ
３４．ソース第２トランジスタ
３５．ドレイン第２トランジスタ
３６．出力
３７．ＳＲＡＭ
３８．第１論理ゲート
３９．第２論理ゲート
４０．第１入力第１論理ゲート
４１．第２入力第１論理ゲート
４２．出力第１論理ゲート
４３．第１入力第２論理ゲート
４４．第２入力第２論理ゲート
４５．出力第２論理ゲート
４６．第２側第１ゲート誘電体材料
４７．第２側第２ゲート誘電体材料
４８．伝導帯
４９．価電子帯
５０．フェルミエネルギホール
５１．フェルミエネルギ電子
５２．フィン
５３．ハードマスク
５４．上面フィン
５５．酸化物
５６．開口部
５７．第１ドープ半導体材料
５８．第２ドープ半導体材料
５９．レジスト
６０．露出部分
６１．被覆部分
６２．ゲート誘電体材料
６３．ゲート電極
６４．第１部分
６５．第２部分
６６．第２フィン
【００４５】
図１は、本発明にかかるトンネルトランジスタの具体例を示す。
【００４６】
図１に示すトンネルトランジスタ１はドレイン２を含む。ドレインは、ｎ型ドーパントでドープされた第１半導体部分１４を含む。ドープされた第１半導体部分１４の材料は、例えば、シリコン、ゲルマニウム、ガリウムアーセナイド（ＧａＡｓ）、インジウムアーセナイド（ＩｎＡｓ）、カーボンナノチューブ（ＣＮＴ）、Ｓｉ、Ｇｅ、Ｃおよびその２元化合物のようなＩＶ族材料、またはＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎおよびその２元、３元および４元化合物のようなＩＩＩ／Ｖ族材料、またはＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびその２元、３元および４元化合物のようなＩＩ／ＶＩ族材料、またはカーボンチューブ等の少なくとも１つである。好適には、今日現存するＣＭＯＳの殆どのＣＭＯＳトランジスタがシリコンからなり、シリコン技術の多くの再利用が可能であるため、第１半導体材料はシリコンである。ＩＶ族半導体のｎ型ドーパントは、例えばＬｉ、Ｓｂ、Ｐ、Ａｓ、Ｂｉ、Ｔｅ、Ｔｉ、Ｃ、Ｍｇ、Ｓｅ、Ｃｒ、Ｔａ、Ｃｓ、Ｂａ、Ｓ、Ｍｎ、Ａｇ、Ｃｄ、Ｐｔのいずれかでも良い。好適には、ｎ型ドーパントの濃度は、１０２１ａｔｏｍ／ｃｍ３≧ｎ型ドーパントの濃度≧１０１８ａｔｏｍ／ｃｍ３のように選択され、より好適には２×１０２０ａｔｏｍ／ｃｍ３≧ｎ型ドーパントの濃度≧１０１９ａｔｏｍ／ｃｍ３のように選択される。ドーパントは均一に、即ち一定ドーピングまたは段階的なドーピングプロファイルで供給される。第１半導体部分１４は、ドレイン電極３と電気的に接続されている。
【００４７】
トンネルトランジスタ１は、更にソース４を含む。ソース４はｐ型ドーパントでドープされた第２半導体部分１５を含む。
【００４８】
第１の具体例では、ドープされた第１および第２の半導体部分１４、１５の材料は同じである。しかしながら、これは本発明にとって重大ではなく、第２半導体部分１５にドープされる材料は、第１半導体部分１４にドープされる材料と異なっても良い。例えば、第１半導体部分１４としてＩｎＡｓを、第２半導体部分１５としてＧａＳｂを有するヘテロ構造、Ｇｅ−ＳｉまたはＩｎＡｓ−Ｓｉヘテロ構造、または他のＩＩＩ−Ｖ、またはＩＶ系へテロ構造である。
【００４９】
例えばＩＶ族半導体のためのｐ型ドーパントは、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｐｄ、Ｎａ、Ｂｅ、Ｚｎ、Ａｕ、Ｃｏ、Ｖ、Ｎｉ、Ｍｏ、Ｈｇ、Ｓｒ、Ｇｅ、Ｃｕ、Ｋ、Ｓｎ、Ｗ、Ｐｂ、Ｏ、Ｆｅのいずれかでもよい。好適には、ｐ型ドーパントの濃度は、１０２１ａｔｏｍ／ｃｍ３≧ｐ型ドーパントの濃度≧１０１８ａｔｏｍ／ｃｍ３のように選択され、より好適には２×１０２０ａｔｏｍ／ｃｍ３≧ｎ型ドーパントの濃度≧１０１９ａｔｏｍ／ｃｍ３のように選択される。ドーパントは均一に、即ち一定ドーピングまたは段階的なドーピングプロファイルで供給される。第２半導体部分１５は、ソース電極５と電気的に接続されている。
【００５０】
図１に示される第１および第２の半導体部分１４、１５は長く、特に矩形の形状を有する。しかしながら、本発明にとってこれは重大ではなく、第１および第２の半導体部分１４、１５は、当業者が適切と考える例えば三角形、平行四辺形等のような異なった形状を有しても良い。
【００５１】
トンネルトランジスタ１は、更に、ドレイン２とソース４との間で電流を制御する第１ゲート６および第２ゲート１０を含む。
【００５２】
第１ゲート６は、第１半導体部分１４に隣接して、トンネルトランジスタ１の第１側２０で半導体部分１４に沿って、第１ゲート誘電体材料７の第１側９でこれと接続する第１ゲート誘電体材料７を含む。ゲート誘電体材料７は、当業者が適切と考えるいずれの材料でもよいが、酸化層、窒化層、または例えばシリコン二酸化物、シリコン酸窒化物、アルミニウム酸化物のような他の非常に広いバンドギャップの材料、Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属の酸化物、酸窒化物、シリケート、および窒化シリケートのようなｈｉｇｈ−ｋ酸化物の１つであることが好ましい。
【００５３】
第１ゲート電極８は、第１ゲート誘電体材料７に沿って配置される。第１ゲート電極８は、第１ゲート誘電体材料７の第２側４６に沿って、第１ゲート誘電体材料７の第１側９と対向するように配置される。第１ゲート電極８は導電性材料から形成され、例えば多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金、ＴａＮおよびＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２およびＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉおよびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）の少なくとも１つから選択される。ゲート電極８の材料は、特定のゲート仕事関数が得られるように選択される。
【００５４】
トンネルトランジスタ１は、更に、第１ゲート６から分離された第２ゲート１０を含む。第２ゲート１０は、第２半導体部分１５に隣接して、トンネルトランジスタ１の第２側２１で半導体部分１５に沿って、第２ゲート誘電体材料１２の第１側１３でこれと接続する第２ゲート誘電体材料１０を含む。第２ゲート誘電体材料１１は、当業者が適切と考えるいずれの材料でもよいが、酸化層、窒化層、または例えばシリコン二酸化物、シリコン酸窒化物、アルミニウム酸化物のような他の非常に広いバンドギャップの材料、Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属の酸化物、酸窒化物、シリケートの１つであることが好ましい。第２ゲート電極１２は、第２ゲート誘電体材料１１の第２側４７に沿って、第２ゲート誘電体材料１１の第１側１３と対向するように配置される。第２ゲート電極１２は導電性材料から形成され、例えば多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金、ＴａＮおよびＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２およびＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉおよびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）の少なくとも１つから選択される。ゲート電極１２の材料は、特定のゲート仕事関数が得られるように選択される。
【００５５】
図１は、ドレイン２とソース４が、トンネルトランジスタ１のコンタクト領域１６に沿って互いに隣り合って配置されることを示す。コンタクト領域１６は、延長方向１９に沿って長手方向に延びる。コンタクト領域１６は、好適には制限された厚さを有するインターフェイスの形態である。
【００５６】
図１において、第１および第２のゲート誘電体材料７、１１の第１側９、１３がコンタクト領域１６の対向する側に沿って互いに対向する。それに対して、長手方向に延びる第１および第２の半導体部分１４、１５は、互いに隣り合うそれらのそれぞれの長手方向に延びた側の１つの部分を有するように配置され、延長方向１９は、第１および第２の半導体部分１４、１５により定義される長手方向に沿って延びる。
【００５７】
しかしながら、そのような形状は、本発明にとって重大ではない。例えば図８は、長手方向に延びる第１および第２の半導体部分１４、１５が実質的に直線状に配置される。本発明にかかるトンネルトランジスタ１の異なる具体例を示す。そのような形状では、延長方向１９は、第１および第２の半導体部分１４、１５で規定された長手方向と交差する。図８では、特に、延長方向１９は、第１および第２の半導体部分１４、１５により規定された長手方向と実質的に直交する。
【００５８】
図１と図８では、第１および第２の半導体部分１４、１５が、コンタクト領域１６を形成する接合１７に沿って互いに接続する。
【００５９】
しかしながら、これは、本発明では重大ではなく、図７や図９に示すように、コンタクト領域１６は、また、第１および第２の半導体領域１４、１５の間に提供される更なる層１８でも良い。図７および図９の残りは、図１および図８のそれぞれと実質的に同じである。
【００６０】
更なる層１８は、例えばイントリンシック半導体や１０１８ａｔｏｍ／ｃｍ３より少ない、好適には１０１７ａｔｏｍ／ｃｍ３より少ないドーピング比でドープされた半導体の形態の第３の半導体ドープ部分でも良い。
【００６１】
更なる層１８は、また、酸化物、窒化物、または例えばシリコン二酸化物、シリコン酸窒化物、アルミニウム酸化物のような他の非常に広いバンドギャップの材料、Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属の酸化物、酸窒化物、シリケートおよび窒化シリケートのようなｈｉｇｈ−ｋ酸化物でも良い。
【００６２】
更なる層１８は、好適には、コンタクト領域１６の延長方向１９に垂直な方向に沿って測定した厚さが多くとも１０ｎｍ、好適には５ｎｍより小さい。更なる層１８が誘電体層の場合、厚さは２ｎｍより少ないことが好ましい。
【００６３】
本発明にかかるトンネルトランジスタ１の第１側２０および第２側２１は、互いに対向する。図面によれば、トンネルトランジスタ１の第１側２０は、第１半導体部分１４の第１の長い側、好適には長手側で形成され、トンネルトランジスタ１の第２側２１は、第２半導体部分１５の第２の長い側、好適には長手側で形成される。図１と図７の具体例では、第１および第２の半導体部分１４、１５の第１側にそれぞれ対向する第１および第２の半導体部分１４、１５の第２側は、コンタクト領域１６に沿って配置される。しかしながら、図８および図９に示される具体例では、これは本発明にとって重大ではなく、第１および第２の半導体部分１４、１５の第１側にそれぞれ対向する第１および第２の半導体部分１４、１５の第２側はまた、トンネルトランジスタ１の反対側に配置されて、トンネルトランジスタ１の第１側２０が第１半導体部分１４の第１側と第２半導体部分１５の第２側により形成され、一方トンネルトランジスタ１の第２側２１が第１半導体部分１４の第２側と第２半導体部分１５の第１側により形成されても良い。
【００６４】
第１ゲート６と第２ゲート１０は、第１および第２のゲート６、１０の間にゲート誘起電界を形成する第１および第２のゲート６、１０の間の電位差により、ドレイン２とソース４との間で、実質的に導電状態と実質的に絶縁状態との間で電流を制御するために形成される。
【００６５】
好適には、第１および第２の半導体材料１４、１５の少なくとも１つ、例えば双方がコンタクト領域１６の近傍で縮退してドープされる。
【００６６】
第１および第２のゲート電極８、１２は、第１および第２の半導体部分１４、１５のそれぞれに実質的に沿って配置される。
【００６７】
第１および第２のゲート誘電体材料７、１１の第１側９、１３は、それぞれ第１および第２の半導体部分１４、１５にそれぞれ実質的に沿って配置され、実質的に接続される。そのような形状では、第１側９の面積の例えば実質的に半分より多くの、好適には少なくとも７０％の、より好適には少なくとも８０％の、または９０％の、または実質的に全ての第１側９の領域が、第１半導体部分１４に沿って接続して配置され、第１側１３の面積の例えば実質的に半分より多くの、好適には少なくとも７０％の、より好適には少なくとも８０％の、または９０％の、または実質的に全ての第１側１３の領域が、第２半導体部分１５に沿って接続して配置される。好適には、電界が、例えばゲート電極６、１０の一方をグラウンドにし、他方に異なる電圧を印加することによる、第１および第２のゲート６、１０の間の電位差により誘起され、ゲート誘起電界の電界線は延長方向１９を横切る。
【００６８】
図１および図７では、第１および第２のゲート誘電体材料７、１１の第１側９、１３が、コンタクト領域１６の反対側に沿って互いに対向する。図１および図７で見られるように、そのような形状では、第１および第２の半導体部分１４、１５は、第１および第２のゲート６、１０の間に配置される。好適には、そのような形状では、第１および第２のゲート誘電体材料７、１１の第１側は、図１や図７に示すように、延長方向１９に対して実質的に平行である。しかしながら、これは、本発明にとって重大ではなく、ゲート誘電体材料７、１１の第１側は、延長方向１９に対して平行でなくても良い。
【００６９】
しかしながら、そのような形状は本発明において重大ではなく、異なる形状は、例えば図８および図９に示すように、延長方向１９は、第１および第２のゲート誘電体材料７、１１の第１側９、１３に対して実質的に平行である。
【００７０】
図７および図８は、更に、ゲート６、１０の少なくとも１つ、図８および図９に示すように双方が、それぞれ隣り合う半導体部分１４、１５を覆い、それぞれの半導体材料の少なくとも１組の対向する側が、ゲート６、１０を備える。トンネルトランジスタ１の断面の上面図である図８および図９では、トンネルトランジスタ１の第１側２０からトンネルトランジスタ１の第２側２１に、第１および第２の半導体部分１４、１５をそれぞれ超えて延びる第１および第２のゲート６、１０の上部は描かれていない。
【００７１】
図１、図７、図８および図９のトンネルトランジスタに示すように、第１および第２のゲート６、１０は、例えばコンタクト領域１６の対向する側に配置され、延長方向１９に垂直な方向に沿った分離距離２２で、延長方向に互いに分離される。しかしながら、これは本発明にとって重大ではなく、例えば、延長方向１９が第１および第２のゲート誘電体材料７、１１に第１側９、１３に対して実質的に垂直な図８および図９にかかる具体例では、図には示さないが、例えば図８の接合１７の重なり部分や、例えば図９の更なる層１８の重なり部分のように、第１ゲート６および／または第２ゲート１０は、コンタクト領域１６と僅かに重なって配置されても良い。
【００７２】
好適には、第１および第２のゲート誘電体材料９、１３の第１側９、１３とそれぞれ対向する第１および第２のゲート誘電体材料９、１３のそれぞれの第２側４６、４７に沿った、第１および第２のゲート電極８、１２の長さは、本発明にかかるトンネルトランジスタ１の具体例の延長方向１９の沿ったコンタクト領域１６の長さと実質的に等しく、ここでは、例えば図１および図７に示すように、第１および第２のゲート誘電体材料７、１１の第１側９、１３は、コンタクト領域１８の対向する側に沿って互いに対向する。そのような具体例では、コンタクト領域１６に対するゲート誘起電界の重なりが改良されると、ゲート誘起電界の効果が更に最適化されることが見出された。
【００７３】
第１および第２の半導体部分１４、１５はドーパントでドープされて、第１および第２のゲート６、１０の間に電位差が無いようなソース４−ドレイン２バイアスが印加された場合、ドレイン２とソース４の間のコンタクト領域１６を横切ってトンネル電流が得られる。
【００７４】
この状況は、トランジスタ、特にコンタクト領域１６が接合である図１のトランジスタのバンドダイアグラムを示す図２〜図６により例示される。垂直のＹ軸は電子のエネルギを示し、水平Ｘ軸はコンタクト領域１６を超える延長方向に対して垂直な描かれた線に沿う空間的次元を示す。図は、伝導帯４８、価電子帯４９、第２半導体部分１５におけるホールのフェルミレベル５０、および第１半導体部分１４における電子のフェルミレベル５１を示す。
【００７５】
図２では、第１および第２のゲート６、１０は、グラウンドまたは電位０が与えられる。ホールのフェルミレベル５０は、第２半導体部分１５の価電子帯４９と、第１半導体部分１４の伝導帯４８に配置され、電子のフェルミレベル５１は、ソース４−ドレイン２バイアス電圧を表す量だけホールのフェルミレベル５０より下に配置されることが観察される。第２半導体１５の価電子帯の端４９のエネルギは、第１半導体１４の伝導帯の端４８のエネルギの上であり、ソース４−ドレイン２バイアス電圧を与えた場合に、ドレイン２とソース４の間に電流が流れるようになり、トンネルトランジスタ１および特にコンタクト領域１６がこれにより導電状態になる。
【００７６】
図３において、第１ゲート６および第２ゲート１０の双方は同じ電位を有する。電子のフェルミレベル５１が、第２半導体部分１５では価電子帯４９の中に配置され、第１半導体部分１４では伝導帯４８の中に配置され、ホールのフェルミレベル５０は、ソース４−ドレイン２バイアス電圧を表す量により電子のフェルミレベル５１の上にあることが観察される。第２半導体１５の価電子帯の端４９のエネルギは、第１半導体１５の伝導帯の端４８のエネルギの上にあり、ソース４−ドレイン２バイアス電圧を与えた場合に、ドレイン２とソース４との間に電流が流れるようになり、トンネルトランジスタ１および特にコンタクト領域１６がこれにより導電状態になる。
【００７７】
図４において、第２ゲート１０にはグラウンドまたは電位０が与えられ、一方で第１ゲート６には正の０でない電位が与えられる。ホールのフェルミレベル５０は、第２半導体部分１５の価電子帯４９と、第１半導体部分１４の伝導帯４８に配置され、電子のフェルミレベル５１は、ソース４−ドレイン２バイアス電圧を表す量だけホールのフェルミレベル５０より下に配置されることが観察される。第２半導体１５の価電子帯の端４９のエネルギは、第１半導体１４の伝導帯の端４８のエネルギの上であり、ソース４−ドレイン２バイアス電圧を与えた場合に、ドレイン２とソース４の間に電流が流れるようになり、トンネルトランジスタ１および特にコンタクト領域１６がこれにより導電状態になる。この形状は、第１半導体部分１４を完全に枯渇させる。
【００７８】
図５では、同様に状況が示される。この形状は、第１半導体部分１４を完全には枯渇させず、電場誘起のバンドの曲がりはコンタクト領域のみの周囲に集中する。第１半導体部分の厚さおよびドーパント濃度により影響されるこの項目は、本発明の重大な状況ではない。本発明は第１半導体部分について示されたら、これは第２半導体部分で表れても良いものであり、図４および図５において、双方の場合において完全に枯渇しないことが示されている。
【００７９】
図６において、第１ゲート６はグラウンドまたは電位０が与えられ、これに対して、第２ゲート１０には正の０でない電位が与えられる。第２半導体１５に価電子帯の端４９のエネルギは、第１半導体１４の導電帯の端４８のエネルギより低く、ソース４−ドレイン２バイアスを印加しても、もはや電流はながれず、トンネルトランジスタ１および特にコンタクト領域１６はそれゆえに分離状態になる。
【００８０】
しかしながら、上で説明した形状に関して、第１および／または第２の半導体部分１４、１５の中のドーパント濃度を下げることにより、第１および第２の半導体部分１４、１５は、第１および第２のゲート６、１０の間の電位差が無いようにソース４−ドレイン２バイアス電圧を印加した場合、実質的にトンネル電流がコンタクト領域１６を横切って得られないように、ドーパントでドープされる。そのような形状では、フェルミレベルは、第１および第２の半導体材料の少なくとも１つの禁制帯の内側に移動し、第２の半導体１５の価電子帯の縁４９のエネルギは、第１の半導体の伝導帯の縁４８のエネルギより低くなる。
【００８１】
図１０は、本発明にかかる論理ゲート２３の具体例を示す。論理ゲート２３は、第１半店入力２６を有するＮＡＮＤゲートを形成する。そのような論理ゲート２３を表示する記号は例えば図１１に示される。
【００８２】
論理ゲート２３は、好適には、本発明にかかる第１のトンネルトランジスタ２４と本発明にかかる第２のトンネルトランジスタ２５とを含む。
【００８３】
第１のトンネルトランジスタ２４では、第１および第２の半導体部分はドーパントでドープされ、第１および第２のゲート２８、２９の間に電位差が無いようにソース３０−ドレイン３１バイアス電圧を印加した場合、ドレイン３１とソース３０との間のコンタクト領域を横切ってトンネル電流が得られる。
【００８４】
第２のトンネルトランジスタ２５では、第１および第２の半導体部分はドーパントでドープされ、第１および第２のゲート３２、３３の間に電位差が無いようにソース３４−ドレイン３１バイアス電圧を印加した場合、ドレイン３１とソース３０との間のコンタクト領域を横切ってトンネル電流が得られる。
【００８５】
第１トンネルトランジスタ２４の第１ゲート２８と第２トンネルトランジスタ２５の第２ゲート３３は、論理ゲート２３の第１反転入力２６に接続され、第１トンネルトランジスタ２４の第１ゲート２８と第２トンネルトランジスタ２５の第２ゲート３３とに実質的に同一の電位が印加される。第１トンネルトランジスタ２４の第２ゲート２９と第２トンネルトランジスタ２５の第２ゲート３２は、論理ゲート２３の第２入力２７に接続され、第１トンネルトランジスタ２４の第２ゲート２９と第２トンネルトランジスタ２５の第１ゲート３２とに実質的に同一の電位が印加される。第１トランジスタ２４のソース３０と第２トランジスタ２５のドレイン３５は論理ゲート２３の出力３６に接続される。第１トランジスタ２４のドレイン３１は、供給電圧Ｖｄｄに接続するように形成され、第２トランジスタ２５のソース３４は、グラウンドに接続されるように形成される。
【００８６】
図１２は、そのような反転した第１入力４０、４３を有する２つの論理ＮＡＮＤゲート３８、３９がスタティックランダムアクセスメモリ（ＳＲＡＭ）３７にどのように組み込まれるかを示す。
【００８７】
それに対して、図１２に示されるように、論理ゲート３８、３９の第２入力４１、４４と出力４２、４５とが接続される。
【００８８】
当業者に知られたＳＲＡＭに比較した場合、そのようなＳＲＡＭの入力は反転する必要があるが、そのようなＳＲＡＭはより少ないトランジスタを用いて同様の機能性を有し、それゆえにより少ない発熱と電力消費となる。
【００８９】
本発明は、また、本発明にかかるトランジスタの製造方法に関する。
【００９０】
そのような方法の具体例は、例えば図１３〜図２５に示される。示された具体例は、特に本発明にかかるトンネルトランジスタの製造に適しており、このトンネルトランジスタでは、例えば図１に示すように、第１および第２のゲート電極材料７、１１の第１側９、１３はコンタクト領域１６の対向する側に沿って互いに対向する。
【００９１】
第１工程で、フィン５２が形成される。フィン５２は第１半導体材料５７から形成される。図１３のフィン５２は、例えばｐ型ドーパントでドープされた半導体材料から形成され、後にトンネルトランジスタ１の第２の半導体部分１５を形成する。しかしながら、これは、本発明にとって重大ではなく、第１半導体材料５７はｎ型ドーパントでドープされ、後にトランジスタ１の第１半導体部分１４を形成しても良い。
【００９２】
フィン５２は、その上面５４にハードマスク５３を含む。ハードマスク５３は、トンネルトランジスタ１を形成する後の工程を考慮した当業者が適切と思うハードマスクで良い。
【００９３】
図１３ａはフィン５２の断面図であり、一方、図１３ｂは基板（図示せず）上のフィン５２の上面図を示す。フィン５２は、ハードマスク５３を維持しながらフィンをパターニングするような、例えば公知の技術を用いて基板上に形成される。
【００９４】
次の工程では、酸化物５５がフィン５２の周囲と上に形成され、フィン５２は酸化物５５の中に埋められる。酸化物５５でフィン５２を埋めた後、結果の構造の上部がハードマスク５３まで研磨される。ハードマスク５３までの構造の研磨は、公知の研磨技術を用いて行っても良いが、好適には、ハードマスク５３に対して選択的ないわゆる化学機械研磨（ＣＭＰ）を用いて行われる。酸化物５５は、ハードマスク５３の上および隣に形成されるため、ハードマスク５３は酸化物５５とは異なる。結果の構造の断面が例えば図１４ａに示される。結果の構造の上面図は、例えば図１５ｂに示される。
【００９５】
次の工程では、フィン５２に隣接する開口部５６、特に第１ドープ半導体材料５７に沿った開口部５６が、フィン５２の長さの第１部分６４に沿って形成される。開口部５６は、好適にはハードマスク５３に対して選択的な方法を用いて形成され、フィン５２の第１ドープ半導体材料５７は、開口部５６を形成する方法に対して保護される。好適には、開口部５６はエッチングを用いて形成される。図１５ａは、開口部５６を形成した後の断面であり、図１５ｂは上面図である。
【００９６】
開口部５６は、例えばエピタキシャル成長を用いて、第２ドープ半導体材料５８少なくとも部分的に充填され、第１および第２のドープ半導体材料５７、５８は、ｎ型およびｐ型のドーパントで反対にドープされている。このように、第２ドープ半導体材料５８からなる第２フィン６６が形成される。例えば、第１ドープ半導体材料５７はｐ型ドーパントでドープされ、第１ドープ半導体材料５７は完成したトンネルトランジスタ１の中の第２半導体部分１５を形成し、第２ドープ材料５８はｎ型ドーパントでドープされる。しかしながら、第１ドープ半導体材料５７は、ｎ型ドーパントでドープされ、完成したトンネルトランジスタ１の中の第１半導体部分１４を形成し、一方で、第２ドープ材料５８はｐ型ドーパントでドープされ、完成したトンネルトランジスタ１の中に第２半導体部分１４を形成しても良い。
【００９７】
図１６ａは、第２ドープ半導体材料５８でハードマスク５３まで開口部を完全に充填した後の断面を示す。図１６ｂは、図１６ａの上面図である。
【００９８】
図１６ａは単に第２ドープ半導体材料５８が開口部５６を充填するために使用されることを示すが、これは本発明にとって重大ではなく、開口部５６はまた材料で充填されて、第１および第２のドープ半導体材料５７、５８の間に更なる層１８を形成しても良い。
【００９９】
好適には、開口部５６は選択エピタキシャル成長で充填され、結果として、半導体材料５８がハードマスク５３まで開口部を充填し、ハードマスク５３の隣に第２ドープ半導体材料５８で充填されない開口部５６を残し、後の工程でハードマスク５３が開口部５６の隣接材料と共に除去され、これにより第２ドープ半導体材料５８も除去される。更に、ハードマスク５３まで充填することにより、ハードマスク５３を除去した後の工程で、第１および第２のドープされた半導体材料５７、５８が隣り合う構造の上面を得るために、フィン５２の一部を除去する必要がなくなる。
【０１００】
次の好適な工程では、得られた構造の上に酸化物５５が再度形成され、この工程の後に、上部が再びハードマスク５３まで研磨される。図１７ａは、ハードマスク５３まで研磨した後の構造の断面を示す。図１７ｂは、図１７ａの上面図を示す。しかしながら、もし第１のフィン５２とハードマスク５３が、第２のフィン６６に対して十分に選択的に部分的に除去できるのであれば、この工程は省略できる。
【０１０１】
続いて、レジスト５９がパターニングされて、フィン５２の第１部分の露出した部分６０が露出して、フィン５２の第１部分の覆われた部分６１がレジスト５９で覆われる。図１８ａは、レジスト５９のパターニング語の断面を示す。図１８ｂは図１８ａの上面図を示す。
【０１０２】
続いて、フィン５２の露出した部分６０がエッチバックされて、第１ドープ半導体材料５７のその部分がエッチバックされた後に、ハードマスク５３がエッチバックされ、好適には選択的にエッチバックされ、フィン５２の露出した部分６１が、第２ドープ半導体材料５８の下までエッチバックされて、露出した部分６０の第１ドープ半導体材料５７と第２ドープ半導体材料が、もはや互いに隣り合って配置されず、特にもはや互いに電気的に接続されず、第１フィン５２の露出部分６０において、第１および第２のドープ半導体材料５７、５８の間にトンネル電流の発生が強く低減され、またはもはや不可能になる。これは、例えば、フィン５２の露出部分６０の断面を示す図１９ａ、フィン５２の覆われた部分６１部分の断面を示す図１９ｂ、およびフィン５２および図１９ａと図１９ｂの上面図を示す図１９ｃに示される。
【０１０３】
続いて、第１部分６４の残りと、フィン５２の第１部分６４から分離したフィン５２の長さの第２部分６５の少なくとも一部とを超えてハードマスク５３がエッチバックされ、再度、得られた構造の上に酸化物５５が形成され、第２フィン６６まで研磨される。結果の構造のフィン５２の露出した部分６０の断面が図２０ａに示される。図２０ｂは、結果の構造のフィン５２の覆われた部分６１での断面を示す。図２０ｃは、結果の構造の全体の上面を示す。
【０１０４】
続く工程で、酸化物５５を窪ませて、フィン５２の露出部分６０が酸化物５５で覆われて、第１および第２のドープ半導体材料５７、５８の覆われた部分６１が酸化物５５から突き出し、全体が、ゲート誘電体材料６２とゲート電極６３を含むゲートスタックで覆われる。結果の構造のフィン５２の露出した部分６０での断面が、図２１ａに示される。図２１ｂは、結果の構造のフィン５２の覆われた部分６１での断面を示す。図２１ｃは、結果の構造の全体の上面図を示す。好適には、図２１ａおよび図２１ｂに示すように、ゲートスタックは、ゲートスタックに厚さが、酸化物５５から延びた第２のフィン６６の高さと実質的に等しいように形成される。
【０１０５】
続いて、図２２ａ、図２２ｂおよび図２２ｃに示すように、第１および第２のゲート６、１０を形成するために、レジスト５９がコンタクト領域１６の上に形成される。結果の構造のフィン５２の露出した部分６０における断面が図２２ａに示される。図２２ｂは、結果の構造のフィン５２の覆われた部分６１における断面である。図２２ｃは、結果の構造の全体に上面図を示す。
【０１０６】
続いて、レジスト５９で覆われない上部から、ゲートスタックが除去される。結果の構造のフィン５２の露出した部分での断面が、図２３ａに示される。図２３ｂは、結果の構造のフィン５２の覆われた部分における断面を示す。図２３ｃは、結果の構造の上面図を示す。
【０１０７】
続いて、酸化物５５が、更に構造に形成され、続いて構造は、第２のドープされた半導体材料５８まで研磨されて、ゲートスタックは、第１および第２のゲート６、１０に分離される。結果の構造のフィン５２の露出した部分６０での断面が図２４ａに示される。図２４ｂは、結果の構造のフィン５２の覆われた部分６１における断面を示す。図２４ｃは、結果の部分の全体の上面図を示す。好適には、化学機械研磨を用いて行われる。
【０１０８】
好適には、更に続く工程では、例えば金属含有酸化物のようなプレ金属誘電体材料（ＰＭＤ材料）が構造に形成され、更に好適にはパターニングされて続いて好適にはその中に孔がエッチングされて、第１および第２のドープ半導体材料５７、５８の一部、第１ゲート６の一部、および第２ゲート１０の一部のみが、例えば、巻き付きコンタクト（wrap-around contact）により例えば回路に接続するために、ＰＭＤ材料により覆われない。結果の構造のフィン５２の露出した部分での断面が、図２５ａに示される。図２５ｂは、結果の構造のフィン５２の覆われた部分６１における断面を示す。図２５ｃは、結果の構造の全体の上面図を示す。
【０１０９】
上述の本発明の方法は、トンネルトランジスタの製造に適用できるが、例えばわずかな変形により、コンタクト領域に対して異なる位置のゲートの配置が可能であり、延長方向１９は第１および第２のゲート誘電体材料７、１１の第１側９、１３に対して実質的に直交し、長手方向に延びる第１および第２の半導体部分１４、１５が実質的に線上に配置され、そのようなトンネルトランジスタを作製する方法が単純化できる。例えばそのようなトランジスタは、フィン５２の上面５４に形成されたハードマスク５３の層と共に、基板上に第１ドープ半導体材料５７から形成されたフィン５２を形成し、フィン５２の周囲に酸化物を形成してハードマスク５３まで研磨し、フィン５２に隣り合って開口部５６を形成し第１フィン５２と開口部が互いに線上に配置し、コンタクト領域１６を形成するために、第２ドープ半導体材料５８で開口部５６を部分的に充填し、第１および第２のドープ半導体材料５７、５８はｎ型およびｐ型のドーパントで反対にドープされ、再度得られた構造の上に酸化物５５を形成し、再度ハードマスク５３まで上部を研磨し、ハードマスク５３をエッチバックし、第１および第２のドープされた半導体材料５７、５８を囲む酸化物を窪ませて２つのフィン５２、６６を形成し、第１および第２のフィンの上にゲートスタックを形成し、第１および第２のゲート（６、１０）を形成しレジスト（５９）により覆われない上部からゲートスタックを除去するために、第１および第２の半導体部分１４、１５のそれぞれの上にレジストマスクをそれぞれ形成する、上述の方法と類似の方法でも作製できる。可能であれば、更に続く工程で、プレ金属誘電体材料（ＰＭＤ材料）が上部に形成され、開口部がエッチングされて第１および第２のドープされた半導体材料の一部、第１ゲートの一部、および第２ゲートの一部のみが、例えば回路に接続するためのＰＭＤ材料により覆われないように開口部がエッチングされる。
【特許請求の範囲】
【請求項１】
ドレイン、ソース、および少なくとも第１ゲートとドレインとソースとの間で電流を制御するために第１ゲートから分離された第２ゲートとを含むトンネルトランジスタであって、
ドレインは、ドレイン電極と電気的に接続されたｎ型ドーパントでドープされた第１半導体部分を含み、
ソースは、ソース電極と電気的に接続されたｐ型ドーパントでドープされた第２半導体部分を含み、
第１ゲートは、第１ゲート誘電体材料の第１側、トンネルトランジスタの第１側の第１半導体部分、および第１ゲート誘電体材料に沿って第１ゲート誘電体材料の第１側に対向する第１ゲート電極に沿ってこれと接続する、第１半導体部分と隣り合う第１ゲート誘電体材料を含み、
ドレインおよびソースは、トンネルトランジスタのコンタクト領域に沿って互いに隣り合うように配置され、
コンタクト領域は、延長方向に沿って長手方向に延び、
第２ゲートは、第２ゲート誘電体材料の第１側、トンネルトランジスタの第２側の第２半導体部分、および第２ゲート誘電体材料に沿って第２ゲート誘電体材料の第１側に対向する第２ゲート電極に沿ってこれと接続する、第２半導体部分と隣り合う第２ゲート誘電体材料を含み、
第１および第２のゲートは、第１および第２のゲートの間にゲート誘起電位を形成する第１および第２のゲートの間の電位差により、ドレインとソースとの間で、実質的な導電状態と実質的な分離状態との間で電流を制御するように与えられ、
第１および第２のゲート電極は、第１および第２の半導体部分にそれぞれ実質的に沿うように配置され、
第１および第２のゲートは、第１および第２のゲートの間の電位差により誘起される電界が、電界の電界線が延長方向を横切るように、コンタクト領域を通って、互いに対しておよび第１および第２の半導体部分に対して電界が形成されることを特徴とするトンネルトランジスタ。
【請求項２】
トンネルトランジスタの第２側が、トンネルトランジスタの第１側と対向することを特徴とする請求項１に記載のトンネルトランジスタ。
【請求項３】
第１および第２のゲートが、コンタクト領域の対向する側に配置され、延長方向に垂直な方向に沿った分離距離の延長方向により互いに分離されることを特徴とする請求項１または２に記載のトンネルトランジスタ。
【請求項４】
第１および第２の半導体部分がドーパントでドープされて、第１および第２のゲートの間に電位差が無いようにソース−ドレインバイアス電圧を印加した場合に、トンネル電流が、ドレインとソースの間のコンタクト領域を横切って得られることを特徴とする請求項１〜３のいずれかに記載のトンネルトランジスタ。
【請求項５】
第１および第２の半導体部分がドーパントでドープされて、第１および第２のゲートの間に電位差が無いようにソース−ドレインバイアス電圧を印加した場合に、実質的にトンネル電流がコンタクト領域を横切って得られないことを特徴とする請求項１〜３のいずれかに記載のトンネルトランジスタ。
【請求項６】
第１及び第２の半導体部分が、コンタクト領域を形成する接合に沿って互いに接続することを特徴とする請求項１〜５のいずれかに記載のトンネルトランジスタ。
【請求項７】
コンタクト領域が、第１および第２の半導体部分の間に形成された更なる層であることを特徴とする請求項１〜５のいずれかに記載のトンネルトランジスタ。
【請求項８】
更なる層が、第３の半導体部分であることを特徴とする請求項７に記載のトンネルトランジスタ。
【請求項９】
第３の半導体部分が、イントリンシック半導体または１０１８ａｔｏｍ／ｃｍ３より少ない、好適には１０１７ａｔｏｍ／ｃｍ３より少ないドーピング比でドープされたことを特徴とする請求項８に記載のトンネルトランジスタ。
【請求項１０】
第１おび第２のゲート誘電体材料が、コンタクト領域の対向する側に沿って互いに対向することを特徴とする請求項１〜９のいずれかに記載のトンネルトランジスタ。
【請求項１１】
第１および第２のゲート誘電体材料の第１側は、延長方向に対して実質的に平行であることを特徴とする請求項１０に記載のトンネルトランジスタ。
【請求項１２】
延長方向が、第１および第２のゲート誘電体材料の第１側に対して実質的に垂直であることを特徴とする請求項１〜９のいずれかに記載のトンネルトランジスタ。
【請求項１３】
ゲートの少なくとも１つが、それぞれに隣り合う半導体部分を覆い、それぞれの半導体材料の少なくとも１組の対向する側がゲートを備えることを特徴とする請求項１２に記載のトンネルトランジスタ。
【請求項１４】
第１反転入力を有するＮＡＮＤゲートを形成する論理ゲートであって、
少なくとも請求項４と組み合わせた請求項４〜１３のいずれかに１つにかかる第１トンネルトランジスタ（２４）と、少なくとも請求項５と組み合わせた請求項５〜１３のいずれかに１つにかかる第２トンネルトランジスタとを含み、
第１トンネルトランジスタの第１ゲートと第２トランジスタの第２ゲートが論理ゲートの第１反転入力に接続されて、第１トンネルトランジスタの第１ゲートと第２トンネルトランジスタの第２ゲートに実質的に同じ電位が供給され、
第１トンネルトランジスタの第２ゲートと第２トランジスタの第１ゲートが論理ゲートの第２入力に接続されて、第１トンネルトランジスタの第２ゲートと第２トンネルトランジスタの第１ゲートに実質的に同じ電位が供給され、
第１トランジスタのソースと第２トランジスタのドレインが論理ゲートの出力に接続され、第１トランジスタのドレインは供給電圧Ｖｄｄに接続するように形成され、第２トランジスタのソースはグラウンドに接続するように形成されることを特徴とする論理ゲート。
【請求項１５】
請求項１４にかかる２つの論理ゲートを含むことを特徴とするスタティックランダムアクセスメモリ。
【請求項１６】
論理ゲートの第２の出力と入力が接続されたことを特徴とする請求項１５に記載のスタティックランダムメモリ。
【請求項１７】
請求項１〜１３のいずれか１つにかかるトンネルトランジスタを製造する方法。
【請求項１８】
フィンの上面に形成されたハードマスクの層と共に、基板上に第１ドープ半導体材料から形成されたフィンを形成する工程と、
フィンの周囲に酸化物を形成してハードマスクまで研磨する工程と、
フィンに隣り合って、その長さの第１部分に沿って開口部を形成し、コンタクト領域を形成するために開口部を第２ドープ半導体材料で少なくとも部分的に充填し、第１および第２のドープ半導体材料はｎ型およびｐ型のドーパントで対向するようにドープされる工程と、
再度得られた構造の上に酸化物を形成し、再度ハードマスクまで上部を研磨する工程と、
フィンの第１部分の露出した部分を露出させ、フィンの第１部分の覆われた部分がレジストで覆われるようにレジストをパターニングする工程と、
フィンの露出した部分をエッチバックし、第１ドープ半導体材料のその部分がエッチングされた後にハードマスクがエッチバックされ、フィンの露出した部分が第２ドープ半導体材料の下までエッチバックされ、露出部分の第１ドープ半導体材料と第２ドープ半導体材料は、もはや互いに対して隣り合って配置されない工程と、
第１部分の残部の上と、フィンの第１部分から分離されたフィンの長さの第２部分の少なくとも一部の上のハードマスクをエッチバックする工程と、
再度得られた構造の上に酸化物を形成し、第２ドープ半導体材料まで構造を研磨する工程と、
フィンの露出した部分は酸化物で覆われたままで、第２ドープ半導体材料と第１ドープ半導体材料の覆われた部分が酸化物から突出するように、酸化物を窪ませる工程と、
ゲート誘電体材料とゲート電極を含むゲートスタックで、得られた構造の上を覆う工程と、
第１および第２のゲートを形成するためにコンタクト領域の上にレジストを形成する工程と、
レジストで覆われていないゲートスタックを除去する工程と、
レジストを除去する工程と、
得られた構造の上に酸化物を形成する工程と、
第２ドープ半導体材料まで酸化物の上部を研磨する工程と、を含むことを特徴とする請求項１７にかかる方法。
【請求項１９】
第１および第２のゲートの間の電位差により誘起された電界が、電界の電界線が延長方向を横切るようにコンタクトを通って形成されることを特徴とする請求項１〜１３のいずれか１つに記載のトンネルトランジスタの使用。
【請求項１】
ドレイン、ソース、および少なくとも第１ゲートとドレインとソースとの間で電流を制御するために第１ゲートから分離された第２ゲートとを含むトンネルトランジスタであって、
ドレインは、ドレイン電極と電気的に接続されたｎ型ドーパントでドープされた第１半導体部分を含み、
ソースは、ソース電極と電気的に接続されたｐ型ドーパントでドープされた第２半導体部分を含み、
第１ゲートは、第１ゲート誘電体材料の第１側、トンネルトランジスタの第１側の第１半導体部分、および第１ゲート誘電体材料に沿って第１ゲート誘電体材料の第１側に対向する第１ゲート電極に沿ってこれと接続する、第１半導体部分と隣り合う第１ゲート誘電体材料を含み、
ドレインおよびソースは、トンネルトランジスタのコンタクト領域に沿って互いに隣り合うように配置され、
コンタクト領域は、延長方向に沿って長手方向に延び、
第２ゲートは、第２ゲート誘電体材料の第１側、トンネルトランジスタの第２側の第２半導体部分、および第２ゲート誘電体材料に沿って第２ゲート誘電体材料の第１側に対向する第２ゲート電極に沿ってこれと接続する、第２半導体部分と隣り合う第２ゲート誘電体材料を含み、
第１および第２のゲートは、第１および第２のゲートの間にゲート誘起電位を形成する第１および第２のゲートの間の電位差により、ドレインとソースとの間で、実質的な導電状態と実質的な分離状態との間で電流を制御するように与えられ、
第１および第２のゲート電極は、第１および第２の半導体部分にそれぞれ実質的に沿うように配置され、
第１および第２のゲートは、第１および第２のゲートの間の電位差により誘起される電界が、電界の電界線が延長方向を横切るように、コンタクト領域を通って、互いに対しておよび第１および第２の半導体部分に対して電界が形成されることを特徴とするトンネルトランジスタ。
【請求項２】
トンネルトランジスタの第２側が、トンネルトランジスタの第１側と対向することを特徴とする請求項１に記載のトンネルトランジスタ。
【請求項３】
第１および第２のゲートが、コンタクト領域の対向する側に配置され、延長方向に垂直な方向に沿った分離距離の延長方向により互いに分離されることを特徴とする請求項１または２に記載のトンネルトランジスタ。
【請求項４】
第１および第２の半導体部分がドーパントでドープされて、第１および第２のゲートの間に電位差が無いようにソース−ドレインバイアス電圧を印加した場合に、トンネル電流が、ドレインとソースの間のコンタクト領域を横切って得られることを特徴とする請求項１〜３のいずれかに記載のトンネルトランジスタ。
【請求項５】
第１および第２の半導体部分がドーパントでドープされて、第１および第２のゲートの間に電位差が無いようにソース−ドレインバイアス電圧を印加した場合に、実質的にトンネル電流がコンタクト領域を横切って得られないことを特徴とする請求項１〜３のいずれかに記載のトンネルトランジスタ。
【請求項６】
第１及び第２の半導体部分が、コンタクト領域を形成する接合に沿って互いに接続することを特徴とする請求項１〜５のいずれかに記載のトンネルトランジスタ。
【請求項７】
コンタクト領域が、第１および第２の半導体部分の間に形成された更なる層であることを特徴とする請求項１〜５のいずれかに記載のトンネルトランジスタ。
【請求項８】
更なる層が、第３の半導体部分であることを特徴とする請求項７に記載のトンネルトランジスタ。
【請求項９】
第３の半導体部分が、イントリンシック半導体または１０１８ａｔｏｍ／ｃｍ３より少ない、好適には１０１７ａｔｏｍ／ｃｍ３より少ないドーピング比でドープされたことを特徴とする請求項８に記載のトンネルトランジスタ。
【請求項１０】
第１おび第２のゲート誘電体材料が、コンタクト領域の対向する側に沿って互いに対向することを特徴とする請求項１〜９のいずれかに記載のトンネルトランジスタ。
【請求項１１】
第１および第２のゲート誘電体材料の第１側は、延長方向に対して実質的に平行であることを特徴とする請求項１０に記載のトンネルトランジスタ。
【請求項１２】
延長方向が、第１および第２のゲート誘電体材料の第１側に対して実質的に垂直であることを特徴とする請求項１〜９のいずれかに記載のトンネルトランジスタ。
【請求項１３】
ゲートの少なくとも１つが、それぞれに隣り合う半導体部分を覆い、それぞれの半導体材料の少なくとも１組の対向する側がゲートを備えることを特徴とする請求項１２に記載のトンネルトランジスタ。
【請求項１４】
第１反転入力を有するＮＡＮＤゲートを形成する論理ゲートであって、
少なくとも請求項４と組み合わせた請求項４〜１３のいずれかに１つにかかる第１トンネルトランジスタ（２４）と、少なくとも請求項５と組み合わせた請求項５〜１３のいずれかに１つにかかる第２トンネルトランジスタとを含み、
第１トンネルトランジスタの第１ゲートと第２トランジスタの第２ゲートが論理ゲートの第１反転入力に接続されて、第１トンネルトランジスタの第１ゲートと第２トンネルトランジスタの第２ゲートに実質的に同じ電位が供給され、
第１トンネルトランジスタの第２ゲートと第２トランジスタの第１ゲートが論理ゲートの第２入力に接続されて、第１トンネルトランジスタの第２ゲートと第２トンネルトランジスタの第１ゲートに実質的に同じ電位が供給され、
第１トランジスタのソースと第２トランジスタのドレインが論理ゲートの出力に接続され、第１トランジスタのドレインは供給電圧Ｖｄｄに接続するように形成され、第２トランジスタのソースはグラウンドに接続するように形成されることを特徴とする論理ゲート。
【請求項１５】
請求項１４にかかる２つの論理ゲートを含むことを特徴とするスタティックランダムアクセスメモリ。
【請求項１６】
論理ゲートの第２の出力と入力が接続されたことを特徴とする請求項１５に記載のスタティックランダムメモリ。
【請求項１７】
請求項１〜１３のいずれか１つにかかるトンネルトランジスタを製造する方法。
【請求項１８】
フィンの上面に形成されたハードマスクの層と共に、基板上に第１ドープ半導体材料から形成されたフィンを形成する工程と、
フィンの周囲に酸化物を形成してハードマスクまで研磨する工程と、
フィンに隣り合って、その長さの第１部分に沿って開口部を形成し、コンタクト領域を形成するために開口部を第２ドープ半導体材料で少なくとも部分的に充填し、第１および第２のドープ半導体材料はｎ型およびｐ型のドーパントで対向するようにドープされる工程と、
再度得られた構造の上に酸化物を形成し、再度ハードマスクまで上部を研磨する工程と、
フィンの第１部分の露出した部分を露出させ、フィンの第１部分の覆われた部分がレジストで覆われるようにレジストをパターニングする工程と、
フィンの露出した部分をエッチバックし、第１ドープ半導体材料のその部分がエッチングされた後にハードマスクがエッチバックされ、フィンの露出した部分が第２ドープ半導体材料の下までエッチバックされ、露出部分の第１ドープ半導体材料と第２ドープ半導体材料は、もはや互いに対して隣り合って配置されない工程と、
第１部分の残部の上と、フィンの第１部分から分離されたフィンの長さの第２部分の少なくとも一部の上のハードマスクをエッチバックする工程と、
再度得られた構造の上に酸化物を形成し、第２ドープ半導体材料まで構造を研磨する工程と、
フィンの露出した部分は酸化物で覆われたままで、第２ドープ半導体材料と第１ドープ半導体材料の覆われた部分が酸化物から突出するように、酸化物を窪ませる工程と、
ゲート誘電体材料とゲート電極を含むゲートスタックで、得られた構造の上を覆う工程と、
第１および第２のゲートを形成するためにコンタクト領域の上にレジストを形成する工程と、
レジストで覆われていないゲートスタックを除去する工程と、
レジストを除去する工程と、
得られた構造の上に酸化物を形成する工程と、
第２ドープ半導体材料まで酸化物の上部を研磨する工程と、を含むことを特徴とする請求項１７にかかる方法。
【請求項１９】
第１および第２のゲートの間の電位差により誘起された電界が、電界の電界線が延長方向を横切るようにコンタクトを通って形成されることを特徴とする請求項１〜１３のいずれか１つに記載のトンネルトランジスタの使用。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３ａ】
【図１３ｂ】
【図１４ａ】
【図１４ｂ】
【図１５ａ】
【図１５ｂ】
【図１６ａ】
【図１６ｂ】
【図１７ａ】
【図１７ｂ】
【図１８ａ】
【図１８ｂ】
【図１９ａ】
【図１９ｂ】
【図１９ｃ】
【図２０ａ】
【図２０ｂ】
【図２０ｃ】
【図２１ａ】
【図２１ｂ】
【図２１ｃ】
【図２２ａ】
【図２２ｂ】
【図２２ｃ】
【図２３ａ】
【図２３ｂ】
【図２３ｃ】
【図２４ａ】
【図２４ｂ】
【図２４ｃ】
【図２５ａ】
【図２５ｂ】
【図２５ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３ａ】
【図１３ｂ】
【図１４ａ】
【図１４ｂ】
【図１５ａ】
【図１５ｂ】
【図１６ａ】
【図１６ｂ】
【図１７ａ】
【図１７ｂ】
【図１８ａ】
【図１８ｂ】
【図１９ａ】
【図１９ｂ】
【図１９ｃ】
【図２０ａ】
【図２０ｂ】
【図２０ｃ】
【図２１ａ】
【図２１ｂ】
【図２１ｃ】
【図２２ａ】
【図２２ｂ】
【図２２ｃ】
【図２３ａ】
【図２３ｂ】
【図２３ｃ】
【図２４ａ】
【図２４ｂ】
【図２４ｃ】
【図２５ａ】
【図２５ｂ】
【図２５ｃ】
【公開番号】特開２０１３−８０９０６（Ｐ２０１３−８０９０６Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−１８６６０８（Ｐ２０１２−１８６６０８）
【出願日】平成２４年８月２７日（２０１２．８．２７）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カトリーケ・ウニフェルジテイト・ルーベン・カー・イュー・ルーベン・アール・アンド・ディ (83)
【氏名又は名称原語表記】Ｋａｔｈｏｌｉｅｋｅ Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｌｅｕｖｅｎ，Ｋ．Ｕ．Ｌｅｕｖｅｎ Ｒ＆Ｄ
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１２−１８６６０８（Ｐ２０１２−１８６６０８）
【出願日】平成２４年８月２７日（２０１２．８．２７）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カトリーケ・ウニフェルジテイト・ルーベン・カー・イュー・ルーベン・アール・アンド・ディ (83)
【氏名又は名称原語表記】Ｋａｔｈｏｌｉｅｋｅ Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｌｅｕｖｅｎ，Ｋ．Ｕ．Ｌｅｕｖｅｎ Ｒ＆Ｄ
【Ｆターム（参考）】
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