【課題】電源遮断後の起動時間が短く、高集積化及び低消費電力化を図ることが可能であるプログラマブルロジックデバイスを提供する。
【解決手段】入出力ブロックと、論理エレメントを有する複数の論理ブロックと、該複数の論理ブロックを接続する配線とを有するプログラマブルロジックデバイスにおいて、論理エレメントは、コンフィギュレーションデータが保持されたコンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを有する。また、コンフィギュレーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、該トランジスタ及び選択回路の間に設けられた演算回路とを有するメモリ素子を複数有し、入力信号に応じて選択回路によりコンフィギュレーションデータを選択的に切り替えて出力する。 （もっと読む）

【課題】多数決回路を使用した半導体集積回路において、ＨＷの増加をおさえ、且つ、信頼性を向上させる。
【解決手段】多数決回路を使用した半導体集積回路が、組合せ回路に接続される複数の第１のＦＦ（Flip Flop）と、前記第１のＦＦと同じ入力信号を受け付けることで当該信号を複製する複数の第２のＦＦとを備える。複数の前記第１のＦＦの中から何れかの第１のＦＦを選択する。前記選択された第１のＦＦと同じ入力信号を、複数の前記第２のＦＦに接続する。前記選択された前記第１のＦＦの出力信号と同じ信号を多数決判定手段に接続する。前記ＦＦ出力選択手段により接続された前記第１のＦＦの出力信号と、前記複数の第２のＦＦの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う。多数決判定の対象とする第１のＦＦを任意に変えられる。 （もっと読む）

【課題】２相式の非同期式回路の処理速度を向上させると共に、回路規模の増大を抑制する。
【解決手段】非同期式回路２００は、段階的に接続された複数の回路ブロックを備え、夫々の回路ブロックが、演算回路と、該演算回路に対して２相式制御を行う制御回路を有する。モード制御回路２３０は、１段目の回路ブロックに対して、該回路ブロックが休止相を開始したときに初期化を開始し、最下段の回路ブロックが休止相を開始したときに稼働相を開始し、２段目の回路ブロックに対して、１段目の回路ブロックが初期化を開始したときに稼働相を開始し、１段目の回路ブロックが稼働相を開始したときに初期化を開始するように制御を行う。 （もっと読む）

【課題】信号の遅延量を微調整可能な可変遅延回路を提供する。
【解決手段】可変遅延回路において、Ｎ個の可変論理回路を用いてＮ段のセレクタが直列接続される。１段目のセレクタＳＬ１の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ１には経路差ｄ１が存在している。また、２段目のセレクタＳＬ２の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ２には、経路差ｄ２が存在している。信号が通過する当該経路の組み合わせは、セレクタＳＬの段数に基づき、Ｎ段であるため２ⁿとおりの信号経路の組み合わせが生じる。すなわち、２ⁿとおりの切替信号Ｒ１〜Ｒｎの組み合わせに基づいて２ⁿとおりの信号経路が選択される。２ⁿとおりの信号経路の組み合わせに基づく配線経路差に基づいて信号遅延量を調節する。 （もっと読む）

【課題】デバイスの小面積化と低消費電力化を実現することが可能なリコンフィギュラブルロジックブロック、並びにこれを用いたプログラマブル論理回路装置、及び、テクノロジマッピング方法を提供する。
【解決手段】最大Ｋ入力（ｘ［０］〜ｘ［Ｋ−１］）のリコンフィギュラブルロジックブロック（Ｋ−Ａ^２ＬＵＴ）は、ｍ入力（ｙ［０］〜ｙ［ｍ−１］、ただしｍはＫよりも小さくｙはｘに属する）の第１ルックアップテーブル１と、ｎ入力（ｚ［０］〜ｚ［ｎ−１］、ただしｎはＫよりも小さくｚはｘに属する）の第２ルックアップテーブル２と、ｐ入力（ｃ［０］〜ｃ［ｐ−１］、ただしｐはＫよりも小さくｃはｘに属する）の組み合わせ回路３と、組み合わせ回路３の出力に応じて第１ルックアップテーブル１と第２ルックアップテーブル２のいずれか一方を選択するセレクタ４と、を有する。 （もっと読む）

【課題】同期ラッチング機能を持つ多値論理手段を提供する。
【解決手段】トランジスタ１、２、１７と抵抗２０、２１等が構成する判別手段、この判別結果信号に基づき動作する、トランジスタ４１、３７、ダイオード３９及び抵抗１５が構成するオン・オフ駆動手段及び、このオン・オフ駆動手段がオン・オフ駆動する、トランジスタ３、４が構成する双方向性プル・スイッチング手段が新・多値論理フージ（Ｈｏｏｊｉ）代数を実現した多値論理回路を構成する。前記判別手段と前記オン・オフ駆動手段の間でやり取りする信号は２値信号と同様な為、その間に２値同期型フリップ・フロップ手段として同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８が構成する同期信号供給手段が供給する同期信号に基づき動作するＤ型フリップ・フロップ２７を挿入・接続する。 （もっと読む）

【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】単純な回路構成により演算実行のレイテンシを吸収できるリコンフィギュラブル回路を提供する。
【解決手段】リコンフィギュラブル回路は、複数のデータが全て同時に有効状態になると複数のデータに対して演算を実行し、複数のデータが全て同時に有効状態である間、演算により得られた演算結果を示す有効状態のデータを出力し続ける演算器を、複数個含むデータ演算部と、演算器間を再構成可能に接続するデータ選択部と、一連の演算を実行するようにデータ選択部により接続された一連の演算器に入力されるデータを入力データして保持するデータ入力部とを含み、データの有効及び無効状態は該データに対として付随する有効及び無効を示す信号により示され、一連の演算を実行する間はデータ入力部からデータ演算部に供給されている入力データを有効状態の同一データに固定しておく。 （もっと読む）

【課題】より信頼性の高い半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路は、入力信号ＤＩＮを記憶保持する複数のフリップフロップＦ１と、複数のフリップフロップＦ１からの出力の多数決結果ＭＪを出力する多数決回路７と、複数のフリップフロップＦ１の出力不一致を検出し、エラー信号を出力するエラー検出回路２と、エラー検出回路２からのエラー信号を監視する監視回路３と、を備え、監視回路３は、エラー検出回路２からのエラー信号をもとに、複数のフリップフロップＦ１のうち、出力不一致が発生しているフリップフロップＦ１に対して書き戻しを行うリフレッシュ動作を指示するとともに、リフレッシュ動作により書き戻らなかった場合には外部に通知を行うものである。 （もっと読む）

【課題】消費電力を低減したマルチプレクサを提供する。
【解決手段】マルチプレクサ１００は、複数の差動信号を受け、制御信号に応じたひとつを選択して出力ポートＰｏから出力する。複数の差動入力ポートＰｉ_１〜Ｐｉ_５には、複数の差動信号Ａ〜Ｅそれぞれが入力される。バッファＢＵＦ_１〜ＢＵＦ_５は、複数の差動入力ポートＰｉ_１〜Ｐｉ_５ごとに設けられ、それぞれが、対応する差動入力ポートと接続される差動入力端子Ｄｉと、出力ポートＰｏと接続される差動出力端子Ｄｏを有する。バッファＢＵＦは、差動入力端子Ｄｉに入力される差動信号に応じた差動信号を出力するイネーブル状態と、消費電流が実質的にゼロとなり、その差動出力端子がハイインピーダンスとなるディスエーブル状態と、が制御信号に応じて切りかえ可能に構成される。 （もっと読む）

【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互換性を持つように集積回路の各Ｉ／Ｏを個別に再構成する回路を提供する。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。 （もっと読む）

【課題】消費電力を低減できるＰＬＤ回路、集積回路装置及び電子機器等を提供すること。
【解決手段】ＰＬＤ回路は、各トランジスター列が直列接続されたプログラマブルな複数のトランジスターを有する第１〜第ｍ（ｍは２以上の整数）のトランジスター列ＴＡ１〜ＴＡｍを含む。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの一端に第１の非直流電源ＶＳ１が供給される。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの各トランジスター列は、複数の入力信号ＸＰ（Ｘ１Ｐ〜ＸｉＰ）、ＸＮ（Ｘ１Ｎ〜ＸｉＮ）によってオン・オフされる。第１の非直流電源ＶＳ１の電圧により規定される第１のホールド期間に、第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの他端のノードである第１〜第ｍのノードＮＡ１〜ＮＡｍの電圧レベルを各々出力する。 （もっと読む）

【課題】本発明は、スイッチボックスを有する周辺接続ネットワークに外部接続され、プログラム可能な入出力ブロックに接続され、論理関数を実行する再構成可能な論理セルの相互接続配列に関する。
【解決手段】論理セル［ｉ，ｊ］は、１次元ｉ行（ｉ＝１〜ｄ）、２次元ｊ列（ｊ＝１〜ｗ、ｄ≧２かつｗ＝２又はｄ＝２かつｗ≧２）となるように配列され、第１及び第２入出力を含み、論理セルそれぞれの第１入出力は、接続ネットワークに接続され、論理セルそれぞれの第２入出力は、第１及び最終の行列がそれぞれｄ＞２又はｗ＞２となる場合を除いて、他の異なる行列の論理セルに接続され、ｗ＝２となる両列の間で、かつｄ＝２となる両行の間で、かつ一方向及び逆方向に沿って引き続いて周期的に振動する交差相互接続トポロジを通過して、論理関数の論理深度が、１かつ２×ｄの間で、又は1かつ２×ｗの間で構成される。 （もっと読む）

【課題】低サイズ及び低電力で順序回路におけるリーク電流を低減する。
【解決手段】リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、１１２Ａ〜Ｎがリセットで、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、１１４Ａ〜Ｎがセット状態のときに組合せ論理回路１０２Ａ〜Ｎが最小リーク電流となるように、これらＦＦと組合せ論理回路とが接続されている。制御モジュール１１６は、スタンバイ・モードでは、リセットＦＦをリセットし、セット・リセットＦＦをセットすることにより、組合せ論理回路に対して、予め決定された最小リーク・ビットを印加する。これにより、組合せ論理回路は、最小リーク電流での待機状態となる。アクティブ・モードでは、入力１２０Ａ〜ＮがＦＦを介して組合せ論理回路１０２Ａに供給されて論理処理され、そして順次、前段の組合せ論理回路の出力がＦＦを介して次段の組合せ論理回路に入力される。 （もっと読む）

【課題】クロックゲーティングを行う論理回路において、待機電力を低減すること又は誤動作を抑制すること。
【解決手段】論理回路は、クロック信号が供給されない期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有する。該トランジスタのチャネル形成領域は、水素濃度が低減された酸化物半導体によって構成される。具体的には、当該酸化物半導体の水素濃度は、５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下である。そのため、当該トランジスタのリーク電流を低減することができる。その結果、当該論理回路の待機電力を低減すること及び誤動作を抑制することができる。 （もっと読む）

【課題】デプレション型の単極性のトランジスタでも動作可能な論理回路を提供することを課題とする。
【解決手段】ソースフォロワ回路と、該ソースフォロワ回路の出力部が入力部に接続され、具備するトランジスタのすべてが単極性の論理回路と、を有し、ソースフォロワ回路に接続されている低電位側の配線の電位は、該トランジスタのすべてが単極性の論理回路に接続されている低電位側の配線よりも低くして論理回路を構成する。このようにすることで、デプレション型の単極性のトランジスタでも動作可能な論理回路を提供することができる。 （もっと読む）

【課題】ノーマリィ・オンの絶縁ゲート型ＦＥＴを使わなくても構成でき、「出力を開放する」という多値論理出力の仕方ができ、多値論理回路名からその機能が分かり、人の言葉で表現できる多値論理機能を持つ多値論理回路を提供する。
【解決手段】入力数値が特定電位Ｖｍに対応する特定値（整数）ｍと等しいか等しくないかを判別する判別手段（トランジスタ１、２等の接続体）と、特定電位ｖｍの電源線Ｖｍ・出力端子Ｏｕｔ間に接続される逆阻止型スイッチ（トランジスタ３、６とダイオード９、１２の直列回路）から成る１方向性の出力電位プル手段と、その判別出力信号に基づき前記出力電位プル手段をオン・オフ駆動するオン・オフ駆動手段（トランジスタ１、２と抵抗１５、１６等の接続体）等を持つ多値論理回路である。 （もっと読む）

【課題】様々なデータパス回路の制御に対応可能なシーケンス制御回路及び制御回路を得る。
【解決手段】各セル３ａ〜３ｄは、入力データ１０と比較対象値の比較が一致したことを通知する一致信号１１ａ〜１１ｄと次ステート１２ａ〜１２ｄを出力する。一致信号１１ａ〜１１ｄは一致信号用論理和回路４によって論理和演算され、次ステート１２ａ〜１２ｄはステート用論理和回路５によって論理和演算される。次ステート出力用セレクタ８は、一致信号用論理和回路４の出力１３によりステート用論理和回路５の出力１４と不一致用次ステートレジスタ群６の出力１５とを選択し、ステート出力２１として出力する。 （もっと読む）

【課題】ＰＭＯＳトランジスタのみで論理和を実現することのできる論理ゲートを提供する。
【解決手段】本発明の論理ゲートは、複数の入力信号に対応して第１ノードＮ１の電圧を制御する第１駆動部１０と、第１ノードＮ１の電圧値を制御する第２駆動部１２と、第１ノードＮ１に印加される電圧値に対応して第１電源ＶＤＤと出力端子Ｖｏｕｔとの接続要否を制御する第３駆動部１４と、第３駆動部１４と第２電源ＶＳＳとの間に接続される制御トランジスタＭ８と、制御トランジスタＭ８のゲート電極と第２電源ＶＳＳの接続要否を制御する第４駆動部１６とを具備し、第１駆動部〜第４駆動部を構成するトランジスタ及び制御トランジスタＭ８はＰＭＯＳのみで形成されていることを特徴とする。 （もっと読む）

本回路は、ゲート・ソース接合を有するＥモードトランジスタ（Ｅ３，Ｅ４，Ｅ５）と、ゲート・ソース接合を有するＤモードトランジスタ（Ｄ）と、Ｄモードトランジスタのソース（４）と信号出力（ＯＵＴ）端として設けられるＥモードトランジスタのドレイン（２）との間に電圧降下（Ｅ１，Ｅ２）を生じさせる構成要素と、Ｅモードトランジスタのドレイン（２）とＤモードトランジスタのゲート（６）との間の接続ラインと、Ｅモードトランジスタのゲート（３，２４，２７）の信号入力（ＩＮ）端とを備える。Ｅモードトランジスタは、ＮＡＮＤ及び／又はＮＯＲ論理回路として動作するように配置される。本回路は、低い電流を流すのみで、ＧａＡｓテクノロジーにおける論理回路を動作させることができる。
（もっと読む）