プログラマブル論理集積回路
【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互換性を持つように集積回路の各Ｉ／Ｏを個別に再構成する回路を提供する。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路の分野に関し、より特定的には、特定の用途に要求される出力電圧レベルで動作可能な出力バッファ回路に関する。
【背景技術】
【０００２】
半導体プロセス技術の進歩に伴い、集積回路または「チップ」の機能および性能も高まりつつある。集積回路の例としては、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ならびにダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）および不揮発性メモリ（フラッシュおよびＥＥＰＲＯＭ）などのメモリが挙げられる。異なったプロセス技術の集積回路に使用される正電源電圧は異なることが多い。一般に、より最近のプロセス技術では低い正電源電圧が使用されている。たとえば、一世代前の集積回路では電源電圧、ＶＤＤまたはＶＣＣ、または５ボルトが使用されている。より最近の集積回路では３．３および３ボルトの電源電圧が使用されている。現在の集積回路の中には２．５ボルトの電源電圧を使用するものもある。将来的には、電源電圧は２ボルト以下にまでさらに低下すると思われる。したがって、各世代の集積回路は特定の電源電圧および入出力規格と互換性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
電子システムでは、ある入出力規格と互換性のある集積回路が他の入出力規格を有する集積回路に使用できることが望ましい場合がある。このようなチップの多くの利点の中には、集積回路の顧客が、その特定のチップを他の入出力規格を有するチップを備えたシステムの基板上に使用できることがある。集積回路の製造業者は、現在および前の世代の技術と互換性のあるチップを製造することができる。
【０００４】
さらに、低電圧ＴＴＬ（ＬＶＴＴＬ）出力または低電圧差分信号（ＬＶＤＳ）出力といった、集積回路に関する入出力規格が出現する状況において、異なった規格ではＶＯＨおよびＶＯＬに関する電圧が異なる場合が多い。統一規格が適合されるまでは、集積回路の製造者にはできるだけ多くの規格と互換性のある製品を設計することが望まれる。これにより特定の製品に対する全体的な潜在的市場が拡大される。
【０００５】
したがって、異なった入出力規格に適合可能であるか、または再構成可能である出力回路が必要である。
【課題を解決するための手段】
【０００６】
本発明は、集積回路の各Ｉ／Ｏを異なったＬＶＴＴＬ Ｉ／Ｏ規格に適合するよう個別に再構成するための回路を提供する。これは１つのＩ／Ｏ電源電圧のみを用いて行なわれ、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。発明は、Ｉ／Ｏセルの出力電圧を、適合されるＬＶＴＴＬ規格のＶＯＨよりも高く、かつ最高ＶＩＨよりも低くなるように調整することにより動作する。各Ｉ／Ｏセルは個別に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。
【０００７】
１つの実施例において、本発明はプログラマブル論理集積回路であり、これは、電源電圧および第１の再構成可能基準電圧に接続された第１のＩ／Ｏ回路のグループを含む。さらに、電源電圧および第２の再構成可能基準電圧に接続された第２のＩ／Ｏ回路のグループが設けられる。第１の再構成可能基準電圧は第２の再構成可能基準電圧とは異なる。第１のＩ／Ｏ回路のグループは第１の再構成可能基準電圧に基づく第１のＩ／Ｏ電圧規格と互換性があり、第２のＩ／Ｏ回路のグループは第２の再構成可能な基準電圧に基づく第２のＩ／Ｏ電圧規格と互換性がある。
【０００８】
１つの実現例において、各Ｉ／Ｏ回路は第１のトランジスタを含み、これは電源電圧と第１のノードとの間に接続され、第１の基準電圧と第１のトランジスタのしきい値電圧との和に等しい電圧レベルに接続された制御電極を有する。回路は、第１のノードとパッドとの間に接続された第２のトランジスタと、パッドと接地との間に接続された第３のトランジスタとを含む。特定の回路の実現例において、第１のトランジスタはＮＭＯＳであり、第２のトランジスタはＰＭＯＳであり、第１のトランジスタのサイズは第２のトランジスタのサイズの約１０倍以上である。他の実現例において、第１のトランジスタのサイズは第２のトランジスタのサイズの１０倍もの大きさでなくてもよい。
【０００９】
別の実現例において、各Ｉ／Ｏは、電源電圧とパッドとの間に接続された第１のトランジスタを含む。第２のトランジスタはパッドと接地との間に接続される。論理ゲートは第１のトランジスタの制御電極に接続された出力を有する。さらに、差動増幅器回路は、パッドに接続された第１の入力と、第２の基準電圧に接続された第２の入力とを有する。差動増幅器は論理ゲートの入力に出力を与え、出力は、第２の入力の電圧が第１の入力の電圧よりも高い場合には論理ハイであり、第１の入力の電圧が第２の入力の電圧よりも高い場合には論理ローである。
【００１０】
別の実施例において、発明はプログラマブル論理集積回路の動作方法である。第１の基準電圧レベルはプログラム可能に選択されて第１のＩ／Ｏ回路に接続され、第１のＩ／Ｏ回路が互換性を有する第１のＩ／Ｏ規格を選択する。第２の基準電圧レベルはプログラム可能に選択されて第２のＩ／Ｏ回路に接続され、第２のＩ／Ｏ回路が互換性を有する第２のＩ／Ｏ規格を選択する。
【００１１】
別の実施例において、発明は、電源電圧と第１のノードとの間に接続された第１のトランジスタを含む集積回路であり、第１のトランジスタの制御電極は基準電圧に接続される。第２のトランジスタは集積回路の第１のノードと出力パッドとの間に接続され、パッドでの電圧出力ハイレベルは基準電圧レベルまたは電源電圧よりも低い。
【００１２】
別の実施例において、発明は差動増幅器を含む集積回路であり、この差動増幅器は、集積回路のパッドに接続された第１の入力と、基準電圧に接続された第２の入力とを有する。電源電圧とパッドとの間にプルアップトランジスタが接続される。論理ゲートの出力はプルアップトランジスタの制御電極に接続され、入力は差動増幅器の出力に接続される。
【発明の効果】
【００１３】
本発明の回路により、異なったＩ／Ｏ規格と互換性を持たせるために異なった電源電圧を使用する必要がなくなる。この回路の多くの利点の中には、回路により集積回路のスペースが節約できる点がある。
【図面の簡単な説明】
【００１４】
【図１】プログラマブル論理集積回路を有するデジタルシステムの図である。
【図２】プログラマブル論理集積回路のアーキテクチャを示す図である。
【図３】論理アレイブロック（ＬＡＢ）の簡略化されたブロック図である。
【図４】組込式アレイブロック（ＥＡＢ）を備えたプログラマブル論理集積回路のアーキテクチャを示す図である。
【図５】megaＬＡＢを備えたプログラマブル論理集積回路のアーキテクチャを示す図である。
【図６】多Ｉ／Ｏ規格に再構成可能な出力バッファ回路の第１の回路実現例を示す図である。
【図７】多Ｉ／Ｏ規格に再構成可能な出力バッファ回路の第２の回路実現例を示す図である。
【図８】規格Ｉ／Ｏバッファ回路と多規格Ｉ／Ｏバッファ回路とを含むＩ／Ｏ構成回路を示す図である。
【図９】Ｉ／Ｏバッファ回路の実現例を示す図である。
【図１０】同じ電源電圧に接続され、１つよりも多い異なったＩ／Ｏ規格に対して互換性を持つ集積回路のＩ／Ｏ回路を示す図である。
【００１５】
本発明の他の目的、特徴および利点は、以下の詳細な説明と、類似した特徴には図面を通して類似した参照番号を付した図面とを考慮すると明らかとなるであろう。
【発明を実施するための形態】
【００１６】
図１は、本発明が実施され得るデジタルシステムのブロック図を示す。システムは単一基板上、多数の基板上、または多数の筐体内に設けられてもよい。図１はシステム１０１を示し、このシステム１０１内でプログラマブルロジックデバイス１２１が使用され得る。プログラマブルロジックデバイスはＰＡＬ、ＰＬＡ、ＦＰＬＡ、ＰＬＤ、ＣＰＬＤ、ＥＰＬＤ、ＥＥＰＬＤ、ＬＣＡまたはＦＰＧＡと呼ばれることもあり、カスタム集積回路の柔軟性を有する固定集積回路の利点を提供する周知の集積回路である。このようなデバイスによりユーザは、標準的な規格品の論理素子をユーザの特定的な要求を満たすように電気的にプログラミングできるようになる。たとえばあらゆる目的のために引用によって援用される米国特許第４，６１７，４７９号を参照されたい。プログラマブルロジックデバイスは現在たとえばAltera社のＰＬＤのＭＡＸ（登録商標）、ＦＬＥＸ（登録商標）およびＡＰＥＸ（商標）シリーズによって代表される。これらはたとえば米国特許第４，８７１，９３０号、第５，２４１，２２４号、第５，２５８，６６８号、第５，２６０，６１０号、第５，２６０，６１１号、第５，４３６，５７５号およびAltera Data Book（１９９９）に記載されており、これらはいずれもあらゆる目的のために全体が引用によって援用される。プログラマブル論理集積回路およびそれらの動作は当業者には周知である。
【００１７】
図１の特定的な実施例では、処理装置１０１はメモリ１０５およびＩ／Ｏ１１１に結合され、プログラマブルロジックデバイス（ＰＬＤ）１２１を組込む。ＰＬＤ１２１は接続１３１を介してメモリ１０５に、かつ接続１３５を介してＩ／Ｏ１１１に特定的に結合され得る。システムはプログラミングされたデジタルコンピュータシステム、デジタルシステム処理システム、専用デジタル交換網または他の処理システムであってもよい。さらに、このようなシステムは、単に例として挙げるが、たとえば情報通信システム、自動推進システム、制御システム、消費者用電子装置、およびパーソナルコンピュータなどのさまざまな用途に合わせて設計することができる。
【００１８】
処理装置１０１は適当なシステムコンポーネントにデータを方向付け、処理または記憶、メモリ１０５に記憶されたプログラムの実行、Ｉ／Ｏ１１１を用いる入力または他の類似した機能を果たす。処理装置１０１は中央処理装置（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィクスコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして使用されるようプログラミングされたプログラマブルロジックデバイス、または他の処理装置であってもよい。さらに、多くの実施例では、ＣＰＵは必要ないことが多い。たとえば、ＣＰＵの代わりに１つまたは２つ以上のＰＬＤ１２１がシステムの論理動作を制御することがある。実施例によっては、処理装置１０１はコンピュータシステムであってもよい。メモリ１０５はランダムアクセスメモリ（ＲＡＭ）、読出専用メモリ（ＲＯＭ）、固定またはフレキシブルディスク媒体、ＰＣカードフラッシュディスクメモリ、テープ、または他の何らかの記憶検索手段、またはこれらの記憶検索手段のいかなる組合せであってもよい。ＰＬＤ１２１は図１のシステム内で異なった多くの目的を果たし得る。ＰＬＤ１２１はその内部および外部動作をサポートする、処理装置１０１の論理構築ブロックであってもよい。ＰＬＤ１２１はシステムの動作時にその特定の役割を果たすのに必要な論理機能を実現するようにプログラミングされる。
【００１９】
図２は、図１のＰＬＤ１２１の全体的な内部アーキテクチャおよび編成を示す簡略化されたブロック図である。ＰＬＤのアーキテクチャ、編成および回路設計の多くの詳細は本発明の理解に必要ではなく、このような詳細は図２には示されない。
【００２０】
図２は、６×６の２次元アレイの３６個の論理アレイブロック（ＬＡＢ）２００を示す。ＬＡＢ２００は、論理機能を果たすように構成またはプログラミングされた論理リソースの、物理的にグループ分けされた組である。ＬＡＢの内部アーキテクチャは後に図３に関連してより詳細に説明する。ＰＬＤは任意の数のＬＡＢを含み得て、この数は図２のＰＬＤ１２１に示される数よりも多いかまたは少なくてもよい。一般に、将来的には、技術が進歩して改善されるにつれて、より多くの数の論理アレイブロックを有するプログラマブルロジックデバイスが生まれることは確かであろう。さらに、ＬＡＢ２００は四角形のマトリックスまたはアレイに編成される必要はなく、たとえばアレイはＬＡＢの５×７または２０×７０マトリックスで編成されてもよい。
【００２１】
ＬＡＢ２００は入力および出力（図示せず）を有し、これらはグローバル水平配線（ＧＨ）２１０およびグローバル垂直配線（ＧＶ）２２０のアレイを含むグローバル配線構造にプログラム可能に接続されてもよく、または接続されなくてもよい。
【００２２】
図２では単一線として示されるが、ＧＨ２１０およびＧＶ２２０の各線は複数の信号線を表わし得る。ＬＡＢ２００の入力および出力は、隣接したＧＨ２１０および隣接したＧＶ２２０にプログラム可能に接続可能である。ＧＨ２１０およびＧＶ２２０配線を利用して、多数のＬＡＢ２００が接続され、組合せられて、単一のＬＡＢ２００を用いて実現できる場合よりも大きくてより複雑な論理機能を実現してもよい。
【００２３】
１つの実施例において、ＧＨ２１０およびＧＶ２２０導線は、これらの導線の交差部２２５にプログラム可能に接続可能であってもよく、または接続可能でなくてもよい。さらに、ＧＨ２１０およびＧＶ２２０導線は他のＧＨ２１０およびＧＶ２２０導線への多数の接続をなす。さまざまなＧＨ２１０およびＧＶ２２０導線がプログラム可能に互いに接続されて、ＰＬＤ１２１上での１つの場所におけるＬＡＢ２００から、ＰＬＤ１２１上の別の場所における別のＬＡＢ２００までの信号経路をなしてもよい。信号は複数の交差部２２５を通過し得る。さらに、１つのＬＡＢ２００からの出力信号は１つまたは２つ以上のＬＡＢ２００の入力に方向付けられてもよい。また、グローバル配線を用いると、ＬＡＢ２００からの信号を同じＬＡＢ２００に戻すことができる。本発明の特定的な実施例では、選択されたＧＨ２１０導線のみがＧＶ２２０導線のうち選択されたものにプログラム可能に接続され得る。さらに、さらなる実施例において、ＧＨ２１０およびＧＶ２２０導線は入力または出力などの特定の方向に信号を送るために特定的に使用できるが、両方向に送ることはできない。
【００２４】
他の実施例において、プログラマブル論理集積回路は、特定の数のＬＡＢに接続され、必ずしもＬＡＢの行または列全体ではない、特定的なまたは分割された配線を含んでもよい。たとえば、分割された配線は２つ、３つ、４つ、５つまたはそれ以上のＬＡＢをプログラム可能に接続し得る。
【００２５】
図２のＰＬＤアーキテクチャはさらに、チップおよび入出力ドライバ２３０の周辺部を示す。入出力ドライバ２３０はＰＬＤを外部のチップ外回路にインターフェイスするためのものである。図２は３２個の入出力ドライバ２３０を示すが、ＰＬＤは示されるものの数よりも多いかまたは少ない、任意の数の入出力ドライバを含んでもよい。各入出力ドライバ２３０は入力ドライバ、出力ドライバまたは双方向性ドライバとして使用できるように構成可能である。プログラマブル論理集積回路の他の実施例では、入出力ドライバは集積回路コア自体を組込んでもよい。この組込まれた入出力ドライバはフリップチップパッケージングに使用することができ、信号を入出力ドライバに経路付ける際の寄生を最小にする。
【００２６】
図３は図２のＬＡＢ２００の簡略化されたブロック図を示す。ＬＡＢ２００は「論理セル」と呼ばれることもあるさまざまな数の論理素子（ＬＥ）３００と、ローカル（または内部）配線構造３１０とを含む。ＬＡＢ２００は８つのＬＥ３００を有するが、ＬＡＢ２００は８つよりも多いかまたは少ない、任意の数のＬＥを有してもよい。
【００２７】
以下に、本発明の基礎的な理解を得るのに十分なＬＥ３００の全体像を記載する。ＬＥ３００はＰＬＤの最も小さな論理構築ブロックである。たとえばＧＨ２１０およびＧＶ２２０からの、ＬＡＢの外部からの信号は、ローカル配線構造３１０を介してＬＥ３００にプログラム可能に接続される。１つの実施例において、本発明のＬＥ３００は関数発生器を組込み、これはたとえば４変数ブール演算などの多くの変数の論理関数を提供するように構成され得る。組合せ関数と同様に、ＬＥ３００はたとえばＤフリップフロップを用いて順序関数およびレジスタ機能に対するサポートも提供する。
【００２８】
ＬＥ３００は、ＬＡＢ２００の外部にあるＧＨ２１０およびＧＶ２２０に接続可能な組合せおよびレジスタ出力を提供する。さらに、ＬＥ３００からの出力はローカル配線構造３１０を介してローカル配線構造３１０の中に内部で戻すことができ、ＬＥ３００からの出力はグローバル配線構造のＧＨ２１０およびＧＶ２２０を用いることなく他のＬＥ３００の入力にプログラム可能に接続され得る。ローカル配線構造３１０により、制限されたグローバルリソース、ＧＨ２１０およびＧＶ２２０を利用することなく、ＬＥの短距離配線が可能になる。
【００２９】
図４は図２のものに類似するＰＬＤアーキテクチャを示す。図４のアーキテクチャは組込式アレイブロック（ＥＡＢ）をさらに含む。ＥＡＢはユーザメモリおよびＲＡＭのフレキシブルブロックを含む。このアーキテクチャのさらなる説明は、引用によって援用されるAltera Data Book（１９９９）のＦＬＥＸ １０Ｋ製品群の記述と、米国特許第５，５５０，７８２号とに記載されている。
【００３０】
図５は、プログラマブル論理集積回路アーキテクチャのさらなる実施例を示す。図５にはアーキテクチャの一部分しか示されていない。図５に示される特徴は所望のサイズのＰＬＤを作製するのに必要な回数だけ水平方向または垂直方向に繰返される。このアーキテクチャでは、多くのＬＡＢがグループにされてmegaＬＡＢを構成する。特定的な実施例において、megaＬＡＢは１６個のＬＡＢを有し、これらの各々は１０個のＬＥを有する。ＰＬＤ１つに対していかなる数のmegaＬＡＢが設けられてもよい。megaＬＡＢは、megaＬＡＢ配線を用いてプログラム可能に接続される。このmegaＬＡＢ配線は、グローバル配線レベルとローカル配線レベルとの間の別の配線レベルであると考えられる。megaＬＡＢ配線はＧＶ、ＧＨおよびmegaＬＡＢの各ＬＡＢのローカル配線にプログラム可能に接続され得る。図２のアーキテクチャと比較して、このアーキテクチャでは付加的なレベルの配線、すなわちmegaＬＡＢ配線が設けられる。このようなアーキテクチャはAltera社のＡＰＥＸ（商標）の製品群にあり、これは引用によって援用されるAPEX 20K Programmable Logic Device Family Data Sheet（August 1999）に詳細に記載されている。特定的な実現例において、megaＬＡＢは、ＣＡＭ、ＲＡＭ、二重ポートＲＡＭ、ＲＯＭおよびＦＩＦＯ機能などのさまざまなメモリ機能を実現するために組込式システムブロック（ＥＳＢ）をさらに含む。
【００３１】
集積回路のＶＣＣ電圧は変化し続け、一般的には低くなっている。現在のＶＣＣ電圧は５ボルト、３．３ボルト、２．５ボルトおよび１．８ボルトなどである。これらのＶＣＣの各々に対して、ＶＯＨまたは他のＩ／Ｏパラメータに関する仕様が付随する。集積回路によっては、１つのグループのＩ／Ｏピンが用いられて特定のＶＣＣおよびＶＯＨ規格をサポートし、別のグループが別の規格をサポートし得る。たとえば、いくつかのＩ／Ｏピンが５ボルト規格に使用され、他のＩ／Ｏピンが３．３ボルト規格に使用され得る。多数の変化する規格に対する互換性が容易に達成できるようにするために出力バッファ回路が適合可能であることが重要である。多規格を実行する１つの技術は、異なったＩ／Ｏピンに異なったＶＣＣを使用することである。しかしながら、この技術では各規格に対して別個のＩ／Ｏバッファが必要であり、集積回路面積が増大してしまう。
【００３２】
別の技術は、単一のＶＣＣ電圧を用い、特定の規格をサポートするように所望の電圧出力ハイ（ＶＯＨ）電圧を提供するように回路を再構成することである。図６および図７は再構成可能ＶＯＨ電圧を提供するための出力バッファ回路の２つの実現例を示す。再構成可能ＶＯＨ電圧を提供することにより、異なったＶＣＣの各々に対して別個のバッファが必要でなくなるため、使用される集積回路面積が縮小する。図６および図７に示される回路はプログラマブルロジックデバイスの再構成可能Ｉ／Ｏセルを実現するために用いられ得る。図６および図７に示されるＩ／Ｏバッファは本発明の原理をよりよく示すために簡略化されている。これらの２つの回路の技術が組合せられて単一回路が作製され、各実現例の利点を有益に利用するようにしてもよい。
【００３３】
図６および図７にはＶＲＥＦ電圧が示される。このＶＲＥＦ電圧は集積回路内で内部に発生され得る。これに代えて、ＶＲＥＦはＩ／Ｏバッファが駆動することとなる目的の集積回路の電源電圧から供給されてもよい。サポートされる各ＬＶＴＴＬ Ｉ／Ｏ規格に対してＶＲＥＦ電圧がある。たとえば、同じ集積回路の異なったＩ／Ｏピンは多ＬＶＴＴＬ Ｉ／Ｏ規格をサポートし得る。特定のＩ／Ｏピンは適当なＶＲＥＦ電圧に接続され得る。さらに、ＶＲＥＦ電圧はプログラマブルＶＲＥＦ発生器を用いて発生され得る。ＶＲＥＦ発生器を適当にプログラミングすることにより、Ｉ／Ｏは所望のＬＶＴＴＬ Ｉ／Ｏ規格に従うように設定できる。
【００３４】
出現する電源電圧規格のＬＶＴＴＬ仕様が将来、現在用いられている値よりも低いＶＯＨおよびＶＩＨ最大値として規定される可能性がある。本発明の技術は、これらのまだ規定されておらず利用できない規格に集積回路が適合できるようにする。ＶＲＥＦが目的集積回路から入来すると、発明の集積回路のＶＲＥＦに目的デバイスの新しい電源電圧を印加することにより、本発明を含む既存の集積回路によって新しいＬＶＴＴＬ規格が直ちにサポートできる。
【００３５】
ＶＲＥＦがチップ上で発生される場合、発生されたＶＲＥＦは設定時に、新しいＬＶＴＴＬ規格がサポートできるよう十分な階級でプログラミング可能であるようにされる。ＶＲＥＦ発生器は、新しい規格に適合するようＶＯＨを設定するためのＶＲＥＦ電圧レベルを発生するようにプログラミングされる。これはプログラマブル論理集積回路（たとえばＦＰＧＡ、ＰＬＤ、メモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭ）において実現すると特に容易である。なぜなら、これらのデバイスは使用前にプログラミングされるからである。したがって、これらのデバイスのプログラミングは既にそれらの使用の一部分となっている。
【００３６】
図６の実施例では、出力ドライバはＰＭＯＳトランジスタ６０５およびＮＭＯＳトランジスタ６０７である。これらのトランジスタはプリドライバ回路６１０によって駆動される。トランジスタ６０５はＮＭＯＳトランジスタＴＮ１を介してＶＣＣＮに接続される。ＶＣＣＮはノイズの多いＶＣＣである。ＶＣＣＮは内部回路の場合にはＶＣＣＱまたはノイズの少ないＶＣＣであり、Ｉ／Ｏ回路の場合にはＶＣＣＮである、集積回路実現例において用いられる。別個のＶＣＣＱおよびＶＣＣＮピンを提供することにより、電源ノイズに関する感度が高い回路からノイズの多い回路を分離することが補助される。他の集積回路の実現例ではノイズの多い回路およびノイズの少ない回路の両方に１つのＶＣＣピンが設けられるだけである。
【００３７】
プリドライバ回路はトランジスタ６０５および６０７を駆動して、出力ノード６２０をハイ、ローまたはトライステートにする。トランジスタＴＮ１のゲートには電圧ＶＲＥＦ＋ＶＴＮ１が供給され、ＶＴＮ１はＴＮ１デバイスのしきい値電圧である。この結果、ＶＲＥＦがＶＣＣＮ未満である場合にはトランジスタ６０５のソースはおよそＶＲＥＦであろう。ＶＣＣＮがＶＲＥＦ未満である場合にはトランジスタ６０５のソースはおよそＶＣＣＮであろう。したがって、出力ノード６２０におけるＶＯＨ電圧はＶＲＥＦまたはＶＣＣＮのいずれかよりも低い。
【００３８】
遷移特性を高めるために、トランジスタＴＮ１のサイズはかなり大きい。１つの実現例において、トランジスタＴＮ１のサイズはＰＭＯＳトランジスタ６０５のサイズのおよそ１０倍である。比較的大きなＴＮ１が必要とされる理由の１つには、ＴＮ１デバイスはほとんどオンにされないことが多いからである。大きなサイズのデバイスを用いると、特にデバイスが完全にオンではないときに大きな電流が供給される。
【００３９】
図７の実現例は、図６の回路のＴＮ１トランジスタを使用することなく、再構成可能なＶＯＨ回路を得る技術である。図７の実施例では、出力ドライバＰＭＯＳトランジスタ７０５とＮＭＯＳトランジスタ７０７とが設けられ、これらはＶＣＣＮと接地との間に直列接続される。出力７２０はトランジスタ７０５と７０７との間にある。差動増幅器２０５のＡ入力は出力ノード７２０に接続される。さらに、差動増幅器２０５のＢ入力はＶＲＥＦ電圧に接続される。差動増幅器の出力Ｃは論理ゲート２３０に接続される。この実現例では論理ゲート２３０はＯＲゲートである。しかしながら、同様の機能を実現するために他のタイプの論理ゲートを使用してもよい。たとえば、これに代えてパストランジスタを使用してもよい。Ａの電圧がＢの電圧よりも高ければ差動増幅器は１の論理レベルを出力し、そうでなければ０を出力する。したがって、出力ノード２２０のＶＯＨ電圧はＶｒｅｆまたはＶＣＣＮのいずれかよりも低い。
【００４０】
図７は、ＶＯＨを静的な状態に維持するためにオプションとしてリーク素子（Leaker device）７３５を含む。リーク素子は別の集積回路が入力として必要とするＶＩＨよりも出力ハイ電圧が確実に高くなるようにするために、比較的小型サイズのトランジスタであろう。別の技術は、ＰＭＯＳトランジスタ７０５を用いることによりＶＯＨを動的な状態に維持することである。
【００４１】
図７の実施例を用いた場合に最も性能が高くなるようにするためには、規格Ｉ／Ｏセルが出力ノード７２０において図７の回路と並行に配置することができる。規格Ｉ／Ｏセルは規格ＶＣＣＮサポートを提供し、図７の回路は多Ｉ／Ｏ規格に関するサポートを提供し得る。図８はこのような実現例を示すブロック図である。Ｉ／Ｏ回路２３０は規格Ｉ／Ｏセルおよび多規格Ｉ／Ｏ回路の両方を含む。多規格回路は図６または図７に示される回路を含むか、またはこれらの両方を含み、さらには多Ｉ／Ｏ規格出力回路を実現するための他の回路技術を含んでもよい。
【００４２】
図９は規格Ｉ／Ｏセルの特定的な実現例を示す。この実現例はフレキシブル論理のためにプログラマブルロジックデバイスにおいて使用できるよう特定的に設計されるが、他のタイプの集積回路に使用されてもよい。
【００４３】
図１０は集積回路の多くのＩ／Ｏ回路を示す。すべてのＩ／Ｏ回路は同じ電源電圧ＶＣＣＮに接続される。電源電圧はＩ／Ｏ規格のうちいずれかによって要求される最も高い電源電圧である必要がある。Ｉ／Ｏ回路１０１５のうち２つは第１のＶＲＥＦ電圧ＶＲＥＦ１に接続され、Ｉ／Ｏ回路１０２５のうち２つは第２のＶＲＥＦ電圧ＶＲＥＦ２に接続される。たとえば図６または図７に示される本発明のＩ／Ｏ回路を用いることにより、Ｉ／Ｏ回路１０１５が第１のＩ／Ｏ規格と互換性を持つようになり、Ｉ／Ｏ回路１０２５が第２のＩ／Ｏ規格と互換性を持つようになる。第１および第２のＩ／Ｏ規格は異なっており、１つの電源電圧ＶＣＣＮがすべてのＩ／Ｏ回路に供給される。本発明の回路により、異なったＩ／Ｏ規格と互換性を持たせるために異なった電源電圧を使用する必要がなくなる。この回路の多くの利点の中には、回路により集積回路のスペースが節約できる点がある。
【００４４】
この発明の以上の記述は例示および説明の目的で提示された。以上の記述は、完全なものではなく、または発明を記載した特定の形態に限定するよう意図するものではなく、上記の教示に鑑みて多くの修正および変形が可能である。実施例は発明の原理とその実用的な用途を最良に説明するために選択されて説明された。この記述により当業者は、さまざまな実施例において、特定の用途に適するようにさまざまな修正を施して発明を最良に利用し実用化することができる。発明の範囲は前掲の特許請求の範囲によって規定される。
【符号の説明】
【００４５】
１２１ プログラマブルロジックデバイス、１０１５，１０２５ Ｉ／Ｏ回路。
【技術分野】
【０００１】
本発明は集積回路の分野に関し、より特定的には、特定の用途に要求される出力電圧レベルで動作可能な出力バッファ回路に関する。
【背景技術】
【０００２】
半導体プロセス技術の進歩に伴い、集積回路または「チップ」の機能および性能も高まりつつある。集積回路の例としては、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ならびにダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）および不揮発性メモリ（フラッシュおよびＥＥＰＲＯＭ）などのメモリが挙げられる。異なったプロセス技術の集積回路に使用される正電源電圧は異なることが多い。一般に、より最近のプロセス技術では低い正電源電圧が使用されている。たとえば、一世代前の集積回路では電源電圧、ＶＤＤまたはＶＣＣ、または５ボルトが使用されている。より最近の集積回路では３．３および３ボルトの電源電圧が使用されている。現在の集積回路の中には２．５ボルトの電源電圧を使用するものもある。将来的には、電源電圧は２ボルト以下にまでさらに低下すると思われる。したがって、各世代の集積回路は特定の電源電圧および入出力規格と互換性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
電子システムでは、ある入出力規格と互換性のある集積回路が他の入出力規格を有する集積回路に使用できることが望ましい場合がある。このようなチップの多くの利点の中には、集積回路の顧客が、その特定のチップを他の入出力規格を有するチップを備えたシステムの基板上に使用できることがある。集積回路の製造業者は、現在および前の世代の技術と互換性のあるチップを製造することができる。
【０００４】
さらに、低電圧ＴＴＬ（ＬＶＴＴＬ）出力または低電圧差分信号（ＬＶＤＳ）出力といった、集積回路に関する入出力規格が出現する状況において、異なった規格ではＶＯＨおよびＶＯＬに関する電圧が異なる場合が多い。統一規格が適合されるまでは、集積回路の製造者にはできるだけ多くの規格と互換性のある製品を設計することが望まれる。これにより特定の製品に対する全体的な潜在的市場が拡大される。
【０００５】
したがって、異なった入出力規格に適合可能であるか、または再構成可能である出力回路が必要である。
【課題を解決するための手段】
【０００６】
本発明は、集積回路の各Ｉ／Ｏを異なったＬＶＴＴＬ Ｉ／Ｏ規格に適合するよう個別に再構成するための回路を提供する。これは１つのＩ／Ｏ電源電圧のみを用いて行なわれ、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。発明は、Ｉ／Ｏセルの出力電圧を、適合されるＬＶＴＴＬ規格のＶＯＨよりも高く、かつ最高ＶＩＨよりも低くなるように調整することにより動作する。各Ｉ／Ｏセルは個別に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。
【０００７】
１つの実施例において、本発明はプログラマブル論理集積回路であり、これは、電源電圧および第１の再構成可能基準電圧に接続された第１のＩ／Ｏ回路のグループを含む。さらに、電源電圧および第２の再構成可能基準電圧に接続された第２のＩ／Ｏ回路のグループが設けられる。第１の再構成可能基準電圧は第２の再構成可能基準電圧とは異なる。第１のＩ／Ｏ回路のグループは第１の再構成可能基準電圧に基づく第１のＩ／Ｏ電圧規格と互換性があり、第２のＩ／Ｏ回路のグループは第２の再構成可能な基準電圧に基づく第２のＩ／Ｏ電圧規格と互換性がある。
【０００８】
１つの実現例において、各Ｉ／Ｏ回路は第１のトランジスタを含み、これは電源電圧と第１のノードとの間に接続され、第１の基準電圧と第１のトランジスタのしきい値電圧との和に等しい電圧レベルに接続された制御電極を有する。回路は、第１のノードとパッドとの間に接続された第２のトランジスタと、パッドと接地との間に接続された第３のトランジスタとを含む。特定の回路の実現例において、第１のトランジスタはＮＭＯＳであり、第２のトランジスタはＰＭＯＳであり、第１のトランジスタのサイズは第２のトランジスタのサイズの約１０倍以上である。他の実現例において、第１のトランジスタのサイズは第２のトランジスタのサイズの１０倍もの大きさでなくてもよい。
【０００９】
別の実現例において、各Ｉ／Ｏは、電源電圧とパッドとの間に接続された第１のトランジスタを含む。第２のトランジスタはパッドと接地との間に接続される。論理ゲートは第１のトランジスタの制御電極に接続された出力を有する。さらに、差動増幅器回路は、パッドに接続された第１の入力と、第２の基準電圧に接続された第２の入力とを有する。差動増幅器は論理ゲートの入力に出力を与え、出力は、第２の入力の電圧が第１の入力の電圧よりも高い場合には論理ハイであり、第１の入力の電圧が第２の入力の電圧よりも高い場合には論理ローである。
【００１０】
別の実施例において、発明はプログラマブル論理集積回路の動作方法である。第１の基準電圧レベルはプログラム可能に選択されて第１のＩ／Ｏ回路に接続され、第１のＩ／Ｏ回路が互換性を有する第１のＩ／Ｏ規格を選択する。第２の基準電圧レベルはプログラム可能に選択されて第２のＩ／Ｏ回路に接続され、第２のＩ／Ｏ回路が互換性を有する第２のＩ／Ｏ規格を選択する。
【００１１】
別の実施例において、発明は、電源電圧と第１のノードとの間に接続された第１のトランジスタを含む集積回路であり、第１のトランジスタの制御電極は基準電圧に接続される。第２のトランジスタは集積回路の第１のノードと出力パッドとの間に接続され、パッドでの電圧出力ハイレベルは基準電圧レベルまたは電源電圧よりも低い。
【００１２】
別の実施例において、発明は差動増幅器を含む集積回路であり、この差動増幅器は、集積回路のパッドに接続された第１の入力と、基準電圧に接続された第２の入力とを有する。電源電圧とパッドとの間にプルアップトランジスタが接続される。論理ゲートの出力はプルアップトランジスタの制御電極に接続され、入力は差動増幅器の出力に接続される。
【発明の効果】
【００１３】
本発明の回路により、異なったＩ／Ｏ規格と互換性を持たせるために異なった電源電圧を使用する必要がなくなる。この回路の多くの利点の中には、回路により集積回路のスペースが節約できる点がある。
【図面の簡単な説明】
【００１４】
【図１】プログラマブル論理集積回路を有するデジタルシステムの図である。
【図２】プログラマブル論理集積回路のアーキテクチャを示す図である。
【図３】論理アレイブロック（ＬＡＢ）の簡略化されたブロック図である。
【図４】組込式アレイブロック（ＥＡＢ）を備えたプログラマブル論理集積回路のアーキテクチャを示す図である。
【図５】megaＬＡＢを備えたプログラマブル論理集積回路のアーキテクチャを示す図である。
【図６】多Ｉ／Ｏ規格に再構成可能な出力バッファ回路の第１の回路実現例を示す図である。
【図７】多Ｉ／Ｏ規格に再構成可能な出力バッファ回路の第２の回路実現例を示す図である。
【図８】規格Ｉ／Ｏバッファ回路と多規格Ｉ／Ｏバッファ回路とを含むＩ／Ｏ構成回路を示す図である。
【図９】Ｉ／Ｏバッファ回路の実現例を示す図である。
【図１０】同じ電源電圧に接続され、１つよりも多い異なったＩ／Ｏ規格に対して互換性を持つ集積回路のＩ／Ｏ回路を示す図である。
【００１５】
本発明の他の目的、特徴および利点は、以下の詳細な説明と、類似した特徴には図面を通して類似した参照番号を付した図面とを考慮すると明らかとなるであろう。
【発明を実施するための形態】
【００１６】
図１は、本発明が実施され得るデジタルシステムのブロック図を示す。システムは単一基板上、多数の基板上、または多数の筐体内に設けられてもよい。図１はシステム１０１を示し、このシステム１０１内でプログラマブルロジックデバイス１２１が使用され得る。プログラマブルロジックデバイスはＰＡＬ、ＰＬＡ、ＦＰＬＡ、ＰＬＤ、ＣＰＬＤ、ＥＰＬＤ、ＥＥＰＬＤ、ＬＣＡまたはＦＰＧＡと呼ばれることもあり、カスタム集積回路の柔軟性を有する固定集積回路の利点を提供する周知の集積回路である。このようなデバイスによりユーザは、標準的な規格品の論理素子をユーザの特定的な要求を満たすように電気的にプログラミングできるようになる。たとえばあらゆる目的のために引用によって援用される米国特許第４，６１７，４７９号を参照されたい。プログラマブルロジックデバイスは現在たとえばAltera社のＰＬＤのＭＡＸ（登録商標）、ＦＬＥＸ（登録商標）およびＡＰＥＸ（商標）シリーズによって代表される。これらはたとえば米国特許第４，８７１，９３０号、第５，２４１，２２４号、第５，２５８，６６８号、第５，２６０，６１０号、第５，２６０，６１１号、第５，４３６，５７５号およびAltera Data Book（１９９９）に記載されており、これらはいずれもあらゆる目的のために全体が引用によって援用される。プログラマブル論理集積回路およびそれらの動作は当業者には周知である。
【００１７】
図１の特定的な実施例では、処理装置１０１はメモリ１０５およびＩ／Ｏ１１１に結合され、プログラマブルロジックデバイス（ＰＬＤ）１２１を組込む。ＰＬＤ１２１は接続１３１を介してメモリ１０５に、かつ接続１３５を介してＩ／Ｏ１１１に特定的に結合され得る。システムはプログラミングされたデジタルコンピュータシステム、デジタルシステム処理システム、専用デジタル交換網または他の処理システムであってもよい。さらに、このようなシステムは、単に例として挙げるが、たとえば情報通信システム、自動推進システム、制御システム、消費者用電子装置、およびパーソナルコンピュータなどのさまざまな用途に合わせて設計することができる。
【００１８】
処理装置１０１は適当なシステムコンポーネントにデータを方向付け、処理または記憶、メモリ１０５に記憶されたプログラムの実行、Ｉ／Ｏ１１１を用いる入力または他の類似した機能を果たす。処理装置１０１は中央処理装置（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィクスコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして使用されるようプログラミングされたプログラマブルロジックデバイス、または他の処理装置であってもよい。さらに、多くの実施例では、ＣＰＵは必要ないことが多い。たとえば、ＣＰＵの代わりに１つまたは２つ以上のＰＬＤ１２１がシステムの論理動作を制御することがある。実施例によっては、処理装置１０１はコンピュータシステムであってもよい。メモリ１０５はランダムアクセスメモリ（ＲＡＭ）、読出専用メモリ（ＲＯＭ）、固定またはフレキシブルディスク媒体、ＰＣカードフラッシュディスクメモリ、テープ、または他の何らかの記憶検索手段、またはこれらの記憶検索手段のいかなる組合せであってもよい。ＰＬＤ１２１は図１のシステム内で異なった多くの目的を果たし得る。ＰＬＤ１２１はその内部および外部動作をサポートする、処理装置１０１の論理構築ブロックであってもよい。ＰＬＤ１２１はシステムの動作時にその特定の役割を果たすのに必要な論理機能を実現するようにプログラミングされる。
【００１９】
図２は、図１のＰＬＤ１２１の全体的な内部アーキテクチャおよび編成を示す簡略化されたブロック図である。ＰＬＤのアーキテクチャ、編成および回路設計の多くの詳細は本発明の理解に必要ではなく、このような詳細は図２には示されない。
【００２０】
図２は、６×６の２次元アレイの３６個の論理アレイブロック（ＬＡＢ）２００を示す。ＬＡＢ２００は、論理機能を果たすように構成またはプログラミングされた論理リソースの、物理的にグループ分けされた組である。ＬＡＢの内部アーキテクチャは後に図３に関連してより詳細に説明する。ＰＬＤは任意の数のＬＡＢを含み得て、この数は図２のＰＬＤ１２１に示される数よりも多いかまたは少なくてもよい。一般に、将来的には、技術が進歩して改善されるにつれて、より多くの数の論理アレイブロックを有するプログラマブルロジックデバイスが生まれることは確かであろう。さらに、ＬＡＢ２００は四角形のマトリックスまたはアレイに編成される必要はなく、たとえばアレイはＬＡＢの５×７または２０×７０マトリックスで編成されてもよい。
【００２１】
ＬＡＢ２００は入力および出力（図示せず）を有し、これらはグローバル水平配線（ＧＨ）２１０およびグローバル垂直配線（ＧＶ）２２０のアレイを含むグローバル配線構造にプログラム可能に接続されてもよく、または接続されなくてもよい。
【００２２】
図２では単一線として示されるが、ＧＨ２１０およびＧＶ２２０の各線は複数の信号線を表わし得る。ＬＡＢ２００の入力および出力は、隣接したＧＨ２１０および隣接したＧＶ２２０にプログラム可能に接続可能である。ＧＨ２１０およびＧＶ２２０配線を利用して、多数のＬＡＢ２００が接続され、組合せられて、単一のＬＡＢ２００を用いて実現できる場合よりも大きくてより複雑な論理機能を実現してもよい。
【００２３】
１つの実施例において、ＧＨ２１０およびＧＶ２２０導線は、これらの導線の交差部２２５にプログラム可能に接続可能であってもよく、または接続可能でなくてもよい。さらに、ＧＨ２１０およびＧＶ２２０導線は他のＧＨ２１０およびＧＶ２２０導線への多数の接続をなす。さまざまなＧＨ２１０およびＧＶ２２０導線がプログラム可能に互いに接続されて、ＰＬＤ１２１上での１つの場所におけるＬＡＢ２００から、ＰＬＤ１２１上の別の場所における別のＬＡＢ２００までの信号経路をなしてもよい。信号は複数の交差部２２５を通過し得る。さらに、１つのＬＡＢ２００からの出力信号は１つまたは２つ以上のＬＡＢ２００の入力に方向付けられてもよい。また、グローバル配線を用いると、ＬＡＢ２００からの信号を同じＬＡＢ２００に戻すことができる。本発明の特定的な実施例では、選択されたＧＨ２１０導線のみがＧＶ２２０導線のうち選択されたものにプログラム可能に接続され得る。さらに、さらなる実施例において、ＧＨ２１０およびＧＶ２２０導線は入力または出力などの特定の方向に信号を送るために特定的に使用できるが、両方向に送ることはできない。
【００２４】
他の実施例において、プログラマブル論理集積回路は、特定の数のＬＡＢに接続され、必ずしもＬＡＢの行または列全体ではない、特定的なまたは分割された配線を含んでもよい。たとえば、分割された配線は２つ、３つ、４つ、５つまたはそれ以上のＬＡＢをプログラム可能に接続し得る。
【００２５】
図２のＰＬＤアーキテクチャはさらに、チップおよび入出力ドライバ２３０の周辺部を示す。入出力ドライバ２３０はＰＬＤを外部のチップ外回路にインターフェイスするためのものである。図２は３２個の入出力ドライバ２３０を示すが、ＰＬＤは示されるものの数よりも多いかまたは少ない、任意の数の入出力ドライバを含んでもよい。各入出力ドライバ２３０は入力ドライバ、出力ドライバまたは双方向性ドライバとして使用できるように構成可能である。プログラマブル論理集積回路の他の実施例では、入出力ドライバは集積回路コア自体を組込んでもよい。この組込まれた入出力ドライバはフリップチップパッケージングに使用することができ、信号を入出力ドライバに経路付ける際の寄生を最小にする。
【００２６】
図３は図２のＬＡＢ２００の簡略化されたブロック図を示す。ＬＡＢ２００は「論理セル」と呼ばれることもあるさまざまな数の論理素子（ＬＥ）３００と、ローカル（または内部）配線構造３１０とを含む。ＬＡＢ２００は８つのＬＥ３００を有するが、ＬＡＢ２００は８つよりも多いかまたは少ない、任意の数のＬＥを有してもよい。
【００２７】
以下に、本発明の基礎的な理解を得るのに十分なＬＥ３００の全体像を記載する。ＬＥ３００はＰＬＤの最も小さな論理構築ブロックである。たとえばＧＨ２１０およびＧＶ２２０からの、ＬＡＢの外部からの信号は、ローカル配線構造３１０を介してＬＥ３００にプログラム可能に接続される。１つの実施例において、本発明のＬＥ３００は関数発生器を組込み、これはたとえば４変数ブール演算などの多くの変数の論理関数を提供するように構成され得る。組合せ関数と同様に、ＬＥ３００はたとえばＤフリップフロップを用いて順序関数およびレジスタ機能に対するサポートも提供する。
【００２８】
ＬＥ３００は、ＬＡＢ２００の外部にあるＧＨ２１０およびＧＶ２２０に接続可能な組合せおよびレジスタ出力を提供する。さらに、ＬＥ３００からの出力はローカル配線構造３１０を介してローカル配線構造３１０の中に内部で戻すことができ、ＬＥ３００からの出力はグローバル配線構造のＧＨ２１０およびＧＶ２２０を用いることなく他のＬＥ３００の入力にプログラム可能に接続され得る。ローカル配線構造３１０により、制限されたグローバルリソース、ＧＨ２１０およびＧＶ２２０を利用することなく、ＬＥの短距離配線が可能になる。
【００２９】
図４は図２のものに類似するＰＬＤアーキテクチャを示す。図４のアーキテクチャは組込式アレイブロック（ＥＡＢ）をさらに含む。ＥＡＢはユーザメモリおよびＲＡＭのフレキシブルブロックを含む。このアーキテクチャのさらなる説明は、引用によって援用されるAltera Data Book（１９９９）のＦＬＥＸ １０Ｋ製品群の記述と、米国特許第５，５５０，７８２号とに記載されている。
【００３０】
図５は、プログラマブル論理集積回路アーキテクチャのさらなる実施例を示す。図５にはアーキテクチャの一部分しか示されていない。図５に示される特徴は所望のサイズのＰＬＤを作製するのに必要な回数だけ水平方向または垂直方向に繰返される。このアーキテクチャでは、多くのＬＡＢがグループにされてmegaＬＡＢを構成する。特定的な実施例において、megaＬＡＢは１６個のＬＡＢを有し、これらの各々は１０個のＬＥを有する。ＰＬＤ１つに対していかなる数のmegaＬＡＢが設けられてもよい。megaＬＡＢは、megaＬＡＢ配線を用いてプログラム可能に接続される。このmegaＬＡＢ配線は、グローバル配線レベルとローカル配線レベルとの間の別の配線レベルであると考えられる。megaＬＡＢ配線はＧＶ、ＧＨおよびmegaＬＡＢの各ＬＡＢのローカル配線にプログラム可能に接続され得る。図２のアーキテクチャと比較して、このアーキテクチャでは付加的なレベルの配線、すなわちmegaＬＡＢ配線が設けられる。このようなアーキテクチャはAltera社のＡＰＥＸ（商標）の製品群にあり、これは引用によって援用されるAPEX 20K Programmable Logic Device Family Data Sheet（August 1999）に詳細に記載されている。特定的な実現例において、megaＬＡＢは、ＣＡＭ、ＲＡＭ、二重ポートＲＡＭ、ＲＯＭおよびＦＩＦＯ機能などのさまざまなメモリ機能を実現するために組込式システムブロック（ＥＳＢ）をさらに含む。
【００３１】
集積回路のＶＣＣ電圧は変化し続け、一般的には低くなっている。現在のＶＣＣ電圧は５ボルト、３．３ボルト、２．５ボルトおよび１．８ボルトなどである。これらのＶＣＣの各々に対して、ＶＯＨまたは他のＩ／Ｏパラメータに関する仕様が付随する。集積回路によっては、１つのグループのＩ／Ｏピンが用いられて特定のＶＣＣおよびＶＯＨ規格をサポートし、別のグループが別の規格をサポートし得る。たとえば、いくつかのＩ／Ｏピンが５ボルト規格に使用され、他のＩ／Ｏピンが３．３ボルト規格に使用され得る。多数の変化する規格に対する互換性が容易に達成できるようにするために出力バッファ回路が適合可能であることが重要である。多規格を実行する１つの技術は、異なったＩ／Ｏピンに異なったＶＣＣを使用することである。しかしながら、この技術では各規格に対して別個のＩ／Ｏバッファが必要であり、集積回路面積が増大してしまう。
【００３２】
別の技術は、単一のＶＣＣ電圧を用い、特定の規格をサポートするように所望の電圧出力ハイ（ＶＯＨ）電圧を提供するように回路を再構成することである。図６および図７は再構成可能ＶＯＨ電圧を提供するための出力バッファ回路の２つの実現例を示す。再構成可能ＶＯＨ電圧を提供することにより、異なったＶＣＣの各々に対して別個のバッファが必要でなくなるため、使用される集積回路面積が縮小する。図６および図７に示される回路はプログラマブルロジックデバイスの再構成可能Ｉ／Ｏセルを実現するために用いられ得る。図６および図７に示されるＩ／Ｏバッファは本発明の原理をよりよく示すために簡略化されている。これらの２つの回路の技術が組合せられて単一回路が作製され、各実現例の利点を有益に利用するようにしてもよい。
【００３３】
図６および図７にはＶＲＥＦ電圧が示される。このＶＲＥＦ電圧は集積回路内で内部に発生され得る。これに代えて、ＶＲＥＦはＩ／Ｏバッファが駆動することとなる目的の集積回路の電源電圧から供給されてもよい。サポートされる各ＬＶＴＴＬ Ｉ／Ｏ規格に対してＶＲＥＦ電圧がある。たとえば、同じ集積回路の異なったＩ／Ｏピンは多ＬＶＴＴＬ Ｉ／Ｏ規格をサポートし得る。特定のＩ／Ｏピンは適当なＶＲＥＦ電圧に接続され得る。さらに、ＶＲＥＦ電圧はプログラマブルＶＲＥＦ発生器を用いて発生され得る。ＶＲＥＦ発生器を適当にプログラミングすることにより、Ｉ／Ｏは所望のＬＶＴＴＬ Ｉ／Ｏ規格に従うように設定できる。
【００３４】
出現する電源電圧規格のＬＶＴＴＬ仕様が将来、現在用いられている値よりも低いＶＯＨおよびＶＩＨ最大値として規定される可能性がある。本発明の技術は、これらのまだ規定されておらず利用できない規格に集積回路が適合できるようにする。ＶＲＥＦが目的集積回路から入来すると、発明の集積回路のＶＲＥＦに目的デバイスの新しい電源電圧を印加することにより、本発明を含む既存の集積回路によって新しいＬＶＴＴＬ規格が直ちにサポートできる。
【００３５】
ＶＲＥＦがチップ上で発生される場合、発生されたＶＲＥＦは設定時に、新しいＬＶＴＴＬ規格がサポートできるよう十分な階級でプログラミング可能であるようにされる。ＶＲＥＦ発生器は、新しい規格に適合するようＶＯＨを設定するためのＶＲＥＦ電圧レベルを発生するようにプログラミングされる。これはプログラマブル論理集積回路（たとえばＦＰＧＡ、ＰＬＤ、メモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭ）において実現すると特に容易である。なぜなら、これらのデバイスは使用前にプログラミングされるからである。したがって、これらのデバイスのプログラミングは既にそれらの使用の一部分となっている。
【００３６】
図６の実施例では、出力ドライバはＰＭＯＳトランジスタ６０５およびＮＭＯＳトランジスタ６０７である。これらのトランジスタはプリドライバ回路６１０によって駆動される。トランジスタ６０５はＮＭＯＳトランジスタＴＮ１を介してＶＣＣＮに接続される。ＶＣＣＮはノイズの多いＶＣＣである。ＶＣＣＮは内部回路の場合にはＶＣＣＱまたはノイズの少ないＶＣＣであり、Ｉ／Ｏ回路の場合にはＶＣＣＮである、集積回路実現例において用いられる。別個のＶＣＣＱおよびＶＣＣＮピンを提供することにより、電源ノイズに関する感度が高い回路からノイズの多い回路を分離することが補助される。他の集積回路の実現例ではノイズの多い回路およびノイズの少ない回路の両方に１つのＶＣＣピンが設けられるだけである。
【００３７】
プリドライバ回路はトランジスタ６０５および６０７を駆動して、出力ノード６２０をハイ、ローまたはトライステートにする。トランジスタＴＮ１のゲートには電圧ＶＲＥＦ＋ＶＴＮ１が供給され、ＶＴＮ１はＴＮ１デバイスのしきい値電圧である。この結果、ＶＲＥＦがＶＣＣＮ未満である場合にはトランジスタ６０５のソースはおよそＶＲＥＦであろう。ＶＣＣＮがＶＲＥＦ未満である場合にはトランジスタ６０５のソースはおよそＶＣＣＮであろう。したがって、出力ノード６２０におけるＶＯＨ電圧はＶＲＥＦまたはＶＣＣＮのいずれかよりも低い。
【００３８】
遷移特性を高めるために、トランジスタＴＮ１のサイズはかなり大きい。１つの実現例において、トランジスタＴＮ１のサイズはＰＭＯＳトランジスタ６０５のサイズのおよそ１０倍である。比較的大きなＴＮ１が必要とされる理由の１つには、ＴＮ１デバイスはほとんどオンにされないことが多いからである。大きなサイズのデバイスを用いると、特にデバイスが完全にオンではないときに大きな電流が供給される。
【００３９】
図７の実現例は、図６の回路のＴＮ１トランジスタを使用することなく、再構成可能なＶＯＨ回路を得る技術である。図７の実施例では、出力ドライバＰＭＯＳトランジスタ７０５とＮＭＯＳトランジスタ７０７とが設けられ、これらはＶＣＣＮと接地との間に直列接続される。出力７２０はトランジスタ７０５と７０７との間にある。差動増幅器２０５のＡ入力は出力ノード７２０に接続される。さらに、差動増幅器２０５のＢ入力はＶＲＥＦ電圧に接続される。差動増幅器の出力Ｃは論理ゲート２３０に接続される。この実現例では論理ゲート２３０はＯＲゲートである。しかしながら、同様の機能を実現するために他のタイプの論理ゲートを使用してもよい。たとえば、これに代えてパストランジスタを使用してもよい。Ａの電圧がＢの電圧よりも高ければ差動増幅器は１の論理レベルを出力し、そうでなければ０を出力する。したがって、出力ノード２２０のＶＯＨ電圧はＶｒｅｆまたはＶＣＣＮのいずれかよりも低い。
【００４０】
図７は、ＶＯＨを静的な状態に維持するためにオプションとしてリーク素子（Leaker device）７３５を含む。リーク素子は別の集積回路が入力として必要とするＶＩＨよりも出力ハイ電圧が確実に高くなるようにするために、比較的小型サイズのトランジスタであろう。別の技術は、ＰＭＯＳトランジスタ７０５を用いることによりＶＯＨを動的な状態に維持することである。
【００４１】
図７の実施例を用いた場合に最も性能が高くなるようにするためには、規格Ｉ／Ｏセルが出力ノード７２０において図７の回路と並行に配置することができる。規格Ｉ／Ｏセルは規格ＶＣＣＮサポートを提供し、図７の回路は多Ｉ／Ｏ規格に関するサポートを提供し得る。図８はこのような実現例を示すブロック図である。Ｉ／Ｏ回路２３０は規格Ｉ／Ｏセルおよび多規格Ｉ／Ｏ回路の両方を含む。多規格回路は図６または図７に示される回路を含むか、またはこれらの両方を含み、さらには多Ｉ／Ｏ規格出力回路を実現するための他の回路技術を含んでもよい。
【００４２】
図９は規格Ｉ／Ｏセルの特定的な実現例を示す。この実現例はフレキシブル論理のためにプログラマブルロジックデバイスにおいて使用できるよう特定的に設計されるが、他のタイプの集積回路に使用されてもよい。
【００４３】
図１０は集積回路の多くのＩ／Ｏ回路を示す。すべてのＩ／Ｏ回路は同じ電源電圧ＶＣＣＮに接続される。電源電圧はＩ／Ｏ規格のうちいずれかによって要求される最も高い電源電圧である必要がある。Ｉ／Ｏ回路１０１５のうち２つは第１のＶＲＥＦ電圧ＶＲＥＦ１に接続され、Ｉ／Ｏ回路１０２５のうち２つは第２のＶＲＥＦ電圧ＶＲＥＦ２に接続される。たとえば図６または図７に示される本発明のＩ／Ｏ回路を用いることにより、Ｉ／Ｏ回路１０１５が第１のＩ／Ｏ規格と互換性を持つようになり、Ｉ／Ｏ回路１０２５が第２のＩ／Ｏ規格と互換性を持つようになる。第１および第２のＩ／Ｏ規格は異なっており、１つの電源電圧ＶＣＣＮがすべてのＩ／Ｏ回路に供給される。本発明の回路により、異なったＩ／Ｏ規格と互換性を持たせるために異なった電源電圧を使用する必要がなくなる。この回路の多くの利点の中には、回路により集積回路のスペースが節約できる点がある。
【００４４】
この発明の以上の記述は例示および説明の目的で提示された。以上の記述は、完全なものではなく、または発明を記載した特定の形態に限定するよう意図するものではなく、上記の教示に鑑みて多くの修正および変形が可能である。実施例は発明の原理とその実用的な用途を最良に説明するために選択されて説明された。この記述により当業者は、さまざまな実施例において、特定の用途に適するようにさまざまな修正を施して発明を最良に利用し実用化することができる。発明の範囲は前掲の特許請求の範囲によって規定される。
【符号の説明】
【００４５】
１２１ プログラマブルロジックデバイス、１０１５，１０２５ Ｉ／Ｏ回路。
【特許請求の範囲】
【請求項１】
集積回路であって、
前記集積回路のパッドに結合される第１の入力と、基準電圧に結合される第２の入力とを有する差動増幅器と、
電源電圧と前記パッドとの間に結合されるプルアップトランジスタと、
前記プルアップトランジスタの制御電極に結合される出力と、前記差動増幅器の出力に結合される入力とを有するロジックゲートとを備える、集積回路。
【請求項２】
前記パッドの出力電圧のハイレベルは、前記基準電圧および前記電源電圧のうちの低い方の電圧レベルである、請求項１記載の集積回路。
【請求項３】
前記差動増幅器は、前記パッドの電圧レベルが前記基準電圧よりも高いときには論理１を出力する、請求項１記載の集積回路。
【請求項４】
前記基準電圧は、前記電源電圧よりも低い、請求項１記載の集積回路。
【請求項５】
前記パッドに結合されて、前記パッドをスタティックに所望のＶＯＨ電圧レベル以上に保持するリーク素子をさらに備える、請求項１記載の集積回路。
【請求項６】
前記リーク素子の制御電極は、オンチップで発生されるリーク基準電圧に結合される、請求項５記載の集積回路。
【請求項７】
前記リーク素子の制御電極は、電源電圧に結合される、請求項５記載の集積回路。
【請求項８】
前記差動増幅器の前記第２の入力に結合され、前記基準電圧を発生する電圧基準発生回路をさらに備える、請求項１記載の集積回路。
【請求項９】
前記基準電圧は、前記集積回路のパッドに結合される外部電源から与えられる、請求項１記載の集積回路。
【請求項１０】
前記ロジックゲートは、ＯＲ処理を行う、請求項１記載の集積回路。
【請求項１１】
ユーザロジック機能を実現するように構成可能であり、前記ロジックゲートの別の入力に論理出力を与えるロジックアレイブロックをさらに備える、請求項１記載の集積回路。
【請求項１２】
前記パッドは、入力バッファ回路に結合される、請求項１記載の集積回路。
【請求項１３】
前記電圧基準発生回路は、前記基準電圧のレベルを選択するようにプログラム可能である、請求項８記載の集積回路。
【請求項１４】
前記電圧基準発生回路は、前記集積回路が通常動作に用いられる前にプログラム可能である、請求項８記載の集積回路。
【請求項１５】
前記電圧基準発生回路は、複数の基準電圧のレベルから選択するようにプログラム可能である、請求項８記載の集積回路。
【請求項１６】
前記電源電圧は、ノイズの多いＶＣＣ電源電圧である、請求項１記載の集積回路。
【請求項１７】
前記集積回路は、プログラマブルロジック集積回路である、請求項１記載の集積回路。
【請求項１８】
前記プルアップトランジスタは、ダイナミックに前記パッドを電圧出力ハイレベルに保持する、請求項１記載の集積回路。
【請求項１９】
前記パッドに結合される規格Ｉ／Ｏバッファ回路をさらに備え、
前記規格Ｉ／Ｏバッファ回路は，前記電源電圧と互換性のある電圧出力ハイレベルをサポートし、
前記プルアップトランジスタ、前記差動増幅器、および前記ロジックゲートは前記電源電圧以外の電圧と互換性のある電圧出力ハイレベルをサポートする、請求項１記載の集積回路。
【請求項２０】
前記プルアップトランジスタは、ＰＭＯＳ素子である、請求項１記載の集積回路。
【請求項１】
集積回路であって、
前記集積回路のパッドに結合される第１の入力と、基準電圧に結合される第２の入力とを有する差動増幅器と、
電源電圧と前記パッドとの間に結合されるプルアップトランジスタと、
前記プルアップトランジスタの制御電極に結合される出力と、前記差動増幅器の出力に結合される入力とを有するロジックゲートとを備える、集積回路。
【請求項２】
前記パッドの出力電圧のハイレベルは、前記基準電圧および前記電源電圧のうちの低い方の電圧レベルである、請求項１記載の集積回路。
【請求項３】
前記差動増幅器は、前記パッドの電圧レベルが前記基準電圧よりも高いときには論理１を出力する、請求項１記載の集積回路。
【請求項４】
前記基準電圧は、前記電源電圧よりも低い、請求項１記載の集積回路。
【請求項５】
前記パッドに結合されて、前記パッドをスタティックに所望のＶＯＨ電圧レベル以上に保持するリーク素子をさらに備える、請求項１記載の集積回路。
【請求項６】
前記リーク素子の制御電極は、オンチップで発生されるリーク基準電圧に結合される、請求項５記載の集積回路。
【請求項７】
前記リーク素子の制御電極は、電源電圧に結合される、請求項５記載の集積回路。
【請求項８】
前記差動増幅器の前記第２の入力に結合され、前記基準電圧を発生する電圧基準発生回路をさらに備える、請求項１記載の集積回路。
【請求項９】
前記基準電圧は、前記集積回路のパッドに結合される外部電源から与えられる、請求項１記載の集積回路。
【請求項１０】
前記ロジックゲートは、ＯＲ処理を行う、請求項１記載の集積回路。
【請求項１１】
ユーザロジック機能を実現するように構成可能であり、前記ロジックゲートの別の入力に論理出力を与えるロジックアレイブロックをさらに備える、請求項１記載の集積回路。
【請求項１２】
前記パッドは、入力バッファ回路に結合される、請求項１記載の集積回路。
【請求項１３】
前記電圧基準発生回路は、前記基準電圧のレベルを選択するようにプログラム可能である、請求項８記載の集積回路。
【請求項１４】
前記電圧基準発生回路は、前記集積回路が通常動作に用いられる前にプログラム可能である、請求項８記載の集積回路。
【請求項１５】
前記電圧基準発生回路は、複数の基準電圧のレベルから選択するようにプログラム可能である、請求項８記載の集積回路。
【請求項１６】
前記電源電圧は、ノイズの多いＶＣＣ電源電圧である、請求項１記載の集積回路。
【請求項１７】
前記集積回路は、プログラマブルロジック集積回路である、請求項１記載の集積回路。
【請求項１８】
前記プルアップトランジスタは、ダイナミックに前記パッドを電圧出力ハイレベルに保持する、請求項１記載の集積回路。
【請求項１９】
前記パッドに結合される規格Ｉ／Ｏバッファ回路をさらに備え、
前記規格Ｉ／Ｏバッファ回路は，前記電源電圧と互換性のある電圧出力ハイレベルをサポートし、
前記プルアップトランジスタ、前記差動増幅器、および前記ロジックゲートは前記電源電圧以外の電圧と互換性のある電圧出力ハイレベルをサポートする、請求項１記載の集積回路。
【請求項２０】
前記プルアップトランジスタは、ＰＭＯＳ素子である、請求項１記載の集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１７２２８０（Ｐ２０１１−１７２２８０Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１１−１０８０４５（Ｐ２０１１−１０８０４５）
【出願日】平成２３年５月１３日（２０１１．５．１３）
【分割の表示】特願２０００−８３８７０（Ｐ２０００−８３８７０）の分割
【原出願日】平成１２年３月２４日（２０００．３．２４）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２３年５月１３日（２０１１．５．１３）
【分割の表示】特願２０００−８３８７０（Ｐ２０００−８３８７０）の分割
【原出願日】平成１２年３月２４日（２０００．３．２４）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
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