【課題】伝送方式が異なるＦＰＧＡが混在する複数のＦＰＧＡに対するコンフィグレーションにおいて、コンフィグレーション時間の増加を抑制する。
【解決手段】記憶部２とシリアル伝送にのみ対応するＦＰＧＡ１とに接続し、該ＦＰＧＡ１にデータをシリアル伝送可能なシリアル伝送部３ａと、記憶部２と少なくともパラレル伝送に対応するＦＰＧＡ１とに接続し、該ＦＰＧＡ１にデータをパラレル伝送可能なパラレル伝送部３ｂと、予め定めたＦＰＧＡのコンフィグレーションの順番を示す情報に基づいて、シリアル伝送にのみ対応するＦＰＧＡ１の順番のときに、該ＦＰＧＡ１用のデータを、シリアル伝送部３ａを介して該ＦＰＧＡ１に伝送し、少なくともパラレル伝送に対応するＦＰＧＡ１の順番のときに、該ＦＰＧＡ１用のデータを、パラレル伝送部３ｂを介して該ＦＰＧＡ１に伝送するように制御する伝送制御部４と、を備える。 （もっと読む）

【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】コンフィギュレーションメモリのエラーの検出から修正、復旧までをプログラマブル論理回路に影響を与えることなくエラーを隠蔽した状態で動的に行うことが可能なプログラマブル論理回路のエラー訂正回路を提供する。
【解決手段】エラー訂正回路１１は、プログラマブル論理回路の回路構成または配線構成を示す構成データおよびこの構成データの誤り検出符号化データが、ベースメモリＭから読み出されて格納されるコンフィギュレーションメモリ１２と、構成データと誤り検出符号化データとからエラー発生を検出するエラー検知部１３１、エラーが発生する前の構成データを保持する代替記憶部１３４、エラー通知により構成データを代替記憶部１３４が保持した構成データに切り替えるマルチプレクサ部１３３と、ベースメモリＭから構成データを読み出し、コンフィギュレーションメモリ１２に書き込み再構成する再構成制御部１４とを備えた。 （もっと読む）

【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】ユーザによってプログラミング可能な集積回路を複数用いるシステムの設計・検証期間を短縮する。
【解決手段】集積回路であるフィールド・プログラマブル・ゲートアレイ１は、外部からユーザによってプログラミング可能な論理回路である処理ブロック２と、外部からの入力データＩ１ａ，Ｉ１ｂを内部クロックＣＫでリタイミングするＦＩＦＯレジスタ３−１，３−２と、処理ブロック２の出力データとＦＩＦＯレジスタ３−２の出力データのうちどちらか一方を選択して外部に出力するセレクタ４−１と、処理ブロック２の出力データとＦＩＦＯレジスタ３−２の出力データのうちどちらか一方を選択して入力データとして処理ブロック２に入力するセレクタ４−２とを有する。 （もっと読む）

【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互換性を持つように集積回路の各Ｉ／Ｏを個別に再構成する回路を提供する。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。 （もっと読む）

【課題】消費電力を低減できるＰＬＤ回路、集積回路装置及び電子機器等を提供すること。
【解決手段】ＰＬＤ回路は、各トランジスター列が直列接続されたプログラマブルな複数のトランジスターを有する第１〜第ｍ（ｍは２以上の整数）のトランジスター列ＴＡ１〜ＴＡｍを含む。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの一端に第１の非直流電源ＶＳ１が供給される。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの各トランジスター列は、複数の入力信号ＸＰ（Ｘ１Ｐ〜ＸｉＰ）、ＸＮ（Ｘ１Ｎ〜ＸｉＮ）によってオン・オフされる。第１の非直流電源ＶＳ１の電圧により規定される第１のホールド期間に、第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの他端のノードである第１〜第ｍのノードＮＡ１〜ＮＡｍの電圧レベルを各々出力する。 （もっと読む）

【課題】プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供
【解決手段】プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。ＣＤＲ回路は、ＰＬＤ内に内蔵するか、完全あるいは部分的に独立した集積回路とすることができる。この回路は、ＣＤＲ入力、ＣＤＲ出力、またはそれらの両方を行うことができる。ＣＤＲ機能は、例えば非ＣＤＲ低電圧作動シグナリング（“ＬＶＤＳ”）等のその他の非ＣＤＲシグナリング機能と組合わせて提供することができる。この回路は、大規模なシステムの一部とすることができる。 （もっと読む）

【課題】複数の入力信号が、競合回路を経由してメモリセルアレイに入力される半導体装置において、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム、データ・ホールドタイムを変えずに、メモリマクロを自動設計できる半導体装置を提供する。
【解決手段】各々の入力信号は、それぞれ遅延回路を経由して競合回路に接続され、遅延回路はＰチャンネル及びＮチャンネルのクロックゲートを備えたクロックインバータで構成され、Ｐチャンネルクロックゲートのゲートは抵抗を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗を経由して接地に、Ｐチャンネルクロックゲートのゲートは全てノードＡに接続され、ノードＡから抵抗を経由して接地に接続され、Ｎチャンネルクロックゲートのゲートは全てノードＢに接続され、ノードＢから抵抗を経由して電源に接続されたことを特徴とする。 （もっと読む）

【課題】充分に高い診断精度を確保することが可能なＦＰＧＡの異常診断方法及び装置を提供すること。
【解決手段】ＦＰＧＡ１を構成する全ての回路ブロックＣＩＲa〜ＣＩＲdにはそれぞれカウンタＣＯＵa〜ＣＯＵdが設けられており、これらはカウンタＣＯＵa，ＣＯＵb，ＣＯＵd，ＣＯＵcの順に順次直列接続されてカウンタ直列接続体を形成している。発振器２からの発振信号は、Ｉ／ＯブロックIOaの入力ピンを介してカウンタＣＯＵaに入力され、また、カウンタＣＯＵcからは、Ｉ／ＯブロックIOcの出力ピンを介して、順次分周された発振信号がカウンタクリア信号としてウォッチドッグタイマ３に出力される。ウォッチドッグタイマ３の動作に基づき正常と診断した場合には、全ての回路ブロックが必ず正常であることが保証される。 （もっと読む）

【課題】ベース信号のルーティングアーキテクチャを最適にするようにＩＰ機能ブロックを配置できるＰＬＤアーキテクチャを提供すること。
【解決手段】本発明のプログラム可能な論理デバイス（ＰＬＤ）は、アレイに構成された複数の論理素子（ＬＥ）と、ＬＥ間に信号をルーティングするための複数の信号ルーティング線を備えるベース信号のルーティングアーキテクチャと、を備え、ＬＥのアレイ内にはホールが形成され、ホールは、周辺部分および中央部分によって特徴付けられ、ベース信号のルーティングアーキテクチャは、ホールにおいて少なくとも部分的に中断され、ＰＬＤは、ホールの周辺部分内にインターフェース回路をさらに備え、インターフェース回路は、ホール内の回路を信号をルーティングするアーキテクチャに結合するように構成可能であり、ＰＬＤは、該ホール内にＩＰ機能ブロックをさらに備え、インターフェース回路に電気的に結合される。 （もっと読む）

【課題】同一装置内の同一品種のＦＰＧＡへの誤コンフィギュレーションを回避する。
【解決手段】ＦＰＧＡ特定用外部ピンとして同一品種でデバイスＩＤが同一の各ＦＰＧＡの外部ピンＫ〜外部ピンＮの４本の外部ピンが選択されている。ＦＰＧＡ１及びＦＰＧＡ２は、外部ピンＫ〜外部ピンＮの状態設定によって識別される。ＦＰＧＡ１及びＦＰＧＡ２に対し、それぞれのコンフィグデータはＦＰＧＡ特定情報として「外部ピンＫ＝“０”、外部ピンＬ＝“０”、外部ピンＭ＝“０”、外部ピンＮ＝“０”」、「外部ピンＫ＝“０”、外部ピンＬ＝“０”、外部ピンＭ＝“０”、外部ピンＮ＝“１”」の情報を含んでいる。このため、各ＦＰＧＡのコンフィグデータでそれぞれコンフィギュレーションする場合、ＦＰＧＡ特定情報の一致により、対象とするＦＰＧＡに対応する正しいコンフィグデータをコンフィギュレーションすることが出来る。 （もっと読む）

【課題】効率的に消費電力を低減して省エネルギー性を向上させることのできるプログラマブル論理回路を提供する。
【解決手段】外部からのアクセスによりその論理演算処理が変更可能な複数の論理ブロック（１ａ〜１ｉ）と、該論理ブロックの間の接続を外部からのアクセスにより変更可能な配線領域２と、各論理ブロック毎に電源をオン・オフ可能なオン・オフ手段（電源オン・オフ部３）と、システムの動作モードに対応させた動作データを導入する導入手段（動作データ導入部５）と、導入された動作データに基づいて指定された論理ブロックの電源をオン・オフさせる制御手段（オン・オフ制御部４）と、電源がオンされた論理ブロックについて、配線領域における各論理ブロック間の配線状態を動作データに含まれる回路データに基づいて変更する配線変更手段（配線変更部６）とを少なくとも備える。 （もっと読む）

【課題】高集積化および低消費電力化を可能にする。
【解決手段】第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎ（≧１）の信号線と、前記第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎの入出力部であって、各方向における第ｉ（１≦ｉ≦ｎ）の入出力部は、一端が対応する方向の第ｉの信号線に接続する第１乃至第ｎの入出力部と、第１乃至第２ｎの接続端子と、前記第１乃至第４の方向にそれぞれ設けられ、各方向において前記第１乃至第ｎの入出力部のそれぞれと、前記第１乃至第２ｎの接続端子のそれぞれを接続するためにそれらの間に１個ずつ設けられ、ゲートにクロック信号を受ける２ｎ^２個のスピンＭＯＳＦＥＴと、を備えている。 （もっと読む）

【課題】ＦＰＧＡを用いて、高速応答を必要とする制御システムに組み込み可能としたプログラマブルコントローラを提供すること。
【解決手段】本プログラマブルコントローラ３は、シーケンス制御用ハードウエア論理回路が動作プログラムとして電源立ち上げ時に外部パーソナルコンピュータからロードされるＦＰＧＡ１０と、入力機器から入力信号を取り込むと共に制御信号に応じて出力信号を出力機器へ出力するもので、ＦＰＧＡに接続されたＩ／Ｏ部７と、を備え、ＦＰＧＡ１０は、内部ハードウエア論理回路でＩ／Ｏ部７からの入力信号を処理すると共に、Ｉ／Ｏ部７に制御信号を出力し、Ｉ／Ｏ部７は、ＦＰＧＡ１０からの制御信号に応答して出力信号を出力する。 （もっと読む）

【課題】大規模集積回路から機能分割されたプログラマブル・デバイスに正確なピン配置を行い再構成集積回路を再構成し、電気信号の同時発信に起因する同時動作信号を低減する信号発生タイミング制御プログラムを提供する。
【解決手段】大規模集積回路から機能分割されたプログラマブル・デバイスごとの入出力ピン情報を受付ける入出力ピン情報受付手段Ｓ１００により受付けられた入出力ピン情報に基づいて、大規模集積回路のクロック周波数の範囲内において、この出力ピン側の出力タイミングをシフトさせるシフト幅を演算するタイミングシフト演算手段Ｓ２００、タイミングシフト演算手段Ｓ２００により演算されたシフト幅に基づいて、このプログラマブル・デバイスの出力ピン側の信号発信のタイミングをシフトさせるブロックとしてのクロックシフトブロックを再構成集積回路に挿入するブロック挿入手段Ｓ３００としてコンピュータを機能させる。 （もっと読む）

【課題】再構成可能なデータ処理装置を提供する。
【解決手段】エレメント（ＲＸＥ）５３は、４系統の入力６１と、４系統の出力６２と、４系統の入力６１から任意の入力データを選択する入力インタフェース６３と、この入力インタフェース６３により選択された入力データφｉを論理演算してデータを出力する演算コア６５と、４系統の入力６１と演算コア６５の出力データφｏとを任意に選択して４系統の出力６２へ接続可能な出力インタフェース６４とを備えている。演算コア６５は、論理を変更可能な演算エレメントとしての機能を果たす。また、入力インタフェース６３は、４系統の入力６１から任意の１ビットを選択するための１６対１のセレクタ６３ｓが複数配置された構成となっている。出力インタフェース６４は、演算コア６５からの出力φｏと４系統の入力６１のルーティングを兼ねた７対１のセレクタ６４ｓが複数配置された構成となっている。 （もっと読む）

プログラマブル回路がフィールドプログラムされる前にデバイスの中に専用メモリコントローラ回路（２９０）を設けることを含む、プログラマブル回路（２３０）を有するデバイス（２２５）におけるメモリ制御のための技術が提供される。別の技術はデバイス（２２５）を作製するステップに係り、作製するステップは、回路がフィールドプログラムされる前に専用メモリコントローラ回路（２９０）を含むプログラマブル回路（２３０）を形成するステップに係る。
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スイッチ再構成タイミング要件の異なる複数のデータフォーマットを同時にサポートするクロスポイント・セレクタスイッチは、演算スイッチ・データに応じて、その出力を選択的にその入力のそれぞれからデータを受け取るように接続する構成可能なスイッチ部と、このスイッチ部に演算スイッチ・データを供給するように動作可能に接続されている構成部とを備えている。構成部は、スイッチ部の複数の異なる構成をサポートするスイッチ構成データを記憶し、また、構成部は、スイッチ部の異なる構成とそれぞれ関連付けられた異なる演算更新コマンドを受け取って、異なる演算更新コマンドのどれを受け取ったのかに基づき、記憶しているスイッチ構成データで演算スイッチ・データを更新することでスイッチ部を再構成するように動作する。 （もっと読む）

【課題】高速と低速の両方で柔軟な入出力を実現する方法および装置を提供すること。
【解決手段】高速入力、高速出力、中低速の入力、中低速の出力を有する入出力構造が提供される。入力回路と出力回路の一方が選択され、もう一方が選択解除される。高速入出力回路は、例えば制御ライン入力に対してクリア信号のみを有して比較的単純であり、集積回路のコア内部の低速回路構成にインターフェースすることができる。中低速入力および出力回路は、例えば制御ライン入力としてプリセット、イネーブルおよびクリアを有してより柔軟であり、ＪＴＡＧバウンダリ・テストを支援することができる。これらの並列の高速回路および低速回路はユーザによって選択可能であり、したがって、アプリケーションの要件によって、入出力構造は速度と機能の間で最適化される。 （もっと読む）