プログラマブル論理回路、半導体集積回路装置、情報処理システムおよび制御プログラム
【課題】効率的に消費電力を低減して省エネルギー性を向上させることのできるプログラマブル論理回路を提供する。
【解決手段】外部からのアクセスによりその論理演算処理が変更可能な複数の論理ブロック（１ａ〜１ｉ）と、該論理ブロックの間の接続を外部からのアクセスにより変更可能な配線領域２と、各論理ブロック毎に電源をオン・オフ可能なオン・オフ手段（電源オン・オフ部３）と、システムの動作モードに対応させた動作データを導入する導入手段（動作データ導入部５）と、導入された動作データに基づいて指定された論理ブロックの電源をオン・オフさせる制御手段（オン・オフ制御部４）と、電源がオンされた論理ブロックについて、配線領域における各論理ブロック間の配線状態を動作データに含まれる回路データに基づいて変更する配線変更手段（配線変更部６）とを少なくとも備える。
【解決手段】外部からのアクセスによりその論理演算処理が変更可能な複数の論理ブロック（１ａ〜１ｉ）と、該論理ブロックの間の接続を外部からのアクセスにより変更可能な配線領域２と、各論理ブロック毎に電源をオン・オフ可能なオン・オフ手段（電源オン・オフ部３）と、システムの動作モードに対応させた動作データを導入する導入手段（動作データ導入部５）と、導入された動作データに基づいて指定された論理ブロックの電源をオン・オフさせる制御手段（オン・オフ制御部４）と、電源がオンされた論理ブロックについて、配線領域における各論理ブロック間の配線状態を動作データに含まれる回路データに基づいて変更する配線変更手段（配線変更部６）とを少なくとも備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブル論理回路、半導体集積回路装置、情報処理システムおよび制御プログラムに関するものである。
【背景技術】
【０００２】
従来より、デジタル回路装置の分野において、プログラムにより論理回路を変更することが可能なデバイスとして、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などのプログラマブル論理回路がＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の代替デバイスとして広く用いられている。
【０００３】
そして、最近では、回路構成を変更できるというプログラマブル論理回路の特徴を生かして、回路装置作成後であっても、仕様変更や、回路欠陥の修正等を可能とするためにプログラマブル論理回路が利用されている。
【０００４】
ここで、ＦＰＧＡは、所望のプログラミングによりデバイス内部の回路情報を電気的に書き込み、デジタル回路の動作を決定、変更できる回路である。
【０００５】
また、昨今の省エネルギー化の要請の流れを受けて、ＦＰＧＡ等のプログラマブル論理回路についても消費電力を低減させる技術が種々提案されている。
【０００６】
例えば、特開２００３−１７４３５８号公報には、所望の回路へのクロック動作の停止によって消費電力を図る技術が開示されている。
【特許文献１】特開２００３−１７４３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、効率的に消費電力を低減して省エネルギー性を向上させることのできるプログラマブル論理回路、半導体集積回路装置、情報処理システムおよび制御プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記課題を解決するため、請求項１の発明に係るプログラマブル論理回路は、外部からのアクセスによりその論理演算処理が変更可能な複数の論理ブロックと、該論理ブロックの間の接続を外部からのアクセスにより変更可能な配線領域と、前記各論理ブロック毎に電源をオン・オフ可能なオン・オフ手段と、論理回路自身を組み込んだシステムの動作モードに対応させた動作データを導入する導入手段と、該導入手段で導入された前記動作データに基づいて指定された前記論理ブロックの電源を前記オン・オフ手段によってオン・オフさせる制御手段と、該制御手段で電源がオンされた前記論理ブロックについて、前記配線領域における各論理ブロック間の配線状態を前記動作データに含まれる回路データに基づいて変更する配線変更手段とを少なくとも備えることを特徴とする。
【０００９】
請求項２の発明に係るプログラマブル論理回路は、請求項１に記載の発明について、 前記論理ブロックは、構成要素としてＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ロジックアレイを含むことを特徴とする。
【００１０】
請求項３の発明に係るプログラマブル論理回路は、請求項１または請求項２の何れかに記載の発明について、前記システムの動作モードは、消費電力を低減させた少なくとも一つの省電力モードに対応されることを特徴とする。
【００１１】
請求項４の発明に係るプログラマブル論理回路は、請求項１から請求項３の何れかに記載の発明について、前記動作データは、消費電力プロファイルに関する情報、省電力状態から通常動作状態への遷移時間および遷移要因の解析結果の少なくとも一つに基づいて生成されることを特徴とする。
【００１２】
請求項５の発明に係る半導体集積回路装置は、請求項１から請求項４の何れかに記載のプログラマブル論理回路は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）またはリコンフィグＲＡＭプロセッサの何れかとして構成されることを特徴とする。
【００１３】
請求項６の発明に係る情報処理システムは、請求項１から請求項４の何れかに記載のプログラマブル論理回路または請求項５に記載の半導体集積回路装置と、前記プログラマブル論理回路または前記半導体集積回路装置と接続され、前記プログラマブル論理回路または前記半導体集積回路装置と協働して少なくとも一つの情報処理に関する機能を実現する主動作部とを少なくとも備えることを特徴とする。
【００１４】
請求項７の発明に係る情報処理システムは、請求項６に記載の発明について、前記主動作部は、前記主動作部の動作に要する消費電力と、前記プログラマブル論理回路または前記半導体集積回路装置で提供される機能の実現に要する消費電力との総和に関するテーブルを格納するテーブル格納手段をさらに備え、前記プログラマブル論理回路または前記半導体集積回路装置の制御手段および配線変更手段は、前記テーブル格納手段に格納されているテーブルに基づいて、前記論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うことを特徴とする。
【００１５】
請求項８の発明に係る情報処理システムは、請求項６に記載の発明について、前記主動作部は、消費電力を低減させた少なくとも一つの省電力モードに遷移可能に構成され、前記主動作部は、前記各省電力モードに対応させて前記プログラマブル論理回路または前記半導体集積回路装置で提供される機能の実現に要する消費電力に関する消費電力プロファイルの情報を格納するプロファイル情報格納手段をさらに備え、前記プログラマブル論理回路または前記半導体集積回路装置の制御手段および配線変更手段は、前記プロファイル情報格納手段に格納されている消費電力プロファイルの情報に基づいて、前記論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うことを特徴とする。
【００１６】
請求項９の発明に係る制御プログラムは、各論理ブロック毎に電源をオン・オフ可能なオン・オフ処理過程と、プログラマブル論理回路を組み込んだシステムの動作モードに対応させた動作データを導入する導入処理過程と、導入された前記動作データに基づいて指定された前記論理ブロックの電源のオン・オフを制御する制御処理過程と、該制御処理過程で電源がオンされた前記論理ブロックについて、各論理ブロック間の配線状態を前記動作データに含まれる回路データに基づいて変更する配線変更処理過程とを演算手段に実行させることを特徴とする。
【発明の効果】
【００１７】
本発明によれば以下の効果を奏することができる。
【００１８】
すなわち、請求項１に記載の発明によれば、本構成を有していない場合に比較して、導入された動作データに基づいて指定された論理ブロックの電源をオン・オフさせ、電源がオンされた論理ブロックについて、配線領域における各論理ブロック間の配線状態を回路データに基づいて変更するので、活性化させる論理ブロックを限定することができ、効率的に消費電力を低減して省エネルギー性を向上させることができるという効果がある。
【００１９】
請求項２に記載の発明によれば、本構成を有していない場合に比較して、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ロジックアレイを含む構成において、効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２０】
請求項３に記載の発明によれば、本構成を有していない場合に比較して、システムの動作モードは、消費電力を低減させた少なくとも一つの省電力モードに対応されるので、より効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２１】
請求項４に記載の発明によれば、本構成を有していない場合に比較して、動作データは、消費電力プロファイルに関する情報、省電力状態から通常動作状態への遷移時間および遷移要因の解析結果の少なくとも一つに基づいて生成されるので、より効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２２】
請求項５に記載の発明によれば、本構成を有していない場合に比較して、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ） 、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）またはリコンフィグＲＡＭプロセッサについて、効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２３】
請求項６に記載の発明によれば、本構成を有していない場合に比較して、情報処理システムについて、効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２４】
請求項７に記載の発明によれば、本構成を有していない場合に比較して、テーブル格納手段に格納されているテーブルに基づいて、論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うので、より効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２５】
請求項８に記載の発明によれば、本構成を有していない場合に比較して、プロファイル情報格納手段に格納されている消費電力プロファイルの情報に基づいて、論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うので、より効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２６】
請求項９に記載の発明によれば、本構成を有していない場合に比較して、導入された動作データに基づいて指定された論理ブロックの電源をオン・オフさせ、電源がオンされた論理ブロックについて、配線領域における各論理ブロック間の配線状態を回路データに基づいて変更するので、活性化させる論理ブロックを限定することができ、効率的に消費電力を低減して省エネルギー性を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の一例としての実施の形態を図面に基づいて詳細に説明する。ここで、添付図面において同一の部材には同一の符号を付しており、また、重複した説明は省略されている。なお、ここでの説明は本発明が実施される最良の形態であることから、本発明は当該形態に限定されるものではない。
【００２８】
（第１の実施の形態）
【００２９】
図１を参照して、本発明についての第１の実施の形態に係るプログラマブル論理回路１０５について説明する。
【００３０】
なお、プログラマブル論理回路１０５は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）またはリコンフィグＲＡＭプロセッサの何れかとして構成される
【００３１】
ここで、ＦＰＧＡとは、ハードウェアでありながらソフトウェアのように書き換え修正ができる再構成可能な論理デバイスである。
【００３２】
専用ハードウェア（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）より動作は遅いが、プロセッサやＤＳＰで動作するソフトウェアより高速に動作するという特徴がある。また、ＦＰＧＡ上にあるメモリを書き換えることで動作内容を変更することができる。
【００３３】
また、ＰＬＤとは、ＬＳＩ（大規模集積回路）のうち、完成した製品の論理構造を定義することのできるＬＳＩの総称である。
【００３４】
ＰＬＤは、完成された基板の論理的な回路構造をプログミングによって変更することができる特徴を持っている。ＰＬＤは一種のセミカスタムＬＳＩであり、開発・製造期間の短縮や、コストを抑えて個別用途に特化させることなどが可能になる。
【００３５】
本実施の形態においては、プログラマブル論理回路１０５は、ＦＰＧＡ（半導体集積回路装置の一例）で構成されるものとする。
【００３６】
図１に示すように、プログラマブル論理回路１０５は、ネットワークＮやケーブル等を介して外部のパーソナルコンピュータ（図示せず）等からのアクセスによりその論理演算処理が変更可能な複数（なお、論理ブロックの配設数は特には限定されない）の論理ブロック１ａ〜１ｉと、これらの論理ブロック１ａ〜１ｉの間の接続をパーソナルコンピュータ（図示せず）等からのアクセスにより変更可能な配線領域２と、各論理ブロック１ａ〜１ｉ毎に電源をオン・オフ可能な電源オン・オフ部３（オン・オフ手段の一例）と、論理回路自身を組み込んだシステム（後述の第２の実施の形態に係る情報処理システムＳ１等）の動作モードに対応させた動作データを導入する動作データ導入部５（導入手段の一例）と、この導入部５で導入された動作データに基づいて指定された論理ブロック（１ａ〜１ｉから指定される）の電源を電源オン・オフ部３によってオン・オフさせるオン・オフ制御部４（制御手段の一例）と、オン・オフ制御部４で電源がオンされた論理ブロックについて、配線領域２における各論理ブロック間の配線状態を動作データに含まれる回路データに基づいて変更する配線変更部６（配線変更手段の一例）とを備える。
【００３７】
なお、システムの動作モードは、消費電力を低減させた少なくとも一つの省電力モードに対応されるようにできる。
【００３８】
また、動作データは、消費電力プロファイルに関する情報、省電力状態から通常動作状態への遷移時間および遷移要因の解析結果の少なくとも一つに基づいて生成されるようにしてもよい。
【００３９】
このような構成により、本実施の形態に係るプログラマブル論理回路１０５は、例えばネットワークの負荷状態によって、最適となるネットワーク代理応答機能を有する複数の動作モードを、消費電力プロファイル、省電力、通常動作への遷移時間、遷移要因のトレース結果から、そのネットワーク使用環境に最適な省電力動作時の動作モードを決定する。
【００４０】
これにより、動作状態によってＦＰＧＡ１０５の消費電力が最適となる。
【００４１】
また、動作状況に応じて活性化させる論理ブロック１ａ〜１ｉを限定することができ、効率的に消費電力を低減して省エネルギー性が向上される。
【００４２】
なお、ユーザの使用状態によってシステム全体のトータルの消費電力が最適となるようにＦＰＧＡ１０５のロジックデータを切り替えて使用してもよい。
【００４３】
（第２の実施の形態）
【００４４】
図２から図９を参照して、本発明についての第２の実施の形態に係る情報処理システムＳ１について説明する。
【００４５】
図２等に示すように、本実施の形態に係る情報処理システムＳ１は、第１の実施の形態に示すような構成を備えるプログラマブル論理回路あるいは半導体集積回路装置としてのＦＰＧＡ１０５と、当該ＦＰＧＡ１０５とバス等を介して接続され、ＦＰＧＡ１０５と協働して少なくとも一つの情報処理に関する機能を実現する画像処理装置等で構成されるメイン動作部Ｍ（主動作部の一例）と、論理信号を実際の電気的な信号に変換するネットワークプロトコル（通信規約）の格納部１０６とから構成されている。
【００４６】
なお、ネットワークプロトコルの格納部１０６は、ＦＰＧＡ１０５内に設けることも考えられる。
【００４７】
メイン動作部は、演算処理を実行するＣＰＵ１００と、作業領域等として用いられるＤＲＡＭ１０１と、ＦＰＧＡデータ（動作データ）およびプログラムデータ等を格納するＲＯＭ１０２（テーブル格納手段、プロファイル情報格納手段の一例）、システム全体を制御するコントロール部１０３と、印字処理を行う印字部１０４と、時間計時機能を持ち常時通電されている不揮発性ＲＴＣ１０８と、不揮発性ＲＴＣ１０８の計時情報をもとに省電力モード遷移時間、通常モード時間さらにメイン動作部のＣＰＵ１００によって判定可能な省電力モードから通常モードに遷移した要因情報が格納される不揮発性メモリ１０７とを有する。
【００４８】
ＦＰＧＡ１０５の動作ロジック情報（動作データ）は、メイン動作部ＭのＲＯＭ１０２にあり、メイン動作部Ｍのコントロール部１０３が有するダウンロード機能およびＦＰＧＡ１０５が固有に有するダウンロード機能によってメイン動作部ＭからＦＰＧＡ１０５にダウンロードされるようになっている。
【００４９】
ここで、図２を参照して、システム全体の消費電力が比較的大きい通常動作状態の構成について説明する。
【００５０】
通常動作モードにおいては、ネットワークの応答機能は全てメイン動作部Ｍが行い、ＦＰＧＡ１０５は通常動作としてメイン動作部Ｍの通常動作モードで使用する画像処理機能を提供する。
【００５１】
即ち、動作データに基づいて、ＦＰＧＡ１０５は、オン・オフ制御部４の制御により指定された論理ブロック１ａ〜１ｉを電源オン・オフ部３でオン状態とし、オン状態にある論理ブロック間の配線領域２の配線変更部６による配線変更により画像処理を行う画像処理部１０５ａが構成されている。
【００５２】
ここで、図３のフローチャートを参照して、通常動作モードからの省電力モードへの移行処理の処理手順について説明する。
【００５３】
まず、ステップＳ１０１でネットワークを介して省電力モードでの動作指示を受けると、ステップＳ１０２に移行する。
【００５４】
ステップＳ１０２では、メイン動作部Ｍは、ＦＰＧＡ１０５に省電力モードで電源ＯＦＦされるメイン動作部Ｍの代理応答を行う機能を動作データ導入部５によりＦＰＧＡ１０５にロードしてステップＳ１０３に移行する。
【００５５】
ステップＳ１０３では、代理応答に必要なメイン動作部Ｍの構成情報、ステータス情報を図４に示すＦＰＧＡ１０５のワークＲＯＭ２０５ｆに格納してからステップＳ１０４に移行する。
【００５６】
ステップＳ１０４では、不揮発性ＲＴＣ１０８を除くメイン動作部Ｍの電源をＯＦＦにして処理を終了する。
【００５７】
これにより、情報処理システムＳ１の消費電力を低減して省エネルギー性が向上される。
【００５８】
ここで、省電力モード動作でネットワーク負荷が低い状態におけるＦＰＧＡ１０５の構成について簡単に説明する。
【００５９】
動作データに基づいて、ＦＰＧＡ１０５は、オン・オフ制御部４の制御により指定された論理ブロック１ａ〜１ｉを電源オン・オフ部３でオン状態とし、オン状態にある論理ブロック間の配線領域２の配線変更部６による配線変更により、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ ａｄｄｒｅｓｓ）部２０５ａ、２０５ｂと、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ）２０５ｃ、２０５ｄと、Ｉ０２０５ｇと、ローカルＣＰＵ２０５ｅと、ワークＲＡＭ２０５ｆとから構成された情報処理部２０５を形成している。
【００６０】
次に、図５のフローチャートを参照して、ＦＰＧＡ１０５で実行される省電力モードから通常動作モードへの移行処理の処理手順について説明する。
【００６１】
省電力モードで動作する図４のＦＰＧＡ１０５は、ＦＰＧＡ１０５では代理処理できないパケットを受信した場合（ステップＳ２０１）は、ステップＳ２０２に移行して、メイン動作部Ｍの電源をＯＮにして処理を終了する。
【００６２】
次に、図６のフローチャートを参照して、メイン動作部Ｍで実行される省電力モードから通常動作モードへの移行処理の処理手順について説明する。
【００６３】
ステップＳ３０１で、省電力モードから起動されたメイン動作部Ｍは、ステップＳ３０２でＦＰＧＡ１０５内のワークＲＡＭ２０５ｆの構成情報、ステータス情報をＤＲＡＭ１０１に格納し、ステップＳ３０３で通常動作モードの動作データを動作データ導入部５を介してロードして切り替えてから処理を終了する。
【００６４】
これにより、メイン動作部Ｍの動作状態に応じて、ＦＰＧＡ１０５の構成を変更し、情報処理システムＳ１全体の消費電力を低減して省エネルギー性が向上される。
【００６５】
ここで、図７を参照して、省電力モード動作でネットワーク負荷が高い状態におけるＦＰＧＡ１０５の構成について簡単に説明する。
【００６６】
新たにロードされた動作データに基づいて、ＦＰＧＡ１０５は、オン・オフ制御部４の制御により指定された論理ブロック１ａ〜１ｉを電源オン・オフ部３でオン状態とし、オン状態にある論理ブロック間の配線領域２の配線変更部６による配線変更により、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ ａｄｄｒｅｓｓ）部３０５ａ、３０５ｂと、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ）３０５ｃ、３０５ｄと、Ｉ０３０５ｇと、ローカルＣＰＵ３０５ｅ０、３０５ｅ１と、ワークＲＡＭ３０５ｆ０、３０５ｆ１とから構成された情報処理部３０５を形成している。
【００６７】
図８における情報処理部３０５は、ネットワーク負荷の増大に対応させて、図４における情報処理部２０５に比して処理能力が高められた構成となっている。
【００６８】
ＦＰＧＡ１０５の消費電力は、通常動作モード（図２）＞省電力モード動作でネットワーク負荷が高い状態（図７）＞省電力モード動作でネットワーク負荷が低い状態（図４）の関係となる。
【００６９】
これに伴って、情報処理システムＳ１全体の消費電力も効率的に低減される。
【００７０】
ここで、ＦＰＧＡ１０５の動作データ（ロッジックデータ）について述べる。
【００７１】
省電力モードのＦＰＧＡの動作データは使用するネットワークの負荷によって、予め複数の動作モードが用意される。
【００７２】
図８に、メイン動作部ＭのＲＯＭ１０２内のＦＰＧＡ１０５の動作モードごとのロッジックデータの格納例を示す。
【００７３】
図８の例では、Ｄ１として「省電力モード動作で、ネットワーク処理負荷の大きいときに使用するＦＰＧＡロッジックデータ」（図７の状態に相当）、Ｄ２として「省電力モード動作で、ネットワーク処理負荷の小さきときに使用するＦＰＧＡロッジックデータ」（図４の状態に相当）、Ｄ３として「通常動作モードのＦＰＧＡロッジックデータ」（図２の状態に相当）が格納されている。
【００７４】
なお、使用するネットワークでの省電力モードから通常動作への遷移した時間、遷移要因および、予め測定している各動作モードの消費電力プロファイルに基づいて、図９に示すような算定式よって、高ネットワーク負荷時には前出の図７に示すような省電力モード動作時においてネットワーク代理応答機能の高いＦＰＧＡ１０５の構成で動作させることも可能である。
【００７５】
このように、使用する省電力モードにおけるメイン動作部ＭとＦＰＧＡ１０５で提供される機能での総和での消費電力のプロファイルテーブル、各省電力モードのＦＰＧＡ動作ごとの消費電力プロファイルを備え、使用している環境での省電力モードの動作時間と、ＦＰＧＡ１０５がより処理能力があれば、省電力モードを続けられたであろう時間をトレースして、より処理能力が高いＦＰＧＡ１０５の動作モードの方がトータルの消費電力が低い動作環境にある場合は、省電力モードでのＦＰＧＡ１０５の動作モードをより処理性能の高い構成に切り替えて使用される。
【００７６】
これにより、より効率的に消費電力を低減して省エネルギー性が向上される。
【００７７】
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本明細書で開示された実施の形態はすべての点で例示であって開示された技術に限定されるものではないと考えるべきである。すなわち、本発明の技術的な範囲は、前記の実施の形態における説明に基づいて制限的に解釈されるものでなく、あくまでも特許請求の範囲の記載に従って解釈すべきであり、特許請求の範囲の記載技術と均等な技術および特許請求の範囲内でのすべての変更が含まれる。
【００７８】
例えば、上記実施の形態においては、ＦＰＧＡ１０５の動作データは、主動作部ＭのＲＯＭ１０２からロードする場合について述べたが、これに限定されず、ＦＰＧＡ１０５内に各動作モードに対応させた動作データを格納するようにしてもよい。
【００７９】
また、プログラムを用いる場合には、ネットワークを介して提供し、或いはＣＤ−ＲＯＭ等の記録媒体に格納して提供することが可能である。
【００８０】
即ち、画像処理プログラムを含む所定のプログラムを記録媒体としてのハードディスク等の記憶装置に記録する場合に限らず、当該所定のプログラムを次のようにして提供することも可能である。
【００８１】
例えば、所定のプログラムをＲＯＭに格納しておき、ＣＰＵが、この所定のプログラムをこのＲＯＭから主記憶装置へローディングして実行するようにしてもよい。
【００８２】
また、上記所定のプログラムを、ＤＶＤ−ＲＯＭ、ＣＤ−ＲＯＭ、ＭＯ（光磁気ディスク）、フレキシブルディスク、などのコンピュータ読み取り可能な記録媒体に格納して配布するようにしてもよい。
【００８３】
さらには、画像処理装置等を通信回線（例えばインターネット）を介してサーバ装置あるいはホストコンピュータと接続するようにし、サーバ装置あるいはホストコンピュータから上記所定のプログラムをダウンロードした後、この所定のプログラムを実行するようにしてもよい。この場合、この所定のプログラムのダウンロード先としては、ＲＡＭ等のメモリやハードディスクなどの記憶装置（記録媒体）が挙げられる。
【産業上の利用可能性】
【００８４】
本発明によるプログラマブル論理回路、半導体集積回路装置、情報処理システムおよび制御プログラムは、複写装置、レーザプリンタ、フルカラープリンタ、複合機、ファクシミリ装置等の電子機器および情報処理システム、画像処理システム等に適用することができる。
【図面の簡単な説明】
【００８５】
【図１】第１の実施の形態に係るプログラマブル論理回路１０５の構成を示す機能ブロック図である。
【図２】第２の実施の形態に係る情報処理システムＳ１の構成例を示すブロック図である。
【図３】通常動作モードから省電力モードへの移行処理の処理手順を示すフローチャートである。
【図４】第２の実施の形態に係る情報処理システムＳ１の構成例を示すブロック図である。
【図５】省電力モードから通常動作モードへの移行処理の処理手順を示すフローチャートである。
【図６】省電力モードから通常動作モードへの移行処理の処理手順を示すフローチャートである。
【図７】第２の実施の形態に係る情報処理システムＳ１の構成例を示すブロック図である。
【図８】メイン動作部ＭのＲＯＭ１０２内のＦＰＧＡ１０５の動作モードごとのロッジックデータの格納例を示す説明図である。
【図９】算定式の例を示す説明図である。
【符号の説明】
【００８６】
１０５ プログラマブル論理回路
１ａ〜１ｉ 論理ブロック
２ 配線領域
３ 電源オン・オフ部
４ オン・オフ制御部
５ 動作データ導入部
６ 配線変更部
Ｎ ネットワーク
Ｓ１ 情報処理システム
Ｍ メイン動作部
１０３ コントロール部
１０４ 印字部
１０５ａ 画像処理部
１０６ ネットワークプロトコルの格納部
１０７ 不揮発性メモリ
１０８ 不揮発性ＲＴＣ
２０５ 情報処理部
２０５ａ、２０５ｂ ＭＡＣ部
２０５ｃ、２０５ｄ ＤＭＡ
２０５ｅ ローカルＣＰＵ
２０５ｆ ワークＲＡＭ
２０５ｇ ＩＯ
３０５ 情報処理部
３０５ａ、３０５ｂ ＭＡＣ部
３０５ｃ、３０５ｄ ＤＭＡ
３０５ｅ０、３０５ｅ ローカルＣＰＵ
３０５ｆ０、３０５ｆ１ ワークＲＡＭ
３０５ｇ ＩＯ
【技術分野】
【０００１】
本発明は、プログラマブル論理回路、半導体集積回路装置、情報処理システムおよび制御プログラムに関するものである。
【背景技術】
【０００２】
従来より、デジタル回路装置の分野において、プログラムにより論理回路を変更することが可能なデバイスとして、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などのプログラマブル論理回路がＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の代替デバイスとして広く用いられている。
【０００３】
そして、最近では、回路構成を変更できるというプログラマブル論理回路の特徴を生かして、回路装置作成後であっても、仕様変更や、回路欠陥の修正等を可能とするためにプログラマブル論理回路が利用されている。
【０００４】
ここで、ＦＰＧＡは、所望のプログラミングによりデバイス内部の回路情報を電気的に書き込み、デジタル回路の動作を決定、変更できる回路である。
【０００５】
また、昨今の省エネルギー化の要請の流れを受けて、ＦＰＧＡ等のプログラマブル論理回路についても消費電力を低減させる技術が種々提案されている。
【０００６】
例えば、特開２００３−１７４３５８号公報には、所望の回路へのクロック動作の停止によって消費電力を図る技術が開示されている。
【特許文献１】特開２００３−１７４３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、効率的に消費電力を低減して省エネルギー性を向上させることのできるプログラマブル論理回路、半導体集積回路装置、情報処理システムおよび制御プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記課題を解決するため、請求項１の発明に係るプログラマブル論理回路は、外部からのアクセスによりその論理演算処理が変更可能な複数の論理ブロックと、該論理ブロックの間の接続を外部からのアクセスにより変更可能な配線領域と、前記各論理ブロック毎に電源をオン・オフ可能なオン・オフ手段と、論理回路自身を組み込んだシステムの動作モードに対応させた動作データを導入する導入手段と、該導入手段で導入された前記動作データに基づいて指定された前記論理ブロックの電源を前記オン・オフ手段によってオン・オフさせる制御手段と、該制御手段で電源がオンされた前記論理ブロックについて、前記配線領域における各論理ブロック間の配線状態を前記動作データに含まれる回路データに基づいて変更する配線変更手段とを少なくとも備えることを特徴とする。
【０００９】
請求項２の発明に係るプログラマブル論理回路は、請求項１に記載の発明について、 前記論理ブロックは、構成要素としてＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ロジックアレイを含むことを特徴とする。
【００１０】
請求項３の発明に係るプログラマブル論理回路は、請求項１または請求項２の何れかに記載の発明について、前記システムの動作モードは、消費電力を低減させた少なくとも一つの省電力モードに対応されることを特徴とする。
【００１１】
請求項４の発明に係るプログラマブル論理回路は、請求項１から請求項３の何れかに記載の発明について、前記動作データは、消費電力プロファイルに関する情報、省電力状態から通常動作状態への遷移時間および遷移要因の解析結果の少なくとも一つに基づいて生成されることを特徴とする。
【００１２】
請求項５の発明に係る半導体集積回路装置は、請求項１から請求項４の何れかに記載のプログラマブル論理回路は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）またはリコンフィグＲＡＭプロセッサの何れかとして構成されることを特徴とする。
【００１３】
請求項６の発明に係る情報処理システムは、請求項１から請求項４の何れかに記載のプログラマブル論理回路または請求項５に記載の半導体集積回路装置と、前記プログラマブル論理回路または前記半導体集積回路装置と接続され、前記プログラマブル論理回路または前記半導体集積回路装置と協働して少なくとも一つの情報処理に関する機能を実現する主動作部とを少なくとも備えることを特徴とする。
【００１４】
請求項７の発明に係る情報処理システムは、請求項６に記載の発明について、前記主動作部は、前記主動作部の動作に要する消費電力と、前記プログラマブル論理回路または前記半導体集積回路装置で提供される機能の実現に要する消費電力との総和に関するテーブルを格納するテーブル格納手段をさらに備え、前記プログラマブル論理回路または前記半導体集積回路装置の制御手段および配線変更手段は、前記テーブル格納手段に格納されているテーブルに基づいて、前記論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うことを特徴とする。
【００１５】
請求項８の発明に係る情報処理システムは、請求項６に記載の発明について、前記主動作部は、消費電力を低減させた少なくとも一つの省電力モードに遷移可能に構成され、前記主動作部は、前記各省電力モードに対応させて前記プログラマブル論理回路または前記半導体集積回路装置で提供される機能の実現に要する消費電力に関する消費電力プロファイルの情報を格納するプロファイル情報格納手段をさらに備え、前記プログラマブル論理回路または前記半導体集積回路装置の制御手段および配線変更手段は、前記プロファイル情報格納手段に格納されている消費電力プロファイルの情報に基づいて、前記論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うことを特徴とする。
【００１６】
請求項９の発明に係る制御プログラムは、各論理ブロック毎に電源をオン・オフ可能なオン・オフ処理過程と、プログラマブル論理回路を組み込んだシステムの動作モードに対応させた動作データを導入する導入処理過程と、導入された前記動作データに基づいて指定された前記論理ブロックの電源のオン・オフを制御する制御処理過程と、該制御処理過程で電源がオンされた前記論理ブロックについて、各論理ブロック間の配線状態を前記動作データに含まれる回路データに基づいて変更する配線変更処理過程とを演算手段に実行させることを特徴とする。
【発明の効果】
【００１７】
本発明によれば以下の効果を奏することができる。
【００１８】
すなわち、請求項１に記載の発明によれば、本構成を有していない場合に比較して、導入された動作データに基づいて指定された論理ブロックの電源をオン・オフさせ、電源がオンされた論理ブロックについて、配線領域における各論理ブロック間の配線状態を回路データに基づいて変更するので、活性化させる論理ブロックを限定することができ、効率的に消費電力を低減して省エネルギー性を向上させることができるという効果がある。
【００１９】
請求項２に記載の発明によれば、本構成を有していない場合に比較して、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ロジックアレイを含む構成において、効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２０】
請求項３に記載の発明によれば、本構成を有していない場合に比較して、システムの動作モードは、消費電力を低減させた少なくとも一つの省電力モードに対応されるので、より効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２１】
請求項４に記載の発明によれば、本構成を有していない場合に比較して、動作データは、消費電力プロファイルに関する情報、省電力状態から通常動作状態への遷移時間および遷移要因の解析結果の少なくとも一つに基づいて生成されるので、より効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２２】
請求項５に記載の発明によれば、本構成を有していない場合に比較して、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ） 、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）またはリコンフィグＲＡＭプロセッサについて、効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２３】
請求項６に記載の発明によれば、本構成を有していない場合に比較して、情報処理システムについて、効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２４】
請求項７に記載の発明によれば、本構成を有していない場合に比較して、テーブル格納手段に格納されているテーブルに基づいて、論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うので、より効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２５】
請求項８に記載の発明によれば、本構成を有していない場合に比較して、プロファイル情報格納手段に格納されている消費電力プロファイルの情報に基づいて、論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うので、より効率的に消費電力を低減して省エネルギー性を向上させることができる。
【００２６】
請求項９に記載の発明によれば、本構成を有していない場合に比較して、導入された動作データに基づいて指定された論理ブロックの電源をオン・オフさせ、電源がオンされた論理ブロックについて、配線領域における各論理ブロック間の配線状態を回路データに基づいて変更するので、活性化させる論理ブロックを限定することができ、効率的に消費電力を低減して省エネルギー性を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の一例としての実施の形態を図面に基づいて詳細に説明する。ここで、添付図面において同一の部材には同一の符号を付しており、また、重複した説明は省略されている。なお、ここでの説明は本発明が実施される最良の形態であることから、本発明は当該形態に限定されるものではない。
【００２８】
（第１の実施の形態）
【００２９】
図１を参照して、本発明についての第１の実施の形態に係るプログラマブル論理回路１０５について説明する。
【００３０】
なお、プログラマブル論理回路１０５は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）またはリコンフィグＲＡＭプロセッサの何れかとして構成される
【００３１】
ここで、ＦＰＧＡとは、ハードウェアでありながらソフトウェアのように書き換え修正ができる再構成可能な論理デバイスである。
【００３２】
専用ハードウェア（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）より動作は遅いが、プロセッサやＤＳＰで動作するソフトウェアより高速に動作するという特徴がある。また、ＦＰＧＡ上にあるメモリを書き換えることで動作内容を変更することができる。
【００３３】
また、ＰＬＤとは、ＬＳＩ（大規模集積回路）のうち、完成した製品の論理構造を定義することのできるＬＳＩの総称である。
【００３４】
ＰＬＤは、完成された基板の論理的な回路構造をプログミングによって変更することができる特徴を持っている。ＰＬＤは一種のセミカスタムＬＳＩであり、開発・製造期間の短縮や、コストを抑えて個別用途に特化させることなどが可能になる。
【００３５】
本実施の形態においては、プログラマブル論理回路１０５は、ＦＰＧＡ（半導体集積回路装置の一例）で構成されるものとする。
【００３６】
図１に示すように、プログラマブル論理回路１０５は、ネットワークＮやケーブル等を介して外部のパーソナルコンピュータ（図示せず）等からのアクセスによりその論理演算処理が変更可能な複数（なお、論理ブロックの配設数は特には限定されない）の論理ブロック１ａ〜１ｉと、これらの論理ブロック１ａ〜１ｉの間の接続をパーソナルコンピュータ（図示せず）等からのアクセスにより変更可能な配線領域２と、各論理ブロック１ａ〜１ｉ毎に電源をオン・オフ可能な電源オン・オフ部３（オン・オフ手段の一例）と、論理回路自身を組み込んだシステム（後述の第２の実施の形態に係る情報処理システムＳ１等）の動作モードに対応させた動作データを導入する動作データ導入部５（導入手段の一例）と、この導入部５で導入された動作データに基づいて指定された論理ブロック（１ａ〜１ｉから指定される）の電源を電源オン・オフ部３によってオン・オフさせるオン・オフ制御部４（制御手段の一例）と、オン・オフ制御部４で電源がオンされた論理ブロックについて、配線領域２における各論理ブロック間の配線状態を動作データに含まれる回路データに基づいて変更する配線変更部６（配線変更手段の一例）とを備える。
【００３７】
なお、システムの動作モードは、消費電力を低減させた少なくとも一つの省電力モードに対応されるようにできる。
【００３８】
また、動作データは、消費電力プロファイルに関する情報、省電力状態から通常動作状態への遷移時間および遷移要因の解析結果の少なくとも一つに基づいて生成されるようにしてもよい。
【００３９】
このような構成により、本実施の形態に係るプログラマブル論理回路１０５は、例えばネットワークの負荷状態によって、最適となるネットワーク代理応答機能を有する複数の動作モードを、消費電力プロファイル、省電力、通常動作への遷移時間、遷移要因のトレース結果から、そのネットワーク使用環境に最適な省電力動作時の動作モードを決定する。
【００４０】
これにより、動作状態によってＦＰＧＡ１０５の消費電力が最適となる。
【００４１】
また、動作状況に応じて活性化させる論理ブロック１ａ〜１ｉを限定することができ、効率的に消費電力を低減して省エネルギー性が向上される。
【００４２】
なお、ユーザの使用状態によってシステム全体のトータルの消費電力が最適となるようにＦＰＧＡ１０５のロジックデータを切り替えて使用してもよい。
【００４３】
（第２の実施の形態）
【００４４】
図２から図９を参照して、本発明についての第２の実施の形態に係る情報処理システムＳ１について説明する。
【００４５】
図２等に示すように、本実施の形態に係る情報処理システムＳ１は、第１の実施の形態に示すような構成を備えるプログラマブル論理回路あるいは半導体集積回路装置としてのＦＰＧＡ１０５と、当該ＦＰＧＡ１０５とバス等を介して接続され、ＦＰＧＡ１０５と協働して少なくとも一つの情報処理に関する機能を実現する画像処理装置等で構成されるメイン動作部Ｍ（主動作部の一例）と、論理信号を実際の電気的な信号に変換するネットワークプロトコル（通信規約）の格納部１０６とから構成されている。
【００４６】
なお、ネットワークプロトコルの格納部１０６は、ＦＰＧＡ１０５内に設けることも考えられる。
【００４７】
メイン動作部は、演算処理を実行するＣＰＵ１００と、作業領域等として用いられるＤＲＡＭ１０１と、ＦＰＧＡデータ（動作データ）およびプログラムデータ等を格納するＲＯＭ１０２（テーブル格納手段、プロファイル情報格納手段の一例）、システム全体を制御するコントロール部１０３と、印字処理を行う印字部１０４と、時間計時機能を持ち常時通電されている不揮発性ＲＴＣ１０８と、不揮発性ＲＴＣ１０８の計時情報をもとに省電力モード遷移時間、通常モード時間さらにメイン動作部のＣＰＵ１００によって判定可能な省電力モードから通常モードに遷移した要因情報が格納される不揮発性メモリ１０７とを有する。
【００４８】
ＦＰＧＡ１０５の動作ロジック情報（動作データ）は、メイン動作部ＭのＲＯＭ１０２にあり、メイン動作部Ｍのコントロール部１０３が有するダウンロード機能およびＦＰＧＡ１０５が固有に有するダウンロード機能によってメイン動作部ＭからＦＰＧＡ１０５にダウンロードされるようになっている。
【００４９】
ここで、図２を参照して、システム全体の消費電力が比較的大きい通常動作状態の構成について説明する。
【００５０】
通常動作モードにおいては、ネットワークの応答機能は全てメイン動作部Ｍが行い、ＦＰＧＡ１０５は通常動作としてメイン動作部Ｍの通常動作モードで使用する画像処理機能を提供する。
【００５１】
即ち、動作データに基づいて、ＦＰＧＡ１０５は、オン・オフ制御部４の制御により指定された論理ブロック１ａ〜１ｉを電源オン・オフ部３でオン状態とし、オン状態にある論理ブロック間の配線領域２の配線変更部６による配線変更により画像処理を行う画像処理部１０５ａが構成されている。
【００５２】
ここで、図３のフローチャートを参照して、通常動作モードからの省電力モードへの移行処理の処理手順について説明する。
【００５３】
まず、ステップＳ１０１でネットワークを介して省電力モードでの動作指示を受けると、ステップＳ１０２に移行する。
【００５４】
ステップＳ１０２では、メイン動作部Ｍは、ＦＰＧＡ１０５に省電力モードで電源ＯＦＦされるメイン動作部Ｍの代理応答を行う機能を動作データ導入部５によりＦＰＧＡ１０５にロードしてステップＳ１０３に移行する。
【００５５】
ステップＳ１０３では、代理応答に必要なメイン動作部Ｍの構成情報、ステータス情報を図４に示すＦＰＧＡ１０５のワークＲＯＭ２０５ｆに格納してからステップＳ１０４に移行する。
【００５６】
ステップＳ１０４では、不揮発性ＲＴＣ１０８を除くメイン動作部Ｍの電源をＯＦＦにして処理を終了する。
【００５７】
これにより、情報処理システムＳ１の消費電力を低減して省エネルギー性が向上される。
【００５８】
ここで、省電力モード動作でネットワーク負荷が低い状態におけるＦＰＧＡ１０５の構成について簡単に説明する。
【００５９】
動作データに基づいて、ＦＰＧＡ１０５は、オン・オフ制御部４の制御により指定された論理ブロック１ａ〜１ｉを電源オン・オフ部３でオン状態とし、オン状態にある論理ブロック間の配線領域２の配線変更部６による配線変更により、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ ａｄｄｒｅｓｓ）部２０５ａ、２０５ｂと、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ）２０５ｃ、２０５ｄと、Ｉ０２０５ｇと、ローカルＣＰＵ２０５ｅと、ワークＲＡＭ２０５ｆとから構成された情報処理部２０５を形成している。
【００６０】
次に、図５のフローチャートを参照して、ＦＰＧＡ１０５で実行される省電力モードから通常動作モードへの移行処理の処理手順について説明する。
【００６１】
省電力モードで動作する図４のＦＰＧＡ１０５は、ＦＰＧＡ１０５では代理処理できないパケットを受信した場合（ステップＳ２０１）は、ステップＳ２０２に移行して、メイン動作部Ｍの電源をＯＮにして処理を終了する。
【００６２】
次に、図６のフローチャートを参照して、メイン動作部Ｍで実行される省電力モードから通常動作モードへの移行処理の処理手順について説明する。
【００６３】
ステップＳ３０１で、省電力モードから起動されたメイン動作部Ｍは、ステップＳ３０２でＦＰＧＡ１０５内のワークＲＡＭ２０５ｆの構成情報、ステータス情報をＤＲＡＭ１０１に格納し、ステップＳ３０３で通常動作モードの動作データを動作データ導入部５を介してロードして切り替えてから処理を終了する。
【００６４】
これにより、メイン動作部Ｍの動作状態に応じて、ＦＰＧＡ１０５の構成を変更し、情報処理システムＳ１全体の消費電力を低減して省エネルギー性が向上される。
【００６５】
ここで、図７を参照して、省電力モード動作でネットワーク負荷が高い状態におけるＦＰＧＡ１０５の構成について簡単に説明する。
【００６６】
新たにロードされた動作データに基づいて、ＦＰＧＡ１０５は、オン・オフ制御部４の制御により指定された論理ブロック１ａ〜１ｉを電源オン・オフ部３でオン状態とし、オン状態にある論理ブロック間の配線領域２の配線変更部６による配線変更により、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ ａｄｄｒｅｓｓ）部３０５ａ、３０５ｂと、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ）３０５ｃ、３０５ｄと、Ｉ０３０５ｇと、ローカルＣＰＵ３０５ｅ０、３０５ｅ１と、ワークＲＡＭ３０５ｆ０、３０５ｆ１とから構成された情報処理部３０５を形成している。
【００６７】
図８における情報処理部３０５は、ネットワーク負荷の増大に対応させて、図４における情報処理部２０５に比して処理能力が高められた構成となっている。
【００６８】
ＦＰＧＡ１０５の消費電力は、通常動作モード（図２）＞省電力モード動作でネットワーク負荷が高い状態（図７）＞省電力モード動作でネットワーク負荷が低い状態（図４）の関係となる。
【００６９】
これに伴って、情報処理システムＳ１全体の消費電力も効率的に低減される。
【００７０】
ここで、ＦＰＧＡ１０５の動作データ（ロッジックデータ）について述べる。
【００７１】
省電力モードのＦＰＧＡの動作データは使用するネットワークの負荷によって、予め複数の動作モードが用意される。
【００７２】
図８に、メイン動作部ＭのＲＯＭ１０２内のＦＰＧＡ１０５の動作モードごとのロッジックデータの格納例を示す。
【００７３】
図８の例では、Ｄ１として「省電力モード動作で、ネットワーク処理負荷の大きいときに使用するＦＰＧＡロッジックデータ」（図７の状態に相当）、Ｄ２として「省電力モード動作で、ネットワーク処理負荷の小さきときに使用するＦＰＧＡロッジックデータ」（図４の状態に相当）、Ｄ３として「通常動作モードのＦＰＧＡロッジックデータ」（図２の状態に相当）が格納されている。
【００７４】
なお、使用するネットワークでの省電力モードから通常動作への遷移した時間、遷移要因および、予め測定している各動作モードの消費電力プロファイルに基づいて、図９に示すような算定式よって、高ネットワーク負荷時には前出の図７に示すような省電力モード動作時においてネットワーク代理応答機能の高いＦＰＧＡ１０５の構成で動作させることも可能である。
【００７５】
このように、使用する省電力モードにおけるメイン動作部ＭとＦＰＧＡ１０５で提供される機能での総和での消費電力のプロファイルテーブル、各省電力モードのＦＰＧＡ動作ごとの消費電力プロファイルを備え、使用している環境での省電力モードの動作時間と、ＦＰＧＡ１０５がより処理能力があれば、省電力モードを続けられたであろう時間をトレースして、より処理能力が高いＦＰＧＡ１０５の動作モードの方がトータルの消費電力が低い動作環境にある場合は、省電力モードでのＦＰＧＡ１０５の動作モードをより処理性能の高い構成に切り替えて使用される。
【００７６】
これにより、より効率的に消費電力を低減して省エネルギー性が向上される。
【００７７】
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本明細書で開示された実施の形態はすべての点で例示であって開示された技術に限定されるものではないと考えるべきである。すなわち、本発明の技術的な範囲は、前記の実施の形態における説明に基づいて制限的に解釈されるものでなく、あくまでも特許請求の範囲の記載に従って解釈すべきであり、特許請求の範囲の記載技術と均等な技術および特許請求の範囲内でのすべての変更が含まれる。
【００７８】
例えば、上記実施の形態においては、ＦＰＧＡ１０５の動作データは、主動作部ＭのＲＯＭ１０２からロードする場合について述べたが、これに限定されず、ＦＰＧＡ１０５内に各動作モードに対応させた動作データを格納するようにしてもよい。
【００７９】
また、プログラムを用いる場合には、ネットワークを介して提供し、或いはＣＤ−ＲＯＭ等の記録媒体に格納して提供することが可能である。
【００８０】
即ち、画像処理プログラムを含む所定のプログラムを記録媒体としてのハードディスク等の記憶装置に記録する場合に限らず、当該所定のプログラムを次のようにして提供することも可能である。
【００８１】
例えば、所定のプログラムをＲＯＭに格納しておき、ＣＰＵが、この所定のプログラムをこのＲＯＭから主記憶装置へローディングして実行するようにしてもよい。
【００８２】
また、上記所定のプログラムを、ＤＶＤ−ＲＯＭ、ＣＤ−ＲＯＭ、ＭＯ（光磁気ディスク）、フレキシブルディスク、などのコンピュータ読み取り可能な記録媒体に格納して配布するようにしてもよい。
【００８３】
さらには、画像処理装置等を通信回線（例えばインターネット）を介してサーバ装置あるいはホストコンピュータと接続するようにし、サーバ装置あるいはホストコンピュータから上記所定のプログラムをダウンロードした後、この所定のプログラムを実行するようにしてもよい。この場合、この所定のプログラムのダウンロード先としては、ＲＡＭ等のメモリやハードディスクなどの記憶装置（記録媒体）が挙げられる。
【産業上の利用可能性】
【００８４】
本発明によるプログラマブル論理回路、半導体集積回路装置、情報処理システムおよび制御プログラムは、複写装置、レーザプリンタ、フルカラープリンタ、複合機、ファクシミリ装置等の電子機器および情報処理システム、画像処理システム等に適用することができる。
【図面の簡単な説明】
【００８５】
【図１】第１の実施の形態に係るプログラマブル論理回路１０５の構成を示す機能ブロック図である。
【図２】第２の実施の形態に係る情報処理システムＳ１の構成例を示すブロック図である。
【図３】通常動作モードから省電力モードへの移行処理の処理手順を示すフローチャートである。
【図４】第２の実施の形態に係る情報処理システムＳ１の構成例を示すブロック図である。
【図５】省電力モードから通常動作モードへの移行処理の処理手順を示すフローチャートである。
【図６】省電力モードから通常動作モードへの移行処理の処理手順を示すフローチャートである。
【図７】第２の実施の形態に係る情報処理システムＳ１の構成例を示すブロック図である。
【図８】メイン動作部ＭのＲＯＭ１０２内のＦＰＧＡ１０５の動作モードごとのロッジックデータの格納例を示す説明図である。
【図９】算定式の例を示す説明図である。
【符号の説明】
【００８６】
１０５ プログラマブル論理回路
１ａ〜１ｉ 論理ブロック
２ 配線領域
３ 電源オン・オフ部
４ オン・オフ制御部
５ 動作データ導入部
６ 配線変更部
Ｎ ネットワーク
Ｓ１ 情報処理システム
Ｍ メイン動作部
１０３ コントロール部
１０４ 印字部
１０５ａ 画像処理部
１０６ ネットワークプロトコルの格納部
１０７ 不揮発性メモリ
１０８ 不揮発性ＲＴＣ
２０５ 情報処理部
２０５ａ、２０５ｂ ＭＡＣ部
２０５ｃ、２０５ｄ ＤＭＡ
２０５ｅ ローカルＣＰＵ
２０５ｆ ワークＲＡＭ
２０５ｇ ＩＯ
３０５ 情報処理部
３０５ａ、３０５ｂ ＭＡＣ部
３０５ｃ、３０５ｄ ＤＭＡ
３０５ｅ０、３０５ｅ ローカルＣＰＵ
３０５ｆ０、３０５ｆ１ ワークＲＡＭ
３０５ｇ ＩＯ
【特許請求の範囲】
【請求項１】
外部からのアクセスによりその論理演算処理が変更可能な複数の論理ブロックと、
該論理ブロックの間の接続を外部からのアクセスにより変更可能な配線領域と、
前記各論理ブロック毎に電源をオン・オフ可能なオン・オフ手段と、
論理回路自身を組み込んだシステムの動作モードに対応させた動作データを導入する導入手段と、
該導入手段で導入された前記動作データに基づいて指定された前記論理ブロックの電源を前記オン・オフ手段によってオン・オフさせる制御手段と、
該制御手段で電源がオンされた前記論理ブロックについて、前記配線領域における各論理ブロック間の配線状態を前記動作データに含まれる回路データに基づいて変更する配線変更手段と、
を少なくとも備えることを特徴とするプログラマブル論理回路。
【請求項２】
前記論理ブロックは、構成要素としてＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ロジックアレイを含むことを特徴とする請求項１に記載のプログラマブル論理回路。
【請求項３】
前記システムの動作モードは、消費電力を低減させた少なくとも一つの省電力モードに対応されることを特徴とする請求項１または請求項２の何れかに記載のプログラマブル論理回路。
【請求項４】
前記動作データは、消費電力プロファイルに関する情報、省電力状態から通常動作状態への遷移時間および遷移要因の解析結果の少なくとも一つに基づいて生成されることを特徴とする請求項１から請求項３の何れかに記載のプログラマブル論理回路。
【請求項５】
請求項１から請求項４の何れかに記載のプログラマブル論理回路は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）またはリコンフィグＲＡＭプロセッサの何れかとして構成されることを特徴とする半導体集積回路装置。
【請求項６】
請求項１から請求項４の何れかに記載のプログラマブル論理回路または請求項５に記載の半導体集積回路装置と、
前記プログラマブル論理回路または前記半導体集積回路装置と接続され、前記プログラマブル論理回路または前記半導体集積回路装置と協働して少なくとも一つの情報処理に関する機能を実現する主動作部と、
を少なくとも備えることを特徴とする情報処理システム。
【請求項７】
前記主動作部は、
前記主動作部の動作に要する消費電力と、前記プログラマブル論理回路または前記半導体集積回路装置で提供される機能の実現に要する消費電力との総和に関するテーブルを格納するテーブル格納手段をさらに備え、
前記プログラマブル論理回路または前記半導体集積回路装置の制御手段および配線変更手段は、前記テーブル格納手段に格納されているテーブルに基づいて、前記論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うことを特徴とする請求項６に記載の情報処理システム。
【請求項８】
前記主動作部は、消費電力を低減させた少なくとも一つの省電力モードに遷移可能に構成され、
前記主動作部は、
前記各省電力モードに対応させて前記プログラマブル論理回路または前記半導体集積回路装置で提供される機能の実現に要する消費電力に関する消費電力プロファイルの情報を格納するプロファイル情報格納手段をさらに備え、
前記プログラマブル論理回路または前記半導体集積回路装置の制御手段および配線変更手段は、前記プロファイル情報格納手段に格納されている消費電力プロファイルの情報に基づいて、前記論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うことを特徴とする請求項６に記載の情報処理システム。
【請求項９】
各論理ブロック毎に電源をオン・オフ可能なオン・オフ処理過程と、
プログラマブル論理回路を組み込んだシステムの動作モードに対応させた動作データを導入する導入処理過程と、
導入された前記動作データに基づいて指定された前記論理ブロックの電源のオン・オフを制御する制御処理過程と、
該制御処理過程で電源がオンされた前記論理ブロックについて、各論理ブロック間の配線状態を前記動作データに含まれる回路データに基づいて変更する配線変更処理過程と、
を演算手段に実行させることを特徴とする制御プログラム。
【請求項１】
外部からのアクセスによりその論理演算処理が変更可能な複数の論理ブロックと、
該論理ブロックの間の接続を外部からのアクセスにより変更可能な配線領域と、
前記各論理ブロック毎に電源をオン・オフ可能なオン・オフ手段と、
論理回路自身を組み込んだシステムの動作モードに対応させた動作データを導入する導入手段と、
該導入手段で導入された前記動作データに基づいて指定された前記論理ブロックの電源を前記オン・オフ手段によってオン・オフさせる制御手段と、
該制御手段で電源がオンされた前記論理ブロックについて、前記配線領域における各論理ブロック間の配線状態を前記動作データに含まれる回路データに基づいて変更する配線変更手段と、
を少なくとも備えることを特徴とするプログラマブル論理回路。
【請求項２】
前記論理ブロックは、構成要素としてＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ロジックアレイを含むことを特徴とする請求項１に記載のプログラマブル論理回路。
【請求項３】
前記システムの動作モードは、消費電力を低減させた少なくとも一つの省電力モードに対応されることを特徴とする請求項１または請求項２の何れかに記載のプログラマブル論理回路。
【請求項４】
前記動作データは、消費電力プロファイルに関する情報、省電力状態から通常動作状態への遷移時間および遷移要因の解析結果の少なくとも一つに基づいて生成されることを特徴とする請求項１から請求項３の何れかに記載のプログラマブル論理回路。
【請求項５】
請求項１から請求項４の何れかに記載のプログラマブル論理回路は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）またはリコンフィグＲＡＭプロセッサの何れかとして構成されることを特徴とする半導体集積回路装置。
【請求項６】
請求項１から請求項４の何れかに記載のプログラマブル論理回路または請求項５に記載の半導体集積回路装置と、
前記プログラマブル論理回路または前記半導体集積回路装置と接続され、前記プログラマブル論理回路または前記半導体集積回路装置と協働して少なくとも一つの情報処理に関する機能を実現する主動作部と、
を少なくとも備えることを特徴とする情報処理システム。
【請求項７】
前記主動作部は、
前記主動作部の動作に要する消費電力と、前記プログラマブル論理回路または前記半導体集積回路装置で提供される機能の実現に要する消費電力との総和に関するテーブルを格納するテーブル格納手段をさらに備え、
前記プログラマブル論理回路または前記半導体集積回路装置の制御手段および配線変更手段は、前記テーブル格納手段に格納されているテーブルに基づいて、前記論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うことを特徴とする請求項６に記載の情報処理システム。
【請求項８】
前記主動作部は、消費電力を低減させた少なくとも一つの省電力モードに遷移可能に構成され、
前記主動作部は、
前記各省電力モードに対応させて前記プログラマブル論理回路または前記半導体集積回路装置で提供される機能の実現に要する消費電力に関する消費電力プロファイルの情報を格納するプロファイル情報格納手段をさらに備え、
前記プログラマブル論理回路または前記半導体集積回路装置の制御手段および配線変更手段は、前記プロファイル情報格納手段に格納されている消費電力プロファイルの情報に基づいて、前記論理ブロックの電源のオン・オフおよび各論理ブロック間の配線状態の変更を行うことを特徴とする請求項６に記載の情報処理システム。
【請求項９】
各論理ブロック毎に電源をオン・オフ可能なオン・オフ処理過程と、
プログラマブル論理回路を組み込んだシステムの動作モードに対応させた動作データを導入する導入処理過程と、
導入された前記動作データに基づいて指定された前記論理ブロックの電源のオン・オフを制御する制御処理過程と、
該制御処理過程で電源がオンされた前記論理ブロックについて、各論理ブロック間の配線状態を前記動作データに含まれる回路データに基づいて変更する配線変更処理過程と、
を演算手段に実行させることを特徴とする制御プログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−２２６５２４（Ｐ２０１０−２２６５２４Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−７２８３５（Ｐ２００９−７２８３５）
【出願日】平成２１年３月２４日（２００９．３．２４）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月２４日（２００９．３．２４）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
[ Back to top ]