【課題】半導体集積回路に対し、ダミーパターン配置後に、ダミーパターンを使用したＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｈａｎｇｅ Ｏｒｄｅｒ）配線設計を行う。
【解決手段】配線設計装置は、半導体集積回路にダミーパターンを配置し、ダミーパターンをＥＣＯ配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくＥＣＯ配線を行う。これにより、ＥＣＯ配線を行う時に、ダミーパターン再挿入や、既存配線とのショートを発生せずに、設計ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）増を抑制することを可能とする。 （もっと読む）

【課題】半導体集積回路において消費電力を低減するとともに、ノイズの発生を低減する。
【解決手段】半導体集積回路は、複数のＤＦＦを有し、その少なくとも１つが冗長回路とされる。半導体集積回路が通常動作モードである際に、ＡＮＤゲート１によって冗長回路であるＤＦＦ３−３に印加されるクロック信号を停止する。冗長回路へのクロック信号が停止されると、当該冗長回路においてクロック信号が停止された状態における冗長回路のドレイン−グランド間容量よりもその容量を増加させる。 （もっと読む）

【課題】 要求性能を満たすとともに、消費電力を削減することができる配線方法を提供すること。
【解決手段】 本発明の実施形態による集積回路の配線方法は、所定の動作周波数を満たすように第１の配線を求め、前記所定の動作周波数と前記第１の配線のクリティカルパスとを用いて最大迂回配線長を算出し、集積回路の配線を複数の群に分けた場合に、配線群に含まれる前記第１の配線を、前記第１の配線を含む他の配線群内の配線を用いて迂回させることで第２の配線を求め、前記第２の配線と前記第１の配線との差分が前記最大迂回配線長以下ならば、前記第２の配線によって前記第１の配線を更新し、前記第２の配線と前記第１の配線の差分が前記最大迂回配線長よりも大きければ、前記第１の配線を更新しないことを特徴としている。 （もっと読む）

【課題】拡散層等のバルクが固定であってメタル層、コンタクト層の少なくとも何れか１層を変更して複数の仕様に対応可能なメモリセルを提供すること。
【解決手段】メモリユニットが列方向に沿って鏡面対称に行方向に沿って並置されて、２行２列に配置されメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第４拡散層を備え一対の記憶ノードが構成される。第１および第２ワード線は第１〜第４拡散層の両端部外方に配置される。第１及び第２ワード線の間に行方向に沿って第１のメタル配線領域が確保され、第１メタル層が配線可能とされる。列方向に隣接配置されるメモリユニットの境界領域でありは第３、第４拡散層が配置される列方向の位置には列方向に沿って第２のメタル配線領域が確保され、第２メタル層が配線可能とされる。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、ダミー配線パターンの配置にかかる工数を低減する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、レイアウト領域に対して、半導体集積回路の配置配線（Ｓ１）を行った後、レイアウト領域に配置されているバルクセルを抽出し（Ｓ２）、レイアウト領域において、抽出したバルクセルの周囲に、所定の大きさを備える空き配線領域が存在するかどうかを検索し（Ｓ３）、検索の結果、所定の大きさを備える空き配線領域を検出した場合、抽出したバルクセルの座標を基準にして、検出した空き配線領域にダミー配線パターンを配置（Ｓ４）する。 （もっと読む）

【課題】ＦＰＧＡのＡＳＩＣ等価物をより効率的、経済的に提供すること。
【解決手段】ＦＰＧＡのＡＳＩＣ等価物の提供は、複数のいわゆるハイブリッド論理素子（ＨＬＥ）を含むＡＳＩＣアーキテクチャを使用することによって、促進され、より効率的、経済的に実行される。各ＨＬＥは、ＦＰＧＡ論理素子（ＬＥ）の完全機能の一部を提供可能である。ユーザの論理設計を実装する各ＦＰＧＡ ＬＥの機能は、ユーザの論理を再合成することなく単一または複数のＨＬＥへとマッピング可能である。必要な数のＨＬＥだけが、各ＬＥの関数を実行するために使用される。ＬＥ間および（１）単一のＨＬＥまたは（２）ＨＬＥ群間の１対１の等価性によって、ＦＰＧＡ設計とＡＳＩＣ設計との間のいずれの方向においてもマッピングが（再合成することなく）促進される。 （もっと読む）

【課題】任意のデューティ比であるデューティ調整回路が設計可能なデューティ調整回路の設計装置を提供する。
【解決手段】調整方法決定部は、デューティ調整回路のネットリストと、デューティ調整回路の初期状態のタイミング情報と、ドライバビリティ指定情報と、デューティ比の目標値と、を入力し、立ち上がり時間と立ち下がり時間のどちらの調整によりデューティ比の調整をするか決定する。置換セル数決定部は、調整方法決定部の決定に基づいて置き換える遅延セルの数と種類を遅延調整セルライブラリの中から選択する。遅延調整セル置換部は、置換セル数決定部の決定に基づいて、デューティ調整回路に含まれる複数の遅延調整セルの中から選択した遅延調整セルを初期状態とは異なる遅延調整セルに置き換える。 （もっと読む）

【課題】裏面ＦＩＢ加工における場所特定を容易にする。
【解決手段】半導体装置は、第１方向および前記第１方向に直交する第２方向の平面内に広がる第１導電型の半導体基板６０の表面上に形成された回路部６５と、前記半導体基板内の表面側に形成され、前記回路部を構成し、素子として機能する、前記第１導電型と異なる第２導電型の複数のウェル６１と、前記半導体基板内の表面側に形成され、前記回路部を構成せず、素子として機能しない、前記第２導電型の複数のダミーウェル６２と、を具備する。 （もっと読む）

【課題】 出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定される集積回路装置等の提供すること。
【解決手段】 第１の耐圧を有する第１の出力トランジスター構造Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２と、第１の耐圧よりも高い第２の耐圧を有する第２の出力トランジスター構造Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２とが形成された半導体基板に、マスクを変えて配線して所定の耐圧に設定される集積回路装置である。配線により第１の耐圧が選択されると、第１，第２の出力トランジスター構造の双方が出力端子ＯＵＴと接続され、第２の出力トランジスター構造は、ダイオード接続されて静電気保護素子Ｄ１，Ｄ２を形成する。配線により第２の耐圧が選択されると、第１の出力トランジスター構造は出力端子ＯＵＴに非接続とされ、第２の出力トランジスター構造が出力端子ＯＵＴと接続される第２耐圧出力段トランジスターを形成する。 （もっと読む）

【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 （もっと読む）

【課題】半導体素子単体の駆動力にはバラツキがあっても、搭載回路の駆動力のウェーハ間のバラツキを抑制することのできる半導体装置の製造方法を提供する。
【解決手段】実施形態の製造方法は、複数の半導体素子が並列に配置された回路を有する半導体装置の製造方法であって、上層配線形成工程用に、複数の半導体素子の並列接続数がそれぞれ異なる複数のマスクを製作しておき（工程Ｓ０１）、半導体基板上に半導体素子を形成し（工程Ｓ０２）、上層配線を形成する工程の前に、半導体基板上に形成された半導体素子のオン電流の測定を行い（工程Ｓ０３）、その測定の結果にもとづいて、上層配線形成工程用の複数のマスクから１枚のマスクを選択し（工程Ｓ０４）、選択したマスクを用いて上層配線を形成する（工程Ｓ０５）。 （もっと読む）

【課題】有機絶縁層を有する電子素子の配線短絡を簡素な工程により絶縁することが可能な電子素子の製造方法および電子素子を提供する。
【解決手段】配線層２１，２２の上に有機絶縁層１２を形成したのち、配線層２１，２２の短絡部２３に、有機絶縁層１２に対して透過性を持つ波長のレーザ光ＬＢを有機絶縁層１２を介して照射、または基板１１に対して透過性を持つ波長のレーザ光ＬＢを基板１１を介して照射する。レーザ照射領域２４では短絡部２３が消失して、配線層２１と配線層２２との間の絶縁が回復する。短絡部２３の上下に接する有機絶縁層１２または基板１１は残されている一方、レーザ照射領域２４（短絡部２３が消失した部分）には空洞２５が生じる。 （もっと読む）

【課題】カスタマイズ化によるコストの上昇を抑制できる半導体装置およびその配線変更方法を提供する。
【解決手段】半導体装置に、第１の配線層に設けられた第１の予備配線、第２の配線層に設けられた第２の予備配線、第１の配線層の第１の予備配線と第２の予備配線とが交差する位置に設けられた中継パッド、中継パッドを介して第１の予備配線と第２の予備配線とを接続する、該中継パッドの端部に設けられたビアとを備えておく。そして、第１の配線層に設けられた中継パッドをビア間で切断する工程と、第２の予備配線とビアを介して接続された中継パッドの断片と変更対象である所要の部位とを接続するための配線を追加する工程とを含んで設計された第１の配線層用のレチクルを作成し、該レチクルを用いて第１の配線層を形成する。 （もっと読む）

【課題】設計期間の短縮が可能な半導体集積回路の設計方法を提供する。
【解決手段】本実施形態によれば、半導体集積回路の設計方法は、第１配線層、前記第１配線層上に設けられる第２配線層、及び前記第２配線層上に設けられる第３配線層を有する半導体集積回路の設計方法である。この方法は、前記第２配線層に、第１方向に沿って複数のスペア配線を配置し、前記第３配線層に、前記第１方向に直交する第２方向に沿って複数のスペア配線を配置する工程を備える。さらに、この方法は、前記スペア配線の配置後に、前記第１配線層に素子を配置する工程と、前記素子の配置後に、前記第１乃至第３配線層の少なくともいずれか１つに信号配線を配置する工程と、前記スペア配線を用いて、配線の設計変更を行う工程と、を備える。 （もっと読む）

【課題】複数の電源を使用する半導体集積回路装置において、接続対象の接続する電源配線を容易に選択ないし変更できる半導体集積回路装置及びその製造方法を提供すること。
【解決手段】半導体集積回路装置は、静電気保護素子及び入出力回路素子のうちの少なくとも１つを含む接続対象と、１以上の電源配線及びパッドから選択される２以上の要素と、同一層に形成された複数の配線と、複数の配線のうちのいずれか１つの配線と、接続対象とを電気的に接続する第１コンタクトと、を備える。複数の配線は、電源配線、パッド、又は電源配線及びパッドのうちのいずれかと電気的に接続された配線である。 （もっと読む）

【課題】集積回路の設計及び製造の問題点に対応する新規の設計プラットフォームを提供する。
【解決手段】集積回路の設計のためのシステム。構造マルチプロジェクトウエハ5(SMPW)は、あらかじめ製造されており且つあらかじめ確認されている多数の機能ブロックを有する。SMPWは、ユーザーが、該ユーザーの要求に応じて、SMPWの異なるブロックをカスタマイズ及びプログラムできるように、コンタクト層まで形成される。SMPWのプロバイダーは、SMPWの在庫を保持する。もし、SMPWの一つがユーザーのIC設計要求の全てを満足できるか、又は市場/コンセプトの確認やIPの確認のような、ユーザーのIC設計プロセスの中間ステップに役立つならば、SMPWは、上記ユーザーへ提供される。ユーザーは、1-3ヶ月のサイクルタイムを有する合理的な設計フローを用いて直接生産へ進む。又は、ユーザーは、もっと長いサイクルタイムを有する普通の設計フローを用いる生産へ進む。 （もっと読む）

【課題】機能修正を行う場合でも速やかに製造することができるとともに、仕掛品の廃棄量を削減することが可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、レビジョン信号発信回路が形成されたベース層と、前記ベース層上に積層された３層以上の配線層と、最上位の配線層に形成された電源配線あるいはグランド配線と、前記レビジョン制御回路を前記最上位の配線層の電源配線あるいはグランド配線にのみ接続するレビジョン信号線と、を備えている。 （もっと読む）

【課題】使用した配線用マスクを簡単かつ確実に判別でき、確認工数を削減する。
【解決手段】所定の配線パターンと共に両端に端子を備えた抵抗素子の複数４１、４２、４３、を含む抵抗素子領域を形成するための所定配線用マスクを用いたリソグラフィステップと、半導体ウエハ特有の配線パターンと共に特有の配線パターンに応じて抵抗素子の端子間にて直列およびまたは並列接続された接続配線を含む識別領域５０を形成するための識別配線５１用マスクを用いたリソグラフィステップと、接続配線に接続され露出したパッド１９を形成するためのパッド配線用マスクを用いたリソグラフィステップと、を含む。第１配線層および第２配線層の抵抗素子領域および識別領域の組がＴＥＧチップまたはスクライブラインに形成されている。露出したパッドを介して抵抗素子の直列およびまたは並列接続された接続配線の抵抗値を測定するステップを更に含む。 （もっと読む）

【課題】タイミング違反の修正の問題を解消する。
【解決手段】設計装置１０は、クロックツリーを生成するクロックツリー生成部１２１と、クロックツリー生成部１２１により生成されたクロックツリーに対応する回路データについて、セットアップタイミングを考慮せずにホールド違反を修正するように、遅延素子を論理的に挿入する論理修正部１２２と、論理修正部１２２の処理結果に基づいて、半導体集積回路のレイアウトを修正するレイアウト修正部１２３と、レイアウト修正部１２３により修正された半導体集積回路のレイアウトを出力する出力部１２４と、を備える。 （もっと読む）

【課題】Ｉ／Ｏバッファ変更があった場合であっても、リワーク性を有する半導体集積回路を提供する。
【解決手段】半導体集積回路（７）のチップの外周部に沿って形成されたＩ／Ｏ配置領域（２）と、その外周部の内側に形成されたプリミティブブロック配置領域（３）とを具備する半導体集積回路（２）を構成する。その半導体集積回路（７）は、そのプリミティブブロック配置領域（３）は、容量セルの配置を許容する許容領域（３）と、そのＩ／Ｏ配置領域（２）に沿って形成され、その容量セルの配置が禁止された禁止領域（１１）とを含む。 （もっと読む）