【課題】高品質な半導体装置を提供する。
【解決手段】第１の絶縁膜１１１、第１の電極１１２、第２の絶縁膜１１３、及び第２の電極１１４を含むゲート構造を有するメモリセルＭＣが複数設けられた記憶部１１と、少なくとも外部１００からのデータを受信し、記憶部にデータを供給する端子１５と、第１の絶縁膜、第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ１６ａ、一端が第１のトランジスタの電流経路の他端に接続され、他端が端子に接続される第１の抵抗素子１６ｂ、一端が端子及び第１の抵抗素子の他端に接続される第２の抵抗素子１６ｃ及び、ゲート構造を有し、電流経路の一端が第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される第２導電型の第２のトランジスタ１６ｄを含む第１の回路１６と、を備える。 （もっと読む）

【課題】エラー箇所の特定を実施する際に、システムを停止しないでエラー発生前の高信頼性までシステム性能を復帰させる。
【解決手段】同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路において、入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御部と、複数個の集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析部と、エラー解析部から、データ間の不一致の通知を受けた場合に、複数個の集積回路ユニットの該当するバンクの再構成を行う構成情報制御部と、を備える。 （もっと読む）

【課題】電源遮断領域の信号配線の自由度を低下させないで、電源遮断用スイッチから電源遮断領域に至る電圧伝達経路における電圧降下を抑える。
【解決手段】半導体集積回路装置（８０）は、電源遮断用スイッチ（９０）と電源遮断領域（７６３）とが形成された半導体チップ（２２）とを含む。半導体チップは基板（２１）に結合される。上記電源遮断領域の外側に上記電源遮断用スイッチを配置することで、電源遮断領域内の配線チャネル数の低減を回避する。そして上記基板には、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された電源電圧を再び上記半導体チップ内に伝達して上記電源遮断領域へ給電するための基板側給電路（３０）を形成することで、上記電源遮断用スイッチと上記電源遮断領域との間の電圧降下を抑える。 （もっと読む）

【課題】電子回路網の信頼性を向上させるための装置および関連する方法を提供すること。
【解決手段】上記装置は、装置の第１の構成に使用される第１のセットの回路要素と、装置の第２の構成に使用される第２のセットの回路要素とを含み、装置の第１の構成は、装置の信頼性を向上させるために、装置の第２の構成に切り替えられる。上記方法は、第１の構成に割り当てられた第１のセットの回路要素を使用することによって、第１の構成で集積回路（ＩＣ）を動作させることと、第２の構成に割り当てられた第２のセットの回路要素を使用することによって、第２の構成でＩＣを動作させることとを含み、第１の構成でＩＣを動作させた後に第２の構成でＩＣを動作させるのは、ＩＣの信頼性を向上させる。 （もっと読む）

【課題】ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備える。前記半導体素子は、前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、前記絶縁膜の上方に配置されるゲート電極と、前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。 （もっと読む）

【課題】消費電力を抑えることができる、プログラムユニットを用いた半導体装置を提供する。また、信頼性の高い、プログラムユニットを用いた半導体装置を提供する。さらに集積度の高い、プログラムユニットを用いた半導体装置を提供する。
【解決手段】ＰＬＤ等のロジックセル間の接続構造を変更する機能を有する半導体回路において、ロジックセル間を接続や切断、あるいはロジックセルへの電源の供給を、オフ電流またはリーク電流が小さい絶縁ゲート電界効果型トランジスタを用いたプログラムユニットによって制御する。プログラムユニットにはトランスファーゲート回路を設けてもよい。駆動電圧を下げるため、プログラムユニットには容量素子を設けて、その電位をコンフィギュレーション時と動作期間とで異なるものとしてもよい。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもコンフィギュレーションデータの保持が可能で、電源投入後のプログラマブルスイッチの起動時間が短い、低消費電力化が可能なプログラマブルロジックデバイスを提供すること。
【解決手段】各論理ブロック間の配線接続を制御するプログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。 （もっと読む）

【課題】容易にカスタマイズ対応可能な半導体集積回路装置を提供する。
【解決手段】アレイ型プロセッサ部（３００）は、プロセッサエレメント（３３０）とプログラマブルスイッチ（３２０）とを備えるプロセッサユニット（３１０）をマトリクス状に配置する。プロセッサエレメント（３３０）は、複数ビット幅の第１演算器（３３２）と複数ビット幅より狭い所定のビット幅の第２演算器（３３３）とを有する。第１演算器（３３２）および第２演算器（３３３）の接続構成は構成情報メモリ（３４０）に設定される構成情報に基づいて変更可能である。プログラマブルスイッチ（３２０）は、配線からプロセッサエレメントに複数ビット幅のデータおよび所定のビット幅のデータを構成情報に基づいて入出力する。制御回路（２００）は、内部バス（１８０）に接続され、アレイ型プロセッサ部（３００）の動作を制御し、内部バス（１８０）を介してデータを授受する。 （もっと読む）

【課題】低消費電力で、動的コンフィギュレーションにも対応可能なプログラマブルＬＳＩを提供する。
【解決手段】複数のロジックエレメントを有し、複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有する。複数のロジックエレメントそれぞれは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行い、且つ、ロジックエレメント間の電気的接続を変更する。コンフィギュレーションメモリは、揮発性の記憶回路と、不揮発性の記憶回路との組を有し、不揮発性の記憶回路は、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードに一対の電極のうちの一方が電気的に接続された容量素子と、を有する。 （もっと読む）

【課題】ドライバの故障による出力異常を救済することが可能な故障検出救済回路を含んだ半導体装置を提供すること。
【解決手段】故障検知部１は、ドライバ１０の出力の期待電位の逆電位となるようにドライバ１０の出力にプルアップ抵抗１５またはプルダウン抵抗１８を接続し、ドライバ１０の入力電位と出力電位とを比較することによりドライバ１０の故障を検出する。故障救済部２は、故障検知部１によってドライバ１０の故障が検出された場合に、期待電位と同電位となるようにドライバ１０の出力にプルアップ抵抗２６またはプルダウン抵抗２９を接続してドライバ１０の故障を救済する。したがって、ドライバ１０の故障による出力異常を救済することが可能となる。 （もっと読む）

【課題】ＦＰＧＡの設計段階で、ユーザ回路にＴＭＲを適用したときのＳＥＲを見積もることができるＦＰＧＡ設計支援システムを提供する。
【解決手段】ＴＭＲを適用した場合のＳＥＲ低減率を含む情報を保持するＴＭＲ効果情報ＤＢ１７と、ＦＰＧＡが有するＣＲＡＭ全体のＳＥＲを計算するＣＲＡＭ＿ＳＥＲ計算部１２と、各回路ブロックのＦＰＧＡリソースの使用率を計算するＦＰＧＡリソース使用率計算部１３と、ＣＲＡＭ全体のＳＥＲおよび各回路ブロックのＦＰＧＡリソースの使用率に基づいて、回路ブロック単位のＳＥＲを計算する回路ブロックＳＥＲ計算部１１と、ＴＭＲブロックについてＳＥＲおよびＴＭＲを適用した場合のＳＥＲの低減率に基づいてＴＭＲブロックのＳＥＲを計算するＴＭＲブロックＳＥＲ計算部１４と、各回路ブロックのＳＥＲおよび各ＴＭＲブロックのＳＥＲに基づいてユーザ回路全体のＳＥＲを計算するＳＥＲ計算部１０とを有する。 （もっと読む）

【課題】信号の遅延量を微調整可能な可変遅延回路を提供する。
【解決手段】可変遅延回路において、Ｎ個の可変論理回路を用いてＮ段のセレクタが直列接続される。１段目のセレクタＳＬ１の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ１には経路差ｄ１が存在している。また、２段目のセレクタＳＬ２の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ２には、経路差ｄ２が存在している。信号が通過する当該経路の組み合わせは、セレクタＳＬの段数に基づき、Ｎ段であるため２ⁿとおりの信号経路の組み合わせが生じる。すなわち、２ⁿとおりの切替信号Ｒ１〜Ｒｎの組み合わせに基づいて２ⁿとおりの信号経路が選択される。２ⁿとおりの信号経路の組み合わせに基づく配線経路差に基づいて信号遅延量を調節する。 （もっと読む）

【課題】 消費電力を削減した半導体集積回路を提供すること。
【解決手段】 本発明の実施形態による半導体集積回路は、第１の電源と第２の電源との間に２つの不揮発メモリと複数のスイッチング素子が接続されたメモリセルを複数含む半導体集積回路であって、少なくとも２つの前記メモリセルの出力配線が接続され、出力配線が接続されたメモリセルに含まれるスイッチング素子の制御ゲートに入力信号もしくはこの入力信号の反転信号が入力されて、出力配線が接続されたメモリセルの少なくとも１つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が非導通となり、少なくとも１つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が導通する。 （もっと読む）

【課題】再構成デバイスの回路構成変更において、機構追加による回路規模を増やすことなく、処理内容に対する依存を回避しつつ回路構成変更期間を短縮する。
【解決手段】外部メモリ１０１は、内部に回路構成情報１０６を保持している。回路構成情報１０６は再構成デバイス１０５を構成する要素を動作させる設定群である。コンフィギュレーションコントローラ１０２は上記メモリ１０１から結線１０４を通じ回路構成情報１０６を取得する。取得した回路構成情報１０６は結線１０３を通じて再構成デバイス１０５へ送られる。 （もっと読む）

【課題】フリップフロップを備える半導体集積回路において、エラーフリップフロップを効率的に検出する。
【解決手段】半導体集積回路は、冗長フリップフロップを含む複数のフリップフロップと、セレクタ部と、エラー検出部とを備える。セレクタ部は、再構成情報に応じて選択フリップフロップを選択し、入力端子に入力されたデータが選択フリップフロップのそれぞれによって出力端子に出力されるようにデータの流れを切り替える。テストモード時、フリップフロップはスキャンチェーンを構成し、そのスキャンチェーンにはスキャンデータが入力される。そして、エラー検出部は、それぞれのフリップフロップの入出力に基づいてエラーフリップフロップを検出し、当該エラーフリップフロップが選択フリップフロップから除外されるように再構成情報を作成する。 （もっと読む）

【課題】複数の電圧レベルの電源電圧が供給される入出力バッファ回路に対して、従来よりも少ない電源配線スペースで十分な電源供給を可能にする。
【解決手段】半導体装置３において、入出力バッファ回路ＢＦは電圧レベルの変換を行なう。第１の電源配線ＨＶＬは、入出力バッファ回路ＢＦの第１の回路部分ＨＣと接続され、第１の回路部分ＨＣに第１の電源電圧ＶＣＣ１を供給する。第２の電源配線ＬＶＬは、入出力バッファ回路ＢＦの第２の回路部分ＬＣと接続され、第２の回路部分ＬＣに第２の電源電圧ＶＣＣ２を供給する。複数のスイッチ部ＳＷは、第３の電源配線ＳＶＬに沿った複数箇所にそれぞれ設けられる。複数のスイッチ部ＳＷの各々は、内部回路１０から出力された制御信号に応じて、第１および第２の電源配線ＨＶＬ，ＬＶＬのうち選択された一方の電源配線と第３の電源配線ＳＶＬとを接続する。 （もっと読む）

【課題】セット全体のコストダウンや小型化、ないしは、起動時間の短縮を実現することが可能なリコンフィギュラブルロジック装置を提供する。
【解決手段】リコンフィギュラブルロジック装置において、ルックアップテーブル１１は、コンフィギュレーションデータを不揮発的に記憶する手段として、強誘電体素子のヒステリシス特性を利用した不揮発性フリップフロップＦＦを有する。コンフィギュレーションデータは、ルックアップテーブル１１に任意の入出力論理値表を実装するための設定データであり、プログラミングによって設定される。 （もっと読む）

【課題】チップコストの低下とチップ歩留りの向上とを同時に実現する。
【解決手段】実施形態に係わる半導体チップは、パッド領域１１及び方形でないゲート領域１２を備える第１のレイアウトＬ１と、第１のレイアウトＬ１を１８０°回転させた第２のレイアウトＬ２とを備える。第１及び第２のレイアウトＬ１，Ｌ２は、点対称かつ重なり合わずに結合されることによりチップレイアウトを構成する。チップレイアウトは、方形のチップ領域内に配置され、第１及び第２のレイアウトＬ１，Ｌ２は、それぞれ独立に動作するＬＳＩを構成する。 （もっと読む）

【課題】配置配線をやり直す可能性を低減することができるプログラマブルゲートアレイおよびプログラマブルゲートアレイのプログラミング方法を提供する。
【解決手段】論理素子１１を電源電位を供給するＶCC１２と接地電位を供給するＧＮＤ１３とに接続させる接続素子１４を備え、論理素子１１と接続素子１４との間に、論理素子１１と接続素子１４とを接続可能な配線領域１５が設けられ、配線領域１５と接続素子１４とを接続する専用ライン１６が設けられていることを特徴とする。 （もっと読む）

【課題】簡易で精度の高いＯＤＴ回路の抵抗補償方式を提供することを目的とする。
【解決手段】複数のトランジスタの組み合わせによって所望の抵抗値と同等の抵抗値を実現するＯＤＴ回路２００であって、組み合わせるべきトランジスタを順次選択することにより、選択されたトランジスタによって実現される抵抗値を順次変化させる構成である。 （もっと読む）