抵抗値補償方法、抵抗値補償機能を有する回路、回路の抵抗値試験方法、抵抗値補償プログラム、回路の抵抗値試験プログラム及びシステム
【課題】簡易で精度の高いＯＤＴ回路の抵抗補償方式を提供することを目的とする。
【解決手段】複数のトランジスタの組み合わせによって所望の抵抗値と同等の抵抗値を実現するＯＤＴ回路２００であって、組み合わせるべきトランジスタを順次選択することにより、選択されたトランジスタによって実現される抵抗値を順次変化させる構成である。
【解決手段】複数のトランジスタの組み合わせによって所望の抵抗値と同等の抵抗値を実現するＯＤＴ回路２００であって、組み合わせるべきトランジスタを順次選択することにより、選択されたトランジスタによって実現される抵抗値を順次変化させる構成である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は抵抗値補償方法、抵抗値補償機能を有する回路、回路の抵抗値試験方法，抵抗値補償プログラム、回路の抵抗値試験プログラム及びシステムに係る。
【背景技術】
【０００２】
所謂ＤＤＲ（ダブルデータレート）２メモリインタフェース等の高速なデータ転送が要求される仕様のＬＳＩ回路では、ＬＳＩ内部に、メモリ回路との間のインタフェース部分の終端抵抗値を調整制御することが行なわれる。上記ＤＤＲ２メモリインタフェースでは、このメモリ回路とＬＳＩ回路との間のインタフェース部分の終端抵抗値の調整を目的として、所謂ＯＤＴ（オンダイターミネーション）機能を搭載することが仕様として決定されている。このため、例えばＤＤＲ２メモリインタフェースのＯＤＴ回路においては、その終端抵抗値を７５Ωもしくは１５０Ωに調整する機構をＬＳＩ回路内部に搭載する必要がある。
【０００３】
図１は従来のアナログ方式による終端抵抗（ＯＤＴ）回路と終端抵抗調整回路の構成図（概念図）を示し、図２はこの終端抵抗制御回路の詳細を示す。
【０００４】
この例においては、基準となる固定抵抗（基準抵抗）５に接続した制御回路６により、終端抵抗３の値を決定する。本方式による構成は、図１に示すように、トランジスタで構成した終端抵抗３と入出力バッファ２、終端抵抗値を制御するための制御回路６を含む。
【０００５】
このうち終端抵抗制御回路６は図２に示される如くの構成を有し、その基準レベル発生部では、基準抵抗６とトランジスタＴｒ．１との直列回路による電流パスで発生するレベルをオペアンプで受けてトランジスタＴｒ．２のゲートレベルを生成する。又、トランジスタＴｒ．２と直列に接続され、基準抵抗５と同様の抵抗値を得るために設けられたトランジスタＴｒ．３を含む。
【０００６】
又、トランジスタＴｒ．４，Ｔｒ．５は夫々スイッチとしての機能を有し、これらはＯＤＴＥＮ信号により制御され、終端抵抗値を制御するレベル信号ＢＩＡＳＰ，ＢＩＡＳＮを出力する。このレベル信号ＢＩＡＳＰ，ＢＩＡＳＮは、制御回路６から終端抵抗を構成するトランジスタのゲートに供給され、そのゲートレベルの調整によって終端抵抗３を構成する各トランジスタの抵抗値が基準抵抗５の抵抗値に等しくなるように調整される。
【０００７】
即ち、終端抵抗３を構成するトランジスタ（Ｐ型及びＮ型ＦＥＴ）及び前記制御回路６内のトランジスタＴｒ．１，Ｔｒ．２，Ｔｒ．３等の半導体素子は全て同一のＬＳＩ回路１に含まれ、同一チップ内で同一の製造過程で製造されているため、その特性は互い略等しいと言って良い。そのため、制御回路６内でトランジスタＴｒ．２，Ｔｒ．３の各々によって基準抵抗５の抵抗値と同等の抵抗値を実現し、その際のゲートレベルをそのままレベル信号ＢＩＡＳＰ，ＢＩＡＳＮとして取り出して終端抵抗３を構成する各トランジスタのゲートに印加することにより、終端抵抗３を構成する各トランジスタによって基準抵抗５と同等の抵抗値が実現されることになる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１９９０３０号公報
【特許文献２】特開平１０−１３３７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら図１，図２に示す構成の場合、レベル信号ＢＩＡＳＰ，ＢＩＡＳＮの信号レベルはアナログレベルである。即ち、このレベルによって終端抵抗３を構成する各トランジスタの物理的な状態を制御することによってその抵抗値を制御する。しがたって、当該レベル信号ＢＩＡＳＰ，ＢＩＡＳＮを伝達するための配線がＬＳＩ内部を引きまわされた場合、チップ内部で発生するノイズの影響を受け易くなる。その結果、終端抵抗３を構成する各トランジスタのゲート端子に印加される電圧が微妙にずれた場合、所望の抵抗値を実現させることが困難となることが考えられる。
【００１０】
特に一般にＬＳＩ回路とメモリ回路とのインタフェースを構成するライン数は多数にわたり、制御回路６をそれらの多数のラインに対して共通に設けると、一個の制御回路６からライン毎の多数の終端抵抗３に対してレベル信号ＢＩＡＳＰ，ＢＩＡＳＮを供給することになり、その結果ノイズの影響を受けやすくなる。
【００１１】
この問題の解決策として、例えば制御回路６を、終端抵抗３毎に設けることが考えられる。その結果ノイズ耐力の向上が可能となる。しかしながらこの場合、基準抵抗５の端子数やチップサイズの大幅な増大を招くこととなり、所望の回路規模仕様を満足しなくなる虞がある。
【００１２】
本発明は上記問題点を解決するためになされたものであり、基準抵抗の端子数やチップサイズを増加させることなく、ノイズ耐力を大幅に向上させ得る終端抵抗（例えば上記ＯＤＴ）の制御方式を提供することを目的とする。
【課題を解決するための手段】
【００１３】
開示の技術は、複数の半導体素子の組み合わせによって抵抗値を実現するものであって、組み合わせるべき複数の半導体素子を順次選択し、選択された半導体素子によって実現される抵抗値を順次変化させることにより所望の抵抗値と同等の抵抗値を実現するものである。
【００１４】
このような構成では、実現される抵抗値は組み合わせるべき半導体素子の選択によって決定されることから、抵抗値の実現においてアナログ的要素を含まない。このため、ノイズの影響を受けることが無く、精度良く終端抵抗の抵抗値の調整を行ない得る。
【発明の効果】
【００１５】
抵抗値の実現に際してアナログ的要素を排することでノイズの影響を防止し、終点抵抗の抵抗値として所望の抵抗値と同等な抵抗値の実現を確実に行ない得るため、半導体装置間の高速且つ正確なデータ転送を容易に実現し得る。
【図面の簡単な説明】
【００１６】
【図１】従来の一例のＯＤＴ回路を含むＬＳＩの構成の一部を示す回路図である。
【図２】図１に示される制御回路の内部回路例を示す回路図である。
【図３】本発明の一実施例による抵抗値補償方法を実施するＯＤＴ制御回路を含むＬＳＩの部分的構成を示す回路図である。
【図４】図３に示されるＬＳＩの部分的構成を更に詳細に示す回路図である。
【図５】図４に示されるＯＤＴ制御回路の内部構成を示す回路図である。
【図６】図５に示される可変抵抗部の内部構成を示す回路図である。
【図７】図４に示されるＯＤＴ回路の詳細を示す回路図である。
【図８】図５に示されるＯＤＴ制御回路の論理部によって実行される抵抗値設定処理を説明するためのタイムチャートである。
【図９】図５に示されるＯＤＴ制御回路の論理部によって実行される抵抗値設定処理の動作フローチャートである。
【図１０】本発明の第２実施例による抵抗値試験方法の原理を説明するための素子の抵抗値のバラツキを示す図である。
【図１１】本発明の第２実施例による抵抗値試験方法の動作フローチャートである。
【発明を実施するための形態】
【００１７】
以下、本発明の好ましい実施の形態について図と共に詳細に説明する。
【００１８】
本発明の実施例では、終端抵抗をチップ内に有するＬＳＩにおいて、終端抵抗の抵抗値を調節するために終端抵抗調節回路を設ける。そしてその終端抵抗調節回路は、所定の基準抵抗の抵抗値と等しくなるよう設定される可変抵抗群１を有する。この可変抵抗群１はデジタル制御される。即ち、その抵抗値を段階的に変化させることにより基準抵抗の抵抗値と同等の抵抗値を生成し、そしてこのようにして基準抵抗の抵抗値と同等の抵抗値を有することとなった可変抵抗群１を基準にして終端抵抗の抵抗値を調整し、もって終端抵抗の抵抗値として最適値を得る構成とする。
【００１９】
又、上記終端抵抗調節回路は、上記可変抵抗群１以外に更に可変抵抗値２，３を有する。そして、このうち可変抵抗群１と可変抵抗群２とは、抵抗値設定に関する同一の情報を共有することが可能な構成とされ、その情報を基に可変抵抗群２の抵抗値が設定され、このようにして抵抗値が設定された可変抵抗群２を、更に可変抵抗群３を調節するための基準抵抗として使用する。
【００２０】
又、上記可変抵抗群１，２，３は夫々抵抗値の設定がカウンタにより制御される。即ち、そのカウンタ値により各可変抵抗群の抵抗値を変化させる構成とする。
【００２１】
又、上記可変抵抗群２，３は、その抵抗値設定に関する情報を更に終端抵抗の抵抗値を設定するための情報として使用するために、終端抵抗に対してその情報を伝達する機能を有する。
【００２２】
又、上記可変抵抗群の抵抗値設定のためのカウンタを駆動するクロックはＬＳＩ内部に適用する基準動作クロックよりも十分遅い周波数のものが適用される。
【００２３】
又、上記終端抵抗に伝達される、その抵抗値設定のための情報は、可変抵抗群に対する複数回に亘る抵抗値設定動作によって得られた情報が予め平均化されたのち伝達される。
【００２４】
又、可変抵抗群１，２，３の抵抗値を外部から変化させる手段を設ける。可変抵抗群１は基準抵抗としての固定抵抗と接続され、固定抵抗と可変抵抗群１との間にはレベル検出回路を接続して両者の抵抗値の一致／不一致を検出する。更に可変抵抗群１と可変抵抗群２とはその抵抗値設定のための情報として同一情報を共有する構成とされる。そして可変抵抗群２は可変抵抗群３に接続され、これら可変抵抗２，３間にレベル検出回路を接続して両者の抵抗値の一致／不一致を検出する。又、更に可変抵抗群１及び２の抵抗値設定情報と可変抵抗３の抵抗値設定情報とを外部に伝達する手段を設けておき、これらの情報を取り出すことにより、可変抵抗群１，２，３が有する抵抗値の設定可能範囲の検証試験を行なう。
【００２５】
即ち、先ず可変抵抗群１が有する抵抗値の設定可能範囲が、固定抵抗の抵抗値を包含する範囲を含むことを検証する試験を実施する。次に、このようにして得られた、固定抵抗の抵抗値を包含する範囲に関する情報を可変抵抗群２に対して伝達し、その情報に従って、その範囲に亘って可変抵抗群２の抵抗値を設定する。そしてこのようにして設定された可変抵抗群２の抵抗値の範囲を基準として用い、可変抵抗群３が有する抵抗値設定可能範囲が、可変抵抗群２の抵抗値の範囲を包含する範囲を含むことを検証する試験を実施する。このようにして、実質的に、可変抵抗群１が固定抵抗の抵抗値を包含するものとして得られた抵抗値範囲に亘って可変抵抗群３の抵抗値が設定可能なことを検証し、もって、可変抵抗群３も又、固定抵抗の抵抗値と同等の抵抗値を設定可能なことを検証する。
【００２６】
又更に、可変抵抗群１，２，３の抵抗値を外部から変化させる手段を設ける。
【００２７】
このような構成の実現のため、本発明の好ましい実施の形態では、制御方式をデジタル化することで、数ビットのデジタルレベル信号("Ｈ"又は"Ｌ"レベル)で情報を伝達する構成とする。又、このデジタルレベル信号を平均化処理することで、実際の終端抵抗の抵抗値更新頻度を抑制する。
【００２８】
又、製品としてのＬＳＩ回路において、各可変抵抗群１，２，３がとり得る抵抗値が、基準抵抗の抵抗値を包含するものであることを保証する試験方法を提供する。
【００２９】
又、上記の如くのデジタル制御の場合、上記平均化処理に伴い、実際に終端抵抗に対して設定する抵抗値確定までの時間がアナログ方式よりも増加する可能性がある。しかしながら、終端抵抗制御用のデジタルレベル信号として任意の値を外部から入力可能な構成を設けることで、製品特性検証試験に要される時間の短縮を図ることが可能となる。
【実施例１】
【００３０】
以下、図と共に本発明の実施例につき、詳細に説明する。
【００３１】
図３は、本発明の一実施例としてのＬＳＩ回路のうち、メモリ回路とのインタフェースに関する部分を示す回路図である。図中、ＬＳＩ回路１０００は入出力バッファ１００、終端抵抗としてのＯＤＴ回路２００，制御情報送信用アンプ５００を含む。他方、当該ＬＳＩ回路１０００によってアクセスされ、ＬＳＩ回路１０００からのデータの入出力の相手側装置としてのメモリ回路２０００は、入出力バッファ７００，終端抵抗としてのＯＤＴ回路６００，制御情報受信用アンプ８００を含む。又、ＬＳＩ回路１０００には、ＯＤＴ回路にて実現される終端抵抗の抵抗値の基準となる抵抗値を提供する基準抵抗４００が接続される。
【００３２】
対向する各ＯＤＴ回路２００，６００は、夫々Ｐ型トランジスタ２１ｐ、６１ｐ及びＮ型トランジスタ２１ｎ、６１ｎを含み、これらトランジスタが信号線ＤＱを挟んで電源ラインと接地ラインとの間に接続され、終端抵抗を構成する。この終端抵抗の値が基準抵抗（４００等）の抵抗と同等となるように適切に制御されることにより、信号線ＤＱの信号レベルが適切に制御され、もって高速に且つ正確なデータ転送が実現され得る。
【００３３】
図４は、図３中、ＬＳＩ回路１０００に含まれるＯＤＴ回路２００とＯＤＴ制御回路３００の構成を示す回路図である。同図に示される如く、ＯＤＴ回路２００は、終端抵抗を形成するＰ型及びＮ型トランジスタ対が多数２１ｐ−０，２１ｎ−０，２１ｐ−１，２１ｎ−１，...、２１ｐ−（Ｎ−１），２１ｎ−（Ｎ−１），２１ｐ−Ｎ，２１ｎ−Ｎ並列接続された構成を有し、ＯＤＴ制御回路３００から出力される制御信号ＰＤＲＶ［０］，ＮＤＲＶ［０］，ＰＤＲＶ［１］，ＮＤＲＶ［１］，...、ＰＤＲＶ［Ｎ―１］，ＮＤＲＶ［Ｎ―１］，ＰＤＲＶ［Ｎ］，ＮＤＲＶ［Ｎ］が対応するトランジスタのゲートに印加されることにより、それらがオン・オフされる。このようにして実質的に電源ライン、接地ライン間に、信号線ＤＱを挟んで接続されるトランジスタの実質並列個数が調整され、もって終端抵抗としての抵抗値が制御される。
【００３４】
ＯＤＴ制御回路３００は、外部の基準抵抗４００が接続され、抵抗値を実現する可変抵抗部３０と可変抵抗部３０の制御を行うカウンタ部４０及び論理部１０とを含む。
【００３５】
図５は、ＯＤＴ制御回路３００の構成の詳細を示す回路図である。
【００３６】
この回路は、カウンタ４２、そのカウンタ４２に入力されるクロックを生成する分周器４１、論理回路１１,１２，１３，１４，１５，１６，１７，１８並びに可変抵抗部３０とで構成される。図４に示される論理部１０は、具体的には、レジスタ（Ｐ）１２，レジスタ（Ｎ）１１，平均化回路（Ｐ）１３，及び平均化回路（Ｎ）１４を含む。又、レジスタ（Ｐ）１２，レジスタ（Ｎ）１１には、外部から直接抵抗値設定情報を入力するための信号ＴＥＳＴ1，ＴＥＳＴ２が供給される。
【００３７】
図６は、図４，５中、可変抵抗部３０の詳細構成を示す回路図である。
【００３８】
この回路は、可変抵抗回路群１，２，３と、比較回路１，２とで構成される。可変抵抗群１は６個のＮ型（Ｎチャネル）トランジスタ３１ｎ−０，３１ｎ−１，...、３１ｎ−５が並列接続された構成を有し、可変抵抗群２は６個のＮ型トランジスタ３２ｎ−０，３２ｎ−１，...、３２ｎ−５が並列接続された構成を有し、可変抵抗群３は６個のＰ型（Ｐチャネル）トランジスタ３２ｐ−０，３２ｐ−１，...、３２ｐ−５が並列接続された構成を有する。
【００３９】
この例は、図４中、上記終端抵抗を構成するＰ型（Ｐチャネル）及びＮ型（Ｎチャネル）トランジスタ対２１ｐ−０，２１ｎ−０，２１ｐ−１，２１ｎ−１，...、２１ｐ−（Ｎ−１），２１ｎ−（Ｎ−１），２１ｐ−Ｎ，２１ｎ−Ｎが合計６対の場合に対応する（Ｎ＝５）。即ち、可変抵抗群１，２，３の各々を構成するトランジスタ群は、夫々終端抵抗を構成するトランジスタ対に対応するものとされる。
【００４０】
可変抵抗群１，２，３を構成する各トランジスタは、図６に示される如く、そのゲートに、夫々制御信号ＮＤＲＶＮＡ０，ＮＤＲＶＮＡ１，...、ＮＤＲＶＮＡ５，ＰＤＲＶＮＡ０，ＰＤＲＶＮＡ１，...、ＰＤＲＶＮＡ５が印加されることによってオン・オフされ、もって実質的に並列接続されるトランジスタの組み合わせが決定される。その結果、その並列回路によって実現される抵抗値が制御される。
【００４１】
可変抵抗群２は、可変抵抗群１と、その論理及び物理形状を同一に製造されており、もって可変抵抗群１と同じ制御信号ＮＤＲＶＮＡ０，ＮＤＲＶＮＡ１，...、ＮＤＲＶＮＡ５を印加すれば、可変抵抗群１の抵抗値と同じ抵抗値が得られるように構成されている。又、可変抵抗群３は可変抵抗群２と直列に接続され、可変抵抗群２の抵抗値を基準にし、制御信号ＰＤＲＶＮＡ１，...、ＰＤＲＶＮＡ５によりそのトランジスタ３２ｐ−０，３２ｐ−１，...、３２ｐ−５をオン・オフすることにより、最適な抵抗値を実現するように構成される。尚、これらの制御の詳細は後述する。
【００４２】
尚上記の如く、可変抵抗群１，２はＮ型トランジスタ、可変抵抗群３はＰ型トランジスタで構成されており、これは電位の高い側をＰ型、電位の低い側をＮ型とした方が安定した抵抗値を得られるからである。
【００４３】
図６に示される如く、可変抵抗群１は基準抵抗４００が接続される外部端子(ODTVREF)に接続され、更に同じ接続点において比較回路１（３５）と接続される。この比較回路１は、電源ラインとの間に接続された基準抵抗４００と接地ラインとの間に接続された可変抵抗群１との接続点の電圧レベルと、所定の閾値レベルＶＤＤＱ／２との比較を行なうことで、その点のレベル検出を行なう。同様に、可変抵抗群２と可変抵抗群３との接続点に比較回路２（３４）が接続され、電源レベルとの間に接続された可変抵抗群３と接地レベルとの間に接続された可変抵抗群２との間の接続点のレベル検出を行う。
【００４４】
図７は、図４中のＯＤＴ回路２００の詳細回路構成を示す回路図である。この回路は図６に示される可変抵抗群１，２，３と同様にトランジスタ２１ｐ−０，２１ｐ−１，２１ｐ−２，...、２１ｐ−ｎ、２１ｎ−０，２１ｎ−１，２１ｎ−２，...、２１ｎ−ｎを夫々並列接続した可変終端抵抗回路であり、制御信号ＰＤＲＶ０，ＰＤＲＶ１，...、ＰＤＲＶｎ、ＮＤＲＶ０，ＮＤＲＶ１，...、ＮＤＲＶｎが各々のゲートに印加され、もって夫々のトランジスタがオン・オフされる。その結果、実質的に並列接続されるトランジスタの組み合わせが制御され、もって並列回路によって実現される抵抗値が制御される。
【００４５】
又、ＯＤＴ信号により、トランジスタ２２ｐ、２２ｎを介し、当該可変終端抵抗そのものの信号線ＤＱＳ／ＤＱとの接続をオン・オフ可能である。即ち、ＯＤＴ回路２００の終端抵抗としてのトランジスタ全て２１ｐ−０，２１ｐ−１，２１ｐ−２，...、２１ｐ−ｎ、２１ｎ−０，２１ｎ−１，２１ｎ−２，...、２１ｎ−ｎを信号線に接続し又は信号線から切り離すことが可能となる。
【００４６】
図８は、ＯＤＴ回路２００による抵抗値設定処理を説明するためのタイムチャートである。同図に示される波形は、図５に示されるカウンタ４２の０番目ビットとレジスタ（Ｐ），（Ｎ）１２，１１の夫々の出力波形である。レジスタ（Ｐ），（Ｎ）１２，１１を介し、カウンタ４２のカウンタ値を可変抵抗群１，２，３に対する制御信号として入力することで、可変抵抗群１，２，３の抵抗値を変更することができる。具体的には上記の如く、各可変抵抗群としての並列回路を実質的に構成するトランジスタの組み合わせを制御することにより、この並列回路の抵抗値を変更することが出来る。
【００４７】
図８中、横軸は時間（サイクル）を示し、縦軸は夫々のカウンタ・レジスタの出力するレベルの段階的変化を示している。各レジスタ（Ｐ）、（Ｎ）１２，１１の出力レベルの変化はそのまま、レジスタの出力信号が制御信号として供給される可変抵抗群１，２，３が実現する抵抗値を示している。即ち、図中、カウンタ４２の０番目ビットの出力周期を1サイクルとして、レジスタ（Ｎ），（Ｐ）１１，１２の値はこの周期毎に順次変更されることになる。
【００４８】
図８に示される如く、可変抵抗群１，２，３はＮ型トランジスタ側（即ち可変抵抗群１，２)の設定とＰ型トランジスタ側（即ち可変抵抗群３）の設定とを交互に繰り返し、その都度比較回路３５，３４によってレベル検出が行なわれる。即ち、基準抵抗４００と可変抵抗群１との抵抗値の比較、及び可変抵抗群２と可変抵抗群３との抵抗値比較が行なわれ、そして比較の結果一致した時点の設定値、即ち各制御信号のＨ／Ｌの組み合わせが得られ、これらが平均化部１３，１４によって平均化された後、ＯＤＴ回路２００に対して抵抗値設定用制御情報として伝達される。
【００４９】
具体的には、先ず、Ｎ型トランジスタ側（可変抵抗群１，２）を設定する。即ちNビットのカウンタ４２（図５の例では、一例として７ビットとしている)を動作させ、可変抵抗群１，２の夫々の抵抗値を変化させる。即ち、カウンタ４２から出力される各ビット毎の制御信号のＨ／Ｌレベルによって、各制御信号がゲートに印加されるトランジスタがオン・オフされ、オンされたトランジスタは並列回路を構成し、オフされたトランジスタは並列回路を構成しないことにより並列回路の抵抗値が変化される。尚、各可変抵抗群１，２，３を構成するトランジスタの形状を、夫々がターンオンされた際に得られる抵抗値の比が例えば以下の比となるように構成することにより、カウンタ４２の６ビット出力（第０ビット乃至第５ビット）によってターンオンされるトランジスタによる並列回路の抵抗値を、図８に示されるレジスタの出力の如く、カウンタ４２の計数値の更新と共に階段状に順次増加又は減少するように構成することが可能となる。
３１ｎ−０：３１ｎ−１：３１ｎ−２：３１ｎ−３：３１ｎ−４：３１ｎ−５
＝３２ｎ−０：３２ｎ−１：３２ｎ−２：３２ｎ−３：３２ｎ−４：３２ｎ−５
＝３２ｐ−０：３２ｐ−１：３２ｐ−２：３２ｐ−３：３２ｐ−４：３２ｐ−５
＝３２：１６：８：４：２：１
又は、
３１ｎ−０：３１ｎ−１：３１ｎ−２：３１ｎ−３：３１ｎ−４：３１ｎ−５
＝３２ｎ−０：３２ｎ−１：３２ｎ−２：３２ｎ−３：３２ｎ−４：３２ｎ−５
＝３２ｐ−０：３２ｐ−１：３２ｐ−２：３２ｐ−３：３２ｐ−４：３２ｐ−５
＝１：２：４：８：１６：３２
このように構成する場合、ＯＤＴ回路２００を構成するトランジスタについても同様に、夫々がターンオンされた際に得られる抵抗値が以下の比となるように構成することにより、共通する制御信号によって同等の抵抗値が実現され得る。
２１ｎ−０：２１ｎ−１：２１ｎ−２：２１ｎ−３：２１ｎ−４：２１ｎ−５
＝２１ｐ−０：２１ｐ−１：２１ｐ−２：２１ｐ−３：２１ｐ−４：２１ｐ−５
＝３２：１６：８：４：２：１
又は、
２１ｎ−０：２１ｎ−１：２１ｎ−２：２１ｎ−３：２１ｎ−４：２１ｎ−５
＝２１ｐ−０：２１ｐ−１：２１ｐ−２：２１ｐ−３：２１ｐ−４：２１ｐ−５
＝１：２：４：８：１６：３２
この抵抗値変化に伴い、図6に示す比較回路1（３５）の出力がある時点で遷移する。レジスタ（Ｎ）１１はこの比較回路1の出力データＣＯＭＰＮが遷移した時点の制御情報をラッチする。この比較回路出力が遷移する時点は、可変抵抗群１の抵抗値が外部抵抗（基準抵抗４００）と略等しい抵抗値に設定された時点と一致し、もってこれと同等の構成を有する可変抵抗値２の抵抗値も同様に基準抵抗４００の抵抗値と略等しく設定された時点と一致する。
【００５０】
即ち、比較回路１（３５）の比較の基準となる閾値電圧ＶＤＤＱ／２を電源電圧の半分の電圧に設定しておくことにより、基準抵抗４００の抵抗値と可変抵抗値１の抵抗値とが等しくなった時点で、両者による夫々の電圧降下が等しくなり、もって両者間の接続点の電圧レベルが電源電圧の半分となり、基準となる閾値電圧と等しくなる。したがって、その時点を境にして、比較回路３５の出力が遷移することとなる。
【００５１】
次に、Ｐ型トランジスタ側（可変抵抗群３）の設定に移る。可変抵抗群３の設定はカウンタ４２の(Ｎ−１)番目のビット（図の例の場合、第６ビット）のレベル遷移によって行われる。即ち第６ビットは図５に示される如く、レジスタ（Ｎ）１１に対してはそのまま供給され、レジスタ（Ｐ）１２に対してはインバータ１７を介して反転後に供給されており、このレベルによって各レジスタの出力がオン・オフされる。
【００５２】
上述のＰ型トランジスタ側（可変抵抗群１，２)の設定の場合同様、この場合もレジスタ（Ｐ）１２を介したカウンタ４２の出力情報により可変抵抗群３の抵抗値が順次変化される。上記の場合同様、この可変抵抗群３の順次の抵抗値変化により、ある時点、即ち、このように順次変化される可変抵抗群３の抵抗値が可変抵抗値２の抵抗値と略等しくなった時点で比較回路２（３４）の状態が遷移することとなる。
【００５３】
レジスタ（Ｐ）１２はこの時点を比較回路２（３４）の出力信号ＣＯＭＰＰによって検出し、この場合の制御情報（即ちカウンタ４２の出力ビット情報であり、可変抵抗群３への制御信号）をラッチする。上記の如く既にＮ型トランジスタ側（可変抵抗群１，２）の設定によって可変抵抗群２の抵抗値は外部の基準抵抗４００の抵抗値と略等しくされているため、可変抵抗群２の抵抗値を基準としてこのように設定された可変抵抗群３の抵抗値も又、外部基準抵抗４００の抵抗値と略等しくなる。
【００５４】
上記Ｎ型トランジスタ側の設定動作及びＰ型トランジスタ側の設定動作を順次繰り返す間、レジスタ（Ｐ），（Ｎ）１２，１１は，可変抵抗群１，２，３が夫々外部基準抵抗４００と等しい抵抗値となるような制御情報をその都度ラッチしている。この抵抗値設定情報は平均化部（Ｐ），（Ｎ）１４，１３に伝達され、そこで平均化処理が施された上で、ＯＤＴ回路２００に対して抵抗値設定情報として伝達される。
【００５５】
トランジスタで構成される可変抵抗群１，２，３及びＯＤＴ回路２００の抵抗値は、プロセス，温度、電源電圧等により変動する。しかしながら、実際の動作においてはＯＤＴの抵抗変化はそれほど頻繁に起こらない。したがって平均化（Ｐ），（Ｎ）回路１４，１３にて上記Ｐ型トランジスタ側設定とＮ型トランジスタ側設定処理を何度か繰り返した後、その結果を平均化し、平均化された制御信号をＯＤＴ回路に伝達する方式によっても、実質的に抵抗値補償の精度を低下させる可能性は殆ど無いと考えられる。又、このような方式を取ることにより、終端抵抗値の制御信号であるデジタルレベルを基本クロック毎にＯＤＴ回路に伝達する必要がなくなり、消費電流の増大を抑制することが可能となる。
【００５６】
図９は、上記抵抗値設定処理の動作フローチャートである。図示の如く、先ずステップＳ１で平均化部１３，１４のカウンタを０リセットし、ステップＳ２にてカウンタ４２をリセットし、ステップＳ３にてレジスタ（Ｎ）１１に対してカウンタ４２の値を設定する。その結果、カウンタ値に応じた制御信号によって可変抵抗群１，２の抵抗値が設定される。ステップＳ４にて比較器３５の比較結果を判定し、比較結果が「遷移無し」の場合、ステップＳ５でカウンタ４２をカウントアップし、ステップＳ３に戻る。
【００５７】
ステップＳ４の比較結果が「遷移有り」となった場合、即ち、可変抵抗群１の抵抗値が基準抵抗４００の抵抗値と略等しくなった場合、そのときのレジスタ１１の値（抵抗値設定情報）をラッチする。そしてステップＳ６に進み、カウンタ４２をリセットし、ステップＳ７にて、カウンタ４２のカウンタ値をレジスタ（Ｐ）１２に設定する。その結果、カウンタ値に応じた制御信号によって可変抵抗群３の抵抗値が設定される。ステップＳ８にて比較器３４の比較結果を判定し、比較結果が「遷移無し」の場合、ステップＳ９でカウンタ４２をカウントアップし、ステップＳ７に戻る。
【００５８】
ステップＳ８の比較結果が「遷移有り」となった場合、即ち、可変抵抗群３の抵抗値が可変抵抗群２の抵抗値と略等しくなった場合、そのときのレジスタ１２の値（抵抗値設定情報）をラッチし、ステップＳ１０にて平均化部１３，１４のカウンタ値を１増加し、ステップＳ１１にて、平均化部１３，１４のカウンタ値が２５６に至ったかどうか判定し、ＹＥＳならそれまで各レジスタ１１，１２がラッチした抵抗値設定情報が値が平均化され、ＯＤＴ回路２００に抵抗値設定情報として伝達される。そしてステップＳ１３で平均化部のカウンタ値をリセットした後、ステップＳ２に戻る。ステップ１１の結果がＮＯの場合、上述のステップＳ２乃至Ｓ１１を繰り返す。
【００５９】
このように図９と共に説明した終端抵抗値調整（補償）方法は、通常ＬＳＩ内部に制御回路として作りこむが、外部から制御を操作する方法も可能である。外部からの制御方法は、コンピュータに同方法を実行させるための命令よりなるプログラムを用い、コンピュータに同プログラムを実行させることにより実施することが可能である。この場合、コンピュータから対象ＬＳＩ回路に対するデータ（即ち抵抗値設定用制御信号等）の入力並びにＬＳＩ回路からコンピュータに対する比較結果（比較回路３４，３５の出力）等の伝達等のためのインタフェースが必要とされる。この場合のプログラムは例えばＣＤ−ＲＯＭ等の可搬式記録媒体経由、或いはインターネット等の通信網経由でコンピュータにロードされる。
【００６０】
図１０は、上述のＬＳＩ回路１０００のＯＤＴ制御回路３００の可変抵抗群１，２，３がとり得る抵抗値が、基準抵抗４００の抵抗値をとり得るか否かを試験するための方法の原理を説明するための図である。このグラフの横軸はトランジスタのゲート本数、縦軸は、該当するゲート本数分のトランジスタがターンオンされて並列回路を構成する際のその並列回路の抵抗値を示す。
【００６１】
一般にＬＳＩ回路はプロセス変動を持つため、これを構成するトランジスタの特性は一意には決定されず、同グラフに記載したスロー(トランジスタ能力の最小限度)及びファスト(トランジスタ能力の最大限度)との間の範囲でばらつくことになる。今、仮に上記基準抵抗４００の抵抗値＝３００Ωとした場合、上記バラツキを考慮に入れてこの抵抗値を実現するために要される並列回路を構成するトランジスタの本数は２０〜２７本の間（図中、範囲Ａ）でばらつくことになる。このバラツキを考慮すると、終端抵抗値として３００Ωをターゲットにしているのに対し、並列回路を構成するトランジスタの本数を２０〜２７本の範囲で変化させる際、並列回路の抵抗値はこれに応じて２１５〜３７５Ω範囲（図中、範囲Ｂ）中のいずれかの値となる。これは、図６に示す可変抵抗群１，２の各々がとり得る値の範囲を示す。
【００６２】
そこで、上記ＯＤＴ制御回路３００の抵抗値の試験時には、トランジスタのゲート本数＝２０の設定時には、可変抵抗群１の抵抗値が基準抵抗４００の抵抗値よりも大きいことを確認する。又、トランジスタゲート本数＝２７の設定の場合には、可変抵抗群１の抵抗値が基準抵抗４００の抵抗値よりも小さいことを確認する。その結果、可変抵抗群１が基準抵抗値＝３００Ωと同等の抵抗値を設定可能なことを保証することが可能である。
【００６３】
次に可変抵抗群３がとり得る抵抗値の保証を行う。上記の如く可変抵抗群２は可変抵抗群１と同じ抵抗値を有することとなり、図１０に示す如く、トランジスタのゲート本数＝２０の設定時には、その抵抗値は、上記プロセス特性がスローの場合３７５Ω前後（上記範囲Ｂの上限）となる。このため、それよりも高い抵抗値となるよう可変抵抗群３についてランジスタのゲート本数＝１６を設定する。そしてこの状態で可変抵抗群３の抵抗値が可変抵抗群２の抵抗値よりも高いことを確認する(即ち、図中、範囲Ｃ１)。
【００６４】
次に、可変抵抗群２についてトランジスタのゲート本数＝２７に設定し、可変抵抗群３についてはトランジスタのゲート本数＝４０に設定し、この状態で可変抵抗群３の抵抗値が可変抵抗群２の抵抗値よりも小さいことを確認する（即ち図中、範囲Ｃ２)。その結果可変抵抗群３が、基準抵抗値(＝３００Ω)を設定し得るものとして判定された可変抵抗群２の抵抗値範囲を更にカバーする設定が可能であることが保証される。その結果、可変抵抗群３も又、基準抵抗値＝３００Ωと同等の抵抗値を設定可能であることが保証される。
【００６５】
尚、実際の各可変抵抗群１，２，３を夫々構成する並列回路を構成するトランジスタの数は、必ずしも上記の指定本数の如く４０個必要というわけではなく、例えば上記の如く、各並列回路を構成するトランジスタのターンオン時の抵抗値を互いに異ならせ、その間の比を１：２：４：８：１６：３２に設定する等の手法により、上記の例の如く、並列回路を構成するトランジスタの数が６の場合であっても、実質的に上記の如くの指定ゲート本数／トランジスタ本数によるものと同等の抵抗値の実現が可能となる。
【００６６】
図１１は、上述の各可変抵抗群１，２，３を夫々構成する並列回路を構成する各トランジスタによる抵抗値が基準抵抗４００の抵抗値を実現可能であることを検証するための試験の動作フローチャートである。
【００６７】
同図中、ステップＳ２１では可変抵抗群１のトランジスタゲート本数＝２０、即ち、並列トランジスタ数２０個相当に設定する。この設定は、可変抵抗群１に供給する上記制御信号ＮＤＲＶＮＡ０乃至ＮＤＲＶＮＡ５をカウンタ４２，レジスタ１１によって上述の如く変化させることにより行なう。次にステップＳ２２にて、比較回路３５にて、可変抵抗群１の抵抗値と基準抵抗４００の抵抗値との比較を行ない、その結果、ステップＳ２３にて、比較回路３５の出力がＬレベル即ち、可変抵抗群１の抵抗値の方が小さい場合、当該ＬＳＩ回路は規格外と判定する。他方、出力がＨレベルの場合、即ち可変抵抗群１の抵抗値の方が大きい場合、ステップＳ２４に移行し、可変抵抗群１のトランジスタゲート本数＝２７、即ち並列トランジスタ数２７個相当に設定する。そして上記同様に比較回路３５にて抵抗値比較を行なう。
【００６８】
その結果、ステップＳ２６にて、比較回路３５の出力がＨレベル、即ち可変抵抗群１の抵抗値の方が大きい場合、当該ＬＳＩ回路は規格外と判定する。他方、出力がＬレベルの場合、即ち可変抵抗群１の抵抗値の方が小さい場合、ステップＳ２７に移行する。
【００６９】
ステップＳ２７では可変抵抗群１，２のトランジスタゲート本数＝２０、即ちトランジスタ２０個相当に設定し、更にステップＳ２８にて可変抵抗群３のトランジスタゲート本数＝１６、即ち並列トランジスタ数１６個相当に設定する。次にステップＳ２９にて、比較回路３４にて、可変抵抗群２，３の抵抗値の比較を行ない、その結果、ステップＳ３０にて、比較回路３４の出力がＨレベル即ち、可変抵抗群３の抵抗値の方が小さい場合、当該ＬＳＩ回路は規格外と判定する。他方、出力がＬレベルの場合、即ち可変抵抗群３の抵抗値の方が大きい場合、ステップＳ３１に移行し、可変抵抗群１，２のトランジスタゲート本数＝２７、即ち並列トランジスタ数２７個相当に設定し、ステップＳ３３にて、可変抵抗群３のトランジスタゲート本数＝４０、即ち並列トランジスタ数４０個相当に設定する。そして上記同様に比較回路３４にて抵抗値比較を行なう。
【００７０】
その結果、ステップＳ３４にて、比較回路３４の出力がＬレベル即ち、可変抵抗群３の抵抗値の方が大きい場合、当該ＬＳＩ回路は規格外と判定する。他方、出力がＨレベルの場合、即ち可変抵抗群３の抵抗値の方が小さい場合、この処理を終了する。この場合、当該ＬＳＩ回路は、少なくともＯＤＴ制御回路３００内の可変抵抗群１，２，３の抵抗値に関して規格内に収まることが確認されたことになる。
【００７１】
このように図１１と共に説明した試験方法は、コンピュータに同方法を実行させるための命令よりなるプログラムを用い、コンピュータに同プログラムを実行させることにより実施することが可能である。この場合、コンピュータから被試験ＬＳＩ回路に対する試験用データ（即ち抵抗値設定用制御信号）の入力並びにＬＳＩ回路からコンピュータに対する比較結果（比較回路３４，３５の出力）の伝達等のためのインタフェースが必要とされる。この場合のプログラムは例えばＣＤ−ＲＯＭ等の可搬式記録媒体経由、或いはインターネット等の通信網経由でコンピュータにロードされる。
【００７２】
尚、このように制御方式をデジタル化し制御信号を平均化する手順を含む方式では、上記試験においても、抵抗値安定までの時間が従来のアナログ方式と比較して増大することが懸念される。しかしながら、本実施例においては、図４に示すようにＯＤＴ回路２００とＯＤＴ制御回路３００とが独立して構成されており、抵抗値設定信号を外部から直接制御することも可能である。このように抵抗値設定信号を外部供給とすることによって試験時間の増大を招くことなく、上記試験を迅速に実施することが可能となる。
【００７３】
このように本発明によるＯＤＴ回路方式によれば、基準抵抗端子数やチップサイズを増加させることなく、ノイズ耐力を大幅に向上させた終端抵抗（ＯＤＴ)回路を実現することができる。更にこのようなＯＤＴ回路方式を実現するためのＯＤＴ制御回路の試験に要する時間の増大を抑制することも又可能である。
【００７４】
本発明は、以下の付記に記載の構成にて実施することが可能である。
（付記１）
半導体素子の抵抗値を補償するための方法であって、
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階よりなり、
前記段階は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる段階よりなる方法。
（付記２）
更に、付記１に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階で得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記１に記載の複数の半導体素子の組み合わせを決定する段階とよりなる付記１に記載の方法。
（付記３）
前記複数の半導体素子の組み合わせを所定のクロックによって更新されるカウンタにより更新する段階よりなる付記１又は２に記載の方法。
（付記４）
前記所定のクロックの周波数は、付記１に記載の複数の半導体素子の組み合わせによって実現される抵抗値を適用する回路の動作クロックの周波数よりも充分低く設定することを特徴とする付記３に記載の方法。
（付記５）
前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記１に記載の複数の半導体素子の組み合わせを決定する段階は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階を複数回実行して得られた半導体素子の組み合わせの情報を平均し、平均化された情報に基づいて付記１に記載の複数の半導体素子の組み合わせを決定する段階よりなる付記２に記載の方法。
（付記６）
付記１に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第４半導体素子、第５半導体素子よりなり、
一方の導電型の第４半導体素子に対応する同じ導電型の第１の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
前記段階にて得られた第１の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第２の比較用の半導体素子の組み合わせを決定する段階と、
当該決定された第２の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第５の半導体素子に対応するこれと同じ導電型の第３の比較用の半導体素子の組み合わせによって実現する段階と、
前記第２の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第４の半導体素子の組み合わせを決定する段階と、
前記第３の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第５の半導体素子の組み合わせを決定する段階とよりなる付記１乃至５のうちの何れかに記載の方法。
（付記７）
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなり、
前記抵抗値実現部は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる動作を実行することを特徴とする抵抗値補償機能を有する回路。
（付記８）
更に、付記７に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段と、
比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段にて得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記７に記載の複数の半導体素子の組み合わせを決定する手段とよりなる付記７に記載の回路。
（付記９）
前記複数の半導体素子の組み合わせを所定のクロックによって更新されるカウンタを含む付記７又は８に記載の回路。
（付記１０）
前記所定のクロックの周波数は、付記７に記載の複数の半導体素子の組み合わせによって実現される抵抗値を適用する回路の動作クロックの周波数よりも充分低く設定することを特徴とする付記９に記載の回路。
（付記１１）
前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記７に記載の複数の半導体素子の組み合わせを決定する手段は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する処理を複数回実行して得られた半導体素子の組み合わせの情報を平均する平均化手段を有し、
平均化手段にて平均化された情報に基づいて付記７に記載の複数の半導体素子の組み合わせを決定することを特徴とする付記８に記載の回路。
（付記１２）
付記７に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第４半導体素子、第５半導体素子よりなり、
一方の導電型の第４半導体素子に対応する同じ導電型の第１の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段と、
前記手段にて得られた第１の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第２の比較用の半導体素子の組み合わせを決定する手段と、
当該決定された第２の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第５の半導体素子に対応するこれと同じ導電型の第３の比較用の半導体素子の組み合わせによって実現する手段と、
前記第２の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第４半導体素子の組み合わせを決定する手段と、
前記第３の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第５半導体素子の組み合わせを決定する手段とを含む付記７乃至１１のうちの何れかに記載の回路。
（付記１３）
半導体素子の抵抗値を補償するための処理の制御をコンピュータに実行させるためのプログラムであって、
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階をコンピュータに実行させるため命令よりなり、
前記段階は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる段階よりなるプログラム。
（付記１４）
更に、付記１３に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階で得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記１３に記載の複数の半導体素子の組み合わせを決定する段階とをコンピュータに実行させるための命令よりなる付記１３に記載のプログラム。
（付記１５）
前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記１３に記載の複数の半導体素子の組み合わせを決定する段階は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階を複数回実行して得られた半導体素子の組み合わせの情報を平均し、平均化された情報に基づいて付記１３に記載の複数の半導体素子の組み合わせを決定する段階よりなる付記１４に記載のプログラム。
（付記１６）
付記１３に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第４半導体素子、第５半導体素子よりなり、
一方の導電型の第４半導体素子に対応する同じ導電型の第１の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
前記段階にて得られた第１の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第２の比較用の半導体素子の組み合わせを決定する段階と、
当該決定された第２の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第５半導体素子に対応するこれと同じ導電型の第３の比較用の半導体素子の組み合わせによって実現する段階と、
前記第２の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第４半導体素子の組み合わせを決定する段階と、
前記第３の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第５半導体素子の組み合わせを決定する段階とをコンピュータに実行させるための命令を含む付記１３乃至１５の内の何れかに記載のプログラム。
（付記１７）
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験するための方法であって、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階よりなる方法。
（付記１８）
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、半導体素子の所定の第１の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定する段階と、
前記所定の第１の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第２の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階とよりなる付記１７に記載の方法。
（付記１９）
付記１７に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせよりなり、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、一方の導電型の半導体素子につき、所定の第１の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定し、前記所定の第１の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第２の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階と、
他方の導電型の半導体素子につき、前記一方の半導体素子の前記所定の第１の組み合わせよりも高い抵抗値を実現する所定の第３の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第１の組み合わせによって実現される抵抗値よりも高いか否かを判定し、前記一方の半導体素子の前記所定の第２の組み合わせよりも低い抵抗値を実現する所定の第４の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第２の組み合わせによって実現される抵抗値よりも低いか否かを判定する段階とよりなる付記１７又は１８に記載の方法。
（付記２０）
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験する処理の制御をコンピュータに実行させるためのプログラムであって、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階をコンピュータに実行させるための命令よりなるプログラム。
（付記２１）
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、半導体素子の所定の第１の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定する段階と、
前記所定の第１の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第２の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階とよりなる付記２０に記載のプログラム。
（付記２２）
付記２０に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせよりなり、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、一方の導電型の半導体素子につき、所定の第１の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定し、前記所定の第１の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第２の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階と、
他方の導電型の半導体素子につき、前記一方の半導体素子の前記所定の第１の組み合わせよりも高い抵抗値を実現する所定の第３の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第１の組み合わせによって実現される抵抗値よりも高いか否かを判定し、前記一方の半導体素子の前記所定の第２の組み合わせよりも低い抵抗値を実現する所定の第４の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第２の組み合わせによって実現される抵抗値よりも低いか否かを判定する段階をコンピュータに実行させるための命令を含む付記２０又は２１に記載のプログラム。
【符号の説明】
【００７５】
１０ 論理部
１１，１２ レジスタ
１３，１４ 平均化部
３０ 可変抵抗部
３４，３５ 比較回路
４０ カウンタ
４２ カウンタ
２００ ＯＤＴ回路
３００ ＯＤＴ制御回路
４００ 基準抵抗
【技術分野】
【０００１】
本発明は抵抗値補償方法、抵抗値補償機能を有する回路、回路の抵抗値試験方法，抵抗値補償プログラム、回路の抵抗値試験プログラム及びシステムに係る。
【背景技術】
【０００２】
所謂ＤＤＲ（ダブルデータレート）２メモリインタフェース等の高速なデータ転送が要求される仕様のＬＳＩ回路では、ＬＳＩ内部に、メモリ回路との間のインタフェース部分の終端抵抗値を調整制御することが行なわれる。上記ＤＤＲ２メモリインタフェースでは、このメモリ回路とＬＳＩ回路との間のインタフェース部分の終端抵抗値の調整を目的として、所謂ＯＤＴ（オンダイターミネーション）機能を搭載することが仕様として決定されている。このため、例えばＤＤＲ２メモリインタフェースのＯＤＴ回路においては、その終端抵抗値を７５Ωもしくは１５０Ωに調整する機構をＬＳＩ回路内部に搭載する必要がある。
【０００３】
図１は従来のアナログ方式による終端抵抗（ＯＤＴ）回路と終端抵抗調整回路の構成図（概念図）を示し、図２はこの終端抵抗制御回路の詳細を示す。
【０００４】
この例においては、基準となる固定抵抗（基準抵抗）５に接続した制御回路６により、終端抵抗３の値を決定する。本方式による構成は、図１に示すように、トランジスタで構成した終端抵抗３と入出力バッファ２、終端抵抗値を制御するための制御回路６を含む。
【０００５】
このうち終端抵抗制御回路６は図２に示される如くの構成を有し、その基準レベル発生部では、基準抵抗６とトランジスタＴｒ．１との直列回路による電流パスで発生するレベルをオペアンプで受けてトランジスタＴｒ．２のゲートレベルを生成する。又、トランジスタＴｒ．２と直列に接続され、基準抵抗５と同様の抵抗値を得るために設けられたトランジスタＴｒ．３を含む。
【０００６】
又、トランジスタＴｒ．４，Ｔｒ．５は夫々スイッチとしての機能を有し、これらはＯＤＴＥＮ信号により制御され、終端抵抗値を制御するレベル信号ＢＩＡＳＰ，ＢＩＡＳＮを出力する。このレベル信号ＢＩＡＳＰ，ＢＩＡＳＮは、制御回路６から終端抵抗を構成するトランジスタのゲートに供給され、そのゲートレベルの調整によって終端抵抗３を構成する各トランジスタの抵抗値が基準抵抗５の抵抗値に等しくなるように調整される。
【０００７】
即ち、終端抵抗３を構成するトランジスタ（Ｐ型及びＮ型ＦＥＴ）及び前記制御回路６内のトランジスタＴｒ．１，Ｔｒ．２，Ｔｒ．３等の半導体素子は全て同一のＬＳＩ回路１に含まれ、同一チップ内で同一の製造過程で製造されているため、その特性は互い略等しいと言って良い。そのため、制御回路６内でトランジスタＴｒ．２，Ｔｒ．３の各々によって基準抵抗５の抵抗値と同等の抵抗値を実現し、その際のゲートレベルをそのままレベル信号ＢＩＡＳＰ，ＢＩＡＳＮとして取り出して終端抵抗３を構成する各トランジスタのゲートに印加することにより、終端抵抗３を構成する各トランジスタによって基準抵抗５と同等の抵抗値が実現されることになる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１９９０３０号公報
【特許文献２】特開平１０−１３３７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら図１，図２に示す構成の場合、レベル信号ＢＩＡＳＰ，ＢＩＡＳＮの信号レベルはアナログレベルである。即ち、このレベルによって終端抵抗３を構成する各トランジスタの物理的な状態を制御することによってその抵抗値を制御する。しがたって、当該レベル信号ＢＩＡＳＰ，ＢＩＡＳＮを伝達するための配線がＬＳＩ内部を引きまわされた場合、チップ内部で発生するノイズの影響を受け易くなる。その結果、終端抵抗３を構成する各トランジスタのゲート端子に印加される電圧が微妙にずれた場合、所望の抵抗値を実現させることが困難となることが考えられる。
【００１０】
特に一般にＬＳＩ回路とメモリ回路とのインタフェースを構成するライン数は多数にわたり、制御回路６をそれらの多数のラインに対して共通に設けると、一個の制御回路６からライン毎の多数の終端抵抗３に対してレベル信号ＢＩＡＳＰ，ＢＩＡＳＮを供給することになり、その結果ノイズの影響を受けやすくなる。
【００１１】
この問題の解決策として、例えば制御回路６を、終端抵抗３毎に設けることが考えられる。その結果ノイズ耐力の向上が可能となる。しかしながらこの場合、基準抵抗５の端子数やチップサイズの大幅な増大を招くこととなり、所望の回路規模仕様を満足しなくなる虞がある。
【００１２】
本発明は上記問題点を解決するためになされたものであり、基準抵抗の端子数やチップサイズを増加させることなく、ノイズ耐力を大幅に向上させ得る終端抵抗（例えば上記ＯＤＴ）の制御方式を提供することを目的とする。
【課題を解決するための手段】
【００１３】
開示の技術は、複数の半導体素子の組み合わせによって抵抗値を実現するものであって、組み合わせるべき複数の半導体素子を順次選択し、選択された半導体素子によって実現される抵抗値を順次変化させることにより所望の抵抗値と同等の抵抗値を実現するものである。
【００１４】
このような構成では、実現される抵抗値は組み合わせるべき半導体素子の選択によって決定されることから、抵抗値の実現においてアナログ的要素を含まない。このため、ノイズの影響を受けることが無く、精度良く終端抵抗の抵抗値の調整を行ない得る。
【発明の効果】
【００１５】
抵抗値の実現に際してアナログ的要素を排することでノイズの影響を防止し、終点抵抗の抵抗値として所望の抵抗値と同等な抵抗値の実現を確実に行ない得るため、半導体装置間の高速且つ正確なデータ転送を容易に実現し得る。
【図面の簡単な説明】
【００１６】
【図１】従来の一例のＯＤＴ回路を含むＬＳＩの構成の一部を示す回路図である。
【図２】図１に示される制御回路の内部回路例を示す回路図である。
【図３】本発明の一実施例による抵抗値補償方法を実施するＯＤＴ制御回路を含むＬＳＩの部分的構成を示す回路図である。
【図４】図３に示されるＬＳＩの部分的構成を更に詳細に示す回路図である。
【図５】図４に示されるＯＤＴ制御回路の内部構成を示す回路図である。
【図６】図５に示される可変抵抗部の内部構成を示す回路図である。
【図７】図４に示されるＯＤＴ回路の詳細を示す回路図である。
【図８】図５に示されるＯＤＴ制御回路の論理部によって実行される抵抗値設定処理を説明するためのタイムチャートである。
【図９】図５に示されるＯＤＴ制御回路の論理部によって実行される抵抗値設定処理の動作フローチャートである。
【図１０】本発明の第２実施例による抵抗値試験方法の原理を説明するための素子の抵抗値のバラツキを示す図である。
【図１１】本発明の第２実施例による抵抗値試験方法の動作フローチャートである。
【発明を実施するための形態】
【００１７】
以下、本発明の好ましい実施の形態について図と共に詳細に説明する。
【００１８】
本発明の実施例では、終端抵抗をチップ内に有するＬＳＩにおいて、終端抵抗の抵抗値を調節するために終端抵抗調節回路を設ける。そしてその終端抵抗調節回路は、所定の基準抵抗の抵抗値と等しくなるよう設定される可変抵抗群１を有する。この可変抵抗群１はデジタル制御される。即ち、その抵抗値を段階的に変化させることにより基準抵抗の抵抗値と同等の抵抗値を生成し、そしてこのようにして基準抵抗の抵抗値と同等の抵抗値を有することとなった可変抵抗群１を基準にして終端抵抗の抵抗値を調整し、もって終端抵抗の抵抗値として最適値を得る構成とする。
【００１９】
又、上記終端抵抗調節回路は、上記可変抵抗群１以外に更に可変抵抗値２，３を有する。そして、このうち可変抵抗群１と可変抵抗群２とは、抵抗値設定に関する同一の情報を共有することが可能な構成とされ、その情報を基に可変抵抗群２の抵抗値が設定され、このようにして抵抗値が設定された可変抵抗群２を、更に可変抵抗群３を調節するための基準抵抗として使用する。
【００２０】
又、上記可変抵抗群１，２，３は夫々抵抗値の設定がカウンタにより制御される。即ち、そのカウンタ値により各可変抵抗群の抵抗値を変化させる構成とする。
【００２１】
又、上記可変抵抗群２，３は、その抵抗値設定に関する情報を更に終端抵抗の抵抗値を設定するための情報として使用するために、終端抵抗に対してその情報を伝達する機能を有する。
【００２２】
又、上記可変抵抗群の抵抗値設定のためのカウンタを駆動するクロックはＬＳＩ内部に適用する基準動作クロックよりも十分遅い周波数のものが適用される。
【００２３】
又、上記終端抵抗に伝達される、その抵抗値設定のための情報は、可変抵抗群に対する複数回に亘る抵抗値設定動作によって得られた情報が予め平均化されたのち伝達される。
【００２４】
又、可変抵抗群１，２，３の抵抗値を外部から変化させる手段を設ける。可変抵抗群１は基準抵抗としての固定抵抗と接続され、固定抵抗と可変抵抗群１との間にはレベル検出回路を接続して両者の抵抗値の一致／不一致を検出する。更に可変抵抗群１と可変抵抗群２とはその抵抗値設定のための情報として同一情報を共有する構成とされる。そして可変抵抗群２は可変抵抗群３に接続され、これら可変抵抗２，３間にレベル検出回路を接続して両者の抵抗値の一致／不一致を検出する。又、更に可変抵抗群１及び２の抵抗値設定情報と可変抵抗３の抵抗値設定情報とを外部に伝達する手段を設けておき、これらの情報を取り出すことにより、可変抵抗群１，２，３が有する抵抗値の設定可能範囲の検証試験を行なう。
【００２５】
即ち、先ず可変抵抗群１が有する抵抗値の設定可能範囲が、固定抵抗の抵抗値を包含する範囲を含むことを検証する試験を実施する。次に、このようにして得られた、固定抵抗の抵抗値を包含する範囲に関する情報を可変抵抗群２に対して伝達し、その情報に従って、その範囲に亘って可変抵抗群２の抵抗値を設定する。そしてこのようにして設定された可変抵抗群２の抵抗値の範囲を基準として用い、可変抵抗群３が有する抵抗値設定可能範囲が、可変抵抗群２の抵抗値の範囲を包含する範囲を含むことを検証する試験を実施する。このようにして、実質的に、可変抵抗群１が固定抵抗の抵抗値を包含するものとして得られた抵抗値範囲に亘って可変抵抗群３の抵抗値が設定可能なことを検証し、もって、可変抵抗群３も又、固定抵抗の抵抗値と同等の抵抗値を設定可能なことを検証する。
【００２６】
又更に、可変抵抗群１，２，３の抵抗値を外部から変化させる手段を設ける。
【００２７】
このような構成の実現のため、本発明の好ましい実施の形態では、制御方式をデジタル化することで、数ビットのデジタルレベル信号("Ｈ"又は"Ｌ"レベル)で情報を伝達する構成とする。又、このデジタルレベル信号を平均化処理することで、実際の終端抵抗の抵抗値更新頻度を抑制する。
【００２８】
又、製品としてのＬＳＩ回路において、各可変抵抗群１，２，３がとり得る抵抗値が、基準抵抗の抵抗値を包含するものであることを保証する試験方法を提供する。
【００２９】
又、上記の如くのデジタル制御の場合、上記平均化処理に伴い、実際に終端抵抗に対して設定する抵抗値確定までの時間がアナログ方式よりも増加する可能性がある。しかしながら、終端抵抗制御用のデジタルレベル信号として任意の値を外部から入力可能な構成を設けることで、製品特性検証試験に要される時間の短縮を図ることが可能となる。
【実施例１】
【００３０】
以下、図と共に本発明の実施例につき、詳細に説明する。
【００３１】
図３は、本発明の一実施例としてのＬＳＩ回路のうち、メモリ回路とのインタフェースに関する部分を示す回路図である。図中、ＬＳＩ回路１０００は入出力バッファ１００、終端抵抗としてのＯＤＴ回路２００，制御情報送信用アンプ５００を含む。他方、当該ＬＳＩ回路１０００によってアクセスされ、ＬＳＩ回路１０００からのデータの入出力の相手側装置としてのメモリ回路２０００は、入出力バッファ７００，終端抵抗としてのＯＤＴ回路６００，制御情報受信用アンプ８００を含む。又、ＬＳＩ回路１０００には、ＯＤＴ回路にて実現される終端抵抗の抵抗値の基準となる抵抗値を提供する基準抵抗４００が接続される。
【００３２】
対向する各ＯＤＴ回路２００，６００は、夫々Ｐ型トランジスタ２１ｐ、６１ｐ及びＮ型トランジスタ２１ｎ、６１ｎを含み、これらトランジスタが信号線ＤＱを挟んで電源ラインと接地ラインとの間に接続され、終端抵抗を構成する。この終端抵抗の値が基準抵抗（４００等）の抵抗と同等となるように適切に制御されることにより、信号線ＤＱの信号レベルが適切に制御され、もって高速に且つ正確なデータ転送が実現され得る。
【００３３】
図４は、図３中、ＬＳＩ回路１０００に含まれるＯＤＴ回路２００とＯＤＴ制御回路３００の構成を示す回路図である。同図に示される如く、ＯＤＴ回路２００は、終端抵抗を形成するＰ型及びＮ型トランジスタ対が多数２１ｐ−０，２１ｎ−０，２１ｐ−１，２１ｎ−１，...、２１ｐ−（Ｎ−１），２１ｎ−（Ｎ−１），２１ｐ−Ｎ，２１ｎ−Ｎ並列接続された構成を有し、ＯＤＴ制御回路３００から出力される制御信号ＰＤＲＶ［０］，ＮＤＲＶ［０］，ＰＤＲＶ［１］，ＮＤＲＶ［１］，...、ＰＤＲＶ［Ｎ―１］，ＮＤＲＶ［Ｎ―１］，ＰＤＲＶ［Ｎ］，ＮＤＲＶ［Ｎ］が対応するトランジスタのゲートに印加されることにより、それらがオン・オフされる。このようにして実質的に電源ライン、接地ライン間に、信号線ＤＱを挟んで接続されるトランジスタの実質並列個数が調整され、もって終端抵抗としての抵抗値が制御される。
【００３４】
ＯＤＴ制御回路３００は、外部の基準抵抗４００が接続され、抵抗値を実現する可変抵抗部３０と可変抵抗部３０の制御を行うカウンタ部４０及び論理部１０とを含む。
【００３５】
図５は、ＯＤＴ制御回路３００の構成の詳細を示す回路図である。
【００３６】
この回路は、カウンタ４２、そのカウンタ４２に入力されるクロックを生成する分周器４１、論理回路１１,１２，１３，１４，１５，１６，１７，１８並びに可変抵抗部３０とで構成される。図４に示される論理部１０は、具体的には、レジスタ（Ｐ）１２，レジスタ（Ｎ）１１，平均化回路（Ｐ）１３，及び平均化回路（Ｎ）１４を含む。又、レジスタ（Ｐ）１２，レジスタ（Ｎ）１１には、外部から直接抵抗値設定情報を入力するための信号ＴＥＳＴ1，ＴＥＳＴ２が供給される。
【００３７】
図６は、図４，５中、可変抵抗部３０の詳細構成を示す回路図である。
【００３８】
この回路は、可変抵抗回路群１，２，３と、比較回路１，２とで構成される。可変抵抗群１は６個のＮ型（Ｎチャネル）トランジスタ３１ｎ−０，３１ｎ−１，...、３１ｎ−５が並列接続された構成を有し、可変抵抗群２は６個のＮ型トランジスタ３２ｎ−０，３２ｎ−１，...、３２ｎ−５が並列接続された構成を有し、可変抵抗群３は６個のＰ型（Ｐチャネル）トランジスタ３２ｐ−０，３２ｐ−１，...、３２ｐ−５が並列接続された構成を有する。
【００３９】
この例は、図４中、上記終端抵抗を構成するＰ型（Ｐチャネル）及びＮ型（Ｎチャネル）トランジスタ対２１ｐ−０，２１ｎ−０，２１ｐ−１，２１ｎ−１，...、２１ｐ−（Ｎ−１），２１ｎ−（Ｎ−１），２１ｐ−Ｎ，２１ｎ−Ｎが合計６対の場合に対応する（Ｎ＝５）。即ち、可変抵抗群１，２，３の各々を構成するトランジスタ群は、夫々終端抵抗を構成するトランジスタ対に対応するものとされる。
【００４０】
可変抵抗群１，２，３を構成する各トランジスタは、図６に示される如く、そのゲートに、夫々制御信号ＮＤＲＶＮＡ０，ＮＤＲＶＮＡ１，...、ＮＤＲＶＮＡ５，ＰＤＲＶＮＡ０，ＰＤＲＶＮＡ１，...、ＰＤＲＶＮＡ５が印加されることによってオン・オフされ、もって実質的に並列接続されるトランジスタの組み合わせが決定される。その結果、その並列回路によって実現される抵抗値が制御される。
【００４１】
可変抵抗群２は、可変抵抗群１と、その論理及び物理形状を同一に製造されており、もって可変抵抗群１と同じ制御信号ＮＤＲＶＮＡ０，ＮＤＲＶＮＡ１，...、ＮＤＲＶＮＡ５を印加すれば、可変抵抗群１の抵抗値と同じ抵抗値が得られるように構成されている。又、可変抵抗群３は可変抵抗群２と直列に接続され、可変抵抗群２の抵抗値を基準にし、制御信号ＰＤＲＶＮＡ１，...、ＰＤＲＶＮＡ５によりそのトランジスタ３２ｐ−０，３２ｐ−１，...、３２ｐ−５をオン・オフすることにより、最適な抵抗値を実現するように構成される。尚、これらの制御の詳細は後述する。
【００４２】
尚上記の如く、可変抵抗群１，２はＮ型トランジスタ、可変抵抗群３はＰ型トランジスタで構成されており、これは電位の高い側をＰ型、電位の低い側をＮ型とした方が安定した抵抗値を得られるからである。
【００４３】
図６に示される如く、可変抵抗群１は基準抵抗４００が接続される外部端子(ODTVREF)に接続され、更に同じ接続点において比較回路１（３５）と接続される。この比較回路１は、電源ラインとの間に接続された基準抵抗４００と接地ラインとの間に接続された可変抵抗群１との接続点の電圧レベルと、所定の閾値レベルＶＤＤＱ／２との比較を行なうことで、その点のレベル検出を行なう。同様に、可変抵抗群２と可変抵抗群３との接続点に比較回路２（３４）が接続され、電源レベルとの間に接続された可変抵抗群３と接地レベルとの間に接続された可変抵抗群２との間の接続点のレベル検出を行う。
【００４４】
図７は、図４中のＯＤＴ回路２００の詳細回路構成を示す回路図である。この回路は図６に示される可変抵抗群１，２，３と同様にトランジスタ２１ｐ−０，２１ｐ−１，２１ｐ−２，...、２１ｐ−ｎ、２１ｎ−０，２１ｎ−１，２１ｎ−２，...、２１ｎ−ｎを夫々並列接続した可変終端抵抗回路であり、制御信号ＰＤＲＶ０，ＰＤＲＶ１，...、ＰＤＲＶｎ、ＮＤＲＶ０，ＮＤＲＶ１，...、ＮＤＲＶｎが各々のゲートに印加され、もって夫々のトランジスタがオン・オフされる。その結果、実質的に並列接続されるトランジスタの組み合わせが制御され、もって並列回路によって実現される抵抗値が制御される。
【００４５】
又、ＯＤＴ信号により、トランジスタ２２ｐ、２２ｎを介し、当該可変終端抵抗そのものの信号線ＤＱＳ／ＤＱとの接続をオン・オフ可能である。即ち、ＯＤＴ回路２００の終端抵抗としてのトランジスタ全て２１ｐ−０，２１ｐ−１，２１ｐ−２，...、２１ｐ−ｎ、２１ｎ−０，２１ｎ−１，２１ｎ−２，...、２１ｎ−ｎを信号線に接続し又は信号線から切り離すことが可能となる。
【００４６】
図８は、ＯＤＴ回路２００による抵抗値設定処理を説明するためのタイムチャートである。同図に示される波形は、図５に示されるカウンタ４２の０番目ビットとレジスタ（Ｐ），（Ｎ）１２，１１の夫々の出力波形である。レジスタ（Ｐ），（Ｎ）１２，１１を介し、カウンタ４２のカウンタ値を可変抵抗群１，２，３に対する制御信号として入力することで、可変抵抗群１，２，３の抵抗値を変更することができる。具体的には上記の如く、各可変抵抗群としての並列回路を実質的に構成するトランジスタの組み合わせを制御することにより、この並列回路の抵抗値を変更することが出来る。
【００４７】
図８中、横軸は時間（サイクル）を示し、縦軸は夫々のカウンタ・レジスタの出力するレベルの段階的変化を示している。各レジスタ（Ｐ）、（Ｎ）１２，１１の出力レベルの変化はそのまま、レジスタの出力信号が制御信号として供給される可変抵抗群１，２，３が実現する抵抗値を示している。即ち、図中、カウンタ４２の０番目ビットの出力周期を1サイクルとして、レジスタ（Ｎ），（Ｐ）１１，１２の値はこの周期毎に順次変更されることになる。
【００４８】
図８に示される如く、可変抵抗群１，２，３はＮ型トランジスタ側（即ち可変抵抗群１，２)の設定とＰ型トランジスタ側（即ち可変抵抗群３）の設定とを交互に繰り返し、その都度比較回路３５，３４によってレベル検出が行なわれる。即ち、基準抵抗４００と可変抵抗群１との抵抗値の比較、及び可変抵抗群２と可変抵抗群３との抵抗値比較が行なわれ、そして比較の結果一致した時点の設定値、即ち各制御信号のＨ／Ｌの組み合わせが得られ、これらが平均化部１３，１４によって平均化された後、ＯＤＴ回路２００に対して抵抗値設定用制御情報として伝達される。
【００４９】
具体的には、先ず、Ｎ型トランジスタ側（可変抵抗群１，２）を設定する。即ちNビットのカウンタ４２（図５の例では、一例として７ビットとしている)を動作させ、可変抵抗群１，２の夫々の抵抗値を変化させる。即ち、カウンタ４２から出力される各ビット毎の制御信号のＨ／Ｌレベルによって、各制御信号がゲートに印加されるトランジスタがオン・オフされ、オンされたトランジスタは並列回路を構成し、オフされたトランジスタは並列回路を構成しないことにより並列回路の抵抗値が変化される。尚、各可変抵抗群１，２，３を構成するトランジスタの形状を、夫々がターンオンされた際に得られる抵抗値の比が例えば以下の比となるように構成することにより、カウンタ４２の６ビット出力（第０ビット乃至第５ビット）によってターンオンされるトランジスタによる並列回路の抵抗値を、図８に示されるレジスタの出力の如く、カウンタ４２の計数値の更新と共に階段状に順次増加又は減少するように構成することが可能となる。
３１ｎ−０：３１ｎ−１：３１ｎ−２：３１ｎ−３：３１ｎ−４：３１ｎ−５
＝３２ｎ−０：３２ｎ−１：３２ｎ−２：３２ｎ−３：３２ｎ−４：３２ｎ−５
＝３２ｐ−０：３２ｐ−１：３２ｐ−２：３２ｐ−３：３２ｐ−４：３２ｐ−５
＝３２：１６：８：４：２：１
又は、
３１ｎ−０：３１ｎ−１：３１ｎ−２：３１ｎ−３：３１ｎ−４：３１ｎ−５
＝３２ｎ−０：３２ｎ−１：３２ｎ−２：３２ｎ−３：３２ｎ−４：３２ｎ−５
＝３２ｐ−０：３２ｐ−１：３２ｐ−２：３２ｐ−３：３２ｐ−４：３２ｐ−５
＝１：２：４：８：１６：３２
このように構成する場合、ＯＤＴ回路２００を構成するトランジスタについても同様に、夫々がターンオンされた際に得られる抵抗値が以下の比となるように構成することにより、共通する制御信号によって同等の抵抗値が実現され得る。
２１ｎ−０：２１ｎ−１：２１ｎ−２：２１ｎ−３：２１ｎ−４：２１ｎ−５
＝２１ｐ−０：２１ｐ−１：２１ｐ−２：２１ｐ−３：２１ｐ−４：２１ｐ−５
＝３２：１６：８：４：２：１
又は、
２１ｎ−０：２１ｎ−１：２１ｎ−２：２１ｎ−３：２１ｎ−４：２１ｎ−５
＝２１ｐ−０：２１ｐ−１：２１ｐ−２：２１ｐ−３：２１ｐ−４：２１ｐ−５
＝１：２：４：８：１６：３２
この抵抗値変化に伴い、図6に示す比較回路1（３５）の出力がある時点で遷移する。レジスタ（Ｎ）１１はこの比較回路1の出力データＣＯＭＰＮが遷移した時点の制御情報をラッチする。この比較回路出力が遷移する時点は、可変抵抗群１の抵抗値が外部抵抗（基準抵抗４００）と略等しい抵抗値に設定された時点と一致し、もってこれと同等の構成を有する可変抵抗値２の抵抗値も同様に基準抵抗４００の抵抗値と略等しく設定された時点と一致する。
【００５０】
即ち、比較回路１（３５）の比較の基準となる閾値電圧ＶＤＤＱ／２を電源電圧の半分の電圧に設定しておくことにより、基準抵抗４００の抵抗値と可変抵抗値１の抵抗値とが等しくなった時点で、両者による夫々の電圧降下が等しくなり、もって両者間の接続点の電圧レベルが電源電圧の半分となり、基準となる閾値電圧と等しくなる。したがって、その時点を境にして、比較回路３５の出力が遷移することとなる。
【００５１】
次に、Ｐ型トランジスタ側（可変抵抗群３）の設定に移る。可変抵抗群３の設定はカウンタ４２の(Ｎ−１)番目のビット（図の例の場合、第６ビット）のレベル遷移によって行われる。即ち第６ビットは図５に示される如く、レジスタ（Ｎ）１１に対してはそのまま供給され、レジスタ（Ｐ）１２に対してはインバータ１７を介して反転後に供給されており、このレベルによって各レジスタの出力がオン・オフされる。
【００５２】
上述のＰ型トランジスタ側（可変抵抗群１，２)の設定の場合同様、この場合もレジスタ（Ｐ）１２を介したカウンタ４２の出力情報により可変抵抗群３の抵抗値が順次変化される。上記の場合同様、この可変抵抗群３の順次の抵抗値変化により、ある時点、即ち、このように順次変化される可変抵抗群３の抵抗値が可変抵抗値２の抵抗値と略等しくなった時点で比較回路２（３４）の状態が遷移することとなる。
【００５３】
レジスタ（Ｐ）１２はこの時点を比較回路２（３４）の出力信号ＣＯＭＰＰによって検出し、この場合の制御情報（即ちカウンタ４２の出力ビット情報であり、可変抵抗群３への制御信号）をラッチする。上記の如く既にＮ型トランジスタ側（可変抵抗群１，２）の設定によって可変抵抗群２の抵抗値は外部の基準抵抗４００の抵抗値と略等しくされているため、可変抵抗群２の抵抗値を基準としてこのように設定された可変抵抗群３の抵抗値も又、外部基準抵抗４００の抵抗値と略等しくなる。
【００５４】
上記Ｎ型トランジスタ側の設定動作及びＰ型トランジスタ側の設定動作を順次繰り返す間、レジスタ（Ｐ），（Ｎ）１２，１１は，可変抵抗群１，２，３が夫々外部基準抵抗４００と等しい抵抗値となるような制御情報をその都度ラッチしている。この抵抗値設定情報は平均化部（Ｐ），（Ｎ）１４，１３に伝達され、そこで平均化処理が施された上で、ＯＤＴ回路２００に対して抵抗値設定情報として伝達される。
【００５５】
トランジスタで構成される可変抵抗群１，２，３及びＯＤＴ回路２００の抵抗値は、プロセス，温度、電源電圧等により変動する。しかしながら、実際の動作においてはＯＤＴの抵抗変化はそれほど頻繁に起こらない。したがって平均化（Ｐ），（Ｎ）回路１４，１３にて上記Ｐ型トランジスタ側設定とＮ型トランジスタ側設定処理を何度か繰り返した後、その結果を平均化し、平均化された制御信号をＯＤＴ回路に伝達する方式によっても、実質的に抵抗値補償の精度を低下させる可能性は殆ど無いと考えられる。又、このような方式を取ることにより、終端抵抗値の制御信号であるデジタルレベルを基本クロック毎にＯＤＴ回路に伝達する必要がなくなり、消費電流の増大を抑制することが可能となる。
【００５６】
図９は、上記抵抗値設定処理の動作フローチャートである。図示の如く、先ずステップＳ１で平均化部１３，１４のカウンタを０リセットし、ステップＳ２にてカウンタ４２をリセットし、ステップＳ３にてレジスタ（Ｎ）１１に対してカウンタ４２の値を設定する。その結果、カウンタ値に応じた制御信号によって可変抵抗群１，２の抵抗値が設定される。ステップＳ４にて比較器３５の比較結果を判定し、比較結果が「遷移無し」の場合、ステップＳ５でカウンタ４２をカウントアップし、ステップＳ３に戻る。
【００５７】
ステップＳ４の比較結果が「遷移有り」となった場合、即ち、可変抵抗群１の抵抗値が基準抵抗４００の抵抗値と略等しくなった場合、そのときのレジスタ１１の値（抵抗値設定情報）をラッチする。そしてステップＳ６に進み、カウンタ４２をリセットし、ステップＳ７にて、カウンタ４２のカウンタ値をレジスタ（Ｐ）１２に設定する。その結果、カウンタ値に応じた制御信号によって可変抵抗群３の抵抗値が設定される。ステップＳ８にて比較器３４の比較結果を判定し、比較結果が「遷移無し」の場合、ステップＳ９でカウンタ４２をカウントアップし、ステップＳ７に戻る。
【００５８】
ステップＳ８の比較結果が「遷移有り」となった場合、即ち、可変抵抗群３の抵抗値が可変抵抗群２の抵抗値と略等しくなった場合、そのときのレジスタ１２の値（抵抗値設定情報）をラッチし、ステップＳ１０にて平均化部１３，１４のカウンタ値を１増加し、ステップＳ１１にて、平均化部１３，１４のカウンタ値が２５６に至ったかどうか判定し、ＹＥＳならそれまで各レジスタ１１，１２がラッチした抵抗値設定情報が値が平均化され、ＯＤＴ回路２００に抵抗値設定情報として伝達される。そしてステップＳ１３で平均化部のカウンタ値をリセットした後、ステップＳ２に戻る。ステップ１１の結果がＮＯの場合、上述のステップＳ２乃至Ｓ１１を繰り返す。
【００５９】
このように図９と共に説明した終端抵抗値調整（補償）方法は、通常ＬＳＩ内部に制御回路として作りこむが、外部から制御を操作する方法も可能である。外部からの制御方法は、コンピュータに同方法を実行させるための命令よりなるプログラムを用い、コンピュータに同プログラムを実行させることにより実施することが可能である。この場合、コンピュータから対象ＬＳＩ回路に対するデータ（即ち抵抗値設定用制御信号等）の入力並びにＬＳＩ回路からコンピュータに対する比較結果（比較回路３４，３５の出力）等の伝達等のためのインタフェースが必要とされる。この場合のプログラムは例えばＣＤ−ＲＯＭ等の可搬式記録媒体経由、或いはインターネット等の通信網経由でコンピュータにロードされる。
【００６０】
図１０は、上述のＬＳＩ回路１０００のＯＤＴ制御回路３００の可変抵抗群１，２，３がとり得る抵抗値が、基準抵抗４００の抵抗値をとり得るか否かを試験するための方法の原理を説明するための図である。このグラフの横軸はトランジスタのゲート本数、縦軸は、該当するゲート本数分のトランジスタがターンオンされて並列回路を構成する際のその並列回路の抵抗値を示す。
【００６１】
一般にＬＳＩ回路はプロセス変動を持つため、これを構成するトランジスタの特性は一意には決定されず、同グラフに記載したスロー(トランジスタ能力の最小限度)及びファスト(トランジスタ能力の最大限度)との間の範囲でばらつくことになる。今、仮に上記基準抵抗４００の抵抗値＝３００Ωとした場合、上記バラツキを考慮に入れてこの抵抗値を実現するために要される並列回路を構成するトランジスタの本数は２０〜２７本の間（図中、範囲Ａ）でばらつくことになる。このバラツキを考慮すると、終端抵抗値として３００Ωをターゲットにしているのに対し、並列回路を構成するトランジスタの本数を２０〜２７本の範囲で変化させる際、並列回路の抵抗値はこれに応じて２１５〜３７５Ω範囲（図中、範囲Ｂ）中のいずれかの値となる。これは、図６に示す可変抵抗群１，２の各々がとり得る値の範囲を示す。
【００６２】
そこで、上記ＯＤＴ制御回路３００の抵抗値の試験時には、トランジスタのゲート本数＝２０の設定時には、可変抵抗群１の抵抗値が基準抵抗４００の抵抗値よりも大きいことを確認する。又、トランジスタゲート本数＝２７の設定の場合には、可変抵抗群１の抵抗値が基準抵抗４００の抵抗値よりも小さいことを確認する。その結果、可変抵抗群１が基準抵抗値＝３００Ωと同等の抵抗値を設定可能なことを保証することが可能である。
【００６３】
次に可変抵抗群３がとり得る抵抗値の保証を行う。上記の如く可変抵抗群２は可変抵抗群１と同じ抵抗値を有することとなり、図１０に示す如く、トランジスタのゲート本数＝２０の設定時には、その抵抗値は、上記プロセス特性がスローの場合３７５Ω前後（上記範囲Ｂの上限）となる。このため、それよりも高い抵抗値となるよう可変抵抗群３についてランジスタのゲート本数＝１６を設定する。そしてこの状態で可変抵抗群３の抵抗値が可変抵抗群２の抵抗値よりも高いことを確認する(即ち、図中、範囲Ｃ１)。
【００６４】
次に、可変抵抗群２についてトランジスタのゲート本数＝２７に設定し、可変抵抗群３についてはトランジスタのゲート本数＝４０に設定し、この状態で可変抵抗群３の抵抗値が可変抵抗群２の抵抗値よりも小さいことを確認する（即ち図中、範囲Ｃ２)。その結果可変抵抗群３が、基準抵抗値(＝３００Ω)を設定し得るものとして判定された可変抵抗群２の抵抗値範囲を更にカバーする設定が可能であることが保証される。その結果、可変抵抗群３も又、基準抵抗値＝３００Ωと同等の抵抗値を設定可能であることが保証される。
【００６５】
尚、実際の各可変抵抗群１，２，３を夫々構成する並列回路を構成するトランジスタの数は、必ずしも上記の指定本数の如く４０個必要というわけではなく、例えば上記の如く、各並列回路を構成するトランジスタのターンオン時の抵抗値を互いに異ならせ、その間の比を１：２：４：８：１６：３２に設定する等の手法により、上記の例の如く、並列回路を構成するトランジスタの数が６の場合であっても、実質的に上記の如くの指定ゲート本数／トランジスタ本数によるものと同等の抵抗値の実現が可能となる。
【００６６】
図１１は、上述の各可変抵抗群１，２，３を夫々構成する並列回路を構成する各トランジスタによる抵抗値が基準抵抗４００の抵抗値を実現可能であることを検証するための試験の動作フローチャートである。
【００６７】
同図中、ステップＳ２１では可変抵抗群１のトランジスタゲート本数＝２０、即ち、並列トランジスタ数２０個相当に設定する。この設定は、可変抵抗群１に供給する上記制御信号ＮＤＲＶＮＡ０乃至ＮＤＲＶＮＡ５をカウンタ４２，レジスタ１１によって上述の如く変化させることにより行なう。次にステップＳ２２にて、比較回路３５にて、可変抵抗群１の抵抗値と基準抵抗４００の抵抗値との比較を行ない、その結果、ステップＳ２３にて、比較回路３５の出力がＬレベル即ち、可変抵抗群１の抵抗値の方が小さい場合、当該ＬＳＩ回路は規格外と判定する。他方、出力がＨレベルの場合、即ち可変抵抗群１の抵抗値の方が大きい場合、ステップＳ２４に移行し、可変抵抗群１のトランジスタゲート本数＝２７、即ち並列トランジスタ数２７個相当に設定する。そして上記同様に比較回路３５にて抵抗値比較を行なう。
【００６８】
その結果、ステップＳ２６にて、比較回路３５の出力がＨレベル、即ち可変抵抗群１の抵抗値の方が大きい場合、当該ＬＳＩ回路は規格外と判定する。他方、出力がＬレベルの場合、即ち可変抵抗群１の抵抗値の方が小さい場合、ステップＳ２７に移行する。
【００６９】
ステップＳ２７では可変抵抗群１，２のトランジスタゲート本数＝２０、即ちトランジスタ２０個相当に設定し、更にステップＳ２８にて可変抵抗群３のトランジスタゲート本数＝１６、即ち並列トランジスタ数１６個相当に設定する。次にステップＳ２９にて、比較回路３４にて、可変抵抗群２，３の抵抗値の比較を行ない、その結果、ステップＳ３０にて、比較回路３４の出力がＨレベル即ち、可変抵抗群３の抵抗値の方が小さい場合、当該ＬＳＩ回路は規格外と判定する。他方、出力がＬレベルの場合、即ち可変抵抗群３の抵抗値の方が大きい場合、ステップＳ３１に移行し、可変抵抗群１，２のトランジスタゲート本数＝２７、即ち並列トランジスタ数２７個相当に設定し、ステップＳ３３にて、可変抵抗群３のトランジスタゲート本数＝４０、即ち並列トランジスタ数４０個相当に設定する。そして上記同様に比較回路３４にて抵抗値比較を行なう。
【００７０】
その結果、ステップＳ３４にて、比較回路３４の出力がＬレベル即ち、可変抵抗群３の抵抗値の方が大きい場合、当該ＬＳＩ回路は規格外と判定する。他方、出力がＨレベルの場合、即ち可変抵抗群３の抵抗値の方が小さい場合、この処理を終了する。この場合、当該ＬＳＩ回路は、少なくともＯＤＴ制御回路３００内の可変抵抗群１，２，３の抵抗値に関して規格内に収まることが確認されたことになる。
【００７１】
このように図１１と共に説明した試験方法は、コンピュータに同方法を実行させるための命令よりなるプログラムを用い、コンピュータに同プログラムを実行させることにより実施することが可能である。この場合、コンピュータから被試験ＬＳＩ回路に対する試験用データ（即ち抵抗値設定用制御信号）の入力並びにＬＳＩ回路からコンピュータに対する比較結果（比較回路３４，３５の出力）の伝達等のためのインタフェースが必要とされる。この場合のプログラムは例えばＣＤ−ＲＯＭ等の可搬式記録媒体経由、或いはインターネット等の通信網経由でコンピュータにロードされる。
【００７２】
尚、このように制御方式をデジタル化し制御信号を平均化する手順を含む方式では、上記試験においても、抵抗値安定までの時間が従来のアナログ方式と比較して増大することが懸念される。しかしながら、本実施例においては、図４に示すようにＯＤＴ回路２００とＯＤＴ制御回路３００とが独立して構成されており、抵抗値設定信号を外部から直接制御することも可能である。このように抵抗値設定信号を外部供給とすることによって試験時間の増大を招くことなく、上記試験を迅速に実施することが可能となる。
【００７３】
このように本発明によるＯＤＴ回路方式によれば、基準抵抗端子数やチップサイズを増加させることなく、ノイズ耐力を大幅に向上させた終端抵抗（ＯＤＴ)回路を実現することができる。更にこのようなＯＤＴ回路方式を実現するためのＯＤＴ制御回路の試験に要する時間の増大を抑制することも又可能である。
【００７４】
本発明は、以下の付記に記載の構成にて実施することが可能である。
（付記１）
半導体素子の抵抗値を補償するための方法であって、
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階よりなり、
前記段階は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる段階よりなる方法。
（付記２）
更に、付記１に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階で得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記１に記載の複数の半導体素子の組み合わせを決定する段階とよりなる付記１に記載の方法。
（付記３）
前記複数の半導体素子の組み合わせを所定のクロックによって更新されるカウンタにより更新する段階よりなる付記１又は２に記載の方法。
（付記４）
前記所定のクロックの周波数は、付記１に記載の複数の半導体素子の組み合わせによって実現される抵抗値を適用する回路の動作クロックの周波数よりも充分低く設定することを特徴とする付記３に記載の方法。
（付記５）
前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記１に記載の複数の半導体素子の組み合わせを決定する段階は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階を複数回実行して得られた半導体素子の組み合わせの情報を平均し、平均化された情報に基づいて付記１に記載の複数の半導体素子の組み合わせを決定する段階よりなる付記２に記載の方法。
（付記６）
付記１に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第４半導体素子、第５半導体素子よりなり、
一方の導電型の第４半導体素子に対応する同じ導電型の第１の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
前記段階にて得られた第１の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第２の比較用の半導体素子の組み合わせを決定する段階と、
当該決定された第２の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第５の半導体素子に対応するこれと同じ導電型の第３の比較用の半導体素子の組み合わせによって実現する段階と、
前記第２の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第４の半導体素子の組み合わせを決定する段階と、
前記第３の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第５の半導体素子の組み合わせを決定する段階とよりなる付記１乃至５のうちの何れかに記載の方法。
（付記７）
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなり、
前記抵抗値実現部は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる動作を実行することを特徴とする抵抗値補償機能を有する回路。
（付記８）
更に、付記７に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段と、
比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段にて得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記７に記載の複数の半導体素子の組み合わせを決定する手段とよりなる付記７に記載の回路。
（付記９）
前記複数の半導体素子の組み合わせを所定のクロックによって更新されるカウンタを含む付記７又は８に記載の回路。
（付記１０）
前記所定のクロックの周波数は、付記７に記載の複数の半導体素子の組み合わせによって実現される抵抗値を適用する回路の動作クロックの周波数よりも充分低く設定することを特徴とする付記９に記載の回路。
（付記１１）
前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記７に記載の複数の半導体素子の組み合わせを決定する手段は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する処理を複数回実行して得られた半導体素子の組み合わせの情報を平均する平均化手段を有し、
平均化手段にて平均化された情報に基づいて付記７に記載の複数の半導体素子の組み合わせを決定することを特徴とする付記８に記載の回路。
（付記１２）
付記７に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第４半導体素子、第５半導体素子よりなり、
一方の導電型の第４半導体素子に対応する同じ導電型の第１の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段と、
前記手段にて得られた第１の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第２の比較用の半導体素子の組み合わせを決定する手段と、
当該決定された第２の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第５の半導体素子に対応するこれと同じ導電型の第３の比較用の半導体素子の組み合わせによって実現する手段と、
前記第２の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第４半導体素子の組み合わせを決定する手段と、
前記第３の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第５半導体素子の組み合わせを決定する手段とを含む付記７乃至１１のうちの何れかに記載の回路。
（付記１３）
半導体素子の抵抗値を補償するための処理の制御をコンピュータに実行させるためのプログラムであって、
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階をコンピュータに実行させるため命令よりなり、
前記段階は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる段階よりなるプログラム。
（付記１４）
更に、付記１３に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階で得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記１３に記載の複数の半導体素子の組み合わせを決定する段階とをコンピュータに実行させるための命令よりなる付記１３に記載のプログラム。
（付記１５）
前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記１３に記載の複数の半導体素子の組み合わせを決定する段階は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階を複数回実行して得られた半導体素子の組み合わせの情報を平均し、平均化された情報に基づいて付記１３に記載の複数の半導体素子の組み合わせを決定する段階よりなる付記１４に記載のプログラム。
（付記１６）
付記１３に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第４半導体素子、第５半導体素子よりなり、
一方の導電型の第４半導体素子に対応する同じ導電型の第１の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
前記段階にて得られた第１の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第２の比較用の半導体素子の組み合わせを決定する段階と、
当該決定された第２の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第５半導体素子に対応するこれと同じ導電型の第３の比較用の半導体素子の組み合わせによって実現する段階と、
前記第２の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第４半導体素子の組み合わせを決定する段階と、
前記第３の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第５半導体素子の組み合わせを決定する段階とをコンピュータに実行させるための命令を含む付記１３乃至１５の内の何れかに記載のプログラム。
（付記１７）
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験するための方法であって、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階よりなる方法。
（付記１８）
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、半導体素子の所定の第１の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定する段階と、
前記所定の第１の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第２の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階とよりなる付記１７に記載の方法。
（付記１９）
付記１７に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせよりなり、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、一方の導電型の半導体素子につき、所定の第１の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定し、前記所定の第１の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第２の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階と、
他方の導電型の半導体素子につき、前記一方の半導体素子の前記所定の第１の組み合わせよりも高い抵抗値を実現する所定の第３の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第１の組み合わせによって実現される抵抗値よりも高いか否かを判定し、前記一方の半導体素子の前記所定の第２の組み合わせよりも低い抵抗値を実現する所定の第４の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第２の組み合わせによって実現される抵抗値よりも低いか否かを判定する段階とよりなる付記１７又は１８に記載の方法。
（付記２０）
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験する処理の制御をコンピュータに実行させるためのプログラムであって、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階をコンピュータに実行させるための命令よりなるプログラム。
（付記２１）
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、半導体素子の所定の第１の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定する段階と、
前記所定の第１の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第２の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階とよりなる付記２０に記載のプログラム。
（付記２２）
付記２０に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせよりなり、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、一方の導電型の半導体素子につき、所定の第１の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定し、前記所定の第１の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第２の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階と、
他方の導電型の半導体素子につき、前記一方の半導体素子の前記所定の第１の組み合わせよりも高い抵抗値を実現する所定の第３の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第１の組み合わせによって実現される抵抗値よりも高いか否かを判定し、前記一方の半導体素子の前記所定の第２の組み合わせよりも低い抵抗値を実現する所定の第４の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第２の組み合わせによって実現される抵抗値よりも低いか否かを判定する段階をコンピュータに実行させるための命令を含む付記２０又は２１に記載のプログラム。
【符号の説明】
【００７５】
１０ 論理部
１１，１２ レジスタ
１３，１４ 平均化部
３０ 可変抵抗部
３４，３５ 比較回路
４０ カウンタ
４２ カウンタ
２００ ＯＤＴ回路
３００ ＯＤＴ制御回路
４００ 基準抵抗
【特許請求の範囲】
【請求項１】
所望の抵抗値と同等の抵抗値を有する複数の第１半導体素子の組み合わせを決定し、
前記第１半導体素子の組み合わせの情報に基づいて、複数の第２半導体素子の組み合わせを決定し、
当該決定された前記第２半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する複数の第３半導体素子の組み合わせを決定し、
前記第２半導体素子の組み合わせの情報に基づいて、複数の第４半導体素子の組み合わせを決定し、
前記第３半導体素子の組み合わせの情報に基づいて、前記第４半導体素子と異なる導電型の複数の第５半導体素子の組み合わせを決定することを特徴とする半導体素子の抵抗値を補償するための抵抗値補償方法。
【請求項２】
複数の第１半導体素子と、
複数の第２半導体素子と、
複数の第３半導体素子と、
伝送路の終端抵抗を構成する複数の第４半導体素子と、
前記終端抵抗を構成し、前記第４半導体素子と異なる導電型の複数の第５半導体素子と、を有し、
所望の抵抗値と同等の抵抗値を有する前記第１半導体素子の組み合わせを決定し、
前記第１半導体素子の組み合わせの情報に基づいて、前記第２半導体素子の組み合わせを決定し、
当該決定された前記第２半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する前記第３半導体素子の組み合わせを決定し、
前記第２半導体素子の組み合わせの情報に基づいて、前記第４半導体素子の組み合わせを決定し、
前記第３半導体素子の組み合わせの情報に基づいて、前記第５半導体素子の組み合わせを決定することを特徴とする抵抗値補償機能を有する回路。
【請求項３】
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子を有する半導体部品と、
前記所望の抵抗値を有する抵抗からなることを特徴とする請求項２記載の抵抗値補償機能を有する回路。
【請求項４】
コンピュータに、
所望の抵抗値と同等の抵抗値を有する複数の第１半導体素子の組み合わせを決定し、
前記第１半導体素子の組み合わせの情報に基づいて、複数の第２半導体素子の組み合わせを決定し、
当該決定された前記第２半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する複数の第３半導体素子の組み合わせを決定し、
前記第２半導体素子の組み合わせの情報に基づいて、複数の第４半導体素子の組み合わせを決定し、
前記第３半導体素子の組み合わせの情報に基づいて、前記第４半導体素子と異なる導電型の複数の第５半導体素子の組み合わせを決定することを実行させる半導体素子の抵抗値補償プログラム。
【請求項５】
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路の試験方法であって、
複数の第１半導体素子の所定の第１の組み合わせによる第１抵抗値が前記所望の抵抗値より高いか否かを判定し、
前記第１抵抗値よりも低い抵抗値を実現する前記第１半導体素子の所定の第２の組み合わせによる第２抵抗値が前記所望の抵抗値より低いか否かを判定し、
前記第１抵抗値よりも低い抵抗値を実現する、前記第１半導体素子とは異なる導電型の複数の第２半導体素子の所定の第３の組み合わせによる第３抵抗値が、前記第１抵抗値よりも低いか否かを判定し、
前記第２抵抗値よりも高い抵抗値を実現する、前記第２半導体素子の所定の第４の組み合わせによる第４抵抗値が、前記第１半導体素子の前記所定の第２の組み合わせによって実現される抵抗値よりも高いか否かを判定することを特徴とする回路の抵抗値試験方法。
【請求項６】
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験する処理の制御をコンピュータに実行させるためのプログラムであって、
複数の第１半導体素子の所定の第１の組み合わせによる第１抵抗値が前記所望の抵抗値より高いか否かを判定し、
前記第１抵抗値よりも低い抵抗値を実現する前記第１半導体素子の所定の第２の組み合わせによる第２抵抗値が前記所望の抵抗値より低いか否かを判定し、
前記第１抵抗値よりも低い抵抗値を実現する、前記第１半導体素子とは異なる導電型の複数の第２半導体素子の所定の第３の組み合わせによる第３抵抗値が、前記第１抵抗値よりも低いか否かを判定し、
前記第２抵抗値よりも高い抵抗値を実現する、前記第２半導体素子の所定の第４の組み合わせによる第４抵抗値が、前記第１半導体素子の前記所定の第２の組み合わせによって実現される抵抗値よりも高いか否かを判定することを特徴とする抵抗値試験プログラム。
【請求項７】
複数の第１半導体素子、複数の第２半導体素子、複数の第３半導体素子、伝送路の終端抵抗を構成する複数の第４半導体素子及び伝送路の前記終端抵抗を構成し前記第４半導体素子と異なる導電型の複数の第５半導体素子とを含む第１半導体部品と、
前記伝送路によって、前記第１半導体部品と接続された第２半導体部品とを有し、
所望の抵抗値と同等の抵抗値を有する前記第１半導体素子の組み合わせを決定し、
前記第１半導体素子の組み合わせの情報に基づいて、前記第２半導体素子の組み合わせを決定し、
当該決定された前記第２半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する前記第３半導体素子の組み合わせを決定し、
前記第２半導体素子の組み合わせの情報に基づいて、前記第４半導体素子の組み合わせを決定し、
前記第３半導体素子の組み合わせの情報に基づいて、前記第５半導体素子の組み合わせを決定することを特徴とするシステム。
【請求項８】
前記所望の抵抗値を有し、前記第１半導体部品に接続された抵抗をさらに有することを特徴とする請求項７記載のシステム。
【請求項１】
所望の抵抗値と同等の抵抗値を有する複数の第１半導体素子の組み合わせを決定し、
前記第１半導体素子の組み合わせの情報に基づいて、複数の第２半導体素子の組み合わせを決定し、
当該決定された前記第２半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する複数の第３半導体素子の組み合わせを決定し、
前記第２半導体素子の組み合わせの情報に基づいて、複数の第４半導体素子の組み合わせを決定し、
前記第３半導体素子の組み合わせの情報に基づいて、前記第４半導体素子と異なる導電型の複数の第５半導体素子の組み合わせを決定することを特徴とする半導体素子の抵抗値を補償するための抵抗値補償方法。
【請求項２】
複数の第１半導体素子と、
複数の第２半導体素子と、
複数の第３半導体素子と、
伝送路の終端抵抗を構成する複数の第４半導体素子と、
前記終端抵抗を構成し、前記第４半導体素子と異なる導電型の複数の第５半導体素子と、を有し、
所望の抵抗値と同等の抵抗値を有する前記第１半導体素子の組み合わせを決定し、
前記第１半導体素子の組み合わせの情報に基づいて、前記第２半導体素子の組み合わせを決定し、
当該決定された前記第２半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する前記第３半導体素子の組み合わせを決定し、
前記第２半導体素子の組み合わせの情報に基づいて、前記第４半導体素子の組み合わせを決定し、
前記第３半導体素子の組み合わせの情報に基づいて、前記第５半導体素子の組み合わせを決定することを特徴とする抵抗値補償機能を有する回路。
【請求項３】
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子を有する半導体部品と、
前記所望の抵抗値を有する抵抗からなることを特徴とする請求項２記載の抵抗値補償機能を有する回路。
【請求項４】
コンピュータに、
所望の抵抗値と同等の抵抗値を有する複数の第１半導体素子の組み合わせを決定し、
前記第１半導体素子の組み合わせの情報に基づいて、複数の第２半導体素子の組み合わせを決定し、
当該決定された前記第２半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する複数の第３半導体素子の組み合わせを決定し、
前記第２半導体素子の組み合わせの情報に基づいて、複数の第４半導体素子の組み合わせを決定し、
前記第３半導体素子の組み合わせの情報に基づいて、前記第４半導体素子と異なる導電型の複数の第５半導体素子の組み合わせを決定することを実行させる半導体素子の抵抗値補償プログラム。
【請求項５】
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路の試験方法であって、
複数の第１半導体素子の所定の第１の組み合わせによる第１抵抗値が前記所望の抵抗値より高いか否かを判定し、
前記第１抵抗値よりも低い抵抗値を実現する前記第１半導体素子の所定の第２の組み合わせによる第２抵抗値が前記所望の抵抗値より低いか否かを判定し、
前記第１抵抗値よりも低い抵抗値を実現する、前記第１半導体素子とは異なる導電型の複数の第２半導体素子の所定の第３の組み合わせによる第３抵抗値が、前記第１抵抗値よりも低いか否かを判定し、
前記第２抵抗値よりも高い抵抗値を実現する、前記第２半導体素子の所定の第４の組み合わせによる第４抵抗値が、前記第１半導体素子の前記所定の第２の組み合わせによって実現される抵抗値よりも高いか否かを判定することを特徴とする回路の抵抗値試験方法。
【請求項６】
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験する処理の制御をコンピュータに実行させるためのプログラムであって、
複数の第１半導体素子の所定の第１の組み合わせによる第１抵抗値が前記所望の抵抗値より高いか否かを判定し、
前記第１抵抗値よりも低い抵抗値を実現する前記第１半導体素子の所定の第２の組み合わせによる第２抵抗値が前記所望の抵抗値より低いか否かを判定し、
前記第１抵抗値よりも低い抵抗値を実現する、前記第１半導体素子とは異なる導電型の複数の第２半導体素子の所定の第３の組み合わせによる第３抵抗値が、前記第１抵抗値よりも低いか否かを判定し、
前記第２抵抗値よりも高い抵抗値を実現する、前記第２半導体素子の所定の第４の組み合わせによる第４抵抗値が、前記第１半導体素子の前記所定の第２の組み合わせによって実現される抵抗値よりも高いか否かを判定することを特徴とする抵抗値試験プログラム。
【請求項７】
複数の第１半導体素子、複数の第２半導体素子、複数の第３半導体素子、伝送路の終端抵抗を構成する複数の第４半導体素子及び伝送路の前記終端抵抗を構成し前記第４半導体素子と異なる導電型の複数の第５半導体素子とを含む第１半導体部品と、
前記伝送路によって、前記第１半導体部品と接続された第２半導体部品とを有し、
所望の抵抗値と同等の抵抗値を有する前記第１半導体素子の組み合わせを決定し、
前記第１半導体素子の組み合わせの情報に基づいて、前記第２半導体素子の組み合わせを決定し、
当該決定された前記第２半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する前記第３半導体素子の組み合わせを決定し、
前記第２半導体素子の組み合わせの情報に基づいて、前記第４半導体素子の組み合わせを決定し、
前記第３半導体素子の組み合わせの情報に基づいて、前記第５半導体素子の組み合わせを決定することを特徴とするシステム。
【請求項８】
前記所望の抵抗値を有し、前記第１半導体部品に接続された抵抗をさらに有することを特徴とする請求項７記載のシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−６０１４０（Ｐ２０１２−６０１４０Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１１−２２５１７５（Ｐ２０１１−２２５１７５）
【出願日】平成２３年１０月１２日（２０１１．１０．１２）
【分割の表示】特願２００４−２５０７８１（Ｐ２００４−２５０７８１）の分割
【原出願日】平成１６年８月３０日（２００４．８．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２３年１０月１２日（２０１１．１０．１２）
【分割の表示】特願２００４−２５０７８１（Ｐ２００４−２５０７８１）の分割
【原出願日】平成１６年８月３０日（２００４．８．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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