【課題】ＰＮ接合構造の可変容量素子は、逆電圧を印可するため、少なからぬリーク電流を生じる。リーク電流の小さい理想的な半導体可変容量素子を提供する。
【解決手段】Ｐ型半導体層１とＮ型半導体層２よりなる積層体と電極との間に絶縁層３を設けることにより、リーク電流の流れない半導体可変容量素子が可能となった。また、電極への逆方向バイアス電圧の印加により、低周波において、印加された逆方向バイアス電圧に比例する可変容量を生じる。 （もっと読む）

【課題】ドライエッチングにより微細加工を行った場合に、エッチング残渣が少なく、後工程における信頼性が高い非鉛の圧電体膜素子の製造方法、圧電体膜素子及び圧電体デバイスを提供する。
【解決手段】圧電体膜素子１の製造方法は、基板２上に、組成式（Ｋ_１−ｘＮａ_ｘ）ＮｂＯ_３で表されるペロブスカイト構造を有する非鉛のアルカリニオブ酸化物系化合物からなる圧電体膜５を形成する工程と、圧電体膜５を、フッ素系反応ガスを含む雰囲気中で低圧プラズマを用いてエッチングを行う工程とを含む。 （もっと読む）

【課題】基板とＭＥＭＳ素子との間の寄生容量、および基板の反りを抑えたＭＥＭＳ装置を提供する。
【解決手段】
実施の形態のＭＥＭＳ装置は、表面に開口する凹部と凹部内に、絶縁物、エアギャップ、または絶縁物およびエアギャップが形成された基板と、基板上の絶縁層と、絶縁層上に形成された信号線を有するＭＥＭＳ素子とを有し、上記基板の表面に平行な方向の信号線の位置と上記平行な方向の凹部の位置に重なりがある。 （もっと読む）

【課題】 可変容量素子の動作不良を防止し、可変容量素子の信頼性を向上する。
【解決手段】 可変容量素子は、固定電極と、固定電極上に積層された絶縁層を含む絶縁部と、絶縁層上に絶縁層から離れる方向に移動可能に積層された可動部および可動部の一端を絶縁部に固定する固定部を含む可動電極と、可動電極に間隔を空けて対向する対向電極とを有している。 （もっと読む）

【課題】誤作動の発生を抑制することができる保護回路及び半導体装置を提供する。
【解決手段】一端が電源配線ＶＤＤに、他端がインバータ１１６の入力端子１１６Ａに各々接続され、一端から特定流路に予め定められた周波数特性を有するサージ電流が流入した場合、サージ電流によって生じる磁界を打ち消す磁界を発生させるように誘導起電力を発生させてサージ電流の流れを妨げることにより、入力端子１１６Ａに対して閾値電圧未満の電圧を印加し、一端から周波数特性を有さない駆動用電流が流入した場合、入力端子１１６Ａに対して閾値電圧以上の電圧を印加する電流調整部１４を保護回路１０に設ける。 （もっと読む）

【課題】 抵抗変化性のバイポーラ型メモリを、誤書き込みや誤動作を起こさずにFPGAに適用する。
【解決手段】 本発明の半導体集積回路は、一端が第一の電源１０５に接続され、他端が出力ノード１０８に接続される第一の抵抗変化性素子１０１と、一端が出力ノード１０８に接続される第二の抵抗変化性素子１０２と、第二の抵抗変化性素子１０２の他端と第一の端子が接続され、第二の電源１０６と第二の端子が接続される、第一のスイッチング素子１０３とを備える。 （もっと読む）

【課題】振動子が外付けされて発振回路を実現する半導体集積回路において、振動子が外付けされるパッドと内部回路間の配線による浮遊容量の影響を小さくする。
【解決手段】半導体集積回路は、半導体基板と、第１のパッドＰ１に第１の抵抗及Ｒ１及び第１のコンデンサＣ_ＡＣを介して接続の入力端子、及び、第２のパッドＰ２に第２の抵抗Ｒ２及び第３の抵抗Ｒ_Ｄを介して接続の出力端子を有するインバータ３２と、インバータ入力端子と第２の抵抗Ｒ２及び第３の抵抗Ｒ_Ｄの接続点との間に接続され、インバータと共に発振ブロックを構成する帰還素子３３と、第１の抵抗Ｒ１及び第１のコンデンサの接続点と基板電位との間に接続され、第１のパッドと発振ブロックとの間に配置された第２のコンデンサＣ_Ｇと、第２の抵抗Ｒ２及び第３の抵抗Ｒ_Ｄの接続点と基板電位との間に接続され、第２のパッドＰ２と発振ブロック間に配置された第３のコンデンサＣ_Ｄとを具備する。 （もっと読む）

【課題】 製造工程数の増加を招くことなく形成可能であり、かつ、所望の抵抗値を得ることが可能な抵抗素子を備えた不揮発性半導体記憶装置を提供する。
【解決手段】
半導体基板上に形成されたメモリセルトランジスタと、抵抗素子とを備え、
抵抗素子１０は、抵抗体３０と、抵抗体３０上の前記抵抗体両端部に形成された絶縁膜３１と、第１絶縁膜３１上に形成され、第１絶縁膜に形成された開口部を介して抵抗体３０と接続されたポリシリコン電極層３７と、ポリシリコン電極層３７に電気的に接続されたコンタクトプラグＣＰ３、ＣＰ４と、抵抗体３０上の第１絶縁膜３１の間の領域に形成された絶縁膜３２と、絶縁膜３２上に形成されたポリシリコン電極層３８と、ポリシリコン電極層３８に電気的に接続されたコンタクトプラグＣＰ５と、を有することを特徴とする不揮発性半導体記憶装置。 （もっと読む）

【課題】電気回路中にて静電気放電保護を確実化しながら小型化を実現する。
【解決手段】電気回路において静電気放電保護素子として使用するためのゲート制御されたフィン型抵抗素子は、第１端子領域、第２端子領域、および、第１端子領域と第２端子領域との間に形成されたチャネル領域を有するフィン構造体を備えている。さらに、フィン型抵抗素子は、チャネル領域の上面の一部上に少なくとも形成されたゲート領域を備えている。ゲート領域は、ゲート制御部に電気的に結合されており、ゲート制御部は、ゲート領域に印加される電気的な電位を制御することにより、電気回路が第１動作状態である間は、ゲート制御されたフィン型抵抗素子の電気抵抗を高くし、静電気放電現象の開始によって特徴付けられている第２動作状態では、電気抵抗をより低くする。 （もっと読む）

【課題】端子数が少なく且つ低速な試験装置を用いた試験環境で半導体装置を試験できるようにする。
【解決手段】入力端子（１２２）と、上記入力端子における入力インピーダンスを規定する終端回路（１２１）と、入力回路の出力信号を上記クロック信号に同期して取り込むレジスタ（１１３）とを設ける。パターン生成部（１０９）と、上記レジスタの出力信号を期待値と比較するパターンチェック部（１０７）とを設ける。上記終端回路は、第１抵抗素子（１３２）、第１トランジスタ（１３１）、第２抵抗素子（１３３）、第２トランジスタ（１３４）とを含む。上記パターン生成部で生成されたパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することでパターン信号を上記入力回路に伝達する自己診断制御回路（１１５）を設けることによって、端子数が少なく且つ低速な試験装置の使用を可能にする。 （もっと読む）

【課題】歪特性の改善が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１のＦＥＴ１０３および第２のＦＥＴ１１３のそれぞれに対応して設けられた基板電位制御用半導体層９０２および９０３と、半導体基板内に設けられ、基板電位制御用半導体層９０２および９０３のそれぞれを電気的に分離する素子間分離領域９０１と、基板電位制御用半導体層９０２および９０３のそれぞれに対応して設けられた第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８と、第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８のそれぞれに対応して設けられ、対応する基板電位制御用電極に高電圧又は低電圧を印加する複数の第１の基板電位制御信号源１０９および第２の基板電位制御信号源１１９とを備える。 （もっと読む）

【課題】 電気信号により抵抗値を連続的に変化させることが可能な小型の可変抵抗を提供する。
【解決手段】 電極Ｂは電極Ｃと間隙を挟んで対向するように一端が固定されている。電極Ｃにおける電極Ｂとの対向面には複数の突起状の抵抗体ｒが面状に配列されている。電極Ｄは、電極Ｃとの間に絶縁層２０４を挟んで電極Ｃに固定されている。電極Ａは、電極Ｂとの間に絶縁層２０９を挟み、電極Ｄと対向している。電極ＡおよびＤ間には、制御電圧が与えられる。制御電圧を大きくすると、電極ＡおよびＤ間の吸引力が大きくなって電極Ｂが電極Ｃに向かって撓み、電極Ｂと電極Ｃの抵抗体ｒとの接触面積が増加し、電極ＢおよびＣ間の抵抗値が低下する。 （もっと読む）

【課題】寄生ＬＣＲが小さく、小型な可変容量素子を提供する。
【解決手段】可変容量素子は、基板１０に設けられた信号線路１と、前記信号線路１を跨ぐように設けられ、両端が基板１０に対して固定された可動電極３ａ、３ｂ、３ｃと、可動電極３ａ、３ｂ、３ｃの両端のうち少なくとも一端と基板１０との間に設けられる固定容量４ａ、４ｂ、４ｃを有する。 （もっと読む）

【課題】書換え可能で不揮発性の抵抗変化型素子およびその製造方法を提供する。
【解決手段】本発明の抵抗変化型素子Ｘは、Ｐ型半導性を有する酸化物部４と、相互に離隔して酸化物部４に接合する一対の電極１と、一対の電極１の間において酸化物部４に接合する電極２と、酸化物部４を介して電極２に対向する部位を有して酸化物部４に接合する電極３とを備える。本発明の抵抗変化型素子製造方法は、例えば、基材Ｓ上に導電材料膜を形成する工程と、Ｐ型半導性を有する酸化物膜を導電材料膜上に形成する工程と、相互に離隔する一対の電極１および当該電極１間に位置する電極２を酸化物膜上に形成する工程とを含む。 （もっと読む）

【課題】製造コストを抑えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、データを記憶するメモリセルトランジスタＭＴｒ、及びメモリセルトランジスタＭＴｒの周辺に設けられた抵抗素子ＲＥを備える。メモリセルトランジスタＭＴｒは、Ｐ型半導体基板１０の上方に形成され且つ電荷を蓄積する電荷蓄積層２３と、電荷蓄積層２３の上方にブロック絶縁層２４を介して形成された半導体層２５と、半導体層２５の上面に形成されたシリサイド層２６とを備える。抵抗素子ＲＥは、半導体層２５と同層に形成された半導体層３２と、半導体層３２の上面であってシリサイド層２６と同層に形成されたシリサイド層３３ａ、３３ｂとを備える。半導体層３２は、Ｘ方向に延びるように形成されている。シリサイド層３３ａ、３３ｂは、半導体層３２のＸ方向の両端に形成されている。 （もっと読む）

【課題】金属酸化物膜を使った容量可変素子において、効率的に容量を変化させる。
【解決手段】容量可変素子は、ペロブスカイト構造を有する金属酸化膜と、前記金属酸化膜を挟持し、外部電圧源に接続される第１および第２の電極膜と、前記金属酸化膜と前記第１および第２の電極膜とを含むキャパシタに対し電気的に直列に挿入されたバイアス電圧源と、を含み、前記バイアス電圧源は、前記キャパシタに、前記金属酸化膜の比誘電率の電圧依存性を最大化するバイアス電圧を印加する。 （もっと読む）

【目的】ヒューズ素子などの被トリミング部材を有する半導体装置において、低コストで高信頼性を確保し精度の良いレーザートリミングができる半導体装置およびその製造方法を提供することにある。
【解決手段】被トリミング部材の位置決めに用いるアライメントマークにおいて、アライメントマーク上を被覆するパッシベーション膜に開口部を設けることで、レーザー光の反射光強度が大きくなり、アライメントマークの位置を高精度で検出できて、高精度なトリミングができるようになる。 （もっと読む）

【課題】高いＱ値を持つ可変容量部を実現して、回路損失を減らすことができる高周波電気素子を提供する。
【解決手段】高周波電気素子である高周波ＭＥＭＳ１は、シリコン基板２と、シリコン基板２上に互いに交差するように形成された高周波信号ライン５とグランドライン４と、高周波信号ライン５とグランドライン４の梁８との交差する部分において高周波信号ライン５とグランドライン４の少なくとも一方に形成され、高周波信号ライン５とグランドライン４が接離方向に相対変位可能に支持される可変容量部１３を構成する誘電体膜８と、を備える。 （もっと読む）

【課題】 可動体の短絡を防止でき、可動電極と固定電極との間の容量値のばらつきを抑制できると共に、可動体の応答性を高める。
【解決手段】 可変容量素子１は、基板２と蓋体１４との間に可動体９を設けることによって形成する。基板２には、可動体９の可動電極１３と対面した位置に固定電極３を設ける。蓋体１４には、可動体９と対面した位置にｐ型高濃度層からなる駆動電極１５を設ける。また、ｐ型高濃度層にはｎ型領域からなる同電位電極１６を設けると共に、同電位電極１６は可動体９に電気的に接続する。さらに、同電位電極１６には可動体９との間に位置して絶縁酸化膜からなるストッパ部１７を設ける。これにより、ストッパ部１７の密着性、平坦性を高めることができると共に、駆動電極１５の寄生容量を小さくすることができる。 （もっと読む）

【課題】ギャップを更に狭小化することが可能なマイクロエレクトロメカニカルデバイスの構造及びその製造方法を提供する。
【解決手段】本発明に係るマイクロエレクトロメカニカルデバイスにおいては、共振子２２と電極２１が互いに対向し、その対向面には一対の熱酸化膜５、５が形成されて、両熱酸化膜間に狭小化されたギャップを有している。本発明に係るマイクロエレクトロメカニカルデバイスの製造工程においては、共振子２２と電極２１となるＳｉ層に対し、フォトリソグラフィとエッチングを用いた加工を施して、ギャップとなる溝２０を形成した後、該Ｓｉ層に対し、熱酸化処理を施して、溝２０の対向面に一対のＳｉ熱酸化膜５、５を形成する。 （もっと読む）