【課題】電源線と機能回路の間に電源スイッチとして接続されるＭＯＳトランジスタのオン時のバックゲートの電圧を簡単な構造で調整することができる半導体装置を提供する。
【解決手段】一対の電源線２、３と、機能回路４ａ_０〜４ａ_ｎと、一対の電源線２、３との少なくとも一方と機能回路４ａ_０〜４ａ_ｎの間に接続されるスイッチング回路６ａ_０〜６ａ_ｎ、７ａ_０〜７ａ_ｎとを有し、スイッチング回路６ａ_０〜６ａ_ｎ、７ａ_０〜７ａ_ｎは、ソース／ドレインの一方が機能回路４ａ_０〜４ａ_ｎに接続され、他方が前記一対の電源線２、３の一方に接続される第１のＭＯＳトランジス１１と、第１のＭＯＳトランジスタ１１のゲートとバックゲートを接続する抵抗素子１２、２１と、第１のＭＯＳトランジスタ１１のゲートに接続されるゲート電圧制御回路１３と、を有する。 （もっと読む）

【課題】高品質な半導体装置を提供する。
【解決手段】第１の絶縁膜１１１、第１の電極１１２、第２の絶縁膜１１３、及び第２の電極１１４を含むゲート構造を有するメモリセルＭＣが複数設けられた記憶部１１と、少なくとも外部１００からのデータを受信し、記憶部にデータを供給する端子１５と、第１の絶縁膜、第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ１６ａ、一端が第１のトランジスタの電流経路の他端に接続され、他端が端子に接続される第１の抵抗素子１６ｂ、一端が端子及び第１の抵抗素子の他端に接続される第２の抵抗素子１６ｃ及び、ゲート構造を有し、電流経路の一端が第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される第２導電型の第２のトランジスタ１６ｄを含む第１の回路１６と、を備える。 （もっと読む）

【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】第１のクロック分配回路は、タイミング信号を複数の第１の分配点に分配する。第２のクロック分配回路は、タイミング信号を複数の第２の分配点に分配する。最小遅延クロック信号出力部は、複数の第１の分配点のいずれかに分配されたタイミング信号と複数の第２の分配点のいずれかに分配されたタイミング信号とのうち遅延が小さい方の信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。 （もっと読む）

【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】主クロック分配回路は、タイミング信号を複数の主タイミング信号に分岐して分配する。副クロック分配回路は、タイミング信号の分配が指示された場合にはタイミング信号を複数の副タイミング信号に分岐して分配する。最小遅延タイミング信号出力部は、複数の主タイミング信号のいずれかと複数の副タイミング信号のいずれかとのうち先に分配された信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。測定部は、複数の主タイミング信号のいずれかの遅延のばらつきを示す値を測定する。クロック分配回路制御部は、測定された値の示す前記ばらつきが前記所定値以上であるときに副分配回路に前記タイミング信号の分配を指示する。 （もっと読む）

【課題】酸化物半導体層を用いて作製された抵抗素子及び薄膜トランジスタを利用した論理回路、並びに該論理回路を利用した半導体装置を提供する。
【解決手段】抵抗素子３５４に適用される酸化物半導体層９０５上にシラン（ＳｉＨ_４）及びアンモニア（ＮＨ_３）などの水素化合物を含むガスを用いたプラズマＣＶＤ法によって形成された窒化シリコン層９１０が直接接するように設けられ、且つ薄膜トランジスタ３５５に適用される酸化物半導体層９０６には、バリア層として機能する酸化シリコン層９０９を介して、窒化シリコン層９１０が設けられる。そのため、酸化物半導体層９０５には、酸化物半導体層９０６よりも高濃度に水素が導入される。結果として、抵抗素子３５４に適用される酸化物半導体層９０５の抵抗値が、薄膜トランジスタ３５５に適用される酸化物半導体層９０６の抵抗値よりも低くなる。 （もっと読む）

【課題】製造プロセスによる閾値電圧の変動に起因する歩留まりの悪化を抑制可能な半導体装置を提供する。
【解決手段】半導体装置は、複数のトランジスタが並列に接続された所定並列回路と、複数のトランジスタのオンオフ状態を制御しつつ所定並列回路のインピーダンスが所定値になったかを検出し、該インピーダンスが所定値になったときの複数のトランジスタのオンオフ状態に応じた制御値を生成する制御値生成部と、電源電圧を生成する電圧発生部と、電源電圧で動作する動作トランジスタと、制御値に基づいて電源電圧を制御する制御部と、を含む。 （もっと読む）

【課題】チップ面積の増加を抑えつつ、金属等からなるゲート電極を有するＭＩＳトランジスタと、抵抗体とを同一基板上に不具合なく形成する。
【解決手段】半導体装置は、半導体基板１上にそれぞれ設けられたＭＩＳトランジスタと抵抗素子とを備える。ＭＩＳトランジスタは、活性領域１ａと、活性領域１ａ上に設けられたゲート絶縁膜１８と、ゲート絶縁膜１８上に設けられたゲート電極１９とを有する。抵抗素子４０は、素子分離領域２上に設けられた抵抗体１０を有しており、ゲート電極１９の少なくとも一部は、抵抗体１０よりも小さな抵抗率を有しており、活性領域１ａ上においてはゲート電極１９の上面を覆っておらず、抵抗体１０の上面を覆っている層間絶縁膜１６がさらに設けられる。 （もっと読む）

【課題】メタルゲート電極とポリシリコン抵抗素子とを同じ半導体基板に混載するとともに、半導体装置の設計の自由度を向上し、また、半導体装置の小型化を図る。
【解決手段】半導体基板１の主面上にゲート絶縁膜を介してＭＩＳＦＥＴ用のメタルゲート電極が形成され、また、半導体基板１の主面上に積層パターンＬＰを介してポリシリコン抵抗素子用のシリコン膜パターンＳＰが形成されている。メタルゲート電極は金属膜とその上のシリコン膜とを有し、積層パターンＬＰは絶縁膜３ａとその上の金属膜４ａとその上の絶縁膜５ａとを有し、絶縁膜３ａは、前記ゲート絶縁膜と同層の絶縁膜により形成され、金属膜４ａはメタルゲート電極の金属膜と同層の金属膜により形成され、シリコン膜パターンＳＰは、メタルゲート電極のシリコン膜と同層のシリコン膜により形成されている。シリコン膜パターンＳＰは、平面視で絶縁膜５ａに内包されている。 （もっと読む）

【課題】 本実施形態は、出力ドライバのドライブ能力のキャリブレーション精度を向上することが可能な半導体装置を提供する。
【解決手段】 第１、第２のプルアップドライバユニットPUDUa、PUDUbは、プルアップドライバを調整する。プルダウンドライバユニットPDDUbは、プルダウンドライバを調整する。キャリブレーション回路CBCは、プルアップドライバのキャリブレーション時、基準電圧Ｖ_ＲＥＦと、基準抵抗RZQに基づく第１のプルアップドライバの出力電圧を比較して第１、第２のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、基準電圧と、第２のプルアップドライバとプルダウンドライバの接続ノードの電圧を比較してプルダウンドライバのドライブ能力を決定する単一の比較器COMPを有している。 （もっと読む）

【課題】 シリコンビームを使用しかつダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値ばらつきを防止する。
【解決手段】 端部に凹部を有する基板１と、基板１の凹部に一部が埋め込まれた一対のゲート電極４と、基板１の表面であって一対のゲート電極４の間に形成された拡散層７を有し、ゲート電極４と拡散層７の間の電位を変化させることにより、拡散層７の抵抗値を変化させる。 （もっと読む）

【課題】所望の温度特性を有することによって回路規模を小さくできるＭＯＳトランジスタを提供する。
【解決手段】ゲート電極はＰ型半導体層及びＮ型半導体層からなるので、Ｐ型半導体層とＮ型半導体層との接合面に、空乏層１３が生じる。温度が変化すると、空乏層１３の領域の面積が変化し、Ｐ型半導体層１１及びＮ型半導体層１２の領域の面積もそれぞれ変化することで、ＭＯＳトランジスタに所望の温度特性を与えられる。その結果、温度補正回路を簡単にする、あるいは不要にすることができる。 （もっと読む）

【課題】ｐｎ接合におけるリーク電流を抑制する。
【解決手段】Ｎ⁻型半導体層１０と、シリサイド層２０ｓがその表面に形成されたＰ⁻型半導体層２０とが、絶縁体９上に形成される。半導体層１０にはＰＭＯＳトランジスタを、半導体層２０にはＮＭＯＳトランジスタを、それぞれ形成することができる。半導体層１０，２０がｐｎ接合Ｊ５０ａを形成する場合、これはシリサイド層２０ｓの端部から近く、結晶欠陥が小さい位置に存在するので、ここにおけるリーク電流は非常に小さい。半導体層１０，２０が形成するｐｎ接合は、シリサイド層２０ｓの端部から２μｍ以下の距離にあることが望ましい。 （もっと読む）

【課題】 ツェナーダイオードと同等の動作を行える回路ないしは半導体装置を提供することを目的とする。
【解決手段】 実施形態の基準電圧発生回路は、第１のＦＥＴと、第２のＦＥＴと、一方を電源に接続し他方を前記第1のＦＥＴのドレインに接続した第1の抵抗と、前記第１のＦＥＴのドレイン−ゲート間に接続した第２の抵抗とを有し、前記第２のＦＥＴのゲート−ソース間を接続し、前記第２のＦＥＴのドレインを前記第1のＦＥＴのゲートに接続し、前記第１のＦＥＴのドレインが基準電圧を出力し、前記第１のＦＥＴのソースと前記第１のＦＥＴのソースがグランド又は他の回路と接続していることを特徴とする。 （もっと読む）

【課題】高誘電率の絶縁膜を有するｎチャネル型トランジスタやｐチャネル型トランジスタを有する半導体装置の製造方法において、ｎチャネル型トランジスタのゲート絶縁膜の側面への異物の付着を抑制する。
【解決手段】半導体基板の主表面上の、ｐ型不純物領域ＰＷＬに機能用ｎチャネル型トランジスタが、ｎ型不純物領域ＮＷＬに機能用ｐチャネル型トランジスタが形成される。ｐ型不純物領域ＰＷＬの、平面視における機能用ｎチャネル型トランジスタ以外の領域に形成される複数の第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように形成される。 （もっと読む）

【課題】実用上限温度をより向上させた炭化珪素半導体装置の製造方法を提供する。
【解決手段】ゲート窓６が形成された炭化珪素基板１の表面に、前駆酸化シリコン膜を成膜する工程と、前駆酸化シリコン膜を酸化窒素ガス雰囲気で熱処理して第１の酸化シリコン膜（Ｏ）とする工程と、窒化シリコン膜（Ｎ）を積層する工程と、窒化シリコン膜を酸化させて、表面から所定の深さまで第２の酸化シリコン膜（Ｏ）を形成して、ＯＮＯ絶縁膜を形成する工程と、ＯＮＯ絶縁膜の上にゲート電極を形成する工程とを備える。ゲート電極を形成する工程は、ＯＮＯ絶縁膜の上に多結晶シリコン膜を成膜する工程と、所望のマスクを用いて、多結晶シリコン膜、第２の酸化シリコン膜、窒化シリコン膜、を連続的にエッチングして、ゲート電極と第２の酸化シリコン膜と窒化シリコン膜の外縁を定義する工程と、ゲート電極の側面及び上部と窒化シリコン膜の外縁を酸化する工程を備える。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを同一基板に有する半導体装置において、安定したＨＫ／ＭＧトランジスタの動作特性を得ることのできる技術を提供する。
【解決手段】ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるＨＫ／ＭＧトランジスタのゲート電極を形成し、同様に、ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなる抵抗素子を形成した後、抵抗素子の側壁に形成したオフセットサイドウォール９ａおよびサイドウォール９の一部を除去し、そのオフセットサイドウォール９ａおよびサイドウォール９が除去された箇所から薬液を浸入させることによりＴｉＮ膜を除去して空洞１８を形成し、多結晶Ｓｉ膜のみからなる抵抗部ＲＥＳを形成する。 （もっと読む）

【課題】小規模な回路で送受信に応じた最適なインピーダンス調整を行う。
【解決手段】選択部１５が、送信部１１のインピーダンス調整時か、受信部１２のインピーダンス調整時かに応じて異なる基準電圧を選択し、選択した基準電圧を基準電圧生成部１４に生成させ、基準電圧生成部１４が、選択部１５により選択された基準電圧を生成して、インピーダンス調整部１３に入力し、インピーダンス調整部１３が、入力された基準電圧に応じて、送信部１１または受信部１２のインピーダンスを別々に調整する。 （もっと読む）

【課題】半導体素子単体の駆動力にはバラツキがあっても、搭載回路の駆動力のウェーハ間のバラツキを抑制することのできる半導体装置の製造方法を提供する。
【解決手段】実施形態の製造方法は、複数の半導体素子が並列に配置された回路を有する半導体装置の製造方法であって、上層配線形成工程用に、複数の半導体素子の並列接続数がそれぞれ異なる複数のマスクを製作しておき（工程Ｓ０１）、半導体基板上に半導体素子を形成し（工程Ｓ０２）、上層配線を形成する工程の前に、半導体基板上に形成された半導体素子のオン電流の測定を行い（工程Ｓ０３）、その測定の結果にもとづいて、上層配線形成工程用の複数のマスクから１枚のマスクを選択し（工程Ｓ０４）、選択したマスクを用いて上層配線を形成する（工程Ｓ０５）。 （もっと読む）

【課題】様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。素子部は、基板に設けられる。第１の電極部は、素子部の上に設けられ、素子部と導通する。第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。 （もっと読む）

【課題】ON状態での低いオン抵抗とOFF状態での小さいオフリーク電流を持つMOSトランジスタスイッチを用いた半導体装置及びサンプルホールド回路を実現する。
【解決手段】PMOSトランジスタM11がON状態の場合には、PMOSトランジスタM12がON状態になりPMOSトランジスタM11のバックゲート端子をPMOSトランジスタM11のソース端子に接続し、PMOSトランジスタM11がOFF状態の場合には、PMOSトランジスタM13がON状態になりPMOSトランジスタM11のバックゲート端子を電源電圧端子VDD1に接続する。 （もっと読む）