半導体装置および基準電圧生成回路

【課題】所望の温度特性を有することによって回路規模を小さくできるＭＯＳトランジスタを提供する。
【解決手段】ゲート電極はＰ型半導体層及びＮ型半導体層からなるので、Ｐ型半導体層とＮ型半導体層との接合面に、空乏層１３が生じる。温度が変化すると、空乏層１３の領域の面積が変化し、Ｐ型半導体層１１及びＮ型半導体層１２の領域の面積もそれぞれ変化することで、ＭＯＳトランジスタに所望の温度特性を与えられる。その結果、温度補正回路を簡単にする、あるいは不要にすることができる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極内に空乏層を有するＭＯＳトランジスタを用いた半導体装置に関する。
【背景技術】
【０００２】
半導体装置を構成しているトランジスタは、一般に温度によってその特性が変化し、いわゆる温度特性を有している。従って、トランジスタを用いた様々な装置も温度特性を有することになる。例えば、半導体の温度センサは温度特性が大きいことを積極的に利用した半導体装置である。一方、温度が変化した場合に特性ができるだけ変化しないことを求められる半導体装置もあり、その実現のためにはトランジスタと回路の双方における工夫を必要とする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１３４０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、基準電圧生成回路の場合、温度が変化すると、基準電圧生成回路の出力電圧である基準電圧も変化する。特許文献１によって開示された技術では、温度特性の大きな基準電圧を温度補正するための温度補正回路を開示している。従って、その分、規模の大きな回路となってしまう。
【０００５】
本発明は、上記課題に鑑みてなされ、ＭＯＳトランジスタに所望の温度特性を与えることによって、補正のための回路の規模を小さくできる、あるいは補正のための回路を必要としない半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するため、ＭＯＳトランジスタを有する半導体装置において、ＭＯＳトランジスタは、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間の領域の上に設けられるゲート電極と、を備え、前記ゲート電極は、半導体基板の平面方向に、第一導電型半導体層、第二導電型半導体層、及び、前記第一導電型半導体層と前記第二導電型半導体層との接合面に生じる空乏層を備える、ことを特徴とする半導体装置とした。
【発明の効果】
【０００７】
本発明に係る半導体装置では、温度が変化すると、空乏層の領域の幅が変化し、これによりゲート電極の第一導電型半導体層と第二導電型半導体層のそれぞれの領域の面積が変化する。つまり、ＭＯＳトランジスタのゲート電極として機能する領域の面積が変化する。このことを利用し、ＭＯＳトランジスタに所望の温度特性を与えることができので、温度補正回路が小さくて済む。よって、回路規模を小さくすることが可能となる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施例を示す平面図である。
【図２】第２の実施例を示す平面図である。
【図３】第３の実施例を示す平面図である。
【図４】第４の実施例である基準電圧生成回路を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を、図面を参照して説明する。
【実施例１】
【００１０】
まず、ＭＯＳトランジスタの構成について説明する。図１は、本発明の第１の実施例であるＭＯＳトランジスタを示す平面図である。
【００１１】
ＭＯＳトランジスタは、ソース領域２０、ドレイン領域３０、及び、ゲート電極１０を備える。ゲート電極１０は、半導体基板の平面方向に、Ｐ型半導体層１１、Ｎ型半導体層１２、及び、空乏層１３を備える。
【００１２】
ゲート電極１０は、ソース領域２０とドレイン領域３０との間の領域の上にゲート酸化膜を介して設けられる。ゲート電極１０のＰ型半導体層１１及びＮ型半導体層１２は、チャネル長方向のみにそれぞれ設けられる。Ｐ型半導体層１１とＮ型半導体層１２との接合面に、空乏層１３がチャネル長方向のみに生じる。
【００１３】
ＭＯＳトランジスタは、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎＯｆＳｉｌｉｃｏｎ）法による膜厚約１００〜５００ｎｍのフィールド絶縁膜、あるいは、深さ約５０〜３００ｎｍのＳＴＩ（ＳｈａｒｒｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）により、周りの領域と半導体基板の表面近傍においては電気的に絶縁される。次に、膜厚約５〜１００ｎｍのゲート絶縁膜（図示せず）を設ける。次に、ゲート絶縁膜の上に、膜厚約２００〜３００ｎｍのゲート電極１０を設ける。この時、ゲート電極１０へは、Ｐ型半導体層１１及びＮ型半導体層１２の両方を適宜備えるよう不純物イオンをイオン注入する。次に、ソース領域２０及びドレイン領域３０を、イオン注入すれることによって設ける。
【００１４】
次に、ＭＯＳトランジスタの動作について説明する。
ここで、基板表面がＮ型である場合、仕事関数の差により、Ｐ型半導体層１１の下部での閾値電圧は低くなり、Ｎ型半導体層１２の下部での閾値電圧は高くなる。よって、Ｐ型半導体層１１の下部のチャネルが、事実上の主なチャネルとして機能する。
【００１５】
通常のＭＯＳトランジスタにおいて、温度が変化しても、ゲート電極の大きさとゲート絶縁膜容量とチャネル領域の大きさはほとんど変化しない。しかし、図１のＭＯＳトランジスタにおいては、温度が変化すると、空乏層１３の領域の幅が変化し、Ｐ型半導体層１１及びＮ型半導体層１２の領域の面積もそれに応じてそれぞれ変化する。つまり、ＭＯＳトランジスタのゲート電極として機能する領域の面積が変化する。これに伴い、ゲート電極の下に電気的に誘起されるチャネル領域の面積も変化するので、トランジスタの電流電圧特性を温度に対して変化させることが可能となる。
【００１６】
これにより、ＭＯＳトランジスタが所望の温度特性を有するよう制御されるので、温度補正回路を簡単に構成でき、回路規模を小さくすることが可能となる。特性に応じては温度補正回路を必要としない。
【００１７】
［変形例］図１では、１つの空乏層１３が設けられているが、図示しないが、複数の空乏層が半導体基板の平面方向に平行して設けられても良い。
【実施例２】
【００１８】
図２は第２の実施例である。図２に示すように、ゲート電極１０のＰ型半導体層１１及びＮ型半導体層１２は、チャネル幅方向のみに設けることも可能である。この時、空乏層１３は、Ｐ型半導体層１１とＮ型半導体層１２との接合面に沿って、チャネル幅方向のみに生じる。
【実施例３】
【００１９】
図３は第３の実施例である。図３に示すように、ゲート電極１０のＰ型半導体層１１及びＮ型半導体層１２は、図３上において上下左右に双方設けられても良い。この時、空乏層１３は、Ｐ型半導体層１１とＮ型半導体層１２との接合面に、チャネル長方向及びチャネル幅方向に沿って生じる。
【実施例４】
【００２０】
図４は第４の実施例である。図４に示すように、このようなＭＯＳトランジスタは、基準電圧生成回路に適用することも可能である。基準電圧生成回路は、ディプレッション型のＭＯＳトランジスタ４１、及び、エンハンスメント型のＭＯＳトランジスタ４２を備える。ＭＯＳトランジスタ４１は、ゲートとソースとが接続され出力端子となり、ドレインは電源端子に接続される。ＭＯＳトランジスタ４２は、ＭＯＳトランジスタ４１のソースと接地端子との間に設けられ、ダイオード接続される。ＭＯＳトランジスタ４１は定電流を流す電流源として機能し、この定電流によって基準電圧ＶＲＥＦがダイオード接続されるＭＯＳトランジスタ４２のドレインに発生する。本回路においては、ＭＯＳトランジスタ４１〜４２が所望の温度特性を有するよう制御されるので、基準電圧ＶＲＥＦに所望の温度係数を与えることが可能となる。
【符号の説明】
【００２１】
１０ゲート
１１Ｐ型半導体層
１２Ｎ型半導体層
１３空乏層
２０ソース領域
３０ドレイン領域

【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に設けられたソース領域、およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の領域の上に設けられるゲート電極と、
を備え、
前記ゲート電極は、平面的に重ならない領域に、第一導電型半導体層、第二導電型半導体層、及び、前記第一導電型半導体層と前記第二導電型半導体層との接合面に生じる空乏層をそれぞれ備えることを特徴とする半導体装置。
【請求項２】
前記接合面は、チャネル長方向に沿って設けられたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記接合面は、チャネル幅方向に沿って設けられたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記接合面層は、チャネル長方向及びチャネル幅方向に沿って設けられたことを特徴とする請求項１記載の半導体装置。
【請求項５】
ゲートとソースとが接続され、ドレインを電源端子に接続されたディプレッション型のＭＯＳトランジスタと、
前記ソースと接地端子との間にダイオード接続されたエンハンスメント型のＭＯＳトランジスタと、からなる基準電圧生成回路であって、
前記ディプレッション型のＭＯＳトランジスタおよび前記エンハンスメント型のＭＯＳトランジスタは、それぞれ請求項１ないし４のいずれか１項に記載された半導体装置から構成される基準電圧生成回路。

【図１】