【課題】基準電圧発生回路を構成するエンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴとの間の温度特性の差を小さくすることができ、基準電圧発生回路の出力電圧の温度特性を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板６上においてＲｅｆ回路領域８およびＣＭＯＳ領域７に跨るようにゲート絶縁膜６６を形成した後、ＣＭＯＳ領域７の部分を選択的に除去する。次に、熱酸化により、ゲート絶縁膜６６が除去されたＣＭＯＳ領域７に第１ゲート絶縁膜１２を形成し、同時に、Ｒｅｆ回路領域８に残っているゲート絶縁膜６６を厚くして第１ゲート絶縁膜１２よりも厚い第２ゲート絶縁膜１３を形成する。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を
提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワ
ー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと
、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界
効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が
小さい半導体装置である。 （もっと読む）

【課題】ターンオン防止付き複合半導体デバイスを提供する。
【解決手段】本明細書は、ターンオン防止制御を有する複合III-窒化物半導体デバイスの種々の実現を開示する。１つの好適な実現では、ノーマリオフ複合半導体デバイスが、ノーマリオンIII-窒化物パワートランジスタ、及びこのノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイスを具えて、ノーマリオフ複合半導体デバイスを形成する。このＬＶデバイスは、ノイズを伴う環境内で、ノイズ電流が、ノーマリオンIII-窒化物パワートランジスタのチャネルを通って流れることを防止することによって、ノーマリオフ複合半導体デバイスに、ターンオン防止制御を与えるように構成されている。 （もっと読む）

【課題】所望の温度特性を有することによって回路規模を小さくできるＭＯＳトランジスタを提供する。
【解決手段】ゲート電極はＰ型半導体層及びＮ型半導体層からなるので、Ｐ型半導体層とＮ型半導体層との接合面に、空乏層１３が生じる。温度が変化すると、空乏層１３の領域の面積が変化し、Ｐ型半導体層１１及びＮ型半導体層１２の領域の面積もそれぞれ変化することで、ＭＯＳトランジスタに所望の温度特性を与えられる。その結果、温度補正回路を簡単にする、あるいは不要にすることができる。 （もっと読む）

【課題】安定した静電気保護機能を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコン柱を有するシリコン基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部に形成された上部拡散層、及びシリコン基板において上部拡散層より下方に形成された下部拡散層、を有する縦型ＭＯＳトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える。サージ電圧が印加された際に下部拡散層と基板との間においてブレイクダウンが発生する。 （もっと読む）

【課題】ＳＯＩ基板に形成されたＭＯＳトランジスタを含む半導体集積回路装置において、半導体集積回路装置に入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、回路動作を安定させる。
【解決手段】ＭＯＳトランジスタＭ１〜Ｍ９は、シリコン基板、ＢＯＸ酸化膜及びシリコン活性層を有するＳＯＩ基板に形成され、かつ、ソース拡散層の底部及びドレイン拡散層の底部がＢＯＸ酸化膜に到達して形成されている。エンハンスメント型ＰｃｈＭＯＳトランジスタＭ３，Ｍ４、Ｍ５，Ｍ７は、デプリーション型ＮｃｈＭＯＳトランジスタＭ１０を介して、電源電圧が入力される電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＭ１０は、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。 （もっと読む）

【課題】従来よりも低消費電力かつ小面積であるとともに設計性のよいパワーオンリセット回路またはスタートアップ回路を備えた半導体装置を提供する。
【解決手段】半導体装置１は、出力部１０と、第１および第２の電位設定部８，９とを備える。出力部１０は、電源投入時に、中間電位ノードＮ１の電位に応じた制御信号ＲＳを内部回路３に出力する。第１の電位設定部８は、第１の基準電位ノードＶＤＤと中間電位ノードＮ１との間に接続された第１の導電型を有するエンハンスメント型の第１のＭＯＳトランジスタＥＰを含む。第２の電位設定部９は、第２の基準電位ノードＧＮＤと中間電位ノードＮ１との間に直列接続された第２の導電型を有するディプレッション型の複数の第２のＭＯＳトランジスタＤＮ１＿〜ＤＮ＿ｎを含む。複数の第２のＭＯＳトランジスタＤＮ１＿〜ＤＮ＿ｎの各々において、ソースとウェルとが互いに接続される。 （もっと読む）

【課題】閾値電圧の制御性を向上させて形成された複数種類のトランジスタを備える不揮発性記憶装置、および、それに適した製造方法を提供する。
【解決手段】１つの半導体基板２の表面に形成された複数種類のＭＯＳトランジスタを有する不揮発性記憶装置であって、ｎ形のソース領域１４およびドレイン領域１５と、その間の半導体基板２の表面上に設けられたゲート絶縁膜１７と、ゲート電極１８と、ゲート絶縁膜１７の直下に位置し、ｎ形不純物とｐ形不純物との両方を含むチャネル領域４２と、を有するＭＯＳトランジスタ１０と、ｎ形のソース領域２４およびドレイン領域２５と、その間の半導体基板２の表面上に設けられたゲート絶縁膜２７と、ゲート電極２８と、ゲート絶縁膜２７の直下に位置し、ｎ形不純物の濃度プロファイルがチャネル領域４２と同じであるチャネル領域４３と、を有するＭＯＳトランジスタ２０と、を備える。 （もっと読む）

【課題】製造コスト削減、サイズ縮小ができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法であって、Ｐ型Ｓｉ基板２１の主面にトレンチ２２を形成することによって、エンハンスメント型ＦＥＴ形成用の幅狭部分とでプレション型ＦＥＴ形成用の幅広部分とを含むアクティブ領域２５を形成する工程と、主面の法線に対して３０度〜４５度の範囲内の注入角で、且つ、注入方向が法線を中心に相対的に回転するように、Ｓｉ基板２１に対してＰ型不純物を注入して、幅広部分にＰ型のチャンネルストッパー領域２５ａを形成すると共に、幅狭部分にＰ型チャンネル拡散領域２５ｂを形成する工程と、トレンチ２２をトレンチ素子分離絶縁層２６で埋める工程と、ゲート絶縁膜２７を形成する工程と、Ｓｉ基板２１上にＮ型不純物を注入して第２の部分にＮ型チャンネル拡散領域２８を形成する工程と、ゲート電極２９を形成する工程とを有する。 （もっと読む）

【課題】エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとを集積する場合に製造工程数の削減を実現できる半導体装置の製造方法を提供する。
【解決手段】この製造方法は、アクティブ領域１１を横断しゲート電極１０Ａよりも長さが短いゲート電極１０Ｂを形成する工程と、ゲート電極１０Ａ，１０Ｂをマスクとして、アクティブ領域１１に不純物を斜めイオン注入することにより、ゲート電極１０Ａのゲート長方向両側の領域に互いに連続しない不純物拡散領域２０ａ，２０ｂを形成するとともに、ゲート電極１０Ｂのゲート長方向両側の一方の領域から他方の領域に亘って連続する不純物拡散領域２０ｇ，２０ｈを形成する斜めイオン注入工程とを含む。 （もっと読む）