半導体集積回路装置
【課題】ＳＯＩ基板に形成されたＭＯＳトランジスタを含む半導体集積回路装置において、半導体集積回路装置に入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、回路動作を安定させる。
【解決手段】ＭＯＳトランジスタＭ１〜Ｍ９は、シリコン基板、ＢＯＸ酸化膜及びシリコン活性層を有するＳＯＩ基板に形成され、かつ、ソース拡散層の底部及びドレイン拡散層の底部がＢＯＸ酸化膜に到達して形成されている。エンハンスメント型ＰｃｈＭＯＳトランジスタＭ３，Ｍ４、Ｍ５，Ｍ７は、デプリーション型ＮｃｈＭＯＳトランジスタＭ１０を介して、電源電圧が入力される電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＭ１０は、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。
【解決手段】ＭＯＳトランジスタＭ１〜Ｍ９は、シリコン基板、ＢＯＸ酸化膜及びシリコン活性層を有するＳＯＩ基板に形成され、かつ、ソース拡散層の底部及びドレイン拡散層の底部がＢＯＸ酸化膜に到達して形成されている。エンハンスメント型ＰｃｈＭＯＳトランジスタＭ３，Ｍ４、Ｍ５，Ｍ７は、デプリーション型ＮｃｈＭＯＳトランジスタＭ１０を介して、電源電圧が入力される電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＭ１０は、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特にＳＯＩ（Silicon on Insulator）基板を用いた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
ＩＣ（Integrated Circuit、集積回路）の省電力化を図るために、ＳＯＩ基板を用いたＭＯＳ（metal oxide semiconductor）トランジスタが開発されている（例えば特許文献１，２を参照。）。ＳＯＩ基板は、シリコン活性層に形成されるＭＯＳトランジスタのソース及びドレインの底部がＢＯＸ酸化膜に到達して形成されていると、そのＭＯＳトランジスタにおける接合容量を軽減できる。
【０００３】
図７は、ＳＯＩ基板に形成されたＭＯＳトランジスタを示す概略的な断面図である。ＳＯＩ基板内に形成されるＭＯＳトランジスタは、電圧印加部分としてソース１０１、ドレイン１０３、ゲート１０５、ボディ１０７及びシリコン基板１０９の５端子をもつ。符号１１１はＢＯＸ酸化膜を示す。符号１１３は素子分離酸化膜を示す。符号１１５はゲート酸化膜を示す。ソース１０１、ドレイン１０３、ボディ１０７及び素子分離酸化膜１１３はＳＯＩ基板のシリコン活性層に形成されたものである。ソース１０１及びドレイン１０３の底部はＢＯＸ酸化膜１１１に接している。
【０００４】
図８は、ＳＯＩ基板に形成されたＭＯＳトランジスタによって構成される集積回路の一例としての電源電圧監視用回路を示す回路図である。
エンハンスメント型のＮｃｈ（Ｎチャネル）ＭＯＳトランジスタＭ１とデプリーション型のＮｃｈＭＯＳトランジスタＭ２が設けられている。
【０００５】
ＮｃｈＭＯＳトランジスタＭ１に関して、ドレインはＰｃｈ（Ｐチャネル）ＭＯＳトランジスタＭ３を介して電源端子ＶＤＤに接続され、ソースとボディは接地端子ＧＮＤに接続され、ゲートは端子Ｖｓｅｎｃｅと接地端子との間に直列に接続された抵抗Ｒ１，Ｒ２の間の端子に接続されている。端子Ｖｓｅｎｃｅは電源電圧監視用回路の入力端子である。
ＮｃｈＭＯＳトランジスタＭ２に関して、ドレインはＰｃｈＭＯＳトランジスタＭ４を介して電源端子ＶＤＤに接続され、ソースとボディとゲートは接地端子ＧＮＤに接続されている。
【０００６】
ＰｃｈＭＯＳトランジスタＭ３，Ｍ４はともにエンハンスメント型である。ＰｃｈＭＯＳトランジスタＭ３，Ｍ４のゲート電極は互いに接続され、ＰｃｈＭＯＳトランジスタＭ４のドレインに接続されている。ＰｃｈＭＯＳトランジスタＭ３，Ｍ４のソースとボディは電源端子ＶＤＤに接続されている。ＰｃｈＭＯＳトランジスタＭ３，Ｍ４はカレントミラー回路を構成し、定電流負荷として機能する。ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４は差動増幅器ＯＰＡ１を構成する。
【０００７】
電源端子ＶＤＤと接地端子ＧＮＤとの間にＰｃｈＭＯＳトランジスタＭ５とＮｃｈＭＯＳトランジスタＭ６がその順に直列に接続されている。ＭＯＳトランジスタＭ５，Ｍ６は、ともにエンハンスメント型であり、インバータｉｎｖ１を構成する。ＭＯＳトランジスタＭ５，Ｍ６のゲートは、ＭＯＳトランジスタＭ１とＭ３の間の端子に接続されている。
【０００８】
電源端子ＶＤＤと接地端子ＧＮＤとの間にＰｃｈＭＯＳトランジスタＭ７とＮｃｈＭＯＳトランジスタＭ８がその順に直列に接続されている。ＭＯＳトランジスタＭ７，Ｍ８は、ともにエンハンスメント型であり、インバータｉｎｖ２を構成する。ＭＯＳトランジスタＭ７，Ｍ８のゲートは、ＭＯＳトランジスタＭ５とＭ６の間の端子、すなわちインバータｉｎｖ１の出力端子に接続されている。
【０００９】
電源端子ＶＤＤと接地端子ＧＮＤとの間に抵抗Ｒ３とＮｃｈＭＯＳトランジスタＭ９がその順に直列に接続されている。ＮｃｈＭＯＳトランジスタＭ９はエンハンスメント型である。ＮｃｈＭＯＳトランジスタＭ９のゲートは、ＭＯＳトランジスタＭ７とＭ８の間の端子、すなわちインバータｉｎｖ２の出力端子に接続されている。ＮｃｈＭＯＳトランジスタＭ９のボディは接地端子ＧＮＤに接続されている。
抵抗Ｒ３とＮｃｈＭＯＳトランジスタＭ９の間の端子に端子Ｖｄｅｔが接続されている。端子Ｖｄｅｔは電源電圧監視用回路の出力端子である。
【００１０】
この電源電圧監視用回路は、監視の対象であって端子Ｖｓｅｎｓｅに入力される電源電圧を抵抗Ｒ１と抵抗Ｒ２で分割した電圧を監視する。抵抗Ｒ１と抵抗Ｒ２で分割した電圧が、エンハンスメント型ＮｃｈＭＯＳトランジスタＭ１とデプリーション型ＮｃｈＭＯＳトランジスタＭ２で構成される基準電圧より低くなると、抵抗Ｒ３でプルアップされたＮｃｈＭＯＳトランジスタＭ９がオンして端子Ｖｄｅｔから出力される信号が「Ｈｉｇｈ」から「Ｌｏｗ」に切り替わる。これにより、電源電圧監視用回路は、端子Ｖｓｅｎｓｅに入力される電源電圧の異常を知らせる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本願発明者はＳＯＩ基板に形成されたＭＯＳトランジスタの電気的特性を調べた。ＮｃｈＭＯＳトランジスタについては、ゲート電圧及びドレイン電圧を５Ｖ（ボルト）に設定し、ソース電圧及びボディ電圧を接地電位に設定し、シリコン基板電圧を０Ｖ（接地電位）から−５０Ｖの間で１０Ｖ単位で変化させた。ＰｃｈＭＯＳトランジスタについては、ゲート電圧及びドレイン電圧を−５Ｖに設定し、ソース電圧及びボディ電圧を接地電位に設定し、シリコン基板電圧を０Ｖ（接地電位）から−５０Ｖの間で１０Ｖ単位で変化させた。
【００１２】
図９はＮｃｈエンハンスメント型ＭＯＳトランジスタの電気的特性、図１０はＮｃｈデプリーション型ＭＯＳトランジスタの電気的特性、図１１はＰｃｈエンハンスメント型ＭＯＳトランジスタの電気的特性を示す。縦軸はドレイン電流（単位はＡ（アンペア））、横軸はシリコン基板電位（単位はＶ（ボルト））を示す。各ＭＯＳトランジスタについて、３０℃、５０℃、７５℃、１００℃、１２５℃の温度条件で測定を行なった。
【００１３】
ＳＯＩ基板に形成されたＭＯＳトランジスタは、ＢＯＸ酸化膜１１１の下層の支持基板であるシリコン基板１０９に印加する電圧を変化させると、ソース１０１とボディ１０７を同じ電位にして基板バイアス効果をなくして動作させているにもかかわらず、オン時の動作電流が変化することが判明した。シリコン基板１０９に印加される電圧が低いほど、ＮｃｈＭＯＳトランジスタは飽和電流が減少し、ＰｃｈＭＯＳトランジスタは飽和電流が増加した。これは、ＳＯＩ基板のシリコン基板を接地電位に接続した状態で、そのＳＯＩ基板に形成されたＭＯＳトランジスタをソースフォロア回路で使用すると、電源電圧が高くなるほど、ＮｃｈＭＯＳトランジスタは飽和電流が減少し、ＰｃｈＭＯＳトランジスタは飽和電流が増加することを意味する。また、ＰｃｈＭＯＳトランジスタはＮｃｈＭＯＳトランジスタよりも電気的特性の変化が大きいことが判明した。
【００１４】
ＳＯＩ基板に形成されたＭＯＳトランジスタのこのような電気的特性は集積回路において不具合を招くことがある。
例えば、図８に示した電源電圧監視用回路において、電源端子ＶＤＤに入力される電源電圧を大きくすると、ＰｃｈＭＯＳトランジスタＭ３，Ｍ４のソース電位がシリコン基板電位と離れていき、図１１に示すようにＰｃｈＭＯＳトランジスタＭ３，Ｍ４の飽和電流が増加し、ついにはＰｃｈＭＯＳトランジスタＭ３，Ｍ４はデプリーション型ＮｃｈＭＯＳトランジスタＭ２の飽和電流をカレントミラーすることができなくなる。また、差動増幅回路ＯＰＡ１の出力先のインバータｉｎｖ１，ｉｎｖ２の閾値電圧が変化し、誤検知することも問題となる。
【００１５】
ＳＯＩ基板に形成されたＭＯＳトランジスタの電気的特性の変化を緩和する方法として、ＳＯＩ基板のＢＯＸ酸化膜を厚くし、また、ＳＯＩ基板のシリコン層を厚くしてソース及びドレインの底部をＢＯＸ酸化膜まで届かせないようにすることが考えられる。
しかし、ＢＯＸ酸化膜を厚くすると、シリコン基板のそりなどの製造方法の不具合が生じる。
また、シリコン層を厚くすると、ソース及びドレインの底部部分に接合容量が発生して接合容量が増加するので、接合容量を減少させて省電力化を図ることができない。
【００１６】
本発明は、ＳＯＩ基板に形成されたＭＯＳトランジスタを含む半導体集積回路装置において、半導体集積回路装置に入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、回路動作を安定させることを目的とするものである。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体集積回路装置は、シリコン基板、ＢＯＸ酸化膜及びシリコン活性層を有するＳＯＩ基板に形成された複数のＭＯＳトランジスタを含む半導体集積回路装置である。上記ＭＯＳトランジスタは、ソース拡散層の底部及びドレイン拡散層の底部が上記ＢＯＸ酸化膜に到達して形成されている。複数の上記ＭＯＳトランジスタとして、少なくともデプリーション型ＮｃｈＭＯＳトランジスタとエンハンスメント型ＰｃｈＭＯＳトランジスタが含まれている。上記エンハンスメント型ＰｃｈＭＯＳトランジスタは、上記デプリーション型ＮｃｈＭＯＳトランジスタを介して、電源電圧が入力される電源端子に接続されている。上記デプリーション型ＮｃｈＭＯＳトランジスタは、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。
【００１８】
複数のエンハンスメント型ＰｃｈＭＯＳトランジスタを備えている場合、ＰｃｈＭＯＳトランジスタごとに定電流源用デプリーション型ＮｃｈＭＯＳトランジスタが配置されてもよいし、複数のＰｃｈＭＯＳトランジスタで共通の定電流源用デプリーション型ＮｃｈＭＯＳトランジスタが配置されてもよい。
また、本発明の半導体集積回路装置に形成された回路には、定電流源として機能する定電流源用デプリーション型ＮｃｈＭＯＳトランジスタの他にデプリーション型ＮｃｈＭＯＳトランジスタを含んでいてもよいし、エンハンスメント型ＮｃｈＭＯＳトランジスタ、デプリーション型ＰｃｈＭＯＳトランジスタを含んでいてもよい。
【００１９】
本発明の半導体集積回路装置において、上記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタは、上記ソース及び上記ゲートが結線され、上記ボディが接地電位に接続されるようにしてもよい。
【００２０】
本発明の半導体集積回路装置の回路構成の一例は、上記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを電源として動作し、上記エンハンスメント型ＰｃｈＭＯＳトランジスタを含むレギュレータ回路を備えている。ただし、本発明の半導体集積回路装置の回路構成はこれに限定されない。本発明の半導体集積回路装置は、電源端子に接続されるエンハンスメント型ＰｃｈＭＯＳトランジスタを含む回路に対して、上記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを電源として配置するようにすれば、どのような回路にも適用することができる。例えば、本発明の半導体集積回路装置は、差動増幅回路やインバータ回路にも適用できる。
【００２１】
上記レギュレータ回路の一例は、上記レギュレータ回路は、上記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタとは別途設けられたデプリーション型ＮｃｈＭＯＳトランジスタとエンハンスメント型ＮｃｈＭＯＳトランジスタが直列接続されてなる基準電圧発生回路と、一対の差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタ及び一対の能動負荷用エンハンスメント型ＮｃｈＭＯＳトランジスタを含む差動増幅回路と、出力を調整するドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタと、上記ドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタに直列接続された分割抵抗回路とを備え、一方の上記差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタのゲートに上記基準電圧発生回路の出力が接続され、他方の上記差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタのゲートに上記分割抵抗回路の出力が接続されており、上記基準電圧発生回路と上記差動増幅回路は別々の上記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを介して上記電源端子に接続されている。
【発明の効果】
【００２２】
本発明の半導体集積回路装置では、エンハンスメント型ＰｃｈＭＯＳトランジスタはデプリーション型ＮｃｈＭＯＳトランジスタを介して電源端子に接続されているようにし、そのデプリーション型ＮｃｈＭＯＳトランジスタは、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっているようにしたので、電源端子に入力される電源電圧をデプリーション型ＮｃｈＭＯＳトランジスタによって降圧された電圧をＰｃｈＭＯＳトランジスタに供給できる。ＰｃｈＭＯＳトランジスタを含む回路は定電流源用デプリーション型ＮｃｈＭＯＳトランジスタによって降圧された電圧で動作するので、本発明の半導体集積回路装置は、半導体集積回路装置に入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、回路動作を安定させることができる。さらに、回路で使用される電源電圧を下げることで省電力化にも貢献ができる。
【００２３】
本発明の半導体集積回路装置において、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタの基板バイアス効果が少ない場合には、デプリーション型ＮｃｈＭＯＳトランジスタのソース及びゲートが結線され、ボディが接地電位に接続されるようにしても、同様の効果が得られる。
【００２４】
本発明の半導体集積回路装置は、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを電源として動作し、上記エンハンスメント型ＰｃｈＭＯＳトランジスタを含むレギュレータ回路を備えているようにすれば、デプリーション型ＮｃｈＭＯＳトランジスタにより降圧した電源電圧でレギュレータ回路を安定動作させ、レギュレータ回路により安定した電源を同一ＳＯＩ基板に形成された他の回路に供給できる。なお、上記他の回路を構成するＭＯＳトランジスタは、レギュレータ回路、及び定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを介して電源端子に接続されることになる。
【００２５】
上記レギュレータ回路の一例は、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタとは別途設けられたデプリーション型ＮｃｈＭＯＳトランジスタとエンハンスメント型ＮｃｈＭＯＳトランジスタが直列接続されてなる基準電圧発生回路と、一対の差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタ及び一対の能動負荷用エンハンスメント型ＮｃｈＭＯＳトランジスタを含む差動増幅回路と、出力を調整するドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタと、ドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタに直列接続された分割抵抗回路とを備え、基準電圧発生回路と差動増幅回路は別々の定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを介して上記電源端子に接続されているようにした。ＰｃｈＭＯＳトランジスタを含む差動増幅回路は、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを介して電源端子に接続されているので、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタによって降圧された電圧で動作する。
【図面の簡単な説明】
【００２６】
【図１】一実施例としての電源電圧監視用ＩＣを示す回路図である。
【図２】他の実施例としての電源電圧監視用ＩＣを示す回路図である。
【図３】さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
【図４】さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
【図５】さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
【図６】さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
【図７】ＳＯＩ基板に形成されたＭＯＳトランジスタを示す概略的な断面図である。
【図８】ＳＯＩ基板に形成されたＭＯＳトランジスタによって構成される集積回路の一例としての電源電圧監視用回路を示す回路図である。
【図９】ＳＯＩ基板に形成されたＮｃｈエンハンスメント型ＭＯＳトランジスタについてシリコン基板電位を変化させたときの電気的特性を示す図である。
【図１０】ＳＯＩ基板に形成されたＮｃｈデプリーション型ＭＯＳトランジスタについてシリコン基板電位を変化させたときの電気的特性を示す図である。
【図１１】ＳＯＩ基板に形成されたＰｃｈエンハンスメント型ＭＯＳトランジスタについてシリコン基板電位を変化させたときの電気的特性を示す図である。
【発明を実施するための形態】
【００２７】
図１は、一実施例としての電源電圧監視用ＩＣを示す回路図である。以下に説明する実施例はＳＯＩ基板に形成されている。また、ＳＯＩ基板のシリコン活性層にＭＯＳトランジスタのソース拡散層の底部及びドレイン拡散層の底部はＢＯＸ酸化膜に到達している。ＳＯＩ基板の支持基板を構成するシリコン基板は接地電位に接続される。
【００２８】
電源電圧監視用ＩＣ１は、電源端子ＶＤＤ、接地端子ＧＮＤ、端子Ｖｓｅｎｓｅ及び端子Ｖｄｅｔを備えている。電源端子ＶＤＤには電源が接続される。接地端子ＧＮＤは接地電位に接続される。端子Ｖｓｅｎｓｅには監視すべき電源電圧が入力される。端子Ｖｄｅｔからは、端子Ｖｓｅｎｓｅに入力される電源電圧が所定の電圧以上であるときには「Ｈｉｇｈ」レベルの信号、所定の電圧よりも低いときには「Ｌｏｗ」レベルの信号が出力される。
【００２９】
電源電圧監視用ＩＣ１は、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４からなる差動増幅回路ＯＰＡ１、ＭＯＳトランジスタＭ５，Ｍ６からなるインバータ回路ｉｎｖ１、ＭＯＳトランジスタＭ７，Ｍ８からなるインバータ回路ｉｎｖ２、トランジスタＭ９、及び抵抗Ｒ１，Ｒ２，Ｒ３を備えている。これらの構成は図８に示した電源電圧監視用回路と同じである。
【００３０】
電源電圧監視用ＩＣ１は、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０をさらに備えている。ＭＯＳトランジスタＭ１０は、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。ＭＯＳトランジスタＭ１０は、差動増幅器ＯＰＡ１及びインバータｉｎｖ１，ｉｎｖ２と電源端子ＶＤＤとの間に設けられている。これにより、エンハンスメント型ＰｃｈＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ７は、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０を介して、電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＭ１０は、差動増幅器ＯＰＡ１及びインバータｉｎｖ１，ｉｎｖ２で消費される電流を流すことができるサイズを持っている。
【００３１】
ＰｃｈＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ７を含む回路ＯＰＡ１，ｉｎｖ１，ｉｎｖ２は定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０によって降圧された電圧で動作するので、電源電圧監視用ＩＣ１の電源端子ＶＤＤに入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、回路ＯＰＡ１，ｉｎｖ１，ｉｎｖ２の回路動作を安定させることができる。さらに、回路ＯＰＡ１，ｉｎｖ１，ｉｎｖ２で使用される電源電圧を下げることで省電力化にも貢献ができる。
【００３２】
図２は、他の実施例としての電源電圧監視用ＩＣを示す回路図である。
この実施例では、図１に示した電源電圧監視用ＩＣ１と比較して、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０のボディが接地電位に接続される。図２で、便宜上、ＭＯＳトランジスタＭ１０のボディは接地電位に接続された状態で図示されているが、実際にはＭＯＳトランジスタＭ１０のボディは接地端子ＧＮＤに接続されている。ボディが接地電位に接続される定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０も、定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。
【００３３】
ＮｃｈＭＯＳトランジスタＭ１０に関して、例えば、電源電圧が大きい時に、基板バイアス効果が大きいために負荷電流を通過できない場合には図１に示すようにボディとソース同じ電圧にし、基板バイアス効果が小さいために線形領域で動作する場合には図２に示すようにボディを接地電位にする。
【００３４】
図１に示した実施例及び図２に示した実施例では、ＭＯＳトランジスタＭ９は抵抗Ｒ３を介して電源端子ＶＤＤに接続されているが、ＭＯＳトランジスタＭ９は抵抗Ｒ３及びＭＯＳトランジスタＭ１０を介して電源端子ＶＤＤに接続されているようにしてもよい。
【００３５】
図３は、さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
この実施例は、図１に示した電源電圧監視用ＩＣ１と比較して、レギュレータ回路３をさらに備えている。レギュレータ回路３は、デプリーション型ＮｃｈＭＯＳトランジスタＭ１１、エンハンスメント型ＮｃｈＭＯＳトランジスタＭ１２、エンハンスメント型ＰｃｈＭＯＳトランジスタＭ１３，Ｍ１４、デプリーション型ＮｃｈトランジスタＭ１５、抵抗Ｒ４，Ｒ５を備えている。
【００３６】
ＮｃｈＭＯＳトランジスタＭ１１に関して、ドレインはＰｃｈ（Ｐチャネル）ＭＯＳトランジスタＭ１３のドレインに接続され、ソースとボディとゲートは接地端子ＧＮＤ（図では接地電位）に接続される。
端子ＧＮＤに接続され、
ＮｃｈＭＯＳトランジスタＭ１２に関して、ドレインはＰｃｈＭＯＳトランジスタＭ１４のドレインに接続され、ソースとボディは接地端子ＧＮＤ（図では接地電位）に接続され、ゲートは直列に接続された抵抗Ｒ４とＲ５の間の端子に接続されている。
【００３７】
ＰｃｈＭＯＳトランジスタＭ１３，Ｍ１４のゲート電極は互いに接続され、ＰｃｈＭＯＳトランジスタＭ１３のドレインに接続されている。ＰｃｈＭＯＳトランジスタＭ１３，Ｍ１４のソースとボディは定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０のソースに接続されている。ＰｃｈＭＯＳトランジスタＭ１３，Ｍ１４はカレントミラー回路を構成し、定電流負荷として機能する。
【００３８】
ＮｃｈＭＯＳトランジスタＭ１５、抵抗Ｒ４，Ｒ５はその順に電源端子ＶＤＤと接地端子ＧＮＤ（図では接地電位）に直列に接続されている。ＮｃｈＭＯＳトランジスタＭ１５はレギュレータ回路３の出力トランジスタを構成する。ＮｃｈＭＯＳトランジスタＭ１５はデプリーション型であるが、これはレギュレータ回路３が動作していないときにも電源電圧を出力する必要があるためである。ＮｃｈＭＯＳトランジスタＭ１５のゲートはＰｃｈＭＯＳトランジスタＭ１４のドレインに接続されている。抵抗Ｒ４，Ｒ５は分割抵抗回路を構成する。
【００３９】
ＮｃｈＭＯＳトランジスタＭ１５と抵抗Ｒ４の間の端子がレギュレータ回路３の出力となる。レギュレータ回路３は抵抗Ｒ４，Ｒ５で負帰還をかけて出力電圧を安定化する。レギュレータ回路３から出力された電圧は差動増幅回路ＯＰＡ１、インバータｉｎｖ１，ｉｎｖ２に供給される。
【００４０】
レギュレータ回路３のＰｃｈＭＯＳトランジスタＭ１３，Ｍ１４は定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０によって降圧された電圧で動作するので、電源電圧監視用ＩＣ１の電源端子ＶＤＤに入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、レギュレータ回路３の回路動作を安定させることができる。さらに、レギュレータ回路３及びその後段の回路ＯＰＡ１，ｉｎｖ１，ｉｎｖ２で使用される電源電圧を下げることで省電力化にも貢献ができる。
【００４１】
図４は、さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
この実施例は、図３に示した電源電圧監視用ＩＣ１と比較して、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０のボディが接地端子ＧＮＤ（図では設置電位）に接続されている。ボディが接地電位に接続される定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０も、定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。これにより、この実施例は、図３に示した実施例と同様の作用及び効果が得られる。
【００４２】
図５は、さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
この実施例は、図１に示した電源電圧監視用ＩＣ１と比較して、レギュレータ回路５と定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ２２をさらに備えている。レギュレータ回路５は、基準電圧発生回路Ｖｒｅｆ、差動増幅回路ＯＰＡ３、デプリーション型ＮｃｈトランジスタＭ１５、抵抗Ｒ４，Ｒ５を備えている。デプリーション型ＮｃｈトランジスタＭ１５、抵抗Ｒ４，Ｒ５の構成は、図３、図４に示したレギュレータ回路３と同じである。
【００４３】
基準電圧発生回路Ｖｒｅｆは直列接続されたデプリーション型ＮｃｈＭＯＳトランジスタＭ１６とエンハンスメント型ＮｃｈＭＯＳトランジスタＭ１７で構成されている。ＭＯＳトランジスタＭ１６のソース、ゲート、ボディ及びＭＯＳトランジスタＭ１７のドレイン及びゲートは互いに接続されている。ＭＯＳトランジスタＭ１６のドレインはＭＯＳトランジスタＭ２２を介して電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＭ１７のソース及びボディは接地端子ＧＮＤ（図では接地電位）に接続されている。ＭＯＳトランジスタＭ１６とＭ１７の間の電位が基準電圧発生回路Ｖｒｅｆの出力になる。
【００４４】
基準電圧発生回路Ｖｒｅｆの定電流源として機能するデプリーション型ＮｃｈＭＯＳトランジスタＭ２２に関して、ソース、ゲート及びボディはＭＯＳトランジスタＭ１６のドレインに接続され、ドレインは電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＭ２２は、基準電圧発生回路Ｖｒｅｆで消費される電流を流すことができるサイズを持ち、かつ、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。
【００４５】
差動増幅回路ＯＰＡ３は、差動入力用の一対のエンハンスメント型ＰｃｈＭＯＳトランジスタＭ１８，Ｍ１９と能動負荷用の一対のエンハンスメント型ＮｃｈＭＯＳトランジスタＭ２０，Ｍ２１によって構成されている。ＭＯＳトランジスタＭ１８のゲートに基準電圧発生回路Ｖｒｅｆの出力が入力される。ＭＯＳトランジスタＭ１９のゲートに帰還抵抗を構成する抵抗Ｍ４とＭ５の間の端子の電位が入力される。ＭＯＳトランジスタＭ１９のドレインの電位が差動増幅回路ＯＰＡ３の出力となる。差動増幅回路ＯＰＡ３の出力はＭＯＳトランジスタＭ１５のゲートに入力される。差動増幅回路ＯＰＡ３は定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０と接地端子ＧＮＤ（図では接地電位）の間に直列接続されている。
【００４６】
レギュレータ回路５は、基準電圧発生回路Ｖｒｅｆからの基準電圧と、抵抗Ｒ４，Ｒ５の間の電圧を差動増幅回路ＯＰＡ３で比較し、負帰還をかけて出力電圧を安定化する。出力された電圧は、差動増幅回路ＯＰＡ１、インバータｉｎｖ１，ｉｎｖ２に供給される。
【００４７】
レギュレータ回路５は、一般的に定電流源としてＰｃｈＭＯＳトランジスタを用いるが、上述のようにＳＯＩ基板に形成されたＰｃｈＭＯＳトランジスタは電流変動が大きいので、電流変動が比較的少ないデプリーション型ＮｃｈＭＯＳトランジスタＭ１０，Ｍ２２を定電流源として使用したことを特徴としている。レギュレータ回路５のＰｃｈＭＯＳトランジスタＭ１８，Ｍ１９は定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０によって降圧された電圧で動作するので、電源電圧監視用ＩＣ１の電源端子ＶＤＤに入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、レギュレータ回路５の回路動作を安定させることができる。さらに、レギュレータ回路５及びその後段の回路ＯＰＡ１，ｉｎｖ１，ｉｎｖ２で使用される電源電圧を下げることで省電力化にも貢献ができる。
【００４８】
図６は、さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
この実施例は、図５に示した電源電圧監視用ＩＣ１と比較して、デプリーション型ＮｃｈＭＯＳトランジスタＭ１０，Ｍ１５，Ｍ１６，Ｍ２２のボディが接地端子ＧＮＤ（図では設置電位）に接続されている。ボディが接地電位に接続される定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０，Ｍ２２も、定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。これにより、この実施例は、図５に示した実施例と同様の作用及び効果が得られる。
【００４９】
図５に示した実施例及び図６に示した実施例では、差動増幅回路ＯＰＡ３と基準電圧発生回路Ｖｒｅｆに対して定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０，Ｍ２２を設けているが、回路ＯＰＡ３，Ｖｒｅｆで共通の定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを設けるようにしてもよい。
【００５０】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、本発明が適用される回路は、電源電圧監視用回路やレギュレータ回路に限定されるものではなく、ＳＯＩ基板に形成された回路であって、ＰｃｈＭＯＳトランジスタを備えた回路であれば、本発明を適用することができる。
【産業上の利用可能性】
【００５１】
本発明は、例えば電源電圧監視用ＩＣ、リチウムイオン電池保護ＩＣ、基準電圧ＩＣ、リアルタイムクロックなど、常時、動作している回路での低消費電力化が必要な半導体集積回路装置に利用できる。
【符号の説明】
【００５２】
１ 電源電圧監視用ＩＣ
３，５ レギュレータ回路
Ｍ１，Ｍ６，Ｍ８，Ｍ９ エンハンスメント型ＮｃｈＭＯＳトランジスタ
Ｍ２ デプリーション型ＮｃｈＭＯＳトランジスタ
Ｍ３，Ｍ４，Ｍ５，Ｍ７ エンハンスメント型ＰｃｈＭＯＳトランジスタ
Ｍ１０ 定電流源用デプリーション型ＮｃｈＭＯＳトランジスタ
Ｍ１１，Ｍ１５，Ｍ１６ デプリーション型ＮｃｈＭＯＳトランジスタ
Ｍ１２，Ｍ１７，Ｍ２０，Ｍ２１ エンハンスメント型ＮｃｈＭＯＳトランジスタ
Ｍ１３，Ｍ１４，Ｍ１８，Ｍ１９ エンハンスメント型ＰｃｈＭＯＳトランジスタ
Ｍ２２ 定電流源用デプリーション型ＮｃｈＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５ 抵抗
ＶＤＤ 電源端子
ＧＮＤ 接地端子
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特開２００２−１３４７５２号公報
【特許文献２】特開２００１−１１９０３１号公報
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特にＳＯＩ（Silicon on Insulator）基板を用いた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
ＩＣ（Integrated Circuit、集積回路）の省電力化を図るために、ＳＯＩ基板を用いたＭＯＳ（metal oxide semiconductor）トランジスタが開発されている（例えば特許文献１，２を参照。）。ＳＯＩ基板は、シリコン活性層に形成されるＭＯＳトランジスタのソース及びドレインの底部がＢＯＸ酸化膜に到達して形成されていると、そのＭＯＳトランジスタにおける接合容量を軽減できる。
【０００３】
図７は、ＳＯＩ基板に形成されたＭＯＳトランジスタを示す概略的な断面図である。ＳＯＩ基板内に形成されるＭＯＳトランジスタは、電圧印加部分としてソース１０１、ドレイン１０３、ゲート１０５、ボディ１０７及びシリコン基板１０９の５端子をもつ。符号１１１はＢＯＸ酸化膜を示す。符号１１３は素子分離酸化膜を示す。符号１１５はゲート酸化膜を示す。ソース１０１、ドレイン１０３、ボディ１０７及び素子分離酸化膜１１３はＳＯＩ基板のシリコン活性層に形成されたものである。ソース１０１及びドレイン１０３の底部はＢＯＸ酸化膜１１１に接している。
【０００４】
図８は、ＳＯＩ基板に形成されたＭＯＳトランジスタによって構成される集積回路の一例としての電源電圧監視用回路を示す回路図である。
エンハンスメント型のＮｃｈ（Ｎチャネル）ＭＯＳトランジスタＭ１とデプリーション型のＮｃｈＭＯＳトランジスタＭ２が設けられている。
【０００５】
ＮｃｈＭＯＳトランジスタＭ１に関して、ドレインはＰｃｈ（Ｐチャネル）ＭＯＳトランジスタＭ３を介して電源端子ＶＤＤに接続され、ソースとボディは接地端子ＧＮＤに接続され、ゲートは端子Ｖｓｅｎｃｅと接地端子との間に直列に接続された抵抗Ｒ１，Ｒ２の間の端子に接続されている。端子Ｖｓｅｎｃｅは電源電圧監視用回路の入力端子である。
ＮｃｈＭＯＳトランジスタＭ２に関して、ドレインはＰｃｈＭＯＳトランジスタＭ４を介して電源端子ＶＤＤに接続され、ソースとボディとゲートは接地端子ＧＮＤに接続されている。
【０００６】
ＰｃｈＭＯＳトランジスタＭ３，Ｍ４はともにエンハンスメント型である。ＰｃｈＭＯＳトランジスタＭ３，Ｍ４のゲート電極は互いに接続され、ＰｃｈＭＯＳトランジスタＭ４のドレインに接続されている。ＰｃｈＭＯＳトランジスタＭ３，Ｍ４のソースとボディは電源端子ＶＤＤに接続されている。ＰｃｈＭＯＳトランジスタＭ３，Ｍ４はカレントミラー回路を構成し、定電流負荷として機能する。ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４は差動増幅器ＯＰＡ１を構成する。
【０００７】
電源端子ＶＤＤと接地端子ＧＮＤとの間にＰｃｈＭＯＳトランジスタＭ５とＮｃｈＭＯＳトランジスタＭ６がその順に直列に接続されている。ＭＯＳトランジスタＭ５，Ｍ６は、ともにエンハンスメント型であり、インバータｉｎｖ１を構成する。ＭＯＳトランジスタＭ５，Ｍ６のゲートは、ＭＯＳトランジスタＭ１とＭ３の間の端子に接続されている。
【０００８】
電源端子ＶＤＤと接地端子ＧＮＤとの間にＰｃｈＭＯＳトランジスタＭ７とＮｃｈＭＯＳトランジスタＭ８がその順に直列に接続されている。ＭＯＳトランジスタＭ７，Ｍ８は、ともにエンハンスメント型であり、インバータｉｎｖ２を構成する。ＭＯＳトランジスタＭ７，Ｍ８のゲートは、ＭＯＳトランジスタＭ５とＭ６の間の端子、すなわちインバータｉｎｖ１の出力端子に接続されている。
【０００９】
電源端子ＶＤＤと接地端子ＧＮＤとの間に抵抗Ｒ３とＮｃｈＭＯＳトランジスタＭ９がその順に直列に接続されている。ＮｃｈＭＯＳトランジスタＭ９はエンハンスメント型である。ＮｃｈＭＯＳトランジスタＭ９のゲートは、ＭＯＳトランジスタＭ７とＭ８の間の端子、すなわちインバータｉｎｖ２の出力端子に接続されている。ＮｃｈＭＯＳトランジスタＭ９のボディは接地端子ＧＮＤに接続されている。
抵抗Ｒ３とＮｃｈＭＯＳトランジスタＭ９の間の端子に端子Ｖｄｅｔが接続されている。端子Ｖｄｅｔは電源電圧監視用回路の出力端子である。
【００１０】
この電源電圧監視用回路は、監視の対象であって端子Ｖｓｅｎｓｅに入力される電源電圧を抵抗Ｒ１と抵抗Ｒ２で分割した電圧を監視する。抵抗Ｒ１と抵抗Ｒ２で分割した電圧が、エンハンスメント型ＮｃｈＭＯＳトランジスタＭ１とデプリーション型ＮｃｈＭＯＳトランジスタＭ２で構成される基準電圧より低くなると、抵抗Ｒ３でプルアップされたＮｃｈＭＯＳトランジスタＭ９がオンして端子Ｖｄｅｔから出力される信号が「Ｈｉｇｈ」から「Ｌｏｗ」に切り替わる。これにより、電源電圧監視用回路は、端子Ｖｓｅｎｓｅに入力される電源電圧の異常を知らせる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本願発明者はＳＯＩ基板に形成されたＭＯＳトランジスタの電気的特性を調べた。ＮｃｈＭＯＳトランジスタについては、ゲート電圧及びドレイン電圧を５Ｖ（ボルト）に設定し、ソース電圧及びボディ電圧を接地電位に設定し、シリコン基板電圧を０Ｖ（接地電位）から−５０Ｖの間で１０Ｖ単位で変化させた。ＰｃｈＭＯＳトランジスタについては、ゲート電圧及びドレイン電圧を−５Ｖに設定し、ソース電圧及びボディ電圧を接地電位に設定し、シリコン基板電圧を０Ｖ（接地電位）から−５０Ｖの間で１０Ｖ単位で変化させた。
【００１２】
図９はＮｃｈエンハンスメント型ＭＯＳトランジスタの電気的特性、図１０はＮｃｈデプリーション型ＭＯＳトランジスタの電気的特性、図１１はＰｃｈエンハンスメント型ＭＯＳトランジスタの電気的特性を示す。縦軸はドレイン電流（単位はＡ（アンペア））、横軸はシリコン基板電位（単位はＶ（ボルト））を示す。各ＭＯＳトランジスタについて、３０℃、５０℃、７５℃、１００℃、１２５℃の温度条件で測定を行なった。
【００１３】
ＳＯＩ基板に形成されたＭＯＳトランジスタは、ＢＯＸ酸化膜１１１の下層の支持基板であるシリコン基板１０９に印加する電圧を変化させると、ソース１０１とボディ１０７を同じ電位にして基板バイアス効果をなくして動作させているにもかかわらず、オン時の動作電流が変化することが判明した。シリコン基板１０９に印加される電圧が低いほど、ＮｃｈＭＯＳトランジスタは飽和電流が減少し、ＰｃｈＭＯＳトランジスタは飽和電流が増加した。これは、ＳＯＩ基板のシリコン基板を接地電位に接続した状態で、そのＳＯＩ基板に形成されたＭＯＳトランジスタをソースフォロア回路で使用すると、電源電圧が高くなるほど、ＮｃｈＭＯＳトランジスタは飽和電流が減少し、ＰｃｈＭＯＳトランジスタは飽和電流が増加することを意味する。また、ＰｃｈＭＯＳトランジスタはＮｃｈＭＯＳトランジスタよりも電気的特性の変化が大きいことが判明した。
【００１４】
ＳＯＩ基板に形成されたＭＯＳトランジスタのこのような電気的特性は集積回路において不具合を招くことがある。
例えば、図８に示した電源電圧監視用回路において、電源端子ＶＤＤに入力される電源電圧を大きくすると、ＰｃｈＭＯＳトランジスタＭ３，Ｍ４のソース電位がシリコン基板電位と離れていき、図１１に示すようにＰｃｈＭＯＳトランジスタＭ３，Ｍ４の飽和電流が増加し、ついにはＰｃｈＭＯＳトランジスタＭ３，Ｍ４はデプリーション型ＮｃｈＭＯＳトランジスタＭ２の飽和電流をカレントミラーすることができなくなる。また、差動増幅回路ＯＰＡ１の出力先のインバータｉｎｖ１，ｉｎｖ２の閾値電圧が変化し、誤検知することも問題となる。
【００１５】
ＳＯＩ基板に形成されたＭＯＳトランジスタの電気的特性の変化を緩和する方法として、ＳＯＩ基板のＢＯＸ酸化膜を厚くし、また、ＳＯＩ基板のシリコン層を厚くしてソース及びドレインの底部をＢＯＸ酸化膜まで届かせないようにすることが考えられる。
しかし、ＢＯＸ酸化膜を厚くすると、シリコン基板のそりなどの製造方法の不具合が生じる。
また、シリコン層を厚くすると、ソース及びドレインの底部部分に接合容量が発生して接合容量が増加するので、接合容量を減少させて省電力化を図ることができない。
【００１６】
本発明は、ＳＯＩ基板に形成されたＭＯＳトランジスタを含む半導体集積回路装置において、半導体集積回路装置に入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、回路動作を安定させることを目的とするものである。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体集積回路装置は、シリコン基板、ＢＯＸ酸化膜及びシリコン活性層を有するＳＯＩ基板に形成された複数のＭＯＳトランジスタを含む半導体集積回路装置である。上記ＭＯＳトランジスタは、ソース拡散層の底部及びドレイン拡散層の底部が上記ＢＯＸ酸化膜に到達して形成されている。複数の上記ＭＯＳトランジスタとして、少なくともデプリーション型ＮｃｈＭＯＳトランジスタとエンハンスメント型ＰｃｈＭＯＳトランジスタが含まれている。上記エンハンスメント型ＰｃｈＭＯＳトランジスタは、上記デプリーション型ＮｃｈＭＯＳトランジスタを介して、電源電圧が入力される電源端子に接続されている。上記デプリーション型ＮｃｈＭＯＳトランジスタは、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。
【００１８】
複数のエンハンスメント型ＰｃｈＭＯＳトランジスタを備えている場合、ＰｃｈＭＯＳトランジスタごとに定電流源用デプリーション型ＮｃｈＭＯＳトランジスタが配置されてもよいし、複数のＰｃｈＭＯＳトランジスタで共通の定電流源用デプリーション型ＮｃｈＭＯＳトランジスタが配置されてもよい。
また、本発明の半導体集積回路装置に形成された回路には、定電流源として機能する定電流源用デプリーション型ＮｃｈＭＯＳトランジスタの他にデプリーション型ＮｃｈＭＯＳトランジスタを含んでいてもよいし、エンハンスメント型ＮｃｈＭＯＳトランジスタ、デプリーション型ＰｃｈＭＯＳトランジスタを含んでいてもよい。
【００１９】
本発明の半導体集積回路装置において、上記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタは、上記ソース及び上記ゲートが結線され、上記ボディが接地電位に接続されるようにしてもよい。
【００２０】
本発明の半導体集積回路装置の回路構成の一例は、上記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを電源として動作し、上記エンハンスメント型ＰｃｈＭＯＳトランジスタを含むレギュレータ回路を備えている。ただし、本発明の半導体集積回路装置の回路構成はこれに限定されない。本発明の半導体集積回路装置は、電源端子に接続されるエンハンスメント型ＰｃｈＭＯＳトランジスタを含む回路に対して、上記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを電源として配置するようにすれば、どのような回路にも適用することができる。例えば、本発明の半導体集積回路装置は、差動増幅回路やインバータ回路にも適用できる。
【００２１】
上記レギュレータ回路の一例は、上記レギュレータ回路は、上記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタとは別途設けられたデプリーション型ＮｃｈＭＯＳトランジスタとエンハンスメント型ＮｃｈＭＯＳトランジスタが直列接続されてなる基準電圧発生回路と、一対の差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタ及び一対の能動負荷用エンハンスメント型ＮｃｈＭＯＳトランジスタを含む差動増幅回路と、出力を調整するドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタと、上記ドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタに直列接続された分割抵抗回路とを備え、一方の上記差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタのゲートに上記基準電圧発生回路の出力が接続され、他方の上記差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタのゲートに上記分割抵抗回路の出力が接続されており、上記基準電圧発生回路と上記差動増幅回路は別々の上記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを介して上記電源端子に接続されている。
【発明の効果】
【００２２】
本発明の半導体集積回路装置では、エンハンスメント型ＰｃｈＭＯＳトランジスタはデプリーション型ＮｃｈＭＯＳトランジスタを介して電源端子に接続されているようにし、そのデプリーション型ＮｃｈＭＯＳトランジスタは、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっているようにしたので、電源端子に入力される電源電圧をデプリーション型ＮｃｈＭＯＳトランジスタによって降圧された電圧をＰｃｈＭＯＳトランジスタに供給できる。ＰｃｈＭＯＳトランジスタを含む回路は定電流源用デプリーション型ＮｃｈＭＯＳトランジスタによって降圧された電圧で動作するので、本発明の半導体集積回路装置は、半導体集積回路装置に入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、回路動作を安定させることができる。さらに、回路で使用される電源電圧を下げることで省電力化にも貢献ができる。
【００２３】
本発明の半導体集積回路装置において、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタの基板バイアス効果が少ない場合には、デプリーション型ＮｃｈＭＯＳトランジスタのソース及びゲートが結線され、ボディが接地電位に接続されるようにしても、同様の効果が得られる。
【００２４】
本発明の半導体集積回路装置は、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを電源として動作し、上記エンハンスメント型ＰｃｈＭＯＳトランジスタを含むレギュレータ回路を備えているようにすれば、デプリーション型ＮｃｈＭＯＳトランジスタにより降圧した電源電圧でレギュレータ回路を安定動作させ、レギュレータ回路により安定した電源を同一ＳＯＩ基板に形成された他の回路に供給できる。なお、上記他の回路を構成するＭＯＳトランジスタは、レギュレータ回路、及び定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを介して電源端子に接続されることになる。
【００２５】
上記レギュレータ回路の一例は、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタとは別途設けられたデプリーション型ＮｃｈＭＯＳトランジスタとエンハンスメント型ＮｃｈＭＯＳトランジスタが直列接続されてなる基準電圧発生回路と、一対の差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタ及び一対の能動負荷用エンハンスメント型ＮｃｈＭＯＳトランジスタを含む差動増幅回路と、出力を調整するドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタと、ドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタに直列接続された分割抵抗回路とを備え、基準電圧発生回路と差動増幅回路は別々の定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを介して上記電源端子に接続されているようにした。ＰｃｈＭＯＳトランジスタを含む差動増幅回路は、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを介して電源端子に接続されているので、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタによって降圧された電圧で動作する。
【図面の簡単な説明】
【００２６】
【図１】一実施例としての電源電圧監視用ＩＣを示す回路図である。
【図２】他の実施例としての電源電圧監視用ＩＣを示す回路図である。
【図３】さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
【図４】さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
【図５】さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
【図６】さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
【図７】ＳＯＩ基板に形成されたＭＯＳトランジスタを示す概略的な断面図である。
【図８】ＳＯＩ基板に形成されたＭＯＳトランジスタによって構成される集積回路の一例としての電源電圧監視用回路を示す回路図である。
【図９】ＳＯＩ基板に形成されたＮｃｈエンハンスメント型ＭＯＳトランジスタについてシリコン基板電位を変化させたときの電気的特性を示す図である。
【図１０】ＳＯＩ基板に形成されたＮｃｈデプリーション型ＭＯＳトランジスタについてシリコン基板電位を変化させたときの電気的特性を示す図である。
【図１１】ＳＯＩ基板に形成されたＰｃｈエンハンスメント型ＭＯＳトランジスタについてシリコン基板電位を変化させたときの電気的特性を示す図である。
【発明を実施するための形態】
【００２７】
図１は、一実施例としての電源電圧監視用ＩＣを示す回路図である。以下に説明する実施例はＳＯＩ基板に形成されている。また、ＳＯＩ基板のシリコン活性層にＭＯＳトランジスタのソース拡散層の底部及びドレイン拡散層の底部はＢＯＸ酸化膜に到達している。ＳＯＩ基板の支持基板を構成するシリコン基板は接地電位に接続される。
【００２８】
電源電圧監視用ＩＣ１は、電源端子ＶＤＤ、接地端子ＧＮＤ、端子Ｖｓｅｎｓｅ及び端子Ｖｄｅｔを備えている。電源端子ＶＤＤには電源が接続される。接地端子ＧＮＤは接地電位に接続される。端子Ｖｓｅｎｓｅには監視すべき電源電圧が入力される。端子Ｖｄｅｔからは、端子Ｖｓｅｎｓｅに入力される電源電圧が所定の電圧以上であるときには「Ｈｉｇｈ」レベルの信号、所定の電圧よりも低いときには「Ｌｏｗ」レベルの信号が出力される。
【００２９】
電源電圧監視用ＩＣ１は、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４からなる差動増幅回路ＯＰＡ１、ＭＯＳトランジスタＭ５，Ｍ６からなるインバータ回路ｉｎｖ１、ＭＯＳトランジスタＭ７，Ｍ８からなるインバータ回路ｉｎｖ２、トランジスタＭ９、及び抵抗Ｒ１，Ｒ２，Ｒ３を備えている。これらの構成は図８に示した電源電圧監視用回路と同じである。
【００３０】
電源電圧監視用ＩＣ１は、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０をさらに備えている。ＭＯＳトランジスタＭ１０は、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。ＭＯＳトランジスタＭ１０は、差動増幅器ＯＰＡ１及びインバータｉｎｖ１，ｉｎｖ２と電源端子ＶＤＤとの間に設けられている。これにより、エンハンスメント型ＰｃｈＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ７は、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０を介して、電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＭ１０は、差動増幅器ＯＰＡ１及びインバータｉｎｖ１，ｉｎｖ２で消費される電流を流すことができるサイズを持っている。
【００３１】
ＰｃｈＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ７を含む回路ＯＰＡ１，ｉｎｖ１，ｉｎｖ２は定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０によって降圧された電圧で動作するので、電源電圧監視用ＩＣ１の電源端子ＶＤＤに入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、回路ＯＰＡ１，ｉｎｖ１，ｉｎｖ２の回路動作を安定させることができる。さらに、回路ＯＰＡ１，ｉｎｖ１，ｉｎｖ２で使用される電源電圧を下げることで省電力化にも貢献ができる。
【００３２】
図２は、他の実施例としての電源電圧監視用ＩＣを示す回路図である。
この実施例では、図１に示した電源電圧監視用ＩＣ１と比較して、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０のボディが接地電位に接続される。図２で、便宜上、ＭＯＳトランジスタＭ１０のボディは接地電位に接続された状態で図示されているが、実際にはＭＯＳトランジスタＭ１０のボディは接地端子ＧＮＤに接続されている。ボディが接地電位に接続される定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０も、定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。
【００３３】
ＮｃｈＭＯＳトランジスタＭ１０に関して、例えば、電源電圧が大きい時に、基板バイアス効果が大きいために負荷電流を通過できない場合には図１に示すようにボディとソース同じ電圧にし、基板バイアス効果が小さいために線形領域で動作する場合には図２に示すようにボディを接地電位にする。
【００３４】
図１に示した実施例及び図２に示した実施例では、ＭＯＳトランジスタＭ９は抵抗Ｒ３を介して電源端子ＶＤＤに接続されているが、ＭＯＳトランジスタＭ９は抵抗Ｒ３及びＭＯＳトランジスタＭ１０を介して電源端子ＶＤＤに接続されているようにしてもよい。
【００３５】
図３は、さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
この実施例は、図１に示した電源電圧監視用ＩＣ１と比較して、レギュレータ回路３をさらに備えている。レギュレータ回路３は、デプリーション型ＮｃｈＭＯＳトランジスタＭ１１、エンハンスメント型ＮｃｈＭＯＳトランジスタＭ１２、エンハンスメント型ＰｃｈＭＯＳトランジスタＭ１３，Ｍ１４、デプリーション型ＮｃｈトランジスタＭ１５、抵抗Ｒ４，Ｒ５を備えている。
【００３６】
ＮｃｈＭＯＳトランジスタＭ１１に関して、ドレインはＰｃｈ（Ｐチャネル）ＭＯＳトランジスタＭ１３のドレインに接続され、ソースとボディとゲートは接地端子ＧＮＤ（図では接地電位）に接続される。
端子ＧＮＤに接続され、
ＮｃｈＭＯＳトランジスタＭ１２に関して、ドレインはＰｃｈＭＯＳトランジスタＭ１４のドレインに接続され、ソースとボディは接地端子ＧＮＤ（図では接地電位）に接続され、ゲートは直列に接続された抵抗Ｒ４とＲ５の間の端子に接続されている。
【００３７】
ＰｃｈＭＯＳトランジスタＭ１３，Ｍ１４のゲート電極は互いに接続され、ＰｃｈＭＯＳトランジスタＭ１３のドレインに接続されている。ＰｃｈＭＯＳトランジスタＭ１３，Ｍ１４のソースとボディは定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０のソースに接続されている。ＰｃｈＭＯＳトランジスタＭ１３，Ｍ１４はカレントミラー回路を構成し、定電流負荷として機能する。
【００３８】
ＮｃｈＭＯＳトランジスタＭ１５、抵抗Ｒ４，Ｒ５はその順に電源端子ＶＤＤと接地端子ＧＮＤ（図では接地電位）に直列に接続されている。ＮｃｈＭＯＳトランジスタＭ１５はレギュレータ回路３の出力トランジスタを構成する。ＮｃｈＭＯＳトランジスタＭ１５はデプリーション型であるが、これはレギュレータ回路３が動作していないときにも電源電圧を出力する必要があるためである。ＮｃｈＭＯＳトランジスタＭ１５のゲートはＰｃｈＭＯＳトランジスタＭ１４のドレインに接続されている。抵抗Ｒ４，Ｒ５は分割抵抗回路を構成する。
【００３９】
ＮｃｈＭＯＳトランジスタＭ１５と抵抗Ｒ４の間の端子がレギュレータ回路３の出力となる。レギュレータ回路３は抵抗Ｒ４，Ｒ５で負帰還をかけて出力電圧を安定化する。レギュレータ回路３から出力された電圧は差動増幅回路ＯＰＡ１、インバータｉｎｖ１，ｉｎｖ２に供給される。
【００４０】
レギュレータ回路３のＰｃｈＭＯＳトランジスタＭ１３，Ｍ１４は定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０によって降圧された電圧で動作するので、電源電圧監視用ＩＣ１の電源端子ＶＤＤに入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、レギュレータ回路３の回路動作を安定させることができる。さらに、レギュレータ回路３及びその後段の回路ＯＰＡ１，ｉｎｖ１，ｉｎｖ２で使用される電源電圧を下げることで省電力化にも貢献ができる。
【００４１】
図４は、さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
この実施例は、図３に示した電源電圧監視用ＩＣ１と比較して、定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０のボディが接地端子ＧＮＤ（図では設置電位）に接続されている。ボディが接地電位に接続される定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０も、定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。これにより、この実施例は、図３に示した実施例と同様の作用及び効果が得られる。
【００４２】
図５は、さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
この実施例は、図１に示した電源電圧監視用ＩＣ１と比較して、レギュレータ回路５と定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ２２をさらに備えている。レギュレータ回路５は、基準電圧発生回路Ｖｒｅｆ、差動増幅回路ＯＰＡ３、デプリーション型ＮｃｈトランジスタＭ１５、抵抗Ｒ４，Ｒ５を備えている。デプリーション型ＮｃｈトランジスタＭ１５、抵抗Ｒ４，Ｒ５の構成は、図３、図４に示したレギュレータ回路３と同じである。
【００４３】
基準電圧発生回路Ｖｒｅｆは直列接続されたデプリーション型ＮｃｈＭＯＳトランジスタＭ１６とエンハンスメント型ＮｃｈＭＯＳトランジスタＭ１７で構成されている。ＭＯＳトランジスタＭ１６のソース、ゲート、ボディ及びＭＯＳトランジスタＭ１７のドレイン及びゲートは互いに接続されている。ＭＯＳトランジスタＭ１６のドレインはＭＯＳトランジスタＭ２２を介して電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＭ１７のソース及びボディは接地端子ＧＮＤ（図では接地電位）に接続されている。ＭＯＳトランジスタＭ１６とＭ１７の間の電位が基準電圧発生回路Ｖｒｅｆの出力になる。
【００４４】
基準電圧発生回路Ｖｒｅｆの定電流源として機能するデプリーション型ＮｃｈＭＯＳトランジスタＭ２２に関して、ソース、ゲート及びボディはＭＯＳトランジスタＭ１６のドレインに接続され、ドレインは電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＭ２２は、基準電圧発生回路Ｖｒｅｆで消費される電流を流すことができるサイズを持ち、かつ、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。
【００４５】
差動増幅回路ＯＰＡ３は、差動入力用の一対のエンハンスメント型ＰｃｈＭＯＳトランジスタＭ１８，Ｍ１９と能動負荷用の一対のエンハンスメント型ＮｃｈＭＯＳトランジスタＭ２０，Ｍ２１によって構成されている。ＭＯＳトランジスタＭ１８のゲートに基準電圧発生回路Ｖｒｅｆの出力が入力される。ＭＯＳトランジスタＭ１９のゲートに帰還抵抗を構成する抵抗Ｍ４とＭ５の間の端子の電位が入力される。ＭＯＳトランジスタＭ１９のドレインの電位が差動増幅回路ＯＰＡ３の出力となる。差動増幅回路ＯＰＡ３の出力はＭＯＳトランジスタＭ１５のゲートに入力される。差動増幅回路ＯＰＡ３は定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０と接地端子ＧＮＤ（図では接地電位）の間に直列接続されている。
【００４６】
レギュレータ回路５は、基準電圧発生回路Ｖｒｅｆからの基準電圧と、抵抗Ｒ４，Ｒ５の間の電圧を差動増幅回路ＯＰＡ３で比較し、負帰還をかけて出力電圧を安定化する。出力された電圧は、差動増幅回路ＯＰＡ１、インバータｉｎｖ１，ｉｎｖ２に供給される。
【００４７】
レギュレータ回路５は、一般的に定電流源としてＰｃｈＭＯＳトランジスタを用いるが、上述のようにＳＯＩ基板に形成されたＰｃｈＭＯＳトランジスタは電流変動が大きいので、電流変動が比較的少ないデプリーション型ＮｃｈＭＯＳトランジスタＭ１０，Ｍ２２を定電流源として使用したことを特徴としている。レギュレータ回路５のＰｃｈＭＯＳトランジスタＭ１８，Ｍ１９は定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０によって降圧された電圧で動作するので、電源電圧監視用ＩＣ１の電源端子ＶＤＤに入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、レギュレータ回路５の回路動作を安定させることができる。さらに、レギュレータ回路５及びその後段の回路ＯＰＡ１，ｉｎｖ１，ｉｎｖ２で使用される電源電圧を下げることで省電力化にも貢献ができる。
【００４８】
図６は、さらに他の実施例としての電源電圧監視用ＩＣを示す回路図である。
この実施例は、図５に示した電源電圧監視用ＩＣ１と比較して、デプリーション型ＮｃｈＭＯＳトランジスタＭ１０，Ｍ１５，Ｍ１６，Ｍ２２のボディが接地端子ＧＮＤ（図では設置電位）に接続されている。ボディが接地電位に接続される定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０，Ｍ２２も、定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。これにより、この実施例は、図５に示した実施例と同様の作用及び効果が得られる。
【００４９】
図５に示した実施例及び図６に示した実施例では、差動増幅回路ＯＰＡ３と基準電圧発生回路Ｖｒｅｆに対して定電流源用デプリーション型ＮｃｈＭＯＳトランジスタＭ１０，Ｍ２２を設けているが、回路ＯＰＡ３，Ｖｒｅｆで共通の定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを設けるようにしてもよい。
【００５０】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、本発明が適用される回路は、電源電圧監視用回路やレギュレータ回路に限定されるものではなく、ＳＯＩ基板に形成された回路であって、ＰｃｈＭＯＳトランジスタを備えた回路であれば、本発明を適用することができる。
【産業上の利用可能性】
【００５１】
本発明は、例えば電源電圧監視用ＩＣ、リチウムイオン電池保護ＩＣ、基準電圧ＩＣ、リアルタイムクロックなど、常時、動作している回路での低消費電力化が必要な半導体集積回路装置に利用できる。
【符号の説明】
【００５２】
１ 電源電圧監視用ＩＣ
３，５ レギュレータ回路
Ｍ１，Ｍ６，Ｍ８，Ｍ９ エンハンスメント型ＮｃｈＭＯＳトランジスタ
Ｍ２ デプリーション型ＮｃｈＭＯＳトランジスタ
Ｍ３，Ｍ４，Ｍ５，Ｍ７ エンハンスメント型ＰｃｈＭＯＳトランジスタ
Ｍ１０ 定電流源用デプリーション型ＮｃｈＭＯＳトランジスタ
Ｍ１１，Ｍ１５，Ｍ１６ デプリーション型ＮｃｈＭＯＳトランジスタ
Ｍ１２，Ｍ１７，Ｍ２０，Ｍ２１ エンハンスメント型ＮｃｈＭＯＳトランジスタ
Ｍ１３，Ｍ１４，Ｍ１８，Ｍ１９ エンハンスメント型ＰｃｈＭＯＳトランジスタ
Ｍ２２ 定電流源用デプリーション型ＮｃｈＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５ 抵抗
ＶＤＤ 電源端子
ＧＮＤ 接地端子
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特開２００２−１３４７５２号公報
【特許文献２】特開２００１−１１９０３１号公報
【特許請求の範囲】
【請求項１】
シリコン基板、ＢＯＸ酸化膜及びシリコン活性層を有するＳＯＩ基板に形成された複数のＭＯＳトランジスタを含む半導体集積回路装置において、
前記ＭＯＳトランジスタは、ソース拡散層の底部及びドレイン拡散層の底部が前記ＢＯＸ酸化膜に到達して形成されており、
複数の前記ＭＯＳトランジスタとして、少なくともデプリーション型ＮｃｈＭＯＳトランジスタとエンハンスメント型ＰｃｈＭＯＳトランジスタが含まれており、
前記エンハンスメント型ＰｃｈＭＯＳトランジスタは、前記デプリーション型ＮｃｈＭＯＳトランジスタを介して、電源電圧が入力される電源端子に接続されており、
前記デプリーション型ＮｃｈＭＯＳトランジスタは、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっていることを特徴とする半導体集積回路装置。
【請求項２】
前記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタは、前記ソース及び前記ゲートが結線され、前記ボディが接地電位に接続される請求項１に記載の半導体集積回路装置。
【請求項３】
前記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを電源として動作し、前記エンハンスメント型ＰｃｈＭＯＳトランジスタを含むレギュレータ回路を備えている請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記レギュレータ回路は、前記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタとは別途設けられたデプリーション型ＮｃｈＭＯＳトランジスタとエンハンスメント型ＮｃｈＭＯＳトランジスタが直列接続されてなる基準電圧発生回路と、一対の差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタ及び一対の能動負荷用エンハンスメント型ＮｃｈＭＯＳトランジスタを含む差動増幅回路と、出力を調整するドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタと、前記ドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタに直列接続された分割抵抗回路とを備え、
一方の前記差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタのゲートに前記基準電圧発生回路の出力が接続され、他方の前記差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタのゲートに前記分割抵抗回路の出力が接続されており、
前記基準電圧発生回路と前記差動増幅回路は別々の前記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを介して前記電源端子に接続されている請求項４に記載の半導体集積回路装置。
【請求項１】
シリコン基板、ＢＯＸ酸化膜及びシリコン活性層を有するＳＯＩ基板に形成された複数のＭＯＳトランジスタを含む半導体集積回路装置において、
前記ＭＯＳトランジスタは、ソース拡散層の底部及びドレイン拡散層の底部が前記ＢＯＸ酸化膜に到達して形成されており、
複数の前記ＭＯＳトランジスタとして、少なくともデプリーション型ＮｃｈＭＯＳトランジスタとエンハンスメント型ＰｃｈＭＯＳトランジスタが含まれており、
前記エンハンスメント型ＰｃｈＭＯＳトランジスタは、前記デプリーション型ＮｃｈＭＯＳトランジスタを介して、電源電圧が入力される電源端子に接続されており、
前記デプリーション型ＮｃｈＭＯＳトランジスタは、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっていることを特徴とする半導体集積回路装置。
【請求項２】
前記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタは、前記ソース及び前記ゲートが結線され、前記ボディが接地電位に接続される請求項１に記載の半導体集積回路装置。
【請求項３】
前記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを電源として動作し、前記エンハンスメント型ＰｃｈＭＯＳトランジスタを含むレギュレータ回路を備えている請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記レギュレータ回路は、前記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタとは別途設けられたデプリーション型ＮｃｈＭＯＳトランジスタとエンハンスメント型ＮｃｈＭＯＳトランジスタが直列接続されてなる基準電圧発生回路と、一対の差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタ及び一対の能動負荷用エンハンスメント型ＮｃｈＭＯＳトランジスタを含む差動増幅回路と、出力を調整するドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタと、前記ドライバトランジスタ用デプリーション型ＮｃｈＭＯＳトランジスタに直列接続された分割抵抗回路とを備え、
一方の前記差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタのゲートに前記基準電圧発生回路の出力が接続され、他方の前記差動入力用エンハンスメント型ＰｃｈＭＯＳトランジスタのゲートに前記分割抵抗回路の出力が接続されており、
前記基準電圧発生回路と前記差動増幅回路は別々の前記定電流源用デプリーション型ＮｃｈＭＯＳトランジスタを介して前記電源端子に接続されている請求項４に記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−３８９３０（Ｐ２０１２−３８９３０Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１７７９４３（Ｐ２０１０−１７７９４３）
【出願日】平成２２年８月６日（２０１０．８．６）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月６日（２０１０．８．６）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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