【課題】基準電圧発生回路を構成するエンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴとの間の温度特性の差を小さくすることができ、基準電圧発生回路の出力電圧の温度特性を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板６上においてＲｅｆ回路領域８およびＣＭＯＳ領域７に跨るようにゲート絶縁膜６６を形成した後、ＣＭＯＳ領域７の部分を選択的に除去する。次に、熱酸化により、ゲート絶縁膜６６が除去されたＣＭＯＳ領域７に第１ゲート絶縁膜１２を形成し、同時に、Ｒｅｆ回路領域８に残っているゲート絶縁膜６６を厚くして第１ゲート絶縁膜１２よりも厚い第２ゲート絶縁膜１３を形成する。 （もっと読む）

【課題】消費電力を小さくでき、トランジスタ数が少ない半導体装置を提供する。
【解決手段】ソース及びドレインの一方が第１の配線と電気的に接続され、ソース及びドレインの他方が第２の配線と電気的に接続された第１のトランジスタと、ソース及びドレインの一方が第１の配線と電気的に接続され、ゲートが第１のトランジスタのゲートと電気的に接続された第２のトランジスタと、一方の電極が第３の配線と電気的に接続され、他方の電極が第２のトランジスタのソース及びドレインの他方と電気的に接続された容量素子と、を有する。 （もっと読む）

【課題】内蔵する環流ダイオードの順方向電圧が低く、高耐圧で、低オン抵抗の、ノーマリオフ型の窒化物半導体装置を提供する。
【解決手段】窒化物半導体装置は、基板１、第１の窒化物半導体層３、第２の窒化物半導体層４、及び第２の窒化物半導体層上４に設けられた、ソース電極５、ドレイン電極６、第１のゲート電極９、ショットキー電極１０、第２のゲート電極１２、を備える。第２の窒化物半導体層４と第１の窒化物半導体層３との界面には、２次元電子ガスが形成される。第１のゲート電極９はノーマリオフ型ＦＥＴ２０のゲート電極であり、ソース電極５とドレイン電極６との間に設けられる。ショットキー電極１０は、第１のゲート電極９とドレイン電極６との間に設けられる。第２のゲート電極１２はノーマリオン型ＦＥＴ２１のゲート電極であり、ショットキー電極１０とドレイン電極６との間に設けられる。 （もっと読む）

【課題】高いスイッチング速度及び低いオン状態抵抗を有し、電圧降伏耐性を強化したネスト化複合スイッチを提供する。
【解決手段】ネスト化複合スイッチ２４０は、複合スイッチに結合されたノーマリオン・プライマリ・トランジスタを含む。複合スイッチは、中間型トランジスタ２２２とカスコード接続された低電圧（ＬＶ）トランジスタ２２４を含み、中間型トランジスタは、ＬＶトランジスタよりは大きく、ノーマリオン・プライマリ・トランジスタよりは小さい降伏電圧を有する。１つの実現では、ノーマリオン・プライマリ・トランジスタはIII-V族トランジスタとすることができ、ＬＶトランジスタはIV族ＬＶトランジスタとすることができる。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を
提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワ
ー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと
、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界
効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が
小さい半導体装置である。 （もっと読む）

【課題】表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信号線数が増加
する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆動回路を有す
るＩＣチップをボンディング等により実装することが困難となり、製造コストが増大する
という問題がある。
【解決手段】同一基板上に画素部と、画素部を駆動する駆動回路とを有し、駆動回路の少
なくとも一部の回路を、酸化物半導体を用いた逆スタガ型薄膜トランジスタで構成する。
同一基板上に画素部に加え、駆動回路を設けることによって製造コストを低減する。 （もっと読む）

【課題】低電圧デバイス保護付き高電圧複合半導体デバイスを提供する。
【解決手段】電圧保護されたデバイスを含複合半導体デバイスの１つの好適な実現では、ノーマリオフ複合半導体デバイス３００が、第１出力キャパシタンス３１８を有するノーマリオンIII-窒化物パワートランジスタ３１０と、このノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイス３２０を具えて、このノーマリオフ複合半導体デバイスを形成し、このＬＶデバイスは第２出力キャパシタンス３４８を有する。第１出力キャパシタンス対第２出力キャパシタンスの比率を、ノーマリオンIII-窒化物パワートランジスタのドレイン電圧対ＬＶデバイスの降伏電圧の比率に基づいて設定して、ＬＶデバイスの電圧保護を行う。 （もっと読む）

【課題】高電子移動度トランジスタの耐圧を高くする。
【解決手段】第１の高電子移動度トランジスタ４と、負の閾値電圧を有する第２の高電子移動度トランジスタ６とを有し、第２の高電子移動度トランジスタ６のソースＳ２は、第１の高電子移動度トランジスタ４のゲートＧ１に接続され、第２の高電子移動度トランジスタ６のゲートＧ２は、第１の高電子移動度トランジスタ４のソースＳ１に接続されている。 （もっと読む）

【課題】ターンオン防止付き複合半導体デバイスを提供する。
【解決手段】本明細書は、ターンオン防止制御を有する複合III-窒化物半導体デバイスの種々の実現を開示する。１つの好適な実現では、ノーマリオフ複合半導体デバイスが、ノーマリオンIII-窒化物パワートランジスタ、及びこのノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイスを具えて、ノーマリオフ複合半導体デバイスを形成する。このＬＶデバイスは、ノイズを伴う環境内で、ノイズ電流が、ノーマリオンIII-窒化物パワートランジスタのチャネルを通って流れることを防止することによって、ノーマリオフ複合半導体デバイスに、ターンオン防止制御を与えるように構成されている。 （もっと読む）

【課題】所望の温度特性を有することによって回路規模を小さくできるＭＯＳトランジスタを提供する。
【解決手段】ゲート絶縁膜３０は、ソース領域５１とドレイン領域５２との間の領域の上に設けられる。ゲート電極４０は、ゲート絶縁膜３０の上に設けられる。空乏層４２は、Ｐ型半導体層４１とＰ型半導体層４１の下層（ゲート絶縁膜３０）との接合面に生じる。温度が変化すると、ゲート電極４０内部の空乏層４２の領域が変化し、チャネル形成に対するゲート電圧の影響が変化するので、閾値電圧は通常のＭＯＳトランジスタの場合よりも変化する。このことを利用し、ＭＯＳトランジスタが所望の温度特性を有するよう制御されるので、温度補正回路が不要になる。よって、回路規模が小さくなる。 （もっと読む）

【課題】論理回路をできるだけ小さな回路面積で形成可能な半導体回路を提供する。
【解決手段】半導体回路は、第１および第２のトランジスタで共有されるゲート領域と、ゲート領域に接するように配置されるゲート絶縁膜と、ゲート絶縁膜に接するように配置される半導体層と、を備える。半導体層は、ゲート領域に対向するように配置され、第１のトランジスタのチャネルとして用いられる反転層形成領域と、反転層形成領域に沿って、あるいは反転層形成領域と交差するように形成され、第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。導通路形成領域は、ゲート領域が所定の電圧範囲のときには、反転層形成領域から伸びる空乏層により遮断される。 （もっと読む）

【課題】所望の温度特性を有することによって回路規模を小さくできるＭＯＳトランジスタを提供する。
【解決手段】ゲート電極はＰ型半導体層及びＮ型半導体層からなるので、Ｐ型半導体層とＮ型半導体層との接合面に、空乏層１３が生じる。温度が変化すると、空乏層１３の領域の面積が変化し、Ｐ型半導体層１１及びＮ型半導体層１２の領域の面積もそれぞれ変化することで、ＭＯＳトランジスタに所望の温度特性を与えられる。その結果、温度補正回路を簡単にする、あるいは不要にすることができる。 （もっと読む）

【課題】 トランジスタの接合耐圧と表面耐圧の劣化を抑制し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】 トランジスタＴｒ．２は、ソース高濃度領域９を有するソース拡散層、メモリセルのゲート絶縁膜より厚いゲート絶縁膜１６を有するゲート電極、ドレイン高濃度領域９とドレイン高濃度領域を囲むドレイン低濃度領域２３を有するドレイン拡散層２２を備え、ドレイン拡散層２２は、ゲート絶縁膜１６の底面より低い第１の窪みを有し、ドレイン低濃度領域２３は、第１の窪みより低い第２の窪み“ｃ”を有し、ドレイン高濃度領域９に接合されるコンタクト１０を介してビット線に接続され、ソース高濃度領域に接合されるコンタクトを介してセンスアンプに接続される。 （もっと読む）

【課題】薄膜の応力を用いてしきい値電圧を制御する。
【解決手段】第１の半導体層に設けられた第１のゲート電極と、第２の半導体層に設けられた第２のゲート電極と、第１の半導体層と第２の半導体層に接して設けられた第１の絶縁層と、第１の絶縁層が設けられた第１の半導体層の一方の面の反対側に設けられた第２の絶縁層と、第１の絶縁層が設けられた第２の半導体層の一方の面の反対側に設けられた第２の絶縁層及び第３の絶縁層と、を有し、第１の半導体層には第２の絶縁層により応力が加わり、第２の半導体層には第２の絶縁層と第３の絶縁層により応力が加わることで、第１の半導体層及び第２の半導体層に加わる応力が異なる。 （もっと読む）

【課題】薄膜の応力を用いて、トランジスタのしきい値電圧を変化させる。
【解決手段】第１のチャネル形成領域を有する第１の半導体層と、第２のチャネル形成領域を有する第２の半導体層に対して、それらの上に形成された薄膜の応力を用いて、トランジスタのしきい値電圧を異ならせることができる。これらを電気的に接続することで、Ｅ／Ｄ ＭＯＳ回路を提供できる。 （もっと読む）

【課題】 ゲート−ソース逆バイアス駆動の動作原理を定量化し、ＭＯＳＴのしきい電圧と動作電圧の関係を明らかにすることにより、逆バイアス駆動の原理を活用した複数のＭＯＳＴの組み合わせを用いて、動作電圧１Ｖ以下の高速低電圧動作を可能にする。
【解決手段】 低ＶｔのＭＯＳＴを含む回路のリーク電流を、ＭＯＳＴのゲート（Ｇ）とソース（Ｓ）を逆バイアスする各種の駆動方式によって低減する。低ＶｔのＭＯＳＴに各種のＧ−Ｓ逆バイアスを加えることにより、リーク電流の少ない１Ｖ以下の高速低電圧ＣＭＯＳ論理回路、あるいはメモリ回路が実現される。 （もっと読む）

【課題】トランジスタのしきい値電圧を最適な値に保持可能な半導体回路を提供すること。またトランジスタのしきい値電圧を制御可能な半導体回路、及びその駆動方法を提供すること。また上記半導体回路を適用した記憶装置、表示装置、及び電子機器を提供すること。
【解決手段】被制御トランジスタのバックゲートに接続されるノードに、ダイオードと第１の容量素子を設け、トランジスタのしきい値電圧が最適になるように所望の電圧を印加可能で且つその電圧を保持することができる構成とし、さらにダイオードに並列に接続された第２の容量素子を設け、当該ノードの電圧を一時的に変化させられる構成とすればよい。 （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】しきい電圧Ｖ_Ｔが小さくてもリーク電流が小さく、また高速にかつ小さな電圧振幅で動作するＣＭＯＳ回路さらには半導体装置を提供することである。
【解決手段】ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴ（Ｍ）を含む出力段回路において、その非活性時には、前記ＭＯＳＴ（Ｍ）のゲートとソース間を逆バイアスするように該ＭＯＳＴ（Ｍ）のゲートに電圧を印加する。すなわち、ＭＯＳＴ（Ｍ）がｐチャンネル型の場合にはｐ型のソースに比べて高い電圧をゲートに印加し、また、ＭＯＳＴ（Ｍ）がｎチャンネル型の場合にはｎ型のソースに比べて低い電圧をゲートに印加する。活性時には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御する。 （もっと読む）

【課題】ＳＯＩ基板に形成されたＭＯＳトランジスタを含む半導体集積回路装置において、半導体集積回路装置に入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、回路動作を安定させる。
【解決手段】ＭＯＳトランジスタＭ１〜Ｍ９は、シリコン基板、ＢＯＸ酸化膜及びシリコン活性層を有するＳＯＩ基板に形成され、かつ、ソース拡散層の底部及びドレイン拡散層の底部がＢＯＸ酸化膜に到達して形成されている。エンハンスメント型ＰｃｈＭＯＳトランジスタＭ３，Ｍ４、Ｍ５，Ｍ７は、デプリーション型ＮｃｈＭＯＳトランジスタＭ１０を介して、電源電圧が入力される電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＭ１０は、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。 （もっと読む）