半導体回路および論理回路
【課題】論理回路をできるだけ小さな回路面積で形成可能な半導体回路を提供する。
【解決手段】半導体回路は、第１および第２のトランジスタで共有されるゲート領域と、ゲート領域に接するように配置されるゲート絶縁膜と、ゲート絶縁膜に接するように配置される半導体層と、を備える。半導体層は、ゲート領域に対向するように配置され、第１のトランジスタのチャネルとして用いられる反転層形成領域と、反転層形成領域に沿って、あるいは反転層形成領域と交差するように形成され、第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。導通路形成領域は、ゲート領域が所定の電圧範囲のときには、反転層形成領域から伸びる空乏層により遮断される。
【解決手段】半導体回路は、第１および第２のトランジスタで共有されるゲート領域と、ゲート領域に接するように配置されるゲート絶縁膜と、ゲート絶縁膜に接するように配置される半導体層と、を備える。半導体層は、ゲート領域に対向するように配置され、第１のトランジスタのチャネルとして用いられる反転層形成領域と、反転層形成領域に沿って、あるいは反転層形成領域と交差するように形成され、第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。導通路形成領域は、ゲート領域が所定の電圧範囲のときには、反転層形成領域から伸びる空乏層により遮断される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、論理回路を備えた半導体回路、および論理回路に関する。
【背景技術】
【０００２】
半導体基板上に論理回路を形成する場合は、ｎチャネル型ＭＯＳトランジスタ（以下、NMOSトランジスタ）とｐチャネル型トランジスタ（以下、PMOSトランジスタ）を組み合わせて形成するのが一般的である。また、通常は、各NMOSトランジスタのゲートと各PMOSトランジスタのゲートがそれぞれ別個に形成されるため、トランジスタの数が増えると、それに応じてゲート配線の数も増えてしまう。
【０００３】
このため、配線幅を微細化することで、回路面積の縮小化を図っているが、微細化には新たな製造設備が必要となり、コスト高が避けられない。また、配線幅を微細化すると、配線抵抗が高くなり、信号伝搬遅延も大きくなる等の性能上の問題が生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−５４０７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、論理回路をできるだけ小さな回路面積で形成可能な半導体回路および論理回路を提供するものである。
【課題を解決するための手段】
【０００６】
本実施形態の一態様は、互いに導電型が異なる第１および第２のトランジスタを少なくとも含む論理回路を備えた半導体回路に関する。この回路は、前記第１および第２のトランジスタで共有されるゲート領域と、前記ゲート領域に接するように配置されるゲート絶縁膜と、前記ゲート絶縁膜に接するように配置される半導体層と、を備える。前記半導体層は、前記ゲート領域に対向するように配置され、前記第１のトランジスタのチャネルとして用いられる反転層形成領域と、前記反転層形成領域に沿って、あるいは前記反転層形成領域と交差するように形成され、前記前記第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。前記導通路形成領域は、前記ゲート領域が所定の電圧範囲のときには、前記反転層形成領域から伸びる空乏層により遮断される。
【図面の簡単な説明】
【０００７】
【図１】（ａ）は第１の実施形態に係る半導体回路の回路図、（ｂ）は同回路の断面図、（ｃ）は同回路の平面図。
【図２】（ａ）は、PMOSトランジスタＱ２のドレイン領域９およびソース領域１０の形成箇所を図１（ｃ）とは変えた例を示す平面図、（ｂ）は、各トランジスタのドレイン領域７とソース領域８がゲート領域６を間に挟んで対角状に配置される例を示す図、（ｃ）は各トランジスタのドレイン領域７が第１方向に沿って配置され、かつソース領域８も第１方向に沿って配置される例を示す図。
【図３】図２（ｂ）の半導体回路の斜視図。
【図４】（ａ）は第２の実施形態に係る半導体回路の断面図、（ｂ）は同回路の平面図。
【図５】（ａ）は第３の実施形態に係る半導体回路の斜視図、（ｂ）はPMOSトランジスタＱ２のソース領域１０とドレイン領域９を半導体層３の短手方向の両端面に沿って配置した例を示す図。
【図６】第４の実施形態に係る半導体回路の断面図。
【図７】（ａ）は二入力の論理積を演算するＡＮＤ回路１ａの回路図、ｂ）は同ＡＮＤ回路１ａの平面図、（ｃ）は（ｂ）のＣ−Ｃ’線断面図、（ｄ）は（ｂ）のＤ−Ｄ’線断面図。
【図８】（ａ）はゲート領域６の共有化を行わない場合のＡＮＤ回路１ａの平面図、（ｂ）は（ａ）のＥ−Ｅ’線断面図、（ｃ）は（ａ）のＦ−Ｆ’線断面図。
【図９】（ａ）は二入力の論理和を演算するＯＲ回路１ｂの回路図、（ｂ）は同ＯＲ回路１ｂの平面図、（ｃ）は（ｂ）のＧ−Ｇ’線断面図、（ｄ）は（ｂ）のＨ−Ｈ’線断面図。
【図１０】（ａ）はゲート領域６の共有化を行わない場合のＯＲ回路１ｂの平面図、（ｂ）は（ａ）のＪ−Ｊ’線断面図、（ｃ）は（ａ）のＫ−Ｋ’線断面図。
【図１１】３入力のＡＮＤ回路１ｃの回路図。
【図１２】（ａ）は図１１のＡＮＤ回路１ｃの平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図、（ｃ）は（ａ）のＢ−Ｂ’線断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本発明の実施形態を説明する。
【０００９】
（第１の実施形態）
図１（ａ）は第１の実施形態に係る半導体回路の回路図、図１（ｂ）は同回路の断面図、図１（ｃ）は同回路の平面図である。
【００１０】
図１（ａ）の半導体回路は、電源端子ＶDDに接続されたNMOSトランジスタＱ１と、接地端子ＶSSに接続されたPMOSトランジスタＱ２とを備えた正論理のバッファ１である。このバッファ１の入力端子ＩＮは、NMOSトランジスタＱ１のゲートとPMOSトランジスタＱ２のゲートに接続されている。NMOSトランジスタＱ１のドレインは電源端子ＶDDに接続され、NMOSトランジスタＱ１のソースは出力端子ＯＵＴとPMOSトランジスタＱ２のソースに接続されている。PMOSトランジスタＱ２のドレインは接地端子ＶSSに接続されている。
【００１１】
図１（ａ）の回路構成自体は、特に新規なものではないが、本実施形態は図１（ｂ）の断面構造に特徴がある。以下、断面構造を詳細に説明する。
【００１２】
本実施形態に係る半導体回路は、絶縁基板２上に設けられる薄い半導体層３を用いて形成される。この半導体層３の一部には、トレンチ４が形成されており、このトレンチ４の内壁面にゲート絶縁膜５が形成され、このゲート絶縁膜５を覆うようにゲート領域６が形成されている。このゲート領域６は、トレンチ４の内部を充填するとともに、半導体層３の上面から突き出るように形成されている。
【００１３】
半導体層３には、ゲート領域６を挟んで両側に、NMOSトランジスタＱ１のドレイン領域７とソース領域８が形成されている。そして、そのさらに外側に、PMOSトランジスタＱ２のドレイン領域９とソース領域１０が形成されている。NMOSトランジスタＱ１のドレイン領域７は、ゲート絶縁膜５に接するとともに、PMOSトランジスタＱ２のドレイン領域９に接している。NMOSトランジスタＱ１のソース領域８は、ゲート絶縁膜５に接するとともに、PMOSトランジスタＱ２のソース領域１０に接している。
【００１４】
NMOSトランジスタＱ１のドレイン領域７はＮ＋領域であり、電源端子ＶDDからの電源電圧に設定されている。PMOSトランジスタＱ２のドレイン領域９はＰ＋領域であり、接地電圧に設定されている。このため、両領域は逆バイアス状態であり、両領域を接するように形成しても、短絡電流が流れるおそれはない。これにより、両領域を密接配置できる。
【００１５】
また、NMOSトランジスタＱ１のソース領域８はＮ＋領域であり、PMOSトランジスタＱ２のソース領域１０はＰ＋領域である。これらソース領域８，１０にはいずれも共通の出力端子ＯＵＴが接続されている。
【００１６】
半導体層３の絶縁基板２と接する側には、Ｐ−領域１１が設けられている。上述したゲート絶縁膜５と、両トランジスタＱ１，Ｑ２のドレイン領域７，９およびソース領域８，１０は、このＰ−領域１１の上方に形成されている。このＰ−領域１１には、ゲート領域６の電圧に応じて、NMOSトランジスタＱ１のチャネル１２が形成される反転層形成領域と、PMOSトランジスタＱ２のチャネル１３が形成される導電路形成領域とが設けられる。
【００１７】
PMOSトランジスタＱ２はデプレッション型であることから、導電路形成領域は、ゲート領域６の電圧に依存せずに形成される。これに対して、反転層形成領域は、NMOSトランジスタＱ１のゲート領域６の電圧が所定の閾値電圧を超えた場合に形成される。
【００１８】
本実施形態の特徴は、反転層形成領域内の反転層１２から下方に伸びた空乏層により、導電路形成領域内の導電路を遮断することができることである。これにより、ゲート領域６の電圧により、NMOSトランジスタＱ１のオン／オフを切替制御するとともに、PMOSトランジスタＱ２のオン／オフも切替制御することができる。すなわち、本実施形態では、一つのゲート領域６の電圧を制御することで、PMOSトランジスタＱ２とNMOSトランジスタＱ１の両方をオン／オフ制御できるという特徴を有する。
【００１９】
以下、第１の実施形態に係る半導体回路の動作を説明する。まず、ゲート領域６に正電圧を印加しない場合は、PMOSトランジスタＱ２がデプレッション型であることから、PMOSトランジスタＱ２のチャネル１３を介して、PMOSトランジスタＱ２のソース領域１０からドレイン領域９に向かって電流が流れる。すなわち、PMOSトランジスタＱ２はオンし、NMOSトランジスタＱ１はオフする。
【００２０】
次に、ゲート領域６に印加する電圧レベルを次第に高くすると、Ｐ−領域１１内のゲート絶縁膜５側に反転層１２が形成され、反転層１２から下方にかけて空乏層が徐々に伸びていく。ゲート領域６の電圧が所定の正電圧に達すると、この空乏層によって、PMOSトランジスタＱ２のチャネル１３が遮断されて、PMOSトランジスタＱ２はオフする。このとき、NMOSトランジスタＱ１では、反転層１２によるチャネルを介してドレイン領域７からソース領域８に電流が流れるため、NMOSトランジスタＱ１はオンする。
【００２１】
本実施形態の半導体回路は、例えば図１（ｃ）に示すように、両トランジスタＱ１，Ｑ２のソース領域１０，８、ゲート領域６およびドレイン領域７，９を一方向に並べて配置したものである。これは一例であり、両トランジスタＱ１，Ｑ２の各領域の配置場所は任意に変更可能である。
【００２２】
例えば、図２（ａ）は、PMOSトランジスタＱ２のドレイン領域９およびソース領域１０の形成箇所を図１（ｃ）とは変えた例を示す平面図である。図２（ａ）の場合、NMOSトランジスタＱ１のドレイン領域７とソース領域８が並ぶ方向（第１方向）とは異なる方向にPMOSトランジスタＱ２のドレイン領域９とソース領域１０を配置した例を示している。より具体的には、NMOSトランジスタＱ１のドレイン領域７とPMOSトランジスタＱ２のドレイン領域９とが並ぶ方向（第２方向）は、第１方向に略直交している。また、NMOSトランジスタＱ１のソース領域８とPMOSトランジスタＱ２のソース領域１０とが並ぶ方向も第２方向である。この場合、NMOSトランジスタＱ１では図２（ａ）の矢印ｙ１に沿って電流が流れ、PMOSトランジスタＱ２では矢印ｙ２に沿って電流が流れる。
【００２３】
NMOSトランジスタＱ１とPMOSトランジスタＱ２のソース領域８，１０とドレイン領域７，９の形成箇所を種々変更することにより、図２（ａ）以外にも種々の形態が考えられる。例えば、図２（ｂ）は、各トランジスタＱ１，Ｑ２のドレイン領域７，９とソース領域８，１０がゲート領域６を間に挟んで対角状に配置される例を示している。また、図２（ｃ）は、各トランジスタＱ１，Ｑ２のドレイン領域７，９が第１方向に沿って配置され、かつソース領域８，１０も第１方向に沿って配置される例を示している。
【００２４】
図３は図２（ｂ）の半導体回路の斜視図である。図３の半導体回路は、ボックス状のＰ−領域１１が形成されており、このＰ−領域１１内に上述したNMOSトランジスタＱ１の反転層１２とPMOSトランジスタＱ２のチャネル１３が形成される。したがって、このＰ−領域１１を十分に薄くしておかないと、NMOSトランジスタＱ１の反転層１２から伸びる空乏層により、PMOSトランジスタＱ２のチャネル１３を完全に遮断できなくなる。
【００２５】
このように、第１の実施形態では、ゲート領域６の電圧レベルを切り替えることで、Ｐ−領域１１内に形成されるNMOSトランジスタＱ１の反転層１２から伸びる空乏層にて、PMOSトランジスタＱ２のチャネル１３を遮断するか否かを制御し、これにより、NMOSトランジスタＱ１とPMOSトランジスタＱ２のオン／オフの切替を行う。したがって、一つのゲート領域６だけで、２つのトランジスタＱ１，Ｑ２のオン／オフを切替制御でき、バッファ１の回路面積を大幅に縮小できる。
【００２６】
（第２の実施形態）
上述した第１の実施形態では、PMOSトランジスタＱ２をデプレッション型にして、NMOSトランジスタＱ１の反転層１２から伸びる空乏層にてPMOSトランジスタＱ２のチャネル１３を遮断する例を説明した。これに対して、以下に説明する第２の実施形態では、NMOSトランジスタＱ１をデプレッション型にして、PMOSトランジスタＱ２の反転層から伸びる空乏層にてNMOSトランジスタＱ１のチャネルを遮断するものである。
【００２７】
図４（ａ）は第２の実施形態に係る半導体回路の断面図、図４（ｂ）は同回路の平面図である。第２の実施形態に係る半導体回路は、第１の実施形態と同様に、NMOSトランジスタＱ１とPMOSトランジスタＱ２とでバッファ１を構成する回路であり、NMOSトランジスタＱ１が電源端子ＶDD側に接続され、PMOSトランジスタＱ２が接地端子ＶSS側に接続される点でも第１の実施形態と共通する。
【００２８】
第１の実施形態との違いは、NMOSトランジスタＱ１がデプレッション型であることであり、この違いのために、図４（ａ）に示すように第１の実施形態とは異なる断面構造になる。
【００２９】
第２の実施形態では、図４（ｂ）に示すように、ゲート領域６を挟んでその両側には、PMOSトランジスタＱ２のドレイン領域９およびソース領域１０が形成され、さらにその外側にNMOSトランジスタＱ１のドレイン領域７およびソース領域８が形成されている。PMOSトランジスタＱ２のドレイン領域９はＰ＋領域であり、接地電圧に設定される。NMOSトランジスタＱ１のドレイン領域７はＮ＋領域であり、電源電圧に設定される。このように、両トランジスタＱ１，Ｑ２のドレイン領域７，９は逆バイアスの状態であり、両ドレイン領域７，９を接触させても短絡電流が流れるおそれはない。
【００３０】
第２の実施形態に係る半導体回路の場合、ゲート領域６が所定の電圧以下になると、ゲート領域６の直下のＮ−領域１４内に反転層１５が形成され、PMOSトランジスタＱ２がオンする。また、反転層１５から下方に伸びる空乏層によって、NMOSトランジスタＱ１のチャネルが遮断されて、NMOSトランジスタＱ１がオフする。一方、ゲート電圧が所定の電圧以上になると、反転層１５が形成されないためにPMOSトランジスタＱ２はオフし、NMOSトランジスタＱ１のチャネルも遮断されないことから、NMOSトランジスタＱ１はオンする。
【００３１】
このように、第２の実施形態では、ゲート領域６の電圧を切り替えることで、PMOSトランジスタＱ２の反転層１５から伸びる空乏層により、NMOSトランジスタＱ１のチャネルを遮断するか否かを制御できるため、一つのゲート領域６だけで、両トランジスタＱ１，Ｑ２のオン／オフを制御できることになり、第１の実施形態と同様に回路面積の縮小化を図れる。
【００３２】
（第３の実施形態）
第３の実施形態は、ソース領域８とドレイン領域７が形成される半導体層３の両側にゲート領域６を配置するものである。
【００３３】
図５（ａ）は第３の実施形態に係る半導体回路の斜視図である。図５（ａ）の半導体回路は、図１（ａ）と同じ回路構成のバッファ１である。
【００３４】
この半導体回路は、半導体層３の長手方向の両端側に配置されるPMOSトランジスタＱ２のドレイン領域９およびソース領域１０と、半導体層３の短手方向の一端側に配置されるNMOSトランジスタＱ１のドレイン領域７およびソース領域８と、半導体層３の短手方向の両端側に、ゲート絶縁膜５を挟んで配置される２つのゲート領域６ａ，６ｂとを備えている。これらゲート領域６ａ，６ｂは共通の入力端子に接続されている。
【００３５】
第１の実施形態と同様に、PMOSトランジスタＱ２はデプレッション型である。PMOSトランジスタＱ２のチャネルは、半導体層３の長手方向の両端側に配置されるドレイン領域９とソース領域１０間に形成されている。
【００３６】
ゲート領域６ａ，６ｂが所定の正電圧に達すると、半導体層３内に形成された反転層１２から伸びる空乏層が広がり、PMOSトランジスタＱ２のチャネルを遮断する。これにより、PMOSトランジスタＱ２はオフする。
【００３７】
本実施形態の場合、半導体層３の短手側の両端面に沿って２つのゲート領域６ａ，６ｂが配置されているため、短手方向の両端面から内側にかけて空乏層が広がることになり、半導体層３の短手方向の幅がある程度広くても、PMOSトランジスタＱ２のチャネルを確実に遮断できる。
【００３８】
各トランジスタＱ１，Ｑ２のドレイン領域７，９とソース領域８，１０の形成箇所は、必ずしも図５（ａ）に示したものに限定されない。例えば、図５（ｂ）はPMOSトランジスタＱ２のソース領域１０とドレイン領域９を、ゲート領域６ａ，６ｂと同様に、半導体層３の短手方向の両端面に沿って配置した例を示している。図５（ｂ）の場合、NMOSトランジスタＱ１のドレイン領域７、ゲート領域６およびソース領域８が半導体層３の長手方向に沿って配置され、かつPMOSトランジスタＱ２のドレイン領域９、ゲート領域６およびソース領域１０も半導体層３の長手方向に沿って配置されることになる。
【００３９】
このように、第３の実施形態では、半導体層３の短手方向の両端面側に２つのゲート領域６ａ，６ｂを設けて、半導体層３の短手方向の両端面側から空乏層を伸ばせるようにしたため、半導体層３の長手方向に沿って形成されるPMOSトランジスタＱ２のチャネルを確実に遮断できる。
【００４０】
（第４の実施形態）
第４の実施形態は、絶縁基板２ではなく、半導体層３の上に半導体回路を形成するものである。
【００４１】
図６は第４の実施形態に係る半導体回路の断面図である。図６の断面図は、図１（ａ）の回路構成の半導体回路に対応するものである。
【００４２】
図６の半導体回路は、シリコン等の半導体基板上に形成された島状のＰ＋層９の上に形成されている。このＰ＋層９は、PMOSトランジスタＱ２のドレイン領域９として用いられる。図１（ａ）に示すように、Ｐ＋領域は接地電圧（ＶSS＝０Ｖ）に設定される。
【００４３】
Ｐ＋層９の上には、第１方向に沿って、NMOSトランジスタＱ１のソース領域８であるＮ＋層８、チャネルが形成されるＰ−層１１、およびNMOSトランジスタＱ１のドレイン領域７であるＮ＋層７が順に配置され、Ｐ−層１１の上には、PMOSトランジスタＱ２のソース領域１０であるＰ＋層１０が配置されている。また、Ｐ−層１１とＹ方向に隣接するようにゲート領域６が配置されている。
【００４４】
このように、図６の半導体回路では、NMOSトランジスタＱ１のソース−ドレイン方向は図示のＸ方向であり、PMOSトランジスタＱ２のソース−ドレイン方向はＺ方向であり、両トランジスタＱ１，Ｑ２のゲートからチャネルに向かう方向はＹ方向である。
【００４５】
図６の半導体回路において、PMOSトランジスタＱ２はデプレッション型であり、PMOSトランジスタＱ２のチャネルは、Ｐ−層１１のＺ方向に形成されている。NMOSトランジスタＱ１のゲート領域６に印加する電圧が所定の正電圧を超えると、Ｐ−層１１に形成された反転層１２からＹ方向に空乏層が広がって、PMOSトランジスタＱ２のチャネルを遮断し、PMOSトランジスタＱ２はオフする。
【００４６】
このように、接地電圧に設定されるPMOSトランジスタＱ２のＰ＋層９を下地層として用いて、半導体回路を形成できるため、必ずしも絶縁基板２でなくても、本実施形態は適用可能である。
【００４７】
（第５の実施形態）
上述した第１〜第４の実施形態では、半導体回路がバッファ１である例について説明したが、以下に説明する第５の実施形態は、２入力以上の入力信号同士で、正論理の各種論理演算を行う論理回路を半導体回路としたものである。
【００４８】
図７（ａ）は二入力の論理積を演算するＡＮＤ回路１ａの回路図、図７（ｂ）は同ＡＮＤ回路１ａの平面図、図７（ｃ）は図７（ｂ）のＣ−Ｃ’線断面図、図７（ｄ）は図７（ｂ）のＤ−Ｄ’線断面図である。また、図８（ａ）はゲート領域６の共有化を行わない場合のＡＮＤ回路１ａの平面図、図８（ｂ）は図８（ａ）のＥ−Ｅ’線断面図、図８（ｃ）は図８（ａ）のＦ−Ｆ’線断面図である。
【００４９】
図７（ａ）のＡＮＤ回路１ａは、電源端子ＶDD側にNMOSトランジスタＱ３，Ｑ４を直列接続し、接地端子ＶSS側にデプレッション型のPMOSトランジスタＱ５，Ｑ６を並列接続している。図７（ａ）からわかるように、ＡＮＤ回路１ａを構成するのに４つのトランジスタＱ３〜Ｑ６を要する。本実施形態では、NMOSトランジスタＱ３とPMOSトランジスタＱ５で１つのゲート領域６ａを共有し、NMOSトランジスタＱ４とPMOSトランジスタＱ６で１つのゲート領域６ｂを共有する。したがって、４つのトランジスタＱ３〜Ｑ６に対して必要なゲート領域６ａ，６ｂは２個になる。
【００５０】
より詳細には、図７（ｃ）に示すように、Ｃ−Ｃ’線断面方向には、絶縁基板２上に、Ｐ＋領域１０、Ｐ−領域２１およびＰ＋領域９が順に密接配置されている。これらの領域１０，２１，９の上には、ゲート領域６ａが配置されている。ゲート領域６ａと略平行にゲート領域６ｂが配置され、このゲート領域６ｂの下方には、図７（ｃ）と同様の領域１０，２３，９が配置されている。また、図７（ｄ）に示すように、Ｄ−Ｄ’線断面方向には、絶縁基板２上に、Ｎ＋領域７、Ｐ−領域２１、Ｎ＋領域２２、Ｐ−領域２３およびＮ＋領域８が順に密接配置されている。また、NMOSトランジスタＱ３，Ｑ４のソース−ドレイン間には、図７（ｂ）の矢印ｙ１の方向のチャネルに沿って電流が流れる。PMOSトランジスタＱ５，Ｑ６のソース−ドレイン間には、図７（ｂ）の矢印ｙ２の方向のチャネルに沿って電流が流れる。
【００５１】
このように、矢印ｙ１とｙ２は交差しており、これはすなわち、NMOSトランジスタＱ３，Ｑ４の反転層から伸びる空乏層によって、PMOSトランジスタＱ５，Ｑ６のチャネルを遮断できることを示している。よって、上述した第１〜第４の実施形態のように、NMOSトランジスタＱ３，Ｑ４の反転層から伸びる空乏層により、PMOSトランジスタＱ５，Ｑ６のチャネルを遮断することができる。
【００５２】
これに対して、図８（ａ）の場合は、各トランジスタＱ３〜Ｑ６ごとに別個にゲート領域が設けられるため、図７（ｂ）に比べて回路パターンがかなり複雑になる。すなわち、本実施形態によれば、回路パターンを簡略化でき、回路面積を縮小できる。
【００５３】
図９（ａ）は二入力の論理和を演算するＯＲ回路１ｂの回路図、図９（ｂ）は同ＯＲ回路１ｂの平面図、図９（ｃ）は図９（ｂ）のＧ−Ｇ’線断面図、図９（ｄ）は図９（ｂ）のＨ−Ｈ’線断面図である。また、図１０（ａ）はゲート領域６の共有化を行わない場合のＯＲ回路１ｂの平面図、図１０（ｂ）は図１０（ａ）のＪ−Ｊ’線断面図、図１０（ｃ）は図１０（ａ）のＫ−Ｋ’線断面図である。
【００５４】
図９（ａ）のＯＲ回路１ｂは、電源端子ＶDD側にNMOSトランジスタＱ３，Ｑ４を並列接続し、接地端子ＶSS側にPMOSトランジスタＱ５，Ｑ６を直列接続している。このように、ＯＲ回路１ｂは４個のトランジスタＱ３〜Ｑ６で構成されるが、本実施形態では、NMOSトランジスタＱ３とPMOSトランジスタＱ５でゲート領域６ｂを共有し、かつNMOSトランジスタＱ４とPMOSトランジスタＱ６でゲート領域６ａを共有する。これにより、２つのゲート領域６ａ，６ｂでＯＲ回路１ｂを実現する。
【００５５】
より詳細には、図９（ｃ）に示すようにＧ−Ｇ’線断面方向には、絶縁基板上に、Ｎ＋領域８、Ｎ−領域２４およびＮ＋領域７が順に密接配置されている。これらの領域８，２４，７の上には、ゲート領域６ａが配置されている。ゲート領域６ａと略平行にゲート領域６ｂが配置され、このゲート領域６ｂの下方には、図９（ｃ）と同様の領域８，２６，７が配置されている。また、図９（ｄ）に示すように、Ｈ−Ｈ’線断面方向には、絶縁基板２上に、Ｐ＋領域９、Ｎ−領域２４、Ｐ＋領域２５、Ｎ−領域２６およびＰ＋領域１０が順に密接配置されている。また、PMOSトランジスタＱ５，Ｑ６のソース−ドレイン間には、図９（ｂ）の矢印ｙ３の方向のチャネルに沿って電流が流れる。NMOSトランジスタＱ３，Ｑ４のソース−ドレイン間には、図９（ｂ）の矢印ｙ４の方向のチャネルに沿って電流が流れる。
【００５６】
図９（ｂ）のＯＲ回路１ｂの場合は、PMOSトランジスタＱ５，Ｑ６の反転層から伸びる空乏層により、NMOSトランジスタＱ３，Ｑ４のチャネルを遮断することができる。
【００５７】
これに対して、図１０（ａ）の場合は、各トランジスタＱ３〜Ｑ６ごとに別個にゲート領域６が設けられるため、図９（ｂ）に比べて回路パターンが複雑化する。
【００５８】
本実施形態は、３入力以上の論理回路にも同様に適用可能である。例えば、図１１は３入力のＡＮＤ回路１ｃの回路図、図１２（ａ）は図１１のＡＮＤ回路１ｃの平面図、図１２（ｂ）は図１２（ａ）のＡ−Ａ’線断面図、図１２（ｃ）は図１２（ａ）のＢ−Ｂ’線断面図である。
【００５９】
図１２（ａ）のＡＮＤ回路１ｃは、電源端子ＶDD側に直列接続された３つのNMOSトランジスタＱ７〜Ｑ９と、接地端子ＶSS側に並列接続された３つのPMOSトランジスタＱ１０〜Ｑ１２とを備えている。
【００６０】
本実施形態では、NMOSトランジスタＱ７とPMOSトランジスタＱ１０とでゲート領域Ｇ１を共有し、NMOSトランジスタＱ８とPMOSトランジスタＱ１１とでゲート領域Ｇ２を共有し、NMOSトランジスタＱ９とPMOSトランジスタＱ１２とでゲート領域Ｇ３を共有する。
【００６１】
これら３つのゲート領域Ｇ１，Ｇ２，Ｇ３は、図１２（ｃ）に示すように、絶縁基板２上のＰ−領域１１の上に略平行に配置される。これにより、図１２（ｃ）に示すように、Ｐ−領域１１内にNMOSトランジスタＱ７〜Ｑ９の反転層１２とPMOSトランジスタＱ１０〜Ｑ１２のチャネルとが形成され、この反転層１２から伸びる空乏層により、PMOSトランジスタＱ１０〜Ｑ１２のチャネルを遮断して、PMOSトランジスタＱ１０〜Ｑ１２をオフすることができる。
【００６２】
このように、第５の実施形態では、２入力以上の入力信号を用いて種々の正論理の論理演算を行う論理回路において、NMOSトランジスタとPMOSトランジスタとでゲート領域を共有することで、回路パターンを簡略化することができる。
【００６３】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００６４】
１ バッファ、３ 半導体層、６ ゲート領域、７，９ ドレイン領域、８，１０ ソース領域、１１ Ｐ−領域、１４ Ｎ−領域
【技術分野】
【０００１】
本発明の実施形態は、論理回路を備えた半導体回路、および論理回路に関する。
【背景技術】
【０００２】
半導体基板上に論理回路を形成する場合は、ｎチャネル型ＭＯＳトランジスタ（以下、NMOSトランジスタ）とｐチャネル型トランジスタ（以下、PMOSトランジスタ）を組み合わせて形成するのが一般的である。また、通常は、各NMOSトランジスタのゲートと各PMOSトランジスタのゲートがそれぞれ別個に形成されるため、トランジスタの数が増えると、それに応じてゲート配線の数も増えてしまう。
【０００３】
このため、配線幅を微細化することで、回路面積の縮小化を図っているが、微細化には新たな製造設備が必要となり、コスト高が避けられない。また、配線幅を微細化すると、配線抵抗が高くなり、信号伝搬遅延も大きくなる等の性能上の問題が生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−５４０７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、論理回路をできるだけ小さな回路面積で形成可能な半導体回路および論理回路を提供するものである。
【課題を解決するための手段】
【０００６】
本実施形態の一態様は、互いに導電型が異なる第１および第２のトランジスタを少なくとも含む論理回路を備えた半導体回路に関する。この回路は、前記第１および第２のトランジスタで共有されるゲート領域と、前記ゲート領域に接するように配置されるゲート絶縁膜と、前記ゲート絶縁膜に接するように配置される半導体層と、を備える。前記半導体層は、前記ゲート領域に対向するように配置され、前記第１のトランジスタのチャネルとして用いられる反転層形成領域と、前記反転層形成領域に沿って、あるいは前記反転層形成領域と交差するように形成され、前記前記第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。前記導通路形成領域は、前記ゲート領域が所定の電圧範囲のときには、前記反転層形成領域から伸びる空乏層により遮断される。
【図面の簡単な説明】
【０００７】
【図１】（ａ）は第１の実施形態に係る半導体回路の回路図、（ｂ）は同回路の断面図、（ｃ）は同回路の平面図。
【図２】（ａ）は、PMOSトランジスタＱ２のドレイン領域９およびソース領域１０の形成箇所を図１（ｃ）とは変えた例を示す平面図、（ｂ）は、各トランジスタのドレイン領域７とソース領域８がゲート領域６を間に挟んで対角状に配置される例を示す図、（ｃ）は各トランジスタのドレイン領域７が第１方向に沿って配置され、かつソース領域８も第１方向に沿って配置される例を示す図。
【図３】図２（ｂ）の半導体回路の斜視図。
【図４】（ａ）は第２の実施形態に係る半導体回路の断面図、（ｂ）は同回路の平面図。
【図５】（ａ）は第３の実施形態に係る半導体回路の斜視図、（ｂ）はPMOSトランジスタＱ２のソース領域１０とドレイン領域９を半導体層３の短手方向の両端面に沿って配置した例を示す図。
【図６】第４の実施形態に係る半導体回路の断面図。
【図７】（ａ）は二入力の論理積を演算するＡＮＤ回路１ａの回路図、ｂ）は同ＡＮＤ回路１ａの平面図、（ｃ）は（ｂ）のＣ−Ｃ’線断面図、（ｄ）は（ｂ）のＤ−Ｄ’線断面図。
【図８】（ａ）はゲート領域６の共有化を行わない場合のＡＮＤ回路１ａの平面図、（ｂ）は（ａ）のＥ−Ｅ’線断面図、（ｃ）は（ａ）のＦ−Ｆ’線断面図。
【図９】（ａ）は二入力の論理和を演算するＯＲ回路１ｂの回路図、（ｂ）は同ＯＲ回路１ｂの平面図、（ｃ）は（ｂ）のＧ−Ｇ’線断面図、（ｄ）は（ｂ）のＨ−Ｈ’線断面図。
【図１０】（ａ）はゲート領域６の共有化を行わない場合のＯＲ回路１ｂの平面図、（ｂ）は（ａ）のＪ−Ｊ’線断面図、（ｃ）は（ａ）のＫ−Ｋ’線断面図。
【図１１】３入力のＡＮＤ回路１ｃの回路図。
【図１２】（ａ）は図１１のＡＮＤ回路１ｃの平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図、（ｃ）は（ａ）のＢ−Ｂ’線断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本発明の実施形態を説明する。
【０００９】
（第１の実施形態）
図１（ａ）は第１の実施形態に係る半導体回路の回路図、図１（ｂ）は同回路の断面図、図１（ｃ）は同回路の平面図である。
【００１０】
図１（ａ）の半導体回路は、電源端子ＶDDに接続されたNMOSトランジスタＱ１と、接地端子ＶSSに接続されたPMOSトランジスタＱ２とを備えた正論理のバッファ１である。このバッファ１の入力端子ＩＮは、NMOSトランジスタＱ１のゲートとPMOSトランジスタＱ２のゲートに接続されている。NMOSトランジスタＱ１のドレインは電源端子ＶDDに接続され、NMOSトランジスタＱ１のソースは出力端子ＯＵＴとPMOSトランジスタＱ２のソースに接続されている。PMOSトランジスタＱ２のドレインは接地端子ＶSSに接続されている。
【００１１】
図１（ａ）の回路構成自体は、特に新規なものではないが、本実施形態は図１（ｂ）の断面構造に特徴がある。以下、断面構造を詳細に説明する。
【００１２】
本実施形態に係る半導体回路は、絶縁基板２上に設けられる薄い半導体層３を用いて形成される。この半導体層３の一部には、トレンチ４が形成されており、このトレンチ４の内壁面にゲート絶縁膜５が形成され、このゲート絶縁膜５を覆うようにゲート領域６が形成されている。このゲート領域６は、トレンチ４の内部を充填するとともに、半導体層３の上面から突き出るように形成されている。
【００１３】
半導体層３には、ゲート領域６を挟んで両側に、NMOSトランジスタＱ１のドレイン領域７とソース領域８が形成されている。そして、そのさらに外側に、PMOSトランジスタＱ２のドレイン領域９とソース領域１０が形成されている。NMOSトランジスタＱ１のドレイン領域７は、ゲート絶縁膜５に接するとともに、PMOSトランジスタＱ２のドレイン領域９に接している。NMOSトランジスタＱ１のソース領域８は、ゲート絶縁膜５に接するとともに、PMOSトランジスタＱ２のソース領域１０に接している。
【００１４】
NMOSトランジスタＱ１のドレイン領域７はＮ＋領域であり、電源端子ＶDDからの電源電圧に設定されている。PMOSトランジスタＱ２のドレイン領域９はＰ＋領域であり、接地電圧に設定されている。このため、両領域は逆バイアス状態であり、両領域を接するように形成しても、短絡電流が流れるおそれはない。これにより、両領域を密接配置できる。
【００１５】
また、NMOSトランジスタＱ１のソース領域８はＮ＋領域であり、PMOSトランジスタＱ２のソース領域１０はＰ＋領域である。これらソース領域８，１０にはいずれも共通の出力端子ＯＵＴが接続されている。
【００１６】
半導体層３の絶縁基板２と接する側には、Ｐ−領域１１が設けられている。上述したゲート絶縁膜５と、両トランジスタＱ１，Ｑ２のドレイン領域７，９およびソース領域８，１０は、このＰ−領域１１の上方に形成されている。このＰ−領域１１には、ゲート領域６の電圧に応じて、NMOSトランジスタＱ１のチャネル１２が形成される反転層形成領域と、PMOSトランジスタＱ２のチャネル１３が形成される導電路形成領域とが設けられる。
【００１７】
PMOSトランジスタＱ２はデプレッション型であることから、導電路形成領域は、ゲート領域６の電圧に依存せずに形成される。これに対して、反転層形成領域は、NMOSトランジスタＱ１のゲート領域６の電圧が所定の閾値電圧を超えた場合に形成される。
【００１８】
本実施形態の特徴は、反転層形成領域内の反転層１２から下方に伸びた空乏層により、導電路形成領域内の導電路を遮断することができることである。これにより、ゲート領域６の電圧により、NMOSトランジスタＱ１のオン／オフを切替制御するとともに、PMOSトランジスタＱ２のオン／オフも切替制御することができる。すなわち、本実施形態では、一つのゲート領域６の電圧を制御することで、PMOSトランジスタＱ２とNMOSトランジスタＱ１の両方をオン／オフ制御できるという特徴を有する。
【００１９】
以下、第１の実施形態に係る半導体回路の動作を説明する。まず、ゲート領域６に正電圧を印加しない場合は、PMOSトランジスタＱ２がデプレッション型であることから、PMOSトランジスタＱ２のチャネル１３を介して、PMOSトランジスタＱ２のソース領域１０からドレイン領域９に向かって電流が流れる。すなわち、PMOSトランジスタＱ２はオンし、NMOSトランジスタＱ１はオフする。
【００２０】
次に、ゲート領域６に印加する電圧レベルを次第に高くすると、Ｐ−領域１１内のゲート絶縁膜５側に反転層１２が形成され、反転層１２から下方にかけて空乏層が徐々に伸びていく。ゲート領域６の電圧が所定の正電圧に達すると、この空乏層によって、PMOSトランジスタＱ２のチャネル１３が遮断されて、PMOSトランジスタＱ２はオフする。このとき、NMOSトランジスタＱ１では、反転層１２によるチャネルを介してドレイン領域７からソース領域８に電流が流れるため、NMOSトランジスタＱ１はオンする。
【００２１】
本実施形態の半導体回路は、例えば図１（ｃ）に示すように、両トランジスタＱ１，Ｑ２のソース領域１０，８、ゲート領域６およびドレイン領域７，９を一方向に並べて配置したものである。これは一例であり、両トランジスタＱ１，Ｑ２の各領域の配置場所は任意に変更可能である。
【００２２】
例えば、図２（ａ）は、PMOSトランジスタＱ２のドレイン領域９およびソース領域１０の形成箇所を図１（ｃ）とは変えた例を示す平面図である。図２（ａ）の場合、NMOSトランジスタＱ１のドレイン領域７とソース領域８が並ぶ方向（第１方向）とは異なる方向にPMOSトランジスタＱ２のドレイン領域９とソース領域１０を配置した例を示している。より具体的には、NMOSトランジスタＱ１のドレイン領域７とPMOSトランジスタＱ２のドレイン領域９とが並ぶ方向（第２方向）は、第１方向に略直交している。また、NMOSトランジスタＱ１のソース領域８とPMOSトランジスタＱ２のソース領域１０とが並ぶ方向も第２方向である。この場合、NMOSトランジスタＱ１では図２（ａ）の矢印ｙ１に沿って電流が流れ、PMOSトランジスタＱ２では矢印ｙ２に沿って電流が流れる。
【００２３】
NMOSトランジスタＱ１とPMOSトランジスタＱ２のソース領域８，１０とドレイン領域７，９の形成箇所を種々変更することにより、図２（ａ）以外にも種々の形態が考えられる。例えば、図２（ｂ）は、各トランジスタＱ１，Ｑ２のドレイン領域７，９とソース領域８，１０がゲート領域６を間に挟んで対角状に配置される例を示している。また、図２（ｃ）は、各トランジスタＱ１，Ｑ２のドレイン領域７，９が第１方向に沿って配置され、かつソース領域８，１０も第１方向に沿って配置される例を示している。
【００２４】
図３は図２（ｂ）の半導体回路の斜視図である。図３の半導体回路は、ボックス状のＰ−領域１１が形成されており、このＰ−領域１１内に上述したNMOSトランジスタＱ１の反転層１２とPMOSトランジスタＱ２のチャネル１３が形成される。したがって、このＰ−領域１１を十分に薄くしておかないと、NMOSトランジスタＱ１の反転層１２から伸びる空乏層により、PMOSトランジスタＱ２のチャネル１３を完全に遮断できなくなる。
【００２５】
このように、第１の実施形態では、ゲート領域６の電圧レベルを切り替えることで、Ｐ−領域１１内に形成されるNMOSトランジスタＱ１の反転層１２から伸びる空乏層にて、PMOSトランジスタＱ２のチャネル１３を遮断するか否かを制御し、これにより、NMOSトランジスタＱ１とPMOSトランジスタＱ２のオン／オフの切替を行う。したがって、一つのゲート領域６だけで、２つのトランジスタＱ１，Ｑ２のオン／オフを切替制御でき、バッファ１の回路面積を大幅に縮小できる。
【００２６】
（第２の実施形態）
上述した第１の実施形態では、PMOSトランジスタＱ２をデプレッション型にして、NMOSトランジスタＱ１の反転層１２から伸びる空乏層にてPMOSトランジスタＱ２のチャネル１３を遮断する例を説明した。これに対して、以下に説明する第２の実施形態では、NMOSトランジスタＱ１をデプレッション型にして、PMOSトランジスタＱ２の反転層から伸びる空乏層にてNMOSトランジスタＱ１のチャネルを遮断するものである。
【００２７】
図４（ａ）は第２の実施形態に係る半導体回路の断面図、図４（ｂ）は同回路の平面図である。第２の実施形態に係る半導体回路は、第１の実施形態と同様に、NMOSトランジスタＱ１とPMOSトランジスタＱ２とでバッファ１を構成する回路であり、NMOSトランジスタＱ１が電源端子ＶDD側に接続され、PMOSトランジスタＱ２が接地端子ＶSS側に接続される点でも第１の実施形態と共通する。
【００２８】
第１の実施形態との違いは、NMOSトランジスタＱ１がデプレッション型であることであり、この違いのために、図４（ａ）に示すように第１の実施形態とは異なる断面構造になる。
【００２９】
第２の実施形態では、図４（ｂ）に示すように、ゲート領域６を挟んでその両側には、PMOSトランジスタＱ２のドレイン領域９およびソース領域１０が形成され、さらにその外側にNMOSトランジスタＱ１のドレイン領域７およびソース領域８が形成されている。PMOSトランジスタＱ２のドレイン領域９はＰ＋領域であり、接地電圧に設定される。NMOSトランジスタＱ１のドレイン領域７はＮ＋領域であり、電源電圧に設定される。このように、両トランジスタＱ１，Ｑ２のドレイン領域７，９は逆バイアスの状態であり、両ドレイン領域７，９を接触させても短絡電流が流れるおそれはない。
【００３０】
第２の実施形態に係る半導体回路の場合、ゲート領域６が所定の電圧以下になると、ゲート領域６の直下のＮ−領域１４内に反転層１５が形成され、PMOSトランジスタＱ２がオンする。また、反転層１５から下方に伸びる空乏層によって、NMOSトランジスタＱ１のチャネルが遮断されて、NMOSトランジスタＱ１がオフする。一方、ゲート電圧が所定の電圧以上になると、反転層１５が形成されないためにPMOSトランジスタＱ２はオフし、NMOSトランジスタＱ１のチャネルも遮断されないことから、NMOSトランジスタＱ１はオンする。
【００３１】
このように、第２の実施形態では、ゲート領域６の電圧を切り替えることで、PMOSトランジスタＱ２の反転層１５から伸びる空乏層により、NMOSトランジスタＱ１のチャネルを遮断するか否かを制御できるため、一つのゲート領域６だけで、両トランジスタＱ１，Ｑ２のオン／オフを制御できることになり、第１の実施形態と同様に回路面積の縮小化を図れる。
【００３２】
（第３の実施形態）
第３の実施形態は、ソース領域８とドレイン領域７が形成される半導体層３の両側にゲート領域６を配置するものである。
【００３３】
図５（ａ）は第３の実施形態に係る半導体回路の斜視図である。図５（ａ）の半導体回路は、図１（ａ）と同じ回路構成のバッファ１である。
【００３４】
この半導体回路は、半導体層３の長手方向の両端側に配置されるPMOSトランジスタＱ２のドレイン領域９およびソース領域１０と、半導体層３の短手方向の一端側に配置されるNMOSトランジスタＱ１のドレイン領域７およびソース領域８と、半導体層３の短手方向の両端側に、ゲート絶縁膜５を挟んで配置される２つのゲート領域６ａ，６ｂとを備えている。これらゲート領域６ａ，６ｂは共通の入力端子に接続されている。
【００３５】
第１の実施形態と同様に、PMOSトランジスタＱ２はデプレッション型である。PMOSトランジスタＱ２のチャネルは、半導体層３の長手方向の両端側に配置されるドレイン領域９とソース領域１０間に形成されている。
【００３６】
ゲート領域６ａ，６ｂが所定の正電圧に達すると、半導体層３内に形成された反転層１２から伸びる空乏層が広がり、PMOSトランジスタＱ２のチャネルを遮断する。これにより、PMOSトランジスタＱ２はオフする。
【００３７】
本実施形態の場合、半導体層３の短手側の両端面に沿って２つのゲート領域６ａ，６ｂが配置されているため、短手方向の両端面から内側にかけて空乏層が広がることになり、半導体層３の短手方向の幅がある程度広くても、PMOSトランジスタＱ２のチャネルを確実に遮断できる。
【００３８】
各トランジスタＱ１，Ｑ２のドレイン領域７，９とソース領域８，１０の形成箇所は、必ずしも図５（ａ）に示したものに限定されない。例えば、図５（ｂ）はPMOSトランジスタＱ２のソース領域１０とドレイン領域９を、ゲート領域６ａ，６ｂと同様に、半導体層３の短手方向の両端面に沿って配置した例を示している。図５（ｂ）の場合、NMOSトランジスタＱ１のドレイン領域７、ゲート領域６およびソース領域８が半導体層３の長手方向に沿って配置され、かつPMOSトランジスタＱ２のドレイン領域９、ゲート領域６およびソース領域１０も半導体層３の長手方向に沿って配置されることになる。
【００３９】
このように、第３の実施形態では、半導体層３の短手方向の両端面側に２つのゲート領域６ａ，６ｂを設けて、半導体層３の短手方向の両端面側から空乏層を伸ばせるようにしたため、半導体層３の長手方向に沿って形成されるPMOSトランジスタＱ２のチャネルを確実に遮断できる。
【００４０】
（第４の実施形態）
第４の実施形態は、絶縁基板２ではなく、半導体層３の上に半導体回路を形成するものである。
【００４１】
図６は第４の実施形態に係る半導体回路の断面図である。図６の断面図は、図１（ａ）の回路構成の半導体回路に対応するものである。
【００４２】
図６の半導体回路は、シリコン等の半導体基板上に形成された島状のＰ＋層９の上に形成されている。このＰ＋層９は、PMOSトランジスタＱ２のドレイン領域９として用いられる。図１（ａ）に示すように、Ｐ＋領域は接地電圧（ＶSS＝０Ｖ）に設定される。
【００４３】
Ｐ＋層９の上には、第１方向に沿って、NMOSトランジスタＱ１のソース領域８であるＮ＋層８、チャネルが形成されるＰ−層１１、およびNMOSトランジスタＱ１のドレイン領域７であるＮ＋層７が順に配置され、Ｐ−層１１の上には、PMOSトランジスタＱ２のソース領域１０であるＰ＋層１０が配置されている。また、Ｐ−層１１とＹ方向に隣接するようにゲート領域６が配置されている。
【００４４】
このように、図６の半導体回路では、NMOSトランジスタＱ１のソース−ドレイン方向は図示のＸ方向であり、PMOSトランジスタＱ２のソース−ドレイン方向はＺ方向であり、両トランジスタＱ１，Ｑ２のゲートからチャネルに向かう方向はＹ方向である。
【００４５】
図６の半導体回路において、PMOSトランジスタＱ２はデプレッション型であり、PMOSトランジスタＱ２のチャネルは、Ｐ−層１１のＺ方向に形成されている。NMOSトランジスタＱ１のゲート領域６に印加する電圧が所定の正電圧を超えると、Ｐ−層１１に形成された反転層１２からＹ方向に空乏層が広がって、PMOSトランジスタＱ２のチャネルを遮断し、PMOSトランジスタＱ２はオフする。
【００４６】
このように、接地電圧に設定されるPMOSトランジスタＱ２のＰ＋層９を下地層として用いて、半導体回路を形成できるため、必ずしも絶縁基板２でなくても、本実施形態は適用可能である。
【００４７】
（第５の実施形態）
上述した第１〜第４の実施形態では、半導体回路がバッファ１である例について説明したが、以下に説明する第５の実施形態は、２入力以上の入力信号同士で、正論理の各種論理演算を行う論理回路を半導体回路としたものである。
【００４８】
図７（ａ）は二入力の論理積を演算するＡＮＤ回路１ａの回路図、図７（ｂ）は同ＡＮＤ回路１ａの平面図、図７（ｃ）は図７（ｂ）のＣ−Ｃ’線断面図、図７（ｄ）は図７（ｂ）のＤ−Ｄ’線断面図である。また、図８（ａ）はゲート領域６の共有化を行わない場合のＡＮＤ回路１ａの平面図、図８（ｂ）は図８（ａ）のＥ−Ｅ’線断面図、図８（ｃ）は図８（ａ）のＦ−Ｆ’線断面図である。
【００４９】
図７（ａ）のＡＮＤ回路１ａは、電源端子ＶDD側にNMOSトランジスタＱ３，Ｑ４を直列接続し、接地端子ＶSS側にデプレッション型のPMOSトランジスタＱ５，Ｑ６を並列接続している。図７（ａ）からわかるように、ＡＮＤ回路１ａを構成するのに４つのトランジスタＱ３〜Ｑ６を要する。本実施形態では、NMOSトランジスタＱ３とPMOSトランジスタＱ５で１つのゲート領域６ａを共有し、NMOSトランジスタＱ４とPMOSトランジスタＱ６で１つのゲート領域６ｂを共有する。したがって、４つのトランジスタＱ３〜Ｑ６に対して必要なゲート領域６ａ，６ｂは２個になる。
【００５０】
より詳細には、図７（ｃ）に示すように、Ｃ−Ｃ’線断面方向には、絶縁基板２上に、Ｐ＋領域１０、Ｐ−領域２１およびＰ＋領域９が順に密接配置されている。これらの領域１０，２１，９の上には、ゲート領域６ａが配置されている。ゲート領域６ａと略平行にゲート領域６ｂが配置され、このゲート領域６ｂの下方には、図７（ｃ）と同様の領域１０，２３，９が配置されている。また、図７（ｄ）に示すように、Ｄ−Ｄ’線断面方向には、絶縁基板２上に、Ｎ＋領域７、Ｐ−領域２１、Ｎ＋領域２２、Ｐ−領域２３およびＮ＋領域８が順に密接配置されている。また、NMOSトランジスタＱ３，Ｑ４のソース−ドレイン間には、図７（ｂ）の矢印ｙ１の方向のチャネルに沿って電流が流れる。PMOSトランジスタＱ５，Ｑ６のソース−ドレイン間には、図７（ｂ）の矢印ｙ２の方向のチャネルに沿って電流が流れる。
【００５１】
このように、矢印ｙ１とｙ２は交差しており、これはすなわち、NMOSトランジスタＱ３，Ｑ４の反転層から伸びる空乏層によって、PMOSトランジスタＱ５，Ｑ６のチャネルを遮断できることを示している。よって、上述した第１〜第４の実施形態のように、NMOSトランジスタＱ３，Ｑ４の反転層から伸びる空乏層により、PMOSトランジスタＱ５，Ｑ６のチャネルを遮断することができる。
【００５２】
これに対して、図８（ａ）の場合は、各トランジスタＱ３〜Ｑ６ごとに別個にゲート領域が設けられるため、図７（ｂ）に比べて回路パターンがかなり複雑になる。すなわち、本実施形態によれば、回路パターンを簡略化でき、回路面積を縮小できる。
【００５３】
図９（ａ）は二入力の論理和を演算するＯＲ回路１ｂの回路図、図９（ｂ）は同ＯＲ回路１ｂの平面図、図９（ｃ）は図９（ｂ）のＧ−Ｇ’線断面図、図９（ｄ）は図９（ｂ）のＨ−Ｈ’線断面図である。また、図１０（ａ）はゲート領域６の共有化を行わない場合のＯＲ回路１ｂの平面図、図１０（ｂ）は図１０（ａ）のＪ−Ｊ’線断面図、図１０（ｃ）は図１０（ａ）のＫ−Ｋ’線断面図である。
【００５４】
図９（ａ）のＯＲ回路１ｂは、電源端子ＶDD側にNMOSトランジスタＱ３，Ｑ４を並列接続し、接地端子ＶSS側にPMOSトランジスタＱ５，Ｑ６を直列接続している。このように、ＯＲ回路１ｂは４個のトランジスタＱ３〜Ｑ６で構成されるが、本実施形態では、NMOSトランジスタＱ３とPMOSトランジスタＱ５でゲート領域６ｂを共有し、かつNMOSトランジスタＱ４とPMOSトランジスタＱ６でゲート領域６ａを共有する。これにより、２つのゲート領域６ａ，６ｂでＯＲ回路１ｂを実現する。
【００５５】
より詳細には、図９（ｃ）に示すようにＧ−Ｇ’線断面方向には、絶縁基板上に、Ｎ＋領域８、Ｎ−領域２４およびＮ＋領域７が順に密接配置されている。これらの領域８，２４，７の上には、ゲート領域６ａが配置されている。ゲート領域６ａと略平行にゲート領域６ｂが配置され、このゲート領域６ｂの下方には、図９（ｃ）と同様の領域８，２６，７が配置されている。また、図９（ｄ）に示すように、Ｈ−Ｈ’線断面方向には、絶縁基板２上に、Ｐ＋領域９、Ｎ−領域２４、Ｐ＋領域２５、Ｎ−領域２６およびＰ＋領域１０が順に密接配置されている。また、PMOSトランジスタＱ５，Ｑ６のソース−ドレイン間には、図９（ｂ）の矢印ｙ３の方向のチャネルに沿って電流が流れる。NMOSトランジスタＱ３，Ｑ４のソース−ドレイン間には、図９（ｂ）の矢印ｙ４の方向のチャネルに沿って電流が流れる。
【００５６】
図９（ｂ）のＯＲ回路１ｂの場合は、PMOSトランジスタＱ５，Ｑ６の反転層から伸びる空乏層により、NMOSトランジスタＱ３，Ｑ４のチャネルを遮断することができる。
【００５７】
これに対して、図１０（ａ）の場合は、各トランジスタＱ３〜Ｑ６ごとに別個にゲート領域６が設けられるため、図９（ｂ）に比べて回路パターンが複雑化する。
【００５８】
本実施形態は、３入力以上の論理回路にも同様に適用可能である。例えば、図１１は３入力のＡＮＤ回路１ｃの回路図、図１２（ａ）は図１１のＡＮＤ回路１ｃの平面図、図１２（ｂ）は図１２（ａ）のＡ−Ａ’線断面図、図１２（ｃ）は図１２（ａ）のＢ−Ｂ’線断面図である。
【００５９】
図１２（ａ）のＡＮＤ回路１ｃは、電源端子ＶDD側に直列接続された３つのNMOSトランジスタＱ７〜Ｑ９と、接地端子ＶSS側に並列接続された３つのPMOSトランジスタＱ１０〜Ｑ１２とを備えている。
【００６０】
本実施形態では、NMOSトランジスタＱ７とPMOSトランジスタＱ１０とでゲート領域Ｇ１を共有し、NMOSトランジスタＱ８とPMOSトランジスタＱ１１とでゲート領域Ｇ２を共有し、NMOSトランジスタＱ９とPMOSトランジスタＱ１２とでゲート領域Ｇ３を共有する。
【００６１】
これら３つのゲート領域Ｇ１，Ｇ２，Ｇ３は、図１２（ｃ）に示すように、絶縁基板２上のＰ−領域１１の上に略平行に配置される。これにより、図１２（ｃ）に示すように、Ｐ−領域１１内にNMOSトランジスタＱ７〜Ｑ９の反転層１２とPMOSトランジスタＱ１０〜Ｑ１２のチャネルとが形成され、この反転層１２から伸びる空乏層により、PMOSトランジスタＱ１０〜Ｑ１２のチャネルを遮断して、PMOSトランジスタＱ１０〜Ｑ１２をオフすることができる。
【００６２】
このように、第５の実施形態では、２入力以上の入力信号を用いて種々の正論理の論理演算を行う論理回路において、NMOSトランジスタとPMOSトランジスタとでゲート領域を共有することで、回路パターンを簡略化することができる。
【００６３】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００６４】
１ バッファ、３ 半導体層、６ ゲート領域、７，９ ドレイン領域、８，１０ ソース領域、１１ Ｐ−領域、１４ Ｎ−領域
【特許請求の範囲】
【請求項１】
互いに導電型が異なる第１および第２のトランジスタを少なくとも含む論理回路を備えた半導体回路において、
前記第１および第２のトランジスタで共有されるゲート領域と、
前記ゲート領域に接するように配置されるゲート絶縁膜と、
前記ゲート絶縁膜に接するように配置される半導体層と、を備え、
前記半導体層は、
前記ゲート領域に対向するように配置され、前記第１のトランジスタのチャネルとして用いられる反転層形成領域と、
前記反転層形成領域に沿って、あるいは前記反転層形成領域と交差するように形成され、前記前記第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有し、
前記導通路形成領域は、前記ゲート領域が所定の電圧範囲のときには、前記反転層形成領域から伸びる空乏層により遮断されることを特徴とする半導体回路。
【請求項２】
前記半導体層は、
前記第１のトランジスタのソース領域およびドレイン領域と、
前記第２のトランジスタのソース領域およびドレイン領域と、を有し、
前記第１のトランジスタのドレイン領域と前記第２のトランジスタのドレイン領域とは、互いに接触するように配置されて、各ドレイン領域は逆バイアスとなる電圧にそれぞれ設定されることを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記論理回路は、前記ゲート領域を共有する前記第１および第２のトランジスタをｎ（ｎは１以上の整数）個ずつ用いて、ｎ個の前記ゲート領域のそれぞれに入力されたｎ個の入力信号に対して正論理の論理演算を行った結果を出力することを特徴とする請求項１または２に記載の半導体回路。
【請求項４】
前記第１のトランジスタはＮ型であって、第１の基準電圧側に接続され、
前記第２のトランジスタはＰ型であって、前記第１の基準電圧よりも低い第２の基準電圧側に接続され、
前記第２のトランジスタは、デプレッション型のトランジスタであることを特徴とする請求項１乃至３のいずれかに記載の半導体回路。
【請求項５】
前記第２のトランジスタはＮ型であって、第１の基準電圧側に接続され、
前記第１のトランジスタはＰ型であって、前記第１の基準電圧よりも低い第２の基準電圧側に接続され、
前記第２のトランジスタは、デプレッション型のトランジスタであることを特徴とする請求項１乃至３のいずれかに記載の半導体回路。
【請求項６】
前記第１または第２のトランジスタのドレイン領域は、前記第２の基準電圧に設定される下地層であり、
前記ゲート領域、前記ゲート絶縁膜および前記半導体層は、前記下地層の上に配置されることを特徴とする請求項４または５に記載の半導体回路。
【請求項７】
前記半導体層の短手方向の両端面に対向するように、２つの前記ゲート領域が配置されることを特徴とする請求項１乃至５のいずれかに記載の半導体回路。
【請求項８】
複数本の前記ゲート領域が第１方向に並列接続されており、
前記反転層形成領域および前記導通路形成領域のいずれか一方は、前記ゲート領域の下方で前記第１方向に配置され、他方は前記ゲート領域の下方で前記第１方向と交差する第２方向に配置されることを特徴とする請求項１乃至７のいずれかに記載の半導体回路。
【請求項９】
互いに導電型が異なる第１および第２のトランジスタを少なくとも含み、前記第１および第２のトランジスタの各ゲートに入力された信号論理を用いて所定の論理演算を行う論理回路において、
前記第１および第２のトランジスタで共有されるゲート領域と、
前記ゲート領域に接するように配置されるゲート絶縁膜と、
前記ゲート絶縁膜に接するように配置される半導体層と、を備え、
前記半導体層は、
前記ゲート領域に対向するように配置され、前記第１のトランジスタのチャネルとして用いられる反転層形成領域と、
前記反転層形成領域に沿って、あるいは前記反転層形成領域と交差するように形成され、前記前記第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有し、
前記導通路形成領域は、前記ゲート領域が所定の電圧範囲のときには、前記反転層形成領域から伸びる空乏層により遮断されることを特徴とする論理回路。
【請求項１】
互いに導電型が異なる第１および第２のトランジスタを少なくとも含む論理回路を備えた半導体回路において、
前記第１および第２のトランジスタで共有されるゲート領域と、
前記ゲート領域に接するように配置されるゲート絶縁膜と、
前記ゲート絶縁膜に接するように配置される半導体層と、を備え、
前記半導体層は、
前記ゲート領域に対向するように配置され、前記第１のトランジスタのチャネルとして用いられる反転層形成領域と、
前記反転層形成領域に沿って、あるいは前記反転層形成領域と交差するように形成され、前記前記第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有し、
前記導通路形成領域は、前記ゲート領域が所定の電圧範囲のときには、前記反転層形成領域から伸びる空乏層により遮断されることを特徴とする半導体回路。
【請求項２】
前記半導体層は、
前記第１のトランジスタのソース領域およびドレイン領域と、
前記第２のトランジスタのソース領域およびドレイン領域と、を有し、
前記第１のトランジスタのドレイン領域と前記第２のトランジスタのドレイン領域とは、互いに接触するように配置されて、各ドレイン領域は逆バイアスとなる電圧にそれぞれ設定されることを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記論理回路は、前記ゲート領域を共有する前記第１および第２のトランジスタをｎ（ｎは１以上の整数）個ずつ用いて、ｎ個の前記ゲート領域のそれぞれに入力されたｎ個の入力信号に対して正論理の論理演算を行った結果を出力することを特徴とする請求項１または２に記載の半導体回路。
【請求項４】
前記第１のトランジスタはＮ型であって、第１の基準電圧側に接続され、
前記第２のトランジスタはＰ型であって、前記第１の基準電圧よりも低い第２の基準電圧側に接続され、
前記第２のトランジスタは、デプレッション型のトランジスタであることを特徴とする請求項１乃至３のいずれかに記載の半導体回路。
【請求項５】
前記第２のトランジスタはＮ型であって、第１の基準電圧側に接続され、
前記第１のトランジスタはＰ型であって、前記第１の基準電圧よりも低い第２の基準電圧側に接続され、
前記第２のトランジスタは、デプレッション型のトランジスタであることを特徴とする請求項１乃至３のいずれかに記載の半導体回路。
【請求項６】
前記第１または第２のトランジスタのドレイン領域は、前記第２の基準電圧に設定される下地層であり、
前記ゲート領域、前記ゲート絶縁膜および前記半導体層は、前記下地層の上に配置されることを特徴とする請求項４または５に記載の半導体回路。
【請求項７】
前記半導体層の短手方向の両端面に対向するように、２つの前記ゲート領域が配置されることを特徴とする請求項１乃至５のいずれかに記載の半導体回路。
【請求項８】
複数本の前記ゲート領域が第１方向に並列接続されており、
前記反転層形成領域および前記導通路形成領域のいずれか一方は、前記ゲート領域の下方で前記第１方向に配置され、他方は前記ゲート領域の下方で前記第１方向と交差する第２方向に配置されることを特徴とする請求項１乃至７のいずれかに記載の半導体回路。
【請求項９】
互いに導電型が異なる第１および第２のトランジスタを少なくとも含み、前記第１および第２のトランジスタの各ゲートに入力された信号論理を用いて所定の論理演算を行う論理回路において、
前記第１および第２のトランジスタで共有されるゲート領域と、
前記ゲート領域に接するように配置されるゲート絶縁膜と、
前記ゲート絶縁膜に接するように配置される半導体層と、を備え、
前記半導体層は、
前記ゲート領域に対向するように配置され、前記第１のトランジスタのチャネルとして用いられる反転層形成領域と、
前記反転層形成領域に沿って、あるいは前記反転層形成領域と交差するように形成され、前記前記第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有し、
前記導通路形成領域は、前記ゲート領域が所定の電圧範囲のときには、前記反転層形成領域から伸びる空乏層により遮断されることを特徴とする論理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１９１１６０（Ｐ２０１２−１９１１６０Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−２０７８１２（Ｐ２０１１−２０７８１２）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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