【課題】本発明は、ＣＭＯＳ垂直置換ゲート（ＶＲＧ）トランジスタを提供する。
【解決手段】集積回路構造は平面に沿って形成された主表面を有する半導体領域及び表面中に形成された第１及び第２のソース／ドレインドープ領域を含む。絶縁トレンチが第１及び第２のソース／ドレイン領域間に形成される。第１のソース／ドレイン領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１のソース／ドレイン領域上に配置される。第４のドープ領域が第２のソース／ドレイン領域上に形成され、第２のソース／ドレイン領域とは相対する伝導形をもち、チャネル領域を形成する。第５及び第６のソース／ドレイン領域が、それぞれ第３及び第４のドープ領域上に形成される。 （もっと読む）

【課題】 発熱による半導体基板の温度上昇の影響を受けにくい構造で、ダイオードにおけるスイッチング損失の低減を実現することが可能な技術を開示する。
【解決手段】 本明細書で開示するダイオードは、カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、アノード電極を備えている。そのダイオードは、前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域を備えている。そのダイオードでは、前記バリア領域が、外部の整流素子を介して、前記アノード電極と電気的に接続している。そのダイオードでは、前記整流素子の順方向電圧降下が、前記アノード領域と前記バリア領域の間のｐｎ接合のビルトイン電圧よりも小さい。 （もっと読む）

【課題】エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略する。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されることによるトランジスタ特性の変動を防止する。
【解決手段】基板の主面にシリコンピラーを形成した後、シリコンピラーの下の基板内に、シリコンピラーと逆導電型の第１の拡散層を形成する。シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する。次に、シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型の第２の拡散層を形成する。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】 シリコンビームを使用しかつダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値ばらつきを防止する。
【解決手段】 端部に凹部を有する基板１と、基板１の凹部に一部が埋め込まれた一対のゲート電極４と、基板１の表面であって一対のゲート電極４の間に形成された拡散層７を有し、ゲート電極４と拡散層７の間の電位を変化させることにより、拡散層７の抵抗値を変化させる。 （もっと読む）

【課題】論理回路をできるだけ小さな回路面積で形成可能な半導体回路を提供する。
【解決手段】半導体回路は、第１および第２のトランジスタで共有されるゲート領域と、ゲート領域に接するように配置されるゲート絶縁膜と、ゲート絶縁膜に接するように配置される半導体層と、を備える。半導体層は、ゲート領域に対向するように配置され、第１のトランジスタのチャネルとして用いられる反転層形成領域と、反転層形成領域に沿って、あるいは反転層形成領域と交差するように形成され、第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。導通路形成領域は、ゲート領域が所定の電圧範囲のときには、反転層形成領域から伸びる空乏層により遮断される。 （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】Ｇｅ半導体層に、極浅かつ高濃度のキャリアからなるｎ型不純物領域を形成する。
【解決手段】ｎ型とｐ型のうちの一方の導電型の半導体基板と、半導体基板表面に選択的に設けられ、一方の導電型と異なる導電型の一対の不純物拡散領域と、一対の不純物拡散領域により挟まれた半導体基板上に設けられたゲート絶縁層と、ゲート絶縁層の上に設けられたゲート電極とを備え、不純物拡散領域の少なくとも一部は、基板に含まれる不純物と同じ導電型で、かつ基板の不純物濃度より高い不純物濃度を有する。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】集積度が高くリソグラフィーコストが低いｎ型及びｐ型ＦＥＴの積層構造を有した半導体装置を提供すること。
【解決手段】半導体装置１００は、半導体基板１上にそれぞれ離隔しつつ列状に形成された第１グループの複数の柱状ゲート電極１０と、前記半導体基板１上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された第１導電型の第１半導体層１２と、前記第１半導体層の上であって前記第１グループの隣接する柱状ゲート電極間に形成された第１絶縁層２０と、前記第１絶縁層２０の上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された前記第１導電型と異なる第２導電型の第２半導体層１３とを備え、前記第１半導体層１２をチャネルとする前記第１導電型の第１ＭＯＳＦＥＴが形成され、前記第２半導体層１３をチャネルとする前記第２導電型の第２ＭＯＳＦＥＴが形成されている。 （もっと読む）

【課題】 フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置において、的確な製造方法を提供する。
【解決手段】 フィン部１０ａを形成する工程と、フィン部の側面に第１のゲート絶縁膜１４及び第１のゲート電極膜１５を形成する工程と、フィン部並びにフィン部の側面に形成された第１のゲート絶縁膜及び第１のゲート電極膜を囲み、第１のゲート電極膜に接する半導体導電部１６ａを形成する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、第２のゲート絶縁膜２０及び第２のゲート電極膜２１を形成する工程と、半導体導電部上及び抵抗素子形成領域に形成された第２のゲート絶縁膜及び第２のゲート電極膜を除去する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用の半導体膜を形成する工程とを備える。 （もっと読む）

【課題】横方向延伸を減少し、素子サイズを小さくすることができる半導体装置を提供する。
【解決手段】半導体基板上に延伸し、ＳＴＩ領域を間に有する第１および第２のフィンを形成する。ＳＴＩ領域の上面と第１および第２のフィンの上面の間の寸法を第１の高さとし、ＳＴＩ領域の第１と第２のフィンとの間の間隙内に誘電材料を堆積し、ＳＴＩ領域の上面上に上面を有して、誘電材料の上面と第１および第２のフィンの上面との寸法を第２の高さとし、第２の高さは、第１の高さより低くなるように誘電材料を堆積した後、第１および第２のフィン上でそれぞれ誘電体の上方に、第１および第２のフィン延伸をエピタキシャル成長で形成する。 （もっと読む）

【課題】 機能性を向上させた電界効果型トランジスタ及び当該トランジスタを用いた論理回路を提供すること。
【解決手段】 本ＦＥＴ１００は、極性を変更可能なチャネル領域１６と、チャネル領域１６付近に設けられ、自身の分極状態に基づきチャネル領域１６の極性を変更する強誘電体領域２６とを有する。ＦＥＴ１００はさらに、チャネル領域１６のキャリア濃度を制御する第１制御手段２４と、強誘電体領域２６の分極状態を変更する第２制御手段１２とを有する。第１制御手段２４に印加される制御信号Ｖ_ｃにより、強誘電体領域２６の分極状態を変更し、その結果としてチャネル領域１６の極性を変更することができる。これにより、ＦＥＴ１００の極性を任意に変更し、かつ一度変更したＦＥＴ１００の極性を電源投下後においても維持することが可能となる。 （もっと読む）

【課題】 これまでのイオン注入処理に比べて、高い時間効率で高濃度のキャリア不純物原子を、通常のイオン注入の処理時間で低エネルギードーピングできる方法を提供する。
【解決手段】 半導体基板としてのシリコン基板１１の表面上に加工により突出部を形成した該シリコン基板の内部においてドナーもしくはアクセプターとなる不純物原子を含む不純物薄膜を、堆積膜１３としてシリコン基板の表面上に堆積する工程と、前記突出部における前記堆積膜の斜め上方からイオン注入を行なうとともに、該イオン注入によって、前記不純物原子を堆積膜内部からシリコン基板の前記突出部の表面内部にリコイルさせる工程と、を含む半導体装置の製造方法。 （もっと読む）

【課題】マルチフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、半導体基板と、半導体基板上のFinFETと、を含む。FinFETは、半導体フィンと、半導体フィンの頂面および側壁上のゲート誘電体と、ゲート誘電体上のゲート電極と、半導体フィン一端に位置するソース/ドレイン領域と、を備える。一対の第一STI領域は、ソース/ドレイン領域の一部分の真下に位置する部分を含み、一対の第一STI領域は、半導体ストリップにより分離され、且つ、半導体ストリップに隣接する。一対の第一STI領域は、更に、第一頂面を有する。一対の第二STI領域は、ゲート電極の真下に位置する部分を含み、一対の第二STI領域は、半導体ストリップにより互いに分離され、且つ、半導体ストリップに隣接する。第二STI領域は、第一頂面より高い第二頂面を有する。 （もっと読む）

【課題】不均一な半導体装置のアクティブ領域パターン形成方法を提供する。
【解決手段】具体例によると、少なくとも３つのアクティブ領域を含む半導体装置が提供される。少なくとも３つのアクティブ領域は隣接する。少なくとも３つのアクティブ領域の縦軸は平行で、少なくとも３つのアクティブ領域は、それぞれ、対応するアクティブ領域の縦軸と交差する辺縁を有する。少なくとも３つのアクティブ領域の辺縁は弧形を形成する。 （もっと読む）

【課題】異なるフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板からなる。第１半導体フィンは半導体基板上にあり、第１フィン高さを有する。第２半導体フィンは半導体基板上にあり、第２フィン高さを有する。第１フィン高さは第２フィン高さより高い。 （もっと読む）

【課題】電気回路中にて静電気放電保護を確実化しながら小型化を実現する。
【解決手段】電気回路において静電気放電保護素子として使用するためのゲート制御されたフィン型抵抗素子は、第１端子領域、第２端子領域、および、第１端子領域と第２端子領域との間に形成されたチャネル領域を有するフィン構造体を備えている。さらに、フィン型抵抗素子は、チャネル領域の上面の一部上に少なくとも形成されたゲート領域を備えている。ゲート領域は、ゲート制御部に電気的に結合されており、ゲート制御部は、ゲート領域に印加される電気的な電位を制御することにより、電気回路が第１動作状態である間は、ゲート制御されたフィン型抵抗素子の電気抵抗を高くし、静電気放電現象の開始によって特徴付けられている第２動作状態では、電気抵抗をより低くする。 （もっと読む）

【課題】フィントランジスタの素子分離膜中にボイドが発生しにくい構造の半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１の基準面１０３及び第１の基準面１０３よりも高い位置に設けられた第２の基準面１０４を有するシリコン基板１００を備えている。シリコン基板１００の上には、互いに間隔をおいて、上面が第２の基準面１０３よりも高い位置にあり、フィントランジスタを構成するフィン１２１及びフィン１２２が形成されている。第１の基準面１０３の上には、上面がフィン１２１及びフィン１２２の上面よりも低い位置にある第１の素子分離膜１３１Ａが形成されている。第１の基準面１０３を挟んで隣接する２つのフィン１２１の間隔は、第２の基準面１０４を挟んで隣接する２つのフィン１２２の間隔よりも広い。 （もっと読む）

【課題】縦型トランジスタにおいて、柱状半導体層上部のシリサイドの細線効果を低減すること、また、シリサイドと上部拡散層間の界面抵抗を低減することによりトランジスタ特性を改善すること、またコンタクトとゲート間のショートが発生しない構造を実現すること。
【解決手段】柱状半導体層と、前記柱状半導体層の底部に形成される第1のドレイン又はソース領域と、該柱状半導体層の側壁を包囲するように第１の絶縁膜を介して形成されるゲート電極と、前記柱状半導体層上面上部に形成されるエピタキシャル半導体層とを含み、前記第２のソース又はドレイン領域が少なくとも前記エピタキシャル半導体層に形成され、前記第２のソース又はドレイン領域の上面の面積は、前記柱状半導体層の上面の面積よりも大きいことを特徴とするＭＯＳトランジスタ。 （もっと読む）