半導体装置の製造方法

【課題】フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置において、的確な製造方法を提供する。
【解決手段】フィン部１０ａを形成する工程と、フィン部の側面に第１のゲート絶縁膜１４及び第１のゲート電極膜１５を形成する工程と、フィン部並びにフィン部の側面に形成された第１のゲート絶縁膜及び第１のゲート電極膜を囲み、第１のゲート電極膜に接する半導体導電部１６ａを形成する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、第２のゲート絶縁膜２０及び第２のゲート電極膜２１を形成する工程と、半導体導電部上及び抵抗素子形成領域に形成された第２のゲート絶縁膜及び第２のゲート電極膜を除去する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用の半導体膜を形成する工程とを備える。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、ＭＩＳトランジスタのチャネル領域の不純物量も減少してくる。そのため、不純物量の統計的ゆらぎにより、トランジスタ間での閾値の変動が問題となってくる。このような問題に対して、チャネル領域の不純物量に依存しない完全空乏型のトランジスタとして、チャネル領域を両側から挟んだダブルゲート構造を有するフィン（Fin）型ＭＩＳトランジスタが注目されている。
【０００３】
しかしながら、フィン型ＭＩＳトランジスタは、通常のプレーナ（Planar）型ＭＩＳトランジスタとは異なり、３次元構造を有している。そのため、全ての回路をフィン型ＭＩＳトランジスタで構成することは現実的ではない。そこで、ＳＲＡＭ等の閾値変動に厳しい回路にはフィン型ＭＩＳトランジスタを用い、それ以外の回路にはプレーナ型ＭＩＳトランジスタを用いた、ハイブリッド構造が注目されてきている（例えば、特許文献１参照）。
【０００４】
ところが、上述したハイブリッド構造では、フィン型ＭＩＳトランジスタについてはミッドギャップ（mid gap）の仕事関数が、プレーナ型ＭＩＳトランジスタではバンドエッジ（band edge）の仕事関数が求められる。そのため、ハイブリッド構造を実現しようとすると、非常に複雑な製造工程が必要となる。また、抵抗素子も集積化することを考えると、さらに多くの問題が生じることが想定される。
【０００５】
したがって、フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置（半導体集積回路装置）において、的確な製造方法の実現が求められている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１７２０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置において、的確な製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の一視点に係る半導体装置の製造方法は、フィン型ＭＩＳトランジスタ形成領域にフィン部を形成する工程と、前記フィン部の側面にフィン型ＭＩＳトランジスタ用の第１のゲート絶縁膜及び第１のゲート電極膜を形成する工程と、前記フィン部並びに前記フィン部の側面に形成された前記第１のゲート絶縁膜及び前記第１のゲート電極膜を囲み、前記第１のゲート電極膜に接する半導体導電部を形成する工程と、前記半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、プレーナ型ＭＩＳトランジスタ用の第２のゲート絶縁膜及び第２のゲート電極膜を形成する工程と、前記半導体導電部上及び前記抵抗素子形成領域に形成された前記第２のゲート絶縁膜及び前記第２のゲート電極膜を除去する工程と、前記第２のゲート絶縁膜及び前記第２のゲート電極膜を除去した後、前記半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用の半導体膜を形成する工程と、を備える。
【発明の効果】
【０００９】
本発明によれば、フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置において、的確な製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図５】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図６】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図７】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図８】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図９】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１３】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１４】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１５】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１６】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１７】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１８】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１９】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２０】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２１】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２２】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面を参照して説明する。
【００１２】
図１〜図２２は、本発明の実施形態に係る半導体装置（半導体集積回路装置）の製造工程を模式的に示した断面図である。図１〜図１１は、プレーナ（Planar）型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域の製造工程を示しており、図１２〜図２２は、フィン（Fin）型ＭＩＳトランジスタ形成領域の製造工程を示している。なお、図１〜図１１において、図の左側はプレーナ型ＭＩＳトランジスタ形成領域を示し、図の右側は抵抗素子形成領域を示している。また、図１２〜図２２において、図の左側はフィン部の長軸方向に垂直な断面を示し、図の右側はフィン部の長軸方向に平行な断面を示している。
【００１３】
まず、図１及び図１２に示すように、単結晶シリコン基板（半導体基板）１０の表面領域に素子分離領域１１を形成する。続いて、シリコン基板１０の表面に犠牲酸化膜１２を形成する。さらに、全面にシリコン窒化膜１３を形成する。
【００１４】
次に、図２及び図１３に示すように、フィン型ＭＩＳトランジスタ形成領域において、シリコン窒化膜１３、犠牲酸化膜１２及びシリコン基板１０をパターニングする。これにより、シリコン基板１０の表面領域にフィン部１０ａが形成される。すなわち、シリコン基板１０の表面領域に島状の半導体部が形成される。
【００１５】
次に、図３及び図１４に示すように、フィン型ＭＩＳトランジスタ用のゲート絶縁膜（第１のゲート絶縁膜）１４を全面に形成する。このゲート絶縁膜１４は、窒素を含有する界面層上にハフニウム酸化物膜を形成したものである。続いて、ゲート絶縁膜１４上に、フィン型ＭＩＳトランジスタ用のゲート電極膜（第１のゲート電極膜）１５を形成する。このゲート電極膜１５はＴｉＮで形成されたメタル電極膜である。その結果、フィン部１０ａの側面を含む全面に、ゲート絶縁膜１４及びゲート電極膜１５の積層膜が形成される。さらに、ゲート電極膜１５上に、シリコン膜（導電性半導体膜）１６を形成する。
【００１６】
次に、図４及び図１５に示すように、ＣＭＰ（chemical mechanical polishing）或いはエッチバックによって平坦化処理を行う。これにより、図１５に示すように、フィン部１０ａ並びにフィン部１０ａの側面に形成されたゲート絶縁膜１４及びゲート電極膜１５を囲み、ゲート電極膜１５に接する半導体導電部１６ａが形成される。また、図４に示すように、プレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域では、ゲート絶縁膜１４、ゲート電極膜１５及びシリコン膜１６は除去される。
【００１７】
次に、図５及び図１６に示すように、プレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域において、ＳｉＧｅ層１７、界面層１８及びＬａ層１９を形成する。ＳｉＧｅ層１７はｐ型ＭＩＳトランジスタのゲート電極の仕事関数制御層として、Ｌａ層１９はｎ型ＭＩＳトランジスタのゲート電極の仕事関数制御層として機能する。すなわち、ＳｉＧｅ層１７はｐ型ＭＩＳトランジスタの閾値制御層、Ｌａ層１９はｎ型ＭＩＳトランジスタの閾値制御層として機能する。
【００１８】
次に、図６及び図１７に示すように、プレーナ型ＭＩＳトランジスタ用のゲート絶縁膜（第２のゲート絶縁膜）２０を全面に形成する。このゲート絶縁膜２０は、ハフニウム酸化物膜で形成される。続いて、ゲート絶縁膜２０上に、プレーナ型ＭＩＳトランジスタ用のゲート電極膜（第２のゲート電極膜）２１を形成する。このゲート電極膜２１はＴｉＮで形成されたメタル電極膜である。その結果、フィン型ＭＩＳトランジスタ形成領域、プレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、ゲート絶縁膜２０及びゲート電極膜２１の積層膜が形成される。なお、図６の工程以後の図面では便宜上、Ｌａ層１９は省略している。
【００１９】
次に、図７及び図１８に示すように、半導体導電部１６ａ上及び抵抗素子形成領域に形成されたゲート絶縁膜２０及びゲート電極膜２１を除去する。すなわち、フィン型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に形成されたゲート絶縁膜２０及びゲート電極膜２１を除去する。
【００２０】
次に、図８及び図１９に示すように、抵抗素子用のシリコン膜（導電性の半導体膜）２２を全面に形成する。すなわち、半導体導電部１６ａ上、並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用のシリコン膜２２を形成する。すなわち、フィン型ＭＩＳトランジスタ形成領域、プレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用のシリコン膜２２を形成する。
【００２１】
次に、図９及び図２０に示すように、プレーナ型ＭＩＳトランジスタ形成領域では、シリコン膜２２、ゲート電極膜２１、ゲート絶縁膜２０及び界面層１８を異方性エッチングする。抵抗素子形成領域では、シリコン膜２２を異方性エッチングする。また、フィン型ＭＩＳトランジスタ形成領域では、シリコン膜２２、半導体導電部１６ａ、ゲート電極膜１５及びゲート絶縁膜１４を異方性エッチングする。これにより、プレーナ型ＭＩＳトランジスタ形成領域では、プレーナ型ＭＩＳトランジスタ用のゲート電極が形成される。抵抗素子形成領域では、シリコン膜２２を用いた抵抗素子用の抵抗が形成される。また、フィン型ＭＩＳトランジスタ形成領域では、フィン部１０ａを両側から挟んだダブルゲート構造のフィン型ＭＩＳトランジスタ用のゲート電極が形成される。すでに述べたように、プレーナ型ＭＩＳトランジスタについては仕事関数制御層としてＳｉＧｅ層１７及びＬａ層１９を形成しているため、プレーナ型ＭＩＳトランジスタのゲート電極の仕事関数とフィン型ＭＩＳトランジスタのゲート電極の仕事関数とは互いに異なっている。すなわち、フィン型ＭＩＳトランジスタについてはミッドギャップ（mid gap）の仕事関数となっており、プレーナ型ＭＩＳトランジスタではバンドエッジ（band edge）の仕事関数となっている。
【００２２】
なお、本実施形態では、プレーナ型ＭＩＳトランジスタ用のゲート電極、抵抗素子形成領域の抵抗及びフィン型ＭＩＳトランジスタ用のゲート電極を同一工程で加工したが、プレーナ型ＭＩＳトランジスタ用のゲート電極とフィン型ＭＩＳトランジスタ用のゲート電極とを別工程で加工してもよい。
【００２３】
次に、図１０及び図２１に示すように、ｎ型ＭＩＳトランジスタ領域にはＡｓイオンをイオン注入し、ｐ型ＭＩＳトランジスタ領域にはＢイオンをイオン注入する。さらに、８００℃で５秒間の熱処理を行う。これにより、ソース／ドレイン用の浅い拡散層２３が形成される。続いて、全面にシリコン窒化膜２４及びシリコン酸化膜２５を堆積した後、シリコン窒化膜２４及びシリコン酸化膜２５のエッチバックを行う。これにより、ゲート電極の側壁にシリコン窒化膜２４及びシリコン酸化膜２５からなる側壁部が形成される。その後、ｎ型ＭＩＳトランジスタ領域にはＰイオンをイオン注入し、ｐ型ＭＩＳトランジスタ領域にはＢイオンをイオン注入する。さらに、１０３０℃で５秒間の熱処理を行う。これにより、ソース／ドレイン用の深い拡散層２６が形成される。
【００２４】
次に、図１１及び図２２に示すように、シリコン酸化膜２７を全面に形成した後、抵抗素子形成領域以外の領域でシリコン酸化膜２７のエッチバックを行う。続いて、全面に厚さ１０ｎｍ程度のＮｉＰｔ膜を堆積した後、３５０℃で３０秒間の熱処理を行ってＮｉＰｔとシリコンとを反応させる。続いて、未反応のＮｉＰｔ膜を塩酸と硝酸の混合液によって除去する。さらに、５００℃で３０秒間の熱処理を行う。これにより、シリサイド層２８が形成される。このとき、抵抗素子形成領域の抵抗はシリコン酸化膜２７で覆われているため、シリサイドは形成されない。
【００２５】
以上のようにして、図１１及び図２２に示すように、フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子が同一半導体基板上に形成されたハイブリッド構造の半導体装置が得られる。すなわち、フィン型ＭＩＳトランジスタ形成領域に形成されたフィン型ＭＩＳトランジスタ１００、プレーナ型ＭＩＳトランジスタ形成領域に形成されたプレーナ型ＭＩＳトランジスタ（ｐ型ＭＩＳトランジスタ２０１、ｎ型ＭＩＳトランジスタ２０２）及び抵抗素子形成領域に形成された抵抗素子３００を備えたハイブリッド構造の半導体装置が得られる。
【００２６】
上述したように、本実施形態では、図７及び図１８の工程で、フィン型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に形成されたゲート絶縁膜２０及びゲート電極膜２１を除去している。仮に、これらのゲート絶縁膜２０及びゲート電極膜２１を除去しないとすると、以下のような問題が生じる。
【００２７】
フィン型ＭＩＳトランジスタ形成領域では、ゲート電極膜１５及び半導体導電部１６ａと導電性のシリコン膜２２との間にゲート絶縁膜２０が介在するため、半導体導電部１６ａとシリコン膜２２とが電気的に導通しなくなってしまう。その結果、フィン型ＭＩＳトランジスタのゲート電極に適切な電圧を印加することができなくなってしまう。
【００２８】
抵抗素子形成領域では、抵抗素子がシリコン膜２２とメタル膜であるゲート電極膜２１との積層構造となるため、抵抗素子の抵抗値が低抵抗のゲート電極膜２１によって決まってしまう。そのため、シリコン膜中の不純物濃度によって抵抗素子の抵抗を制御することができなくなってしまう。その結果、適切な抵抗値を有する抵抗素子を得ることができなくなる。
【００２９】
本実施形態では、図７及び図１８の工程で、フィン型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に形成されたゲート絶縁膜２０及びゲート電極膜２１を除去するため、上述したような問題を回避することができる。したがって、フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置（半導体集積回路装置）において、的確な製造方法を実現することが可能となる。したがって、プレーナ型ＭＩＳトランジスタ及びフィン型ＭＩＳトランジスタそれぞれで閾値制御（ゲート電極の仕事関数制御）がなされた半導体装置を的確に製造することが可能となる。
【００３０】
なお、上述した実施形態では、ゲート電極膜１５及び２１としてＴｉＮ膜を用いたが、一般的には、IV族元素（Ｔｉ、Ｚｒ、Ｈｆ）の窒化物、炭化物、シリコン窒化物及びシリコン炭化物を用いることが可能である。また、Ｖ族元素（Ｖ、Ｎｂ、Ｔａ）の窒化物、炭化物、シリコン窒化物及びシリコン炭化物を用いることも可能である。さらに、VI族元素（Ｍｏ、Ｗ）の窒化物、炭化物、シリコン窒化物及びシリコン炭化物を用いることも可能である。
【００３１】
また、上述した実施形態では、ゲート絶縁膜１４及び２０としてハフニウム酸化物膜を用いたが、一般的には、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｓｒ、Ｙ、Ｌａ等の酸化物を用いることが可能である。また、これらの元素とシリコンとの酸化物（例えば、ＺｒＳｉ_xＯ_y等）を用いることも可能である。或いは、これらの酸化物の任意の組み合わせの積層膜を用いることも可能である。
【００３２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【符号の説明】
【００３３】
１０…シリコン基板１０ａ…フィン部１１…素子分離領域
１２…犠牲酸化膜１３…シリコン窒化膜１４…ゲート絶縁膜
１５…ゲート電極膜１６…シリコン膜１６ａ…半導体導電部
１７…ＳｉＧｅ層１８…界面層１９…Ｌａ層
２０…ゲート絶縁膜２１…ゲート電極膜２２…シリコン膜
２３…浅い拡散層２４…シリコン窒化膜２５…シリコン酸化膜
２６…深い拡散層２７…シリコン酸化膜２８…シリサイド層

【特許請求の範囲】
【請求項１】
フィン型ＭＩＳトランジスタ形成領域にフィン部を形成する工程と、
前記フィン部の側面にフィン型ＭＩＳトランジスタ用の第１のゲート絶縁膜及び第１のゲート電極膜を形成する工程と、
前記フィン部並びに前記フィン部の側面に形成された前記第１のゲート絶縁膜及び前記第１のゲート電極膜を囲み、前記第１のゲート電極膜に接する半導体導電部を形成する工程と、
前記半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、プレーナ型ＭＩＳトランジスタ用の第２のゲート絶縁膜及び第２のゲート電極膜を形成する工程と、
前記半導体導電部上及び前記抵抗素子形成領域に形成された前記第２のゲート絶縁膜及び前記第２のゲート電極膜を除去する工程と、
前記第２のゲート絶縁膜及び前記第２のゲート電極膜を除去した後、前記半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用の半導体膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記フィン型ＭＩＳトランジスタのゲート電極の仕事関数と前記プレーナ型ＭＩＳトランジスタのゲート電極の仕事関数とが互いに異なるように、前記第１のゲート絶縁膜、前記第１のゲート電極膜、前記第２のゲート絶縁膜及び前記第２のゲート電極膜を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体膜及び前記第１のゲート電極膜をパターニングして前記フィン型ＭＩＳトランジスタ用のゲート電極を形成する工程をさらに備えた
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体膜及び前記第２のゲート電極膜をパターニングして前記プレーナ型ＭＩＳトランジスタ用のゲート電極を形成する工程をさらに備えた
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記プレーナ型ＭＩＳトランジスタ用のゲート電極を形成する際に、前記抵抗素子形成領域の前記半導体膜がパターニングされて前記抵抗素子用の抵抗が形成される
ことを特徴とする請求項４に記載の半導体装置の製造方法。

【図１】