半導体装置の製造方法
【課題】エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略する。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されることによるトランジスタ特性の変動を防止する。
【解決手段】基板の主面にシリコンピラーを形成した後、シリコンピラーの下の基板内に、シリコンピラーと逆導電型の第１の拡散層を形成する。シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する。次に、シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型の第２の拡散層を形成する。
【解決手段】基板の主面にシリコンピラーを形成した後、シリコンピラーの下の基板内に、シリコンピラーと逆導電型の第１の拡散層を形成する。シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する。次に、シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型の第２の拡散層を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、占有面積が小さく微細化に適したトランジスタとして、ピラー型トランジスタ（縦型トランジスタ）が使用されている。このピラー型トランジスタでは、ピラーの上部と下部にソース及びドレインとなる拡散層が形成され、ピラー内のソース及びドレイン間にチャネルが形成される。
【０００３】
特許文献１（特開２００８−３１１６４１号公報）には、このピラー型トランジスタの製造方法が開示されている。特許文献１の方法ではまず、シリコン基板を柱状（ピラー状）に加工し、その側方下部に下部拡散層、側壁にゲート絶縁膜を介してゲート電極、上部にＬＤＤ領域となる上部拡散層を形成する。そして、上部拡散層を更に形成するために、ピラー上部の露出面にシリコンを選択的にエピタキシャル成長させる。その後、イオン注入法により当該エピタキシャル成長層に高濃度の不純物を導入する。このようにして、ピラー型トランジスタを形成する（段落番号[００５３]、図２５、２６）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３１１６４１号公報（段落番号[００５３]、図２５、２６）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の方法では、エピタキシャル成長層の厚さは成長条件によって、ばらつく場合があった。そして、エピタキシャル成長層が薄くなった個所では、後のイオン注入で導入する不純物がピラー部（ＬＤＤ領域、チャネル領域）にまで達し、トランジスタ特性の変動やばらつきの原因となっていた。
【０００６】
特に、ピラー型トランジスタでは、そのトランジスタ特性の変動やばらつきは、プレーナ型のトランジスタと比較しても顕著なものとなっていた。すなわち、プレーナ型のトランジスタでは、基板内にソース及びドレインが形成され、エピタキシャル成長法を利用しないため、エピタキシャル成長による膜厚の変動などの問題が発生しなかった。また、チャネルは基板の主面に平行な方向に形成されるため、たとえ深さ方向における不純物のイオン注入のばらつきが生じたとしても、そのトランジスタ特性への影響は小さかった。これに対して、ピラー型トランジスタでは、チャネルが基板の主面に垂直な方向に形成されるため、イオン注入のばらつきがあると、トランジスタ特性に大きく影響するものとなっていた。
【課題を解決するための手段】
【０００７】
一実施形態は、
基板の主面にシリコンピラーを形成する工程と、
前記シリコンピラーの下の前記基板内に、前記シリコンピラーと逆導電型の第１の拡散層を形成する工程と、
前記シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、前記シリコンピラーと逆導電型の第２の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【０００８】
第２の拡散層を形成するためのエピタキシャル成長時に不純物を導入するため、エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略することができる。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されることによるトランジスタ特性の変動を防止できる。
【図面の簡単な説明】
【０００９】
【図１】発明者が検討した方法を説明する図である。
【図２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１５Ａ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１５Ｂ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１６Ａ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１６Ｂ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１７Ａ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１７Ｂ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１８Ａ】第１実施例の半導体装置を説明する図である。
【図１８Ｂ】第１実施例の半導体装置を説明する図である。
【図１９】第１実施例の半導体装置を説明する図である。
【図２０】第２実施例の半導体装置を説明する図である。
【図２１】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２２】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２３】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２４】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２５】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２６】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２７】第３実施例の半導体装置を説明する図である。
【発明を実施するための形態】
【００１０】
本発明者らは、エピタキシャル成長時の膜厚のばらつき、およびこれによるピラー内への不純物の不整ドーピングといった課題を解決するためにまず、図１の方法を検討した。すなわち、図１Ａに示すように、シリコンピラー４ｂ、ゲート絶縁膜９、ゲート電極１０、下部拡散層８ｂを形成した後、半導体基板上に層間絶縁膜３１を形成する。そして、層間絶縁膜内３１にホールを形成した後、シリコンピラー４ｂの上部に上部拡散層１２を形成する。ホールの内壁側面上に窒化シリコン膜のサイドウォール膜１４を形成する。エピタキシャル成長によりホール内から、層間絶縁膜３１上に突出するようにポリシリコン層３２を形成した後、ＣＶＤ法などにより全面に更にポリシリコン層３３を形成する。次に、図１Ｂに示すように、サイドウォール膜１４をストッパーとしてＣＭＰ処理を行うことにより、ポリシリコン層３２を平坦化させる。
【００１１】
図１Ｃでは、図１Ａと基本的な方法は同じであるが、エピタキシャル成長時に、ホール内のポリシリコン層３２の上面が層間絶縁膜３１の表面よりも低くなるように、ポリシリコン層３２を形成する。この後、ＣＶＤ法などにより全面に更にポリシリコン層３３を形成する、次に、図１Ｄに示すように、サイドウォール膜１４をストッパーとしてＣＭＰ処理を行うことにより、ポリシリコン層３３を平坦化させる。
【００１２】
図１の方法では、ピラー上のポリシリコン層の膜厚のばらつきを低減することが可能であり、後のイオン注入においてピラーへの不純物の不整ドーピングの抑制効果があるものと考えられる。しかしながら、図１の方法では、ポリシリコンの堆積工程とＣＭＰ処理工程を余分に行う必要があった。また、ピラーの面内分布によってＣＭＰ処理時の研磨レートがばらつく場合があった。
【００１３】
そこで、本発明者らは、図１の方法による問題を生じることなく、ピラーへの不純物の不整ドーピング、及びトラジス多特性の変動を防止する方法として、本発明を完成するに至ったものである。すなわち、本発明の半導体装置の製造方法では、エピタキシャル成長により、シリコンピラー上に不純物を含むシリコンの第２の拡散層を形成する。これにより、エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略することができる。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されて、トランジスタ特性が変動することを防止できる。
【００１４】
以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１５】
（第１実施例）
図２〜１７は、本実施例の半導体装置の製造方法を説明する断面図である。なお、各図において、Ａ図は平面図、Ｂ図はＡ図のＡ−Ａ方向の断面図、Ｃ図はＢ−Ｂ方向の断面図を表す。また、図１５〜１８においては、平面図は示さず、Ａ−Ａ方向及びＢ−Ｂ方向の断面図のみを示す。
【００１６】
図２に示すように、シリコン半導体基板１の表面を酸化することにより酸化シリコン膜２を形成する。ＣＶＤ法により、酸化シリコン膜２上に窒化シリコン膜３を形成する。窒化シリコン膜３及び酸化シリコン膜２をパターニングして、半導体基板１上に、窒化シリコン膜３からなるハードマスクを形成する。
【００１７】
図３に示すように、パターニングされたハードマスクを用いたドライエッチングにより、半導体基板１を掘り下げる。これにより、シリコン基板の主面から、該主面に垂直な方向に突出すると共に、Ａ−Ａ方向に延びるフィン４ａを形成する。
【００１８】
図４に示すように、半導体基板及びフィン等の表面を熱酸化することにより、酸化シリコン膜６を形成する。
【００１９】
図５に示すように、半導体基板上の全面に窒化シリコン膜を形成した後、エッチバックを行う。これにより、フィン４ａの側面上にサイドウォール１０を形成する。露出した酸化シリコン膜６を除去する。また、半導体基板内に不純物をイオン注入した後、アニールにより活性化させて不純物拡散層８ａを形成する。
【００２０】
図６に示すように、酸化シリコン膜６及びサイドウォール１０をマスクに用いて、半導体基板１をエッチングする。これにより、図５の工程で形成した不純物拡散層８ａが分離して、Ａ−Ａ方向に延びる複数の埋め込みビット線８ｂが形成される。この埋め込みビット線８ｂにおいて、後に形成するシリコンピラー下部の領域は第1の拡散層としても機能する。
【００２１】
図７に示すように、サイドウォール１０を除去した後、半導体基板上の全面に酸化シリコン膜からなる第1の層間絶縁膜１１の一部を形成する。窒化シリコン膜３をストッパに用いて、第1の層間絶縁膜１１に対してＣＭＰ処理を施す。
【００２２】
図８に示すように、Ｂ−Ｂ方向に延びる複数のフォトレジストパターン４０を形成する。フォトレジストパターン４０をマスクに用いて、フィン４ａをエッチングすることによりシリコンピラー４ｂを形成する。本実施例では、各シリコンピラー４ｂの断面形状及びピラー径は同一となっている。また、複数のシリコンピラー４ｂが互いに直交する２つの方向に規則的に配置され、アレイを形成している。また、シリコンピラーの下部に位置する埋め込みビット線８ｂは、第1の拡散層としても機能する。
【００２３】
図９に示すように、フォトレジストパターン４０を除去した後、シリコンピラー４ｂの表面を酸化して保護膜（図示していない）を形成する。半導体基板上に窒化シリコン膜（図示していない）を形成した後、エッチバックすることによって、シリコンピラー４ｂの側壁上にサイドウォールを形成する。半導体基板の表面を熱酸化することにより、素子分離領域５を形成する。窒化シリコン膜のサイドウォール、及びシリコンピラー４ｂ表面上の保護膜を除去する。ＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）プロセスにより、シリコンピラー４ｂの露出した側壁上にゲート絶縁膜４２を形成する。半導体基板上の全面にＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）膜を形成した後、エッチバックを行うことにより、シリコンピラー４ｂの側壁上にゲート電極４１を形成する。
【００２４】
図１０に示すように、半導体基板の全面に酸化シリコン膜からなる第１の層間絶縁膜１１の一部を形成する。この後、窒化シリコン膜３をストッパーとして、第１の層間絶縁膜１１の表面をＣＭＰ法により研磨して平坦化する。窒化シリコン膜３を除去して、第１の層間絶縁膜１１内に、ハードマスクの一部である酸化シリコン膜２を露出させるようにホール１３を形成する。
【００２５】
図１１に示すように、シリコンピラー４の上部に、シリコン基板中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１２を形成する。
【００２６】
図１２に示すように、ハードマスクの一部である酸化シリコン膜２を除去する。この際、第１の層間絶縁膜１１も若干、除去されてホール１３の径が大きくなる。ホール１３内の全面に窒化シリコン膜を形成した後、これをエッチバックすることにより、ホール１３の内壁側面上にサイドウォール膜１４を形成する。
【００２７】
図１３に示すように、シリコンピラー４の上面上に、不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型のポリシリコン層１５を形成する。この際、ポリシリコン層１５中の不純物濃度は、１．０×１０19〜１０×１０20／ｃｍ3として、ＬＤＤ領域よりも高濃度とする。この後、サイドウォール膜１４をストッパーとして、ポリシリコン層１５のＣＭＰ処理を行うことにより平坦化して第２の拡散層１５を形成する。第２の拡散層１５はソース及びドレインの他方として機能する。ポリシリコン層１５はホール１３内に形成されるため、第２の拡散層１５はシリコンピラー４に対して自己整合的に形成されることになる。
【００２８】
図１４に示すように、第１の層間絶縁膜１１上に、ＣＶＤ法により酸化シリコン膜からなる第２の層間絶縁膜１６を形成した後、第２の層間絶縁膜１６内にコンタクトホールを形成する。コンタクトホールの内壁上に、チタン及び窒化チタンの積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）１７、タングステン等の金属膜１８を積層して形成することにより、コンタクトプラグを形成する。
【００２９】
図１５に示すように、第２の層間絶縁膜１６上に容量コンタクトパッド１９を形成する。次に、ＣＶＤ法により、第２の層間絶縁膜１６上に窒化シリコン膜からなる第３の層間絶縁膜２０を形成する。この後、ＣＭＰ処理により、第３の層間絶縁膜２０を平坦化させる。
【００３０】
図１６に示すように、ＣＶＤ法により、第３の層間絶縁膜２０上に酸化シリコン膜からなる第４の層間絶縁膜２１を形成する。この後、第４の層間絶縁膜２１内にキャパシタホール２２を形成する。
【００３１】
図１７に示すように、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などにより、キャパシタホール２２の内壁上に下部電極２３を形成する。この後、第４の層間絶縁膜２１を除去する。
【００３２】
図１８に示すように、ＣＶＤ法などにより、下部電極２３の表面上に容量絶縁膜２４を形成する。この後、キャパシタホール２２内、及びキャパシタホール２２間を埋め込むように、上部電極２５を形成する。これにより、下部電極２３、容量絶縁膜２４、及び上部電極２５を有するキャパシタを形成する。キャパシタは、容量コンタクトパッド、及びコンタクトプラグを介して、第２の拡散層に電気的に接続されている。これにより、キャパシタ、トランジスタ、及びビット線を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を備えた半導体装置が完成する。
【００３３】
図１９は、本実施例の半導体装置を上面から見た場合を表す図である。図１８は、図１９のＡ−Ａ’方向の断面図に相当する。図１９に示すように、四角形の断面形状を有し、同一のピラー径を有する複数のシリコンピラー４ｂがＸ及びＹ方向に規則的に配置され、アレイを形成している。シリコンピラー４ｂの互いに対向する２つの側面上には、ゲート絶縁膜（図示していない）を介してゲート電極４２が形成されている。ゲート電極４２はＸ方向に延在して、複数のシリコンピラー４ｂに対して共通して設けられており、ワード線として機能する。各シリコンピラー４ｂの第１の拡散層に電気的に接続されるように、埋め込みビット線８ｂが設けられている。埋め込みビット線８ｂはＹ方向に延在している。
【００３４】
本実施例は、トランジスタを構成するシリコンピラーの形状及びピラー径が同じであり、特性が同じ複数のピラー型トランジスタを有する半導体装置の製造方法に適用する場合に効果的である。すなわち、形状（特に、ピラー径）および特性が同等であり、共通の工程で形成される複数のトランジスタを含む回路として例えば、メモリセルアレイ回路が存在する。メモリセルアレイ回路の選択トランジスタ（例えば、４Ｆ２メモリセルの選択トランジスタ）は、トランジスタ特性のばらつきが小さいことが望まれる。
【００３５】
一方、ピラー型トランジスタの形成工程では、ピラー形成工程や窒化膜サイドウォール形成工程においてばらつきが生じ、ピラー上面の面積がばらついてしまう。ピラー上面は第２の拡散層を形成する際のエピタキシャル成長の下地となるため、その面積のばらつきは、エピタキシャル成長のレートに差をもたらす。一般に、面積の異なる下地に同一工程でエピタキシャル成長を施すと、下地面積が小さいほどエピタキシャル成長の進行が遅く、成長レートが低くなる。そして、エピタキシャル成長後にイオン注入によって不純物を導入する方法では、薄くなってしまったエピタキシャル層への注入により、下層のＬＤＤ領域やチャネル領域に不純物の不整ドーピングが生じてしまうおそれがある。
【００３６】
この点、本実施例では、エピタキシャル成長中にポリシリコン層内に不純物を導入するため、後の工程でイオン注入を必要としない。従って、工程のばらつきによりエピタキシャル成長層が薄くなったとしても、ＬＤＤ領域やチャネル領域への不純物の不整ドーピングは生じない。結果として、メモリセルトランジスタ間の特性のばらつきを低減することができる。
【００３７】
なお、本実施例は、ｎチャネル型のトランジスタ、又はｐチャネル型のトランジスタの何れのトランジスタを製造する場合にも適用することができる。ｎチャネル型のトランジスタを製造する場合には、ｐ型導電型の不純物元素が導入された半導体基板を準備し、第1及び第２の拡散層並びにＬＤＤ領域中には逆導電型の不純物としてｎ型導電型の不純物元素を導入する。ｐチャネル型のトランジスタを製造する場合には、ｎ型導電型の不純物元素が導入された半導体基板を準備し、第1及び第２の拡散層並びにＬＤＤ領域中には逆導電型の不純物としてｐ型導電型の不純物元素を導入する。
【００３８】
（第２実施例）
本実施例は、ピラー径が異なる２種以上のシリコンピラーを備える点が第1実施例とは異なる。本実施例の製造工程では、第1実施例のシリコンピラーを形成する工程（図３）において、ピラー径が異なる２種以上のシリコンピラーを形成する点以外は第1実施例と同じ工程であるので、その製造方法の説明を省略する。
【００３９】
図２０は本実施例の半導体装置を説明する図である。図２０に示すように、トランジスタＱＮ１のピラー径Ｆ1は、トランジスタＱＮ２のピラー径Ｆ2よりも小さくなっている。一般的な回路では、用途によって各トランジスタに求められる特性が異なり、同じチャネル導電型であってもチャネル長やチャネル幅が異なるものとなる。ピラー型トランジスタでは、同じチャネル型トランジスタであっても、求められる特性（例えば、閾値電圧や飽和電流値）によって所望のピラー径が異なる。
【００４０】
図２０の場合、シリコンの選択エピタキシャル成長の下地となるピラーの上面積がピラー径と同様の大小関係となる。一般的に、面積の異なる下地に同一工程でエピタキシャル成長を施すと、下地面積が小さいほどエピタキシャル成長の進行が遅くなる。従って、エピタキシャル成長層の膜厚はＴ１（ＱＮ１のシリコンピラー上のエピタキシャル成長層の膜厚）＜Ｔ２（ＱＮ２のシリコンピラー上のエピタキシャル成長層の膜厚）となり易い。そして、エピタキシャル成長後にイオン注入によって不純物を導入する方法では、薄いエピタキシャル成長層への注入により、下層のＬＤＤ領域やチャネル領域に不純物の不整ドーピングが生じるおそれがある。
【００４１】
この点、本実施例では、エピタキシャル成長中にポリシリコン層中に不純物を導入するため、後の工程でのイオン注入を必要としない。従って、ＱＮ１のポリシリコン層の膜厚Ｔ１がＱＮ２のポリシリコン層の膜厚Ｔ２よりも薄くなり得るが、ＬＤＤ領域やチャネル領域への不純物の不整ドーピングは生じない。結果として、意図したトランジスタ特性からの変動を低減できる。
【００４２】
なお、本実施例では、第１の拡散層、第２の拡散層及びＬＤＤ領域中の不純物濃度は、ピラー径の異なるトランジスタ間において互いに異なるものであっても、同じものであっても良い。全てのトランジスタにおいて、第１及び第２の拡散層並びにＬＤＤ領域中の不純物濃度を同一とする場合には、第１実施例と同様の方法によって、不純物をイオン注入することができる。
【００４３】
ピラー径の異なるトランジスタ間において、第１及び第２の拡散層並びにＬＤＤ領域中の不純物濃度を互いに異なるものとする場合には、例えば、下記の方法によって製造することができる。
【００４４】
第１実施例の図４の工程の代わりに、第１のトランジスタの形成領域を覆うように第１のマスクを設け、第２のトランジスタ用のシリコンピラー下の基板内に、不純物のイオン注入により所望の不純物濃度の不純物拡散層を形成する。この後、第１のマスクを除去した後、第２のトランジスタの形成領域を覆うように第２のマスクを設け、第１のトランジスタ用のシリコンピラー下の基板内に、不純物のイオン注入により所望の不純物濃度の不純物拡散層を形成する。この後、第２のマスクを除去する。
【００４５】
第１実施例の図１１の工程の代わりに、第１のトランジスタの形成領域を覆うように第３のマスクを設け、第２のトランジスタ用のシリコンピラーの上部に、不純物のイオン注入により所望の不純物濃度のＬＤＤ領域を形成する。この後、第３のマスクを除去した後、第２のトランジスタの形成領域を覆うように第４のマスクを設け、第１のトランジスタ用のシリコンピラーの上部に、不純物のイオン注入により所望の不純物濃度のＬＤＤ領域を形成する。この後、第４のマスクを除去する。
【００４６】
また、ピラー径の異なるシリコンピラー上に設けるエピタキシャル成長層中の不純物濃度を互いに異なるものとする場合には、第１実施例の図１３の工程の代わりに、第１のトランジスタの形成領域を覆うように第５のマスクを設け、第２のトランジスタ用のシリコンピラーの上面上に、所望濃度の不純物を含むエピタキシャル成長層を形成する。所定の膜厚のエピタキシャル成長層が形成された時点で、プロセスガス中に酸素を添加することにより、エピタキシャル成長層上に酸化シリコン層を形成する。この後、第５のマスクを除去した後、第１のトランジスタ用のシリコンピラーの上面上に、所望濃度の不純物を含むエピタキシャル成長層を形成する。なお、エピタキシャル成長層中の不純物濃度を高くするには、エピタキシャル成長用のプロセスガス中に添加する不純物の濃度を高くすれば良い。また、酸化シリコン層は、第２の拡散層の上面を酸素雰囲気中で酸化したり、第２の拡散層の上面を酸化剤（例えば、硝酸）で処理して酸化することによっても形成することができる。
【００４７】
以上により、互いに異なる不純物濃度を有する第１及び第２の拡散層並びにＬＤＤ領域を備えた第１及び第２のトランジスタを形成することができる。
【００４８】
（第３実施例）
本実施例は、ｎチャネル型とｐチャネル型のトランジスタを備える点が、第１実施例とは異なる。
【００４９】
本実施例の製造方法では、第１実施例の図２の工程において、ｎチャネル型のトランジスタを形成する領域にはｐウェル３５、ｐチャネル型のトランジスタを形成する領域にはｎウェル３６を形成する。
【００５０】
次に、第１実施例の図３の工程を実施する。第１実施例の図４の工程の代わりに、ｐチャネル型トランジスタ用の第１のフィンを覆うように第1のマスクを形成する。この後、第1のマスクを用いて、ｎチャネル型トランジスタ用の第２のフィンの下の半導体基板内にｎ型導電型の不純物をイオン注入する。この後、第１のマスクを除去した後、第２のフィンを覆うように第２のマスクを形成した後、第２のマスクを用いて、第１のフィンの下の半導体基板内にｐ型導電型の不純物をイオン注入する。
【００５１】
次に、第１実施例の図５〜９の工程を実施する。この後、図２１に示すように、半導体基板の全面に酸化シリコン膜からなる第１の層間絶縁膜１１の一部を形成する。この後、窒化シリコン膜３をストッパーとして、第１の層間絶縁膜１１の表面をＣＭＰ法により研磨して平坦化する。第１の層間絶縁膜１１上に、ｐチャネル型トランジスタ用の第１のシリコンピラー４ｄを覆うように第３のマスク２８を設ける。
【００５２】
図２２に示すように、ｎチャネル型トランジスタ用の第２のシリコンピラー４ｃ上の窒化シリコン膜３等を除去する。この後、第３のマスク２８を用いて第２のシリコンピラー４ｃの上部に、ｎ型導電型の不純物をイオン注入することにより、ＬＤＤ領域１２ａを形成する。
【００５３】
図２３に示すように、ホール１３内に窒化シリコン膜を形成した後、エッチバックを行うことにより、ホール１３内にサイドウォール膜１４を形成する。第２のシリコンピラー４ｃの上面上にｎ型導電型の不純物を含むシリコンをエピタキシャル成長させることで、ｎ型導電型の不純物を含む第２の拡散層２９ａを形成する。
【００５４】
図２４に示すように、図２３のエピタキシャル成長の途中で、プロセスガス中に酸素を添加することにより、第２の拡散層２９ａの上面上に酸化シリコン膜３０を形成する。なお、酸化シリコン膜３０の形成方法はこれに限られるわけではなく、第２の拡散層２９ａの上面を酸素雰囲気中で酸化する、又は、第２の拡散層２９ａの上面を酸化剤で処理して酸化する等の方法によって形成することができる。酸化剤としては例えば、硝酸を使用することができる。
【００５５】
図２５に示すように、ｐチャネル型トランジスタ用の第１のシリコンピラー４ｄ上の窒化シリコン膜３等を除去する。この後、酸化シリコン膜３０をマスクに用いて第１のシリコンピラー４ｄの上部に、ｐ型導電型の不純物をイオン注入することにより、ＬＤＤ領域１２ｂを形成する。
【００５６】
図２６に示すように、ホール１３内に窒化シリコン膜を形成した後、エッチバックを行うことにより、ホール１３内にサイドウォール膜１４を形成する。
【００５７】
図２７に示すように、第１のシリコンピラー４ｄの上面上にｐ型導電型の不純物を含むシリコンをエピタキシャル成長させることで、ｐ型導電型の不純物を含む第２の拡散層２９ｂを形成する。
【００５８】
以上により、互いに異なる不純物濃度を有する第１及び第２の拡散層並びにＬＤＤ領域を備えたｎチャネル型及びｐチャネル型のトランジスタを形成することができる。
【００５９】
本実施例では、第２のシリコンピラー４ｃの上面上に、エピタキシャル成長により第２の拡散層２９ａを形成する工程の最後に酸素を供給する。これにより、第２の拡散層２９ａ上に、自己整合的に酸化シリコン膜３０を形成することができる。酸化シリコン膜に覆われた個所にはエピタキシャル成長が生じない。このため、後の第１のシリコンピラー４ｄの上面上にエピタキシャル成長により第２の拡散層２９ｂを形成する工程において、この酸化シリコン膜３０はエピタキシャル成長用マスクとして機能する。結果として、本実施例の製造方法によれば、製造工程を削減できる。
【００６０】
なお、上記説明では、全てのシリコンピラーのピラー径が同一の場合を例に挙げて説明したが、本実施例では各シリコンピラーのピラー径が異なっていても良い。
【符号の説明】
【００６１】
１ 半導体基板
２、６ 酸化シリコン膜
３ 窒化シリコン膜
４ａ フィン
４ｂ シリコンピラー
４ｃ 第２のシリコンピラー
４ｄ 第１のシリコンピラー
５ 素子分離領域
７ 酸化シリコン膜
８ａ 不純物拡散層
８ｂ、８ｃ、８ｄ 埋め込みビット線、第１の拡散層
９ ゲート絶縁膜
１０ ゲート電極
１１ 第１の層間絶縁膜
１２ 上部拡散層、ＬＤＤ領域
１２ａ、１２ｂ ＬＤＤ領域
１３ ホール
１４ サイドウォール膜
１５ 第２の拡散層
１６ 第２の層間絶縁膜
１７ バリア膜
１８ 金属膜
２０ 第３の層間絶縁膜
２１ 第４の層間絶縁膜
２２ キャパシタホール
２３ 下部電極
２４ 容量絶縁膜
２５ 上部電極
２８ 第３のマスク
２９ａ、２９ｂ 第２の拡散層
３０ 酸化シリコン膜
３１ 層間絶縁膜
３２、３３ ポリシリコン層
３５ ｐウェル
３６ ｎウェル
４１ ゲート電極
４２ ゲート絶縁膜
Ｆ1、Ｆ1 ピラー径
ＱＮ１、ＱＮ２ トランジスタ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、占有面積が小さく微細化に適したトランジスタとして、ピラー型トランジスタ（縦型トランジスタ）が使用されている。このピラー型トランジスタでは、ピラーの上部と下部にソース及びドレインとなる拡散層が形成され、ピラー内のソース及びドレイン間にチャネルが形成される。
【０００３】
特許文献１（特開２００８−３１１６４１号公報）には、このピラー型トランジスタの製造方法が開示されている。特許文献１の方法ではまず、シリコン基板を柱状（ピラー状）に加工し、その側方下部に下部拡散層、側壁にゲート絶縁膜を介してゲート電極、上部にＬＤＤ領域となる上部拡散層を形成する。そして、上部拡散層を更に形成するために、ピラー上部の露出面にシリコンを選択的にエピタキシャル成長させる。その後、イオン注入法により当該エピタキシャル成長層に高濃度の不純物を導入する。このようにして、ピラー型トランジスタを形成する（段落番号[００５３]、図２５、２６）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３１１６４１号公報（段落番号[００５３]、図２５、２６）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の方法では、エピタキシャル成長層の厚さは成長条件によって、ばらつく場合があった。そして、エピタキシャル成長層が薄くなった個所では、後のイオン注入で導入する不純物がピラー部（ＬＤＤ領域、チャネル領域）にまで達し、トランジスタ特性の変動やばらつきの原因となっていた。
【０００６】
特に、ピラー型トランジスタでは、そのトランジスタ特性の変動やばらつきは、プレーナ型のトランジスタと比較しても顕著なものとなっていた。すなわち、プレーナ型のトランジスタでは、基板内にソース及びドレインが形成され、エピタキシャル成長法を利用しないため、エピタキシャル成長による膜厚の変動などの問題が発生しなかった。また、チャネルは基板の主面に平行な方向に形成されるため、たとえ深さ方向における不純物のイオン注入のばらつきが生じたとしても、そのトランジスタ特性への影響は小さかった。これに対して、ピラー型トランジスタでは、チャネルが基板の主面に垂直な方向に形成されるため、イオン注入のばらつきがあると、トランジスタ特性に大きく影響するものとなっていた。
【課題を解決するための手段】
【０００７】
一実施形態は、
基板の主面にシリコンピラーを形成する工程と、
前記シリコンピラーの下の前記基板内に、前記シリコンピラーと逆導電型の第１の拡散層を形成する工程と、
前記シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、前記シリコンピラーと逆導電型の第２の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【０００８】
第２の拡散層を形成するためのエピタキシャル成長時に不純物を導入するため、エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略することができる。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されることによるトランジスタ特性の変動を防止できる。
【図面の簡単な説明】
【０００９】
【図１】発明者が検討した方法を説明する図である。
【図２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１５Ａ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１５Ｂ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１６Ａ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１６Ｂ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１７Ａ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１７Ｂ】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１８Ａ】第１実施例の半導体装置を説明する図である。
【図１８Ｂ】第１実施例の半導体装置を説明する図である。
【図１９】第１実施例の半導体装置を説明する図である。
【図２０】第２実施例の半導体装置を説明する図である。
【図２１】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２２】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２３】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２４】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２５】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２６】第３実施例の半導体装置の製造方法の一工程を説明する図である。
【図２７】第３実施例の半導体装置を説明する図である。
【発明を実施するための形態】
【００１０】
本発明者らは、エピタキシャル成長時の膜厚のばらつき、およびこれによるピラー内への不純物の不整ドーピングといった課題を解決するためにまず、図１の方法を検討した。すなわち、図１Ａに示すように、シリコンピラー４ｂ、ゲート絶縁膜９、ゲート電極１０、下部拡散層８ｂを形成した後、半導体基板上に層間絶縁膜３１を形成する。そして、層間絶縁膜内３１にホールを形成した後、シリコンピラー４ｂの上部に上部拡散層１２を形成する。ホールの内壁側面上に窒化シリコン膜のサイドウォール膜１４を形成する。エピタキシャル成長によりホール内から、層間絶縁膜３１上に突出するようにポリシリコン層３２を形成した後、ＣＶＤ法などにより全面に更にポリシリコン層３３を形成する。次に、図１Ｂに示すように、サイドウォール膜１４をストッパーとしてＣＭＰ処理を行うことにより、ポリシリコン層３２を平坦化させる。
【００１１】
図１Ｃでは、図１Ａと基本的な方法は同じであるが、エピタキシャル成長時に、ホール内のポリシリコン層３２の上面が層間絶縁膜３１の表面よりも低くなるように、ポリシリコン層３２を形成する。この後、ＣＶＤ法などにより全面に更にポリシリコン層３３を形成する、次に、図１Ｄに示すように、サイドウォール膜１４をストッパーとしてＣＭＰ処理を行うことにより、ポリシリコン層３３を平坦化させる。
【００１２】
図１の方法では、ピラー上のポリシリコン層の膜厚のばらつきを低減することが可能であり、後のイオン注入においてピラーへの不純物の不整ドーピングの抑制効果があるものと考えられる。しかしながら、図１の方法では、ポリシリコンの堆積工程とＣＭＰ処理工程を余分に行う必要があった。また、ピラーの面内分布によってＣＭＰ処理時の研磨レートがばらつく場合があった。
【００１３】
そこで、本発明者らは、図１の方法による問題を生じることなく、ピラーへの不純物の不整ドーピング、及びトラジス多特性の変動を防止する方法として、本発明を完成するに至ったものである。すなわち、本発明の半導体装置の製造方法では、エピタキシャル成長により、シリコンピラー上に不純物を含むシリコンの第２の拡散層を形成する。これにより、エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略することができる。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されて、トランジスタ特性が変動することを防止できる。
【００１４】
以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１５】
（第１実施例）
図２〜１７は、本実施例の半導体装置の製造方法を説明する断面図である。なお、各図において、Ａ図は平面図、Ｂ図はＡ図のＡ−Ａ方向の断面図、Ｃ図はＢ−Ｂ方向の断面図を表す。また、図１５〜１８においては、平面図は示さず、Ａ−Ａ方向及びＢ−Ｂ方向の断面図のみを示す。
【００１６】
図２に示すように、シリコン半導体基板１の表面を酸化することにより酸化シリコン膜２を形成する。ＣＶＤ法により、酸化シリコン膜２上に窒化シリコン膜３を形成する。窒化シリコン膜３及び酸化シリコン膜２をパターニングして、半導体基板１上に、窒化シリコン膜３からなるハードマスクを形成する。
【００１７】
図３に示すように、パターニングされたハードマスクを用いたドライエッチングにより、半導体基板１を掘り下げる。これにより、シリコン基板の主面から、該主面に垂直な方向に突出すると共に、Ａ−Ａ方向に延びるフィン４ａを形成する。
【００１８】
図４に示すように、半導体基板及びフィン等の表面を熱酸化することにより、酸化シリコン膜６を形成する。
【００１９】
図５に示すように、半導体基板上の全面に窒化シリコン膜を形成した後、エッチバックを行う。これにより、フィン４ａの側面上にサイドウォール１０を形成する。露出した酸化シリコン膜６を除去する。また、半導体基板内に不純物をイオン注入した後、アニールにより活性化させて不純物拡散層８ａを形成する。
【００２０】
図６に示すように、酸化シリコン膜６及びサイドウォール１０をマスクに用いて、半導体基板１をエッチングする。これにより、図５の工程で形成した不純物拡散層８ａが分離して、Ａ−Ａ方向に延びる複数の埋め込みビット線８ｂが形成される。この埋め込みビット線８ｂにおいて、後に形成するシリコンピラー下部の領域は第1の拡散層としても機能する。
【００２１】
図７に示すように、サイドウォール１０を除去した後、半導体基板上の全面に酸化シリコン膜からなる第1の層間絶縁膜１１の一部を形成する。窒化シリコン膜３をストッパに用いて、第1の層間絶縁膜１１に対してＣＭＰ処理を施す。
【００２２】
図８に示すように、Ｂ−Ｂ方向に延びる複数のフォトレジストパターン４０を形成する。フォトレジストパターン４０をマスクに用いて、フィン４ａをエッチングすることによりシリコンピラー４ｂを形成する。本実施例では、各シリコンピラー４ｂの断面形状及びピラー径は同一となっている。また、複数のシリコンピラー４ｂが互いに直交する２つの方向に規則的に配置され、アレイを形成している。また、シリコンピラーの下部に位置する埋め込みビット線８ｂは、第1の拡散層としても機能する。
【００２３】
図９に示すように、フォトレジストパターン４０を除去した後、シリコンピラー４ｂの表面を酸化して保護膜（図示していない）を形成する。半導体基板上に窒化シリコン膜（図示していない）を形成した後、エッチバックすることによって、シリコンピラー４ｂの側壁上にサイドウォールを形成する。半導体基板の表面を熱酸化することにより、素子分離領域５を形成する。窒化シリコン膜のサイドウォール、及びシリコンピラー４ｂ表面上の保護膜を除去する。ＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）プロセスにより、シリコンピラー４ｂの露出した側壁上にゲート絶縁膜４２を形成する。半導体基板上の全面にＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）膜を形成した後、エッチバックを行うことにより、シリコンピラー４ｂの側壁上にゲート電極４１を形成する。
【００２４】
図１０に示すように、半導体基板の全面に酸化シリコン膜からなる第１の層間絶縁膜１１の一部を形成する。この後、窒化シリコン膜３をストッパーとして、第１の層間絶縁膜１１の表面をＣＭＰ法により研磨して平坦化する。窒化シリコン膜３を除去して、第１の層間絶縁膜１１内に、ハードマスクの一部である酸化シリコン膜２を露出させるようにホール１３を形成する。
【００２５】
図１１に示すように、シリコンピラー４の上部に、シリコン基板中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１２を形成する。
【００２６】
図１２に示すように、ハードマスクの一部である酸化シリコン膜２を除去する。この際、第１の層間絶縁膜１１も若干、除去されてホール１３の径が大きくなる。ホール１３内の全面に窒化シリコン膜を形成した後、これをエッチバックすることにより、ホール１３の内壁側面上にサイドウォール膜１４を形成する。
【００２７】
図１３に示すように、シリコンピラー４の上面上に、不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型のポリシリコン層１５を形成する。この際、ポリシリコン層１５中の不純物濃度は、１．０×１０19〜１０×１０20／ｃｍ3として、ＬＤＤ領域よりも高濃度とする。この後、サイドウォール膜１４をストッパーとして、ポリシリコン層１５のＣＭＰ処理を行うことにより平坦化して第２の拡散層１５を形成する。第２の拡散層１５はソース及びドレインの他方として機能する。ポリシリコン層１５はホール１３内に形成されるため、第２の拡散層１５はシリコンピラー４に対して自己整合的に形成されることになる。
【００２８】
図１４に示すように、第１の層間絶縁膜１１上に、ＣＶＤ法により酸化シリコン膜からなる第２の層間絶縁膜１６を形成した後、第２の層間絶縁膜１６内にコンタクトホールを形成する。コンタクトホールの内壁上に、チタン及び窒化チタンの積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）１７、タングステン等の金属膜１８を積層して形成することにより、コンタクトプラグを形成する。
【００２９】
図１５に示すように、第２の層間絶縁膜１６上に容量コンタクトパッド１９を形成する。次に、ＣＶＤ法により、第２の層間絶縁膜１６上に窒化シリコン膜からなる第３の層間絶縁膜２０を形成する。この後、ＣＭＰ処理により、第３の層間絶縁膜２０を平坦化させる。
【００３０】
図１６に示すように、ＣＶＤ法により、第３の層間絶縁膜２０上に酸化シリコン膜からなる第４の層間絶縁膜２１を形成する。この後、第４の層間絶縁膜２１内にキャパシタホール２２を形成する。
【００３１】
図１７に示すように、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などにより、キャパシタホール２２の内壁上に下部電極２３を形成する。この後、第４の層間絶縁膜２１を除去する。
【００３２】
図１８に示すように、ＣＶＤ法などにより、下部電極２３の表面上に容量絶縁膜２４を形成する。この後、キャパシタホール２２内、及びキャパシタホール２２間を埋め込むように、上部電極２５を形成する。これにより、下部電極２３、容量絶縁膜２４、及び上部電極２５を有するキャパシタを形成する。キャパシタは、容量コンタクトパッド、及びコンタクトプラグを介して、第２の拡散層に電気的に接続されている。これにより、キャパシタ、トランジスタ、及びビット線を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を備えた半導体装置が完成する。
【００３３】
図１９は、本実施例の半導体装置を上面から見た場合を表す図である。図１８は、図１９のＡ−Ａ’方向の断面図に相当する。図１９に示すように、四角形の断面形状を有し、同一のピラー径を有する複数のシリコンピラー４ｂがＸ及びＹ方向に規則的に配置され、アレイを形成している。シリコンピラー４ｂの互いに対向する２つの側面上には、ゲート絶縁膜（図示していない）を介してゲート電極４２が形成されている。ゲート電極４２はＸ方向に延在して、複数のシリコンピラー４ｂに対して共通して設けられており、ワード線として機能する。各シリコンピラー４ｂの第１の拡散層に電気的に接続されるように、埋め込みビット線８ｂが設けられている。埋め込みビット線８ｂはＹ方向に延在している。
【００３４】
本実施例は、トランジスタを構成するシリコンピラーの形状及びピラー径が同じであり、特性が同じ複数のピラー型トランジスタを有する半導体装置の製造方法に適用する場合に効果的である。すなわち、形状（特に、ピラー径）および特性が同等であり、共通の工程で形成される複数のトランジスタを含む回路として例えば、メモリセルアレイ回路が存在する。メモリセルアレイ回路の選択トランジスタ（例えば、４Ｆ２メモリセルの選択トランジスタ）は、トランジスタ特性のばらつきが小さいことが望まれる。
【００３５】
一方、ピラー型トランジスタの形成工程では、ピラー形成工程や窒化膜サイドウォール形成工程においてばらつきが生じ、ピラー上面の面積がばらついてしまう。ピラー上面は第２の拡散層を形成する際のエピタキシャル成長の下地となるため、その面積のばらつきは、エピタキシャル成長のレートに差をもたらす。一般に、面積の異なる下地に同一工程でエピタキシャル成長を施すと、下地面積が小さいほどエピタキシャル成長の進行が遅く、成長レートが低くなる。そして、エピタキシャル成長後にイオン注入によって不純物を導入する方法では、薄くなってしまったエピタキシャル層への注入により、下層のＬＤＤ領域やチャネル領域に不純物の不整ドーピングが生じてしまうおそれがある。
【００３６】
この点、本実施例では、エピタキシャル成長中にポリシリコン層内に不純物を導入するため、後の工程でイオン注入を必要としない。従って、工程のばらつきによりエピタキシャル成長層が薄くなったとしても、ＬＤＤ領域やチャネル領域への不純物の不整ドーピングは生じない。結果として、メモリセルトランジスタ間の特性のばらつきを低減することができる。
【００３７】
なお、本実施例は、ｎチャネル型のトランジスタ、又はｐチャネル型のトランジスタの何れのトランジスタを製造する場合にも適用することができる。ｎチャネル型のトランジスタを製造する場合には、ｐ型導電型の不純物元素が導入された半導体基板を準備し、第1及び第２の拡散層並びにＬＤＤ領域中には逆導電型の不純物としてｎ型導電型の不純物元素を導入する。ｐチャネル型のトランジスタを製造する場合には、ｎ型導電型の不純物元素が導入された半導体基板を準備し、第1及び第２の拡散層並びにＬＤＤ領域中には逆導電型の不純物としてｐ型導電型の不純物元素を導入する。
【００３８】
（第２実施例）
本実施例は、ピラー径が異なる２種以上のシリコンピラーを備える点が第1実施例とは異なる。本実施例の製造工程では、第1実施例のシリコンピラーを形成する工程（図３）において、ピラー径が異なる２種以上のシリコンピラーを形成する点以外は第1実施例と同じ工程であるので、その製造方法の説明を省略する。
【００３９】
図２０は本実施例の半導体装置を説明する図である。図２０に示すように、トランジスタＱＮ１のピラー径Ｆ1は、トランジスタＱＮ２のピラー径Ｆ2よりも小さくなっている。一般的な回路では、用途によって各トランジスタに求められる特性が異なり、同じチャネル導電型であってもチャネル長やチャネル幅が異なるものとなる。ピラー型トランジスタでは、同じチャネル型トランジスタであっても、求められる特性（例えば、閾値電圧や飽和電流値）によって所望のピラー径が異なる。
【００４０】
図２０の場合、シリコンの選択エピタキシャル成長の下地となるピラーの上面積がピラー径と同様の大小関係となる。一般的に、面積の異なる下地に同一工程でエピタキシャル成長を施すと、下地面積が小さいほどエピタキシャル成長の進行が遅くなる。従って、エピタキシャル成長層の膜厚はＴ１（ＱＮ１のシリコンピラー上のエピタキシャル成長層の膜厚）＜Ｔ２（ＱＮ２のシリコンピラー上のエピタキシャル成長層の膜厚）となり易い。そして、エピタキシャル成長後にイオン注入によって不純物を導入する方法では、薄いエピタキシャル成長層への注入により、下層のＬＤＤ領域やチャネル領域に不純物の不整ドーピングが生じるおそれがある。
【００４１】
この点、本実施例では、エピタキシャル成長中にポリシリコン層中に不純物を導入するため、後の工程でのイオン注入を必要としない。従って、ＱＮ１のポリシリコン層の膜厚Ｔ１がＱＮ２のポリシリコン層の膜厚Ｔ２よりも薄くなり得るが、ＬＤＤ領域やチャネル領域への不純物の不整ドーピングは生じない。結果として、意図したトランジスタ特性からの変動を低減できる。
【００４２】
なお、本実施例では、第１の拡散層、第２の拡散層及びＬＤＤ領域中の不純物濃度は、ピラー径の異なるトランジスタ間において互いに異なるものであっても、同じものであっても良い。全てのトランジスタにおいて、第１及び第２の拡散層並びにＬＤＤ領域中の不純物濃度を同一とする場合には、第１実施例と同様の方法によって、不純物をイオン注入することができる。
【００４３】
ピラー径の異なるトランジスタ間において、第１及び第２の拡散層並びにＬＤＤ領域中の不純物濃度を互いに異なるものとする場合には、例えば、下記の方法によって製造することができる。
【００４４】
第１実施例の図４の工程の代わりに、第１のトランジスタの形成領域を覆うように第１のマスクを設け、第２のトランジスタ用のシリコンピラー下の基板内に、不純物のイオン注入により所望の不純物濃度の不純物拡散層を形成する。この後、第１のマスクを除去した後、第２のトランジスタの形成領域を覆うように第２のマスクを設け、第１のトランジスタ用のシリコンピラー下の基板内に、不純物のイオン注入により所望の不純物濃度の不純物拡散層を形成する。この後、第２のマスクを除去する。
【００４５】
第１実施例の図１１の工程の代わりに、第１のトランジスタの形成領域を覆うように第３のマスクを設け、第２のトランジスタ用のシリコンピラーの上部に、不純物のイオン注入により所望の不純物濃度のＬＤＤ領域を形成する。この後、第３のマスクを除去した後、第２のトランジスタの形成領域を覆うように第４のマスクを設け、第１のトランジスタ用のシリコンピラーの上部に、不純物のイオン注入により所望の不純物濃度のＬＤＤ領域を形成する。この後、第４のマスクを除去する。
【００４６】
また、ピラー径の異なるシリコンピラー上に設けるエピタキシャル成長層中の不純物濃度を互いに異なるものとする場合には、第１実施例の図１３の工程の代わりに、第１のトランジスタの形成領域を覆うように第５のマスクを設け、第２のトランジスタ用のシリコンピラーの上面上に、所望濃度の不純物を含むエピタキシャル成長層を形成する。所定の膜厚のエピタキシャル成長層が形成された時点で、プロセスガス中に酸素を添加することにより、エピタキシャル成長層上に酸化シリコン層を形成する。この後、第５のマスクを除去した後、第１のトランジスタ用のシリコンピラーの上面上に、所望濃度の不純物を含むエピタキシャル成長層を形成する。なお、エピタキシャル成長層中の不純物濃度を高くするには、エピタキシャル成長用のプロセスガス中に添加する不純物の濃度を高くすれば良い。また、酸化シリコン層は、第２の拡散層の上面を酸素雰囲気中で酸化したり、第２の拡散層の上面を酸化剤（例えば、硝酸）で処理して酸化することによっても形成することができる。
【００４７】
以上により、互いに異なる不純物濃度を有する第１及び第２の拡散層並びにＬＤＤ領域を備えた第１及び第２のトランジスタを形成することができる。
【００４８】
（第３実施例）
本実施例は、ｎチャネル型とｐチャネル型のトランジスタを備える点が、第１実施例とは異なる。
【００４９】
本実施例の製造方法では、第１実施例の図２の工程において、ｎチャネル型のトランジスタを形成する領域にはｐウェル３５、ｐチャネル型のトランジスタを形成する領域にはｎウェル３６を形成する。
【００５０】
次に、第１実施例の図３の工程を実施する。第１実施例の図４の工程の代わりに、ｐチャネル型トランジスタ用の第１のフィンを覆うように第1のマスクを形成する。この後、第1のマスクを用いて、ｎチャネル型トランジスタ用の第２のフィンの下の半導体基板内にｎ型導電型の不純物をイオン注入する。この後、第１のマスクを除去した後、第２のフィンを覆うように第２のマスクを形成した後、第２のマスクを用いて、第１のフィンの下の半導体基板内にｐ型導電型の不純物をイオン注入する。
【００５１】
次に、第１実施例の図５〜９の工程を実施する。この後、図２１に示すように、半導体基板の全面に酸化シリコン膜からなる第１の層間絶縁膜１１の一部を形成する。この後、窒化シリコン膜３をストッパーとして、第１の層間絶縁膜１１の表面をＣＭＰ法により研磨して平坦化する。第１の層間絶縁膜１１上に、ｐチャネル型トランジスタ用の第１のシリコンピラー４ｄを覆うように第３のマスク２８を設ける。
【００５２】
図２２に示すように、ｎチャネル型トランジスタ用の第２のシリコンピラー４ｃ上の窒化シリコン膜３等を除去する。この後、第３のマスク２８を用いて第２のシリコンピラー４ｃの上部に、ｎ型導電型の不純物をイオン注入することにより、ＬＤＤ領域１２ａを形成する。
【００５３】
図２３に示すように、ホール１３内に窒化シリコン膜を形成した後、エッチバックを行うことにより、ホール１３内にサイドウォール膜１４を形成する。第２のシリコンピラー４ｃの上面上にｎ型導電型の不純物を含むシリコンをエピタキシャル成長させることで、ｎ型導電型の不純物を含む第２の拡散層２９ａを形成する。
【００５４】
図２４に示すように、図２３のエピタキシャル成長の途中で、プロセスガス中に酸素を添加することにより、第２の拡散層２９ａの上面上に酸化シリコン膜３０を形成する。なお、酸化シリコン膜３０の形成方法はこれに限られるわけではなく、第２の拡散層２９ａの上面を酸素雰囲気中で酸化する、又は、第２の拡散層２９ａの上面を酸化剤で処理して酸化する等の方法によって形成することができる。酸化剤としては例えば、硝酸を使用することができる。
【００５５】
図２５に示すように、ｐチャネル型トランジスタ用の第１のシリコンピラー４ｄ上の窒化シリコン膜３等を除去する。この後、酸化シリコン膜３０をマスクに用いて第１のシリコンピラー４ｄの上部に、ｐ型導電型の不純物をイオン注入することにより、ＬＤＤ領域１２ｂを形成する。
【００５６】
図２６に示すように、ホール１３内に窒化シリコン膜を形成した後、エッチバックを行うことにより、ホール１３内にサイドウォール膜１４を形成する。
【００５７】
図２７に示すように、第１のシリコンピラー４ｄの上面上にｐ型導電型の不純物を含むシリコンをエピタキシャル成長させることで、ｐ型導電型の不純物を含む第２の拡散層２９ｂを形成する。
【００５８】
以上により、互いに異なる不純物濃度を有する第１及び第２の拡散層並びにＬＤＤ領域を備えたｎチャネル型及びｐチャネル型のトランジスタを形成することができる。
【００５９】
本実施例では、第２のシリコンピラー４ｃの上面上に、エピタキシャル成長により第２の拡散層２９ａを形成する工程の最後に酸素を供給する。これにより、第２の拡散層２９ａ上に、自己整合的に酸化シリコン膜３０を形成することができる。酸化シリコン膜に覆われた個所にはエピタキシャル成長が生じない。このため、後の第１のシリコンピラー４ｄの上面上にエピタキシャル成長により第２の拡散層２９ｂを形成する工程において、この酸化シリコン膜３０はエピタキシャル成長用マスクとして機能する。結果として、本実施例の製造方法によれば、製造工程を削減できる。
【００６０】
なお、上記説明では、全てのシリコンピラーのピラー径が同一の場合を例に挙げて説明したが、本実施例では各シリコンピラーのピラー径が異なっていても良い。
【符号の説明】
【００６１】
１ 半導体基板
２、６ 酸化シリコン膜
３ 窒化シリコン膜
４ａ フィン
４ｂ シリコンピラー
４ｃ 第２のシリコンピラー
４ｄ 第１のシリコンピラー
５ 素子分離領域
７ 酸化シリコン膜
８ａ 不純物拡散層
８ｂ、８ｃ、８ｄ 埋め込みビット線、第１の拡散層
９ ゲート絶縁膜
１０ ゲート電極
１１ 第１の層間絶縁膜
１２ 上部拡散層、ＬＤＤ領域
１２ａ、１２ｂ ＬＤＤ領域
１３ ホール
１４ サイドウォール膜
１５ 第２の拡散層
１６ 第２の層間絶縁膜
１７ バリア膜
１８ 金属膜
２０ 第３の層間絶縁膜
２１ 第４の層間絶縁膜
２２ キャパシタホール
２３ 下部電極
２４ 容量絶縁膜
２５ 上部電極
２８ 第３のマスク
２９ａ、２９ｂ 第２の拡散層
３０ 酸化シリコン膜
３１ 層間絶縁膜
３２、３３ ポリシリコン層
３５ ｐウェル
３６ ｎウェル
４１ ゲート電極
４２ ゲート絶縁膜
Ｆ1、Ｆ1 ピラー径
ＱＮ１、ＱＮ２ トランジスタ
【特許請求の範囲】
【請求項１】
基板の主面にシリコンピラーを形成する工程と、
前記シリコンピラーの下の前記基板内に、前記シリコンピラーと逆導電型の第１の拡散層を形成する工程と、
前記シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、前記シリコンピラーと逆導電型の第２の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極を形成する工程と、前記第２の拡散層を形成する工程の間に、更に、
前記シリコンピラーの上部に前記第1の拡散層と同じ導電型の不純物を注入することにより、ＬＤＤ領域を形成する工程を有し、
前記第２の拡散層を形成する工程において、
前記ＬＤＤ領域よりも高い濃度の不純物を含むシリコンをエピタキシャル成長することで、前記第２の拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコンピラーはｐ型導電型であり、
前記第１及び第２の拡散層はｎ型導電型であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記エピタキシャル成長用のプロセスガスとして、Ｐ及びＡｓのうち少なくとも一方を含有するガスを用いることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリコンピラーはｎ型導電型であり、
前記第１及び第２の拡散層はｐ型導電型であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項６】
前記エピタキシャル成長用のプロセスガスとして、Ｂを含有するガスを用いることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記シリコンピラーを形成する工程において、同一のピラー径を有する複数の前記シリコンピラーを形成することを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記シリコンピラーを形成する工程において、異なるピラー径を有する複数の前記シリコンピラーを形成することを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第２の拡散層を形成する工程において、全ての前記第２の拡散層中の不純物濃度が同じとなるように、前記第２の拡散層を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の拡散層を形成する工程において、異なるピラー径を有するシリコンピラー上に設けた第２の拡散層の間では、互いに不純物濃度が異なるように、前記第２の拡散層を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記シリコンピラーを形成する工程において、
第１のシリコンピラーと、前記第１のシリコンピラーよりもピラー径の大きな第２のシリコンピラーからなる複数のシリコンピラーを形成し、
前記第２の拡散層を形成する工程は、
前記第１のシリコンピラーを覆うようにマスクを形成する工程と、
エピタキシャル成長により、前記第２のシリコンピラーの上面上に第１の不純物濃度を有する第２の拡散層を形成する工程と、
前記第２の拡散層の上面上に酸化シリコン層を形成する工程と、
前記マスクを除去する工程と、
エピタキシャル成長により、前記第１のシリコンピラーの上面上に第２の不純物濃度を有する第２の拡散層を形成する工程と、
を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記シリコンピラーを形成する工程において、
ｎウェル上に配置されたｎ型導電型の不純物を含有する第１のシリコンピラーと、ｐウェル上に配置されたｐ型導電型の不純物を含有する第２のシリコンピラーからなる複数のシリコンピラーを形成し、
前記第１の拡散層を形成する工程は、
前記ｎウェルを覆うように第1のマスクを形成する工程と、
前記第1のマスクを用いて、第２のシリコンピラーの下の前記ｐウェル内にｎ型導電型の不純物をイオン注入することにより、第１の拡散層を形成する工程と、
前記第１のマスクを除去する工程と、
前記ｐウェルを覆うように第２のマスクを形成する工程と、
前記第２のマスクを用いて、第１のシリコンピラーの下の前記ｎウェル内にｐ型導電型の不純物をイオン注入することにより、第１の拡散層を形成する工程と、
前記第２のマスクを除去する工程と、
を有し、
前記第２の拡散層を形成する工程は、
前記ｎウェルを覆うように第３のマスクを形成する工程と、
前記第２のシリコンピラーの上面上にｎ型導電型の不純物を含むシリコンをエピタキシャル成長させることで、ｎ型導電型の不純物を含む第２の拡散層を形成する工程と、
前記ｎ型導電型の不純物を含む第２の拡散層の上面上に酸化シリコン層を形成する工程と、
前記第３のマスクを除去する工程と、
前記第１のシリコンピラーの上面上にｐ型導電型の不純物を含むシリコンをエピタキシャル成長させることで、ｐ型導電型の不純物を含む第２の拡散層を形成する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１３】
前記第３のマスクを形成する工程と、前記ｎ型導電型の不純物を含む第２の拡散層を形成する工程の間に更に、
前記第２のシリコンピラーの上部にｎ型導電型の不純物を注入することにより、ＬＤＤ領域を形成する工程を有し、
前記第３のマスクを除去する工程と、ｐ型導電型の不純物を含む第２の拡散層を形成する工程の間に更に、
前記第１のシリコンピラーの上部にｐ型導電型の不純物を注入することにより、ＬＤＤ領域を形成する工程を有することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記酸化シリコン層を形成する工程において、下記（１）〜（３）のうち何れか一つの方法により、前記酸化シリコン層を形成することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
（１）前記ｎ型導電型の不純物を含む第２の拡散層を形成するためのエピタキシャル成長用のプロセスガス中に、酸素を添加しながらエピタキシャル成長を行う、
（２）前記第２の拡散層の上面を酸素雰囲気中で酸化する、
（３）前記第２の拡散層の上面を酸化剤で処理して酸化する。
【請求項１５】
前記酸化剤は、硝酸であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２の拡散層中の不純物濃度は、１．０×１０19〜１．０×１０20／ｃｍ3であることを特徴とする請求項１〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第２の拡散層を形成する工程の後に更に、
前記第２の拡散層に電気的に接続されるようにキャパシタを形成する工程を有することを特徴とする請求項１〜１６の何れか１項に記載の半導体装置の製造方法。
【請求項１】
基板の主面にシリコンピラーを形成する工程と、
前記シリコンピラーの下の前記基板内に、前記シリコンピラーと逆導電型の第１の拡散層を形成する工程と、
前記シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、前記シリコンピラーと逆導電型の第２の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極を形成する工程と、前記第２の拡散層を形成する工程の間に、更に、
前記シリコンピラーの上部に前記第1の拡散層と同じ導電型の不純物を注入することにより、ＬＤＤ領域を形成する工程を有し、
前記第２の拡散層を形成する工程において、
前記ＬＤＤ領域よりも高い濃度の不純物を含むシリコンをエピタキシャル成長することで、前記第２の拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコンピラーはｐ型導電型であり、
前記第１及び第２の拡散層はｎ型導電型であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記エピタキシャル成長用のプロセスガスとして、Ｐ及びＡｓのうち少なくとも一方を含有するガスを用いることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリコンピラーはｎ型導電型であり、
前記第１及び第２の拡散層はｐ型導電型であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項６】
前記エピタキシャル成長用のプロセスガスとして、Ｂを含有するガスを用いることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記シリコンピラーを形成する工程において、同一のピラー径を有する複数の前記シリコンピラーを形成することを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記シリコンピラーを形成する工程において、異なるピラー径を有する複数の前記シリコンピラーを形成することを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第２の拡散層を形成する工程において、全ての前記第２の拡散層中の不純物濃度が同じとなるように、前記第２の拡散層を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の拡散層を形成する工程において、異なるピラー径を有するシリコンピラー上に設けた第２の拡散層の間では、互いに不純物濃度が異なるように、前記第２の拡散層を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記シリコンピラーを形成する工程において、
第１のシリコンピラーと、前記第１のシリコンピラーよりもピラー径の大きな第２のシリコンピラーからなる複数のシリコンピラーを形成し、
前記第２の拡散層を形成する工程は、
前記第１のシリコンピラーを覆うようにマスクを形成する工程と、
エピタキシャル成長により、前記第２のシリコンピラーの上面上に第１の不純物濃度を有する第２の拡散層を形成する工程と、
前記第２の拡散層の上面上に酸化シリコン層を形成する工程と、
前記マスクを除去する工程と、
エピタキシャル成長により、前記第１のシリコンピラーの上面上に第２の不純物濃度を有する第２の拡散層を形成する工程と、
を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記シリコンピラーを形成する工程において、
ｎウェル上に配置されたｎ型導電型の不純物を含有する第１のシリコンピラーと、ｐウェル上に配置されたｐ型導電型の不純物を含有する第２のシリコンピラーからなる複数のシリコンピラーを形成し、
前記第１の拡散層を形成する工程は、
前記ｎウェルを覆うように第1のマスクを形成する工程と、
前記第1のマスクを用いて、第２のシリコンピラーの下の前記ｐウェル内にｎ型導電型の不純物をイオン注入することにより、第１の拡散層を形成する工程と、
前記第１のマスクを除去する工程と、
前記ｐウェルを覆うように第２のマスクを形成する工程と、
前記第２のマスクを用いて、第１のシリコンピラーの下の前記ｎウェル内にｐ型導電型の不純物をイオン注入することにより、第１の拡散層を形成する工程と、
前記第２のマスクを除去する工程と、
を有し、
前記第２の拡散層を形成する工程は、
前記ｎウェルを覆うように第３のマスクを形成する工程と、
前記第２のシリコンピラーの上面上にｎ型導電型の不純物を含むシリコンをエピタキシャル成長させることで、ｎ型導電型の不純物を含む第２の拡散層を形成する工程と、
前記ｎ型導電型の不純物を含む第２の拡散層の上面上に酸化シリコン層を形成する工程と、
前記第３のマスクを除去する工程と、
前記第１のシリコンピラーの上面上にｐ型導電型の不純物を含むシリコンをエピタキシャル成長させることで、ｐ型導電型の不純物を含む第２の拡散層を形成する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１３】
前記第３のマスクを形成する工程と、前記ｎ型導電型の不純物を含む第２の拡散層を形成する工程の間に更に、
前記第２のシリコンピラーの上部にｎ型導電型の不純物を注入することにより、ＬＤＤ領域を形成する工程を有し、
前記第３のマスクを除去する工程と、ｐ型導電型の不純物を含む第２の拡散層を形成する工程の間に更に、
前記第１のシリコンピラーの上部にｐ型導電型の不純物を注入することにより、ＬＤＤ領域を形成する工程を有することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記酸化シリコン層を形成する工程において、下記（１）〜（３）のうち何れか一つの方法により、前記酸化シリコン層を形成することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
（１）前記ｎ型導電型の不純物を含む第２の拡散層を形成するためのエピタキシャル成長用のプロセスガス中に、酸素を添加しながらエピタキシャル成長を行う、
（２）前記第２の拡散層の上面を酸素雰囲気中で酸化する、
（３）前記第２の拡散層の上面を酸化剤で処理して酸化する。
【請求項１５】
前記酸化剤は、硝酸であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２の拡散層中の不純物濃度は、１．０×１０19〜１．０×１０20／ｃｍ3であることを特徴とする請求項１〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第２の拡散層を形成する工程の後に更に、
前記第２の拡散層に電気的に接続されるようにキャパシタを形成する工程を有することを特徴とする請求項１〜１６の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１３−２６３８２（Ｐ２０１３−２６３８２Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１５８９１５（Ｐ２０１１−１５８９１５）
【出願日】平成２３年７月２０日（２０１１．７．２０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２０日（２０１１．７．２０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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