集積回路構造、及び集積回路の製造方法
【課題】異なるフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板からなる。第１半導体フィンは半導体基板上にあり、第１フィン高さを有する。第２半導体フィンは半導体基板上にあり、第２フィン高さを有する。第１フィン高さは第２フィン高さより高い。
【解決手段】集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板からなる。第１半導体フィンは半導体基板上にあり、第１フィン高さを有する。第２半導体フィンは半導体基板上にあり、第２フィン高さを有する。第１フィン高さは第２フィン高さより高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路構造、及び集積回路の製造方法に関し、特に、半導体フィンを備えるフィン型電界効果トランジスタ（FinFET）、及び、その製造方法に関するものである。
【背景技術】
【０００２】
集積回路のスケールダウンと集積回路の高速の厳しい要求の増加に伴い、寸法（サイズ）の更なる減少と共に、より高い駆動電流を有することがトランジスタには必要となっている。よって、フィン型電界効果トランジスタ (FinFET(Fin Field Effect Transistor)) が発展している。 FinFETのチャネルは、フィンの上面部分に加え、フィンの側壁部分にも形成されるため、チャネル幅が増加する。トランジスタの駆動電流とチャネル幅は比例するため、FinFETの駆動電流は平面型トランジスタより大きい。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、新しい半導体フィン、この構造を含むフィン型電界効果トランジスタ（FinFET）、及び、その形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様に係る集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板と、前記半導体基板上にあり、第１フィン高さを有する第１半導体フィンと、前記半導体基板上にあり、第２フィン高さを有する第２半導体フィンと、を備える集積回路構造であって、前記第１フィン高さは、前記第２フィン高さより高い。
【０００５】
前記第１半導体フィンの上面は、前記第２半導体フィンの上面と同じ高さである、と良い。
【０００６】
前記第１半導体フィンの両隣に配置され、前記第１半導体フィンの底部と同じ高さの第１上面を有する第１及び第２シャロートレンチアイソレーション（以下、STIと略称する）領域と、前記第２半導体フィンの両隣に配置され、前記第２半導体フィンの底部と同じ高さの第２上面を有する第３及び第４STI領域と、を更に備え、前記第１上面は、前記第２上面より低い、と良い。
【０００７】
前記第１半導体フィンの前記上面と側壁上に形成された第１ゲート誘電体と、前記第１ゲート誘電体上に形成された第１ゲート電極と、を有する第１FinFETと、前記第２半導体フィンの前記上面と側壁上に形成された第２ゲート誘電体と、前記第２ゲート誘電体上に形成された第２ゲート電極と、を有する第２FinFETと、を更に備える、と良い。
【０００８】
前記第１FinFETはｐ型FinFETであり、前記第２FinFETはｎ型FinFETであり、前記第１FinFETと前記第２FinFETは、同一のスタティックランダムアクセスメモリセルのFinFETである、と良い。
【０００９】
前記第１フィン高さと第２フィン高さの比率は、約1.25より大きい、と良い。
【００１０】
本発明の一態様に係る集積回路の製造方法は、第１装置領域の第１部分と、第２装置領域の第２部分を有する半導体基板を提供するステップと、前記半導体基板上に、第１フィン高さを有する第１半導体フィンを形成するステップと、前記半導体基板上に、第２フィン高さを有する第２半導体フィンを形成するステップと、を備え、前記第１フィン高さを、前記第２フィン高さよりも高く形成する。
【００１１】
前記第１半導体フィンと前記第２半導体フィンを形成する前記ステップは、前記第１装置領域に対して第１シャロートレンチアイソレーション（以下、STIと略称する）領域を形成し、前記第２装置領域に対して第２STI領域を形成するステップと、 前記第１装置領域が被覆されない態様にて、前記第２装置を被覆する第１マスクを形成するステップと、前記第１STI領域を第１深さに陥凹し、前記第１STI領域の除去部分に隣接する前記半導体基板の部分により前記第１半導体フィンを形成するステップと、前記第１マスクを除去するステップと、前記第２装置領域が被覆されない態様にて、前記第１装置領域を被覆する第２マスクを形成するステップと、前記第２STI領域を、前記第１深さと異なる第２深さに陥凹し、前記第２STI領域の除去部分に隣接する前記半導体基板の部分により第２半導体フィンを形成するステップと、を備える、と良い。
【００１２】
前記第１半導体フィンと前記第２半導体フィンを形成する前記ステップは、前記第１装置領域に対して第１シャロートレンチアイソレーション（以下、STIと略称する）領域を形成し、前記第２装置領域に対して第２STI領域を形成するステップと、第１不純物を、前記第１STI領域に、第１不純物濃度までドープするステップと、第２不純物を、前記第２STI領域に、前記第１不純物濃度と異なる第２不純物濃度までドープするステップと、前記第１STI領域と前記第２STI領域を同時に陥凹するステップと、を備える、と良い。
【００１３】
前記第１半導体フィンの上面と側壁に、第１ゲート誘電体を形成するステップと、前記第１ゲート誘電体上に、第１ゲート電極を形成するステップと、を含む第１FinFETを形成するステップと、前記第２半導体フィンの上面と側壁に、第２ゲート誘電体を形成するステップと、前記第２ゲート誘電体上に、第２ゲート電極を形成するステップと、を含む第２FinFETを形成するステップと、を更に備える、と良い。
【発明の効果】
【００１４】
本発明によれば、第１及び第２装置領域に形成される素子間で各素子のパフォーマンスを容易に調整可能とすることが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図２】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図３】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図４】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図５】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図６】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図７】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図８】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図９】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図１０】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図１１Ａ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１１Ｂ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１２】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１３】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１４Ａ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１４Ｂ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１５Ａ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１５Ｂ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１５Ｃ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１６Ａ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１６Ｂ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１７】半導体チップの駆動領域を示す図である。
【図１８】異なるフィン高さを有するフィンの二FinFETを含むスタティックランダムアクセスメモリを示す図である。
【発明を実施するための形態】
【００１６】
異なるフィン高さを有する半導体フィンとフィン型電界効果トランジスタ（FinFET）の新規の形成方法が提供される。また、具体例の製造中間段階が示され、様々な具体例が討論される。各具体例の図示と説明を通じて、同一／類似の要素は同一／類似の符号で表示される。
【００１７】
図1を参照すると、半導体基板20が提供される。具体例としては、半導体基板20はシリコンを含む。他の常用の材料、例えば、カーボン（carbon）、ゲルマニウム（germanium）、ガリウム（gallium）、砒素（arsenic）、窒素（nitrogen）、インジウム（indium）及び/又は、リン（phosphorus）等を半導体基板 20に含めても良い。
【００１８】
半導体基板20は、装置領域100の部分と装置領域200の部分を含む。具体例としては、装置領域100、200は、主として、ロジックコア領域、メモリ領域(例えば、埋め込み式スタティックランダムアクセスメモリ（SRAM(Static Random Access Memory)）領域等)、アナログ領域、入力/出力(Input/Output)領域（IO領域、周辺領域とも称される）、ダミー領域(ダミーパターンを形成するための領域、又はダミーパターンが形成された領域)からなる群から選択される異なる領域である。上述の装置領域は、図17に示される。具体例としては、装置領域100はロジックコア領域であり、装置領域200はIO領域である。別の具体例としては、装置領域100はp型FinFET領域であり、装置領域200はn型FinFET領域である。
【００１９】
パッド層22とマスク層24が、半導体基板20上に形成される。パッド層22は、例えば、熱酸化プロセスを用いて形成される、酸化ケイ素（ＳｉＯ）を備える薄膜であってもよい。パッド層22は、半導体基板20とマスク層24間の接着層となることができる。パッド層22は、マスク層24のエッチング時、エッチ停止層として機能することもできる。具体例としては、マスク層24は、窒化ケイ素（ＳｉＮ）からなり、例えば、低圧化学気相成長（low-pressure chemical vapor deposition、LPCVD)を用いて形成される。別の具体例では、マスク層24は、シリコンの熱窒化、プラズマ化学気相成長法 (PECVD)、或いは、プラズマ陽極窒化（plasma anodic nitridation）により形成される。後続のフォトリソグラフィプロセス中、マスク層24は、ハードマスクとして用いられる。
【００２０】
STI領域30(30_1と30_2で示される)が、基板20中に形成される。STI領域30の深さは、約100nm〜250nmであってもよいが、これに限らず、異なる深さにしてもよい。しかし、本願に開示の寸法（サイズ）は単なる例に過ぎず、使用する形成技術によって変化することができる。STI領域30の形成は、既知の方法により実行されるため、プロセスの詳細はここで詳述しない。
【００２１】
図2を参照すると、装置領域100は、フォトレジスト134によりマスクされ、装置領域200を露出させる。露出したSTI領域30_2は、その後、エッチングステップにより陥凹し、基板20中の凹部236となる。得られた構造は、図3で示される。半導体基板20の凹部236間の部分はフィン238になり、Hfin2で示されるフィン高さを有する。具体例としては、フィン高さHfin2は約15nm〜30nmであるが、それより大きくても、小さくてもよい。その後、フォトレジスト134が除去される。
【００２２】
図4を参照すると、装置領域200が、フォトレジスト234によりマスクされ、装置領域100を露出させる。露出したSTI領域30_1は、その後、エッチングステップにより陥凹し、図5で示される凹部136になる。半導体基板20の凹部136間の部分はフィン138になり、Hfin1で示されるフィン高さを有する。具体例としては、フィン高さHfin1は約25nm〜40nmであるが、それより大きくても、小さくてもよい。フィン高さHfin1、Hfin2は、異なる。フィン高さの差異(Hfin1-Hfin2)は約5nmより大きいか、或いは、更に、10nmより大きい。また、Hfin1/Hfin2の比率は、約1.25以上か、更に、約1.33より大きい。
【００２３】
次に、図6で示されるように、マスク層24とパッド層22が除去される。マスク層24が窒化ケイ素により形成される場合、熱H3PO4を用いたウェットプロセスにより除去される。パッド層22が酸化ケイ素により形成される場合、希HF酸により除去される。注意すべきことは、図6の構造中、STI領域30の底部下の基板20の部分は半導体基板と見なされ、フィン138と238は、半導体基板上であると見なされることである。
【００２４】
図7は、装置領域100、200におけるFinFET160、260の各形成を示す図である。まず、ウェルドーパント（well dopant）が、例えば、注入により、露出したフィン138、238に導入される。具体例としては、装置領域100がp-型FinFET領域であり、装置領域200がn-型FinFET領域である場合、フィン138に対して、n-型不純物、例えば、リンをドープするためn-型不純物注入が実行され、フィン238に対して、p-型不純物、例えば、ボロンをドープするためp-型不純物注入が実行される。ゲート誘電体150、250は、夫々、フィン138、238の上面と側壁を被覆するように形成される。ゲート誘電体150、250は、熱酸化により形成されるので、熱酸化シリコンを含む。その後、ゲート電極152、252が、それぞれゲート誘電体150、250上に形成される。具体例としては、各ゲート電極152、252は一つ以上のフィン138、238を被覆し、このため、得られた各FinFET160、260は、それぞれ、一つ以上のフィン138、238を含む。別の具体例としては、各フィン138、及び/又は、238が用いられて、単一のFinFETを形成する。ソース、ドレイン領域、及び、ソース、ドレインシリサイド(図示しない)を含むFinFET160、260の残りの部分が、その後、形成される。これらの形成プロセスは公知技術であり、ここで説明しない。
【００２５】
図8〜図10は別の具体例を示す図である。本具体例に用いられる初期構造は図1と同じである。次に、図8を参照すると、領域200にフォトレジスト234を形成後、第１用量の不純物の第１注入が実行されて、第１不純物をSTI領域30_1に導入する。得られたSTI領域30_1は、第１不純物濃度を有する。次に、図9で示されるように、フォトレジスト234が除去され、フォトレジスト134が形成される。第２用量の不純物の第２注入が実行されて、第２不純物をSTI領域30_2に導入する。得られたSTI領域は、第２不純物濃度を有する。具体例としては、第１不純物はリンを含み、第２不純物はボロンを含む。
【００２６】
次に、図10で示されるように、フォトレジスト134が除去され、例えば、ウェットエッチか他の方法を用いて、STI領域30に陥凹が形成される。STI領域30_1、30_2間では不純物濃度が異なるので、STI領域30_1、30_2のエッチングレートは異なり、よって、得られたフィン高さHfin1、Hfin2は異なる。フィン高さHfin1、Hfin2の違いは、パターン負荷効果（pattern-loading effect）の導入のため、STI領域30_1のパターン密度をSTI領域30_2のパターン密度と異なるようにすることにより更に増加し、これによって、STI領域30_1、30_2のエッチングレートの差が更に増加する。別の具体例においては、図8、9で示されるSTIドーピングが実行されない。しかし、STI領域30_1のパターン密度は、STI領域30_2と異なり、パターン負荷効果が用いられて、フィン高さの差異を生じる。
【００２７】
後続ステップで、ハードマスク24とパッド層22が除去され、図6で示される構造が形成される。図7で示されるように、その後、プロセスが継続されて、FinFET160と260を形成する。
【００２８】
異なる装置領域間でフィン高さを異ならせることにより、接合ウィンドウ（junction window）が増加し、よって、異なる装置領域におけるFinFETのフィン高さは、もはや、一体（同一）ではなくなる。異なる装置領域間で異なるフィン高さを有するFinFETによれば、異なる装置領域間で各装置のパフォーマンスが容易に調整できる。更に、装置領域100のFinFET160（図7）がp-型FinFETであり、装置領域200のFinFET260がn-型FinFETである場合、p-型FinFET160の得られたフィン高さは、n-型FinFET260のフィン高さより高い。従って、p-型FinFET160とn-型FinFET260は、同じSRAMセルに用いられる(図18)。例えば、p-型FinFET160はプルアップ（pull-up）トランジスタで、n-型FinFET260はプルダウン（pull-down）トランジスタであってもよい。高い電子移動度のn-型FinFET260と比較して、p-型FinFET160のフィン高さHfin1を高くすることで、低い正孔移動度（holemobility）を補償することができる。よって、p-型FinFET160とn-型FinFET260間でパフォーマンスのバランスを確保できる。
【００２９】
図11A〜16Bは、別の実施形態にかかるFinFETの製造の中間段階を示す図で、単一FinFET中のSTI領域30は異なる凹部深さを有する点が開示されている。まず、図11Aと11Bを参照すると、下方基板20と同じ材料で形成されるシリコンフィンである半導体フィン310が形成される。半導体フィン310の形成は、図2〜6のフィン138、或いは、238の形成と本質的に同じである。図11Aは、長手方向の断面図であり、点線は、フィン310と基板20が半導体ストリップにより接続されることを示す。図11Bは、幅方向の断面図である。半導体フィン310のフィン高さはHfinであり、フィン310のフィン幅はWfinである。
【００３０】
次に、図12は透視図で、ゲート誘電体314とゲート電極316が形成される。ゲート誘電体314が、フィン310の上面と側壁に形成される。ゲート電極316がゲート誘電体314上に形成される。その後、半導体フィン310に不純物注入することにより、低濃度ドープの（Lightly doped）ソースとドレイン(LDD)領域(図示しない)が形成される。具体例としては、図13で示されるように、細いスペーサ318が、ゲート誘電体314とゲート電極316の側壁上に形成され、細いスペーサ318の形成前か後に、LDD領域が形成される。選択的に、窒素で形成されるマスク層317が形成される。図13は、マスク層317も示す。
【００３１】
次に、図14Aで示されるように、ゲートスペーサ320が形成される。ゲートスペーサ320は、前もって形成された細いスペーサ318を含んでもよい。ゲートスペーサ320は、多くの様々なバリエーションを有することがわかる。例えば、図14Aで示されるように、各ゲートスペーサ320は窒化物―酸化物―窒化物―酸化物構造（nitride-oxide-nitride-oxide、NONO構造)を有してもよい。別の具体例としては、各ゲートスペーサ320は、酸化層上の窒化層(NO構造と称される)だけを有してもよい。半導体フィン310の反対の側壁上のSTIの、ゲート電極316に被覆されない露出部分は陥凹を形成する。図14Aの構造の透視図は、図14Bに示される。フィン310の高さをはっきりと示すため、ゲートスペーサ320は図示されない。得られた構造中、フィン310は二つの高さを有する。ゲートスペーサ320とゲート電極316により被覆されるフィン310(得られたFinFETのチャネル領域を含む)の部分はフィン高さHfinを有し、フィン高さは図11Bと同じである。STI領域30が陥凹することにより、半導体フィン310の被覆されない部分は、増加したフィン高さHfin'を有する。具体例としては、Hfin'は、フィン高さHfinより約2nm高いか、或いは、更に、約10nmより高い。或いは、Hfin'/Hfinの比率は、約1.05より大きく、更に、約1.08より大きいか、或いは、約1.05〜1.5である。
【００３２】
次に、図15Aで示されるように、エピタキシャル半導体層324が、半導体フィン310の露出部分でエピタキシャル成長する。エピタキシャル半導体層324は、シリコン、ゲルマニウム、カーボン、及び/又は、他の既知の半導体材料を含んでもよい。得られたFinFETがp-型の場合、エピタキシャル半導体層324は、シリコンを含んでもよく、更に、これに加えてゲルマニウムを含むことができる。得られたFinFETがn-型の場合、エピタキシャル半導体層324はシリコンを含んでもよく、更に、これに加えてカーボンを含むことができる。エピタキシャル半導体層324の厚さTは、約10nmより大きくてもよい。
【００３３】
図15Bは、図15Aの構造の別の断面図であり、この断面図は、図15Aの線15B-15Bに対して交差する垂直面により得られる。フィン高さHfinは、図15Bで示される。図15Cは、図15Aの構造の別の断面図であり、この断面図は、図15Aの線15C-15Cに対して交差する垂直面により得られる。フィン高さHfin'は、図15Cで示される。図15Bと15Cを比較すると、フィン高さHfin'の増加により、エピタキシャル半導層324の体積が増加することが観察される。半導体フィン310のフィン高さが、値Hfinから値Hfin'に増加しない場合、エピタキシャル半導体層324は、一点鎖線328上の領域に制限される。図15Bと15Cで、はっきりした可視の底部がないが、半導体フィン310は、対応するフィン部分310の反対側上のSTI領域30の上面と同じ高さの底部を有すると見なされる。従って、図15Bで示されるように、電極316直下に位置する半導体フィン310の底部は、点線327で示され、図15C中、ゲート電極316とゲートスペーサ320により被覆されない半導体フィン310の底部は、点線329で示される。底部（点線）329は、底部（点線）327より低い。
【００３４】
図16Aを参照すると、不純物注入が実行されて、半導体フィン310とエピタキシャル半導体層324中に、ソースとドレイン領域（図示しない）を形成する。ハードマスク317も除去され、ソース/ドレインシリサイド領域330とゲートシリサイド領域332が、エピタキシャル半導体層324上に形成される。ソースとドレイン領域とシリサイド領域330の形成は、既知の方法を採用することができる。シリサイド領域330と332の形成後、エピタキシャル半導体層324は、全部、或いは、部分的に消耗される。得られた構造中、シリサイド領域330は、エピタキシャル半導体層324の残り部分により、半導体フィン310から離間されるか、或いは、フィン310に対して直接接触する。
【００３５】
図16Bは、図16Aに示された構造の別の断面図で、この断面図は、図16Aの線16B-16Bに対して交差する垂直面により得られる。エピタキシャル半導体層324のエピタキシャル形成の前に、STI領域30を陥凹させることにより、ソースドレイン領域の体積が増加することが観察される。これは、ソースとドレイン領域の電流集中を減少させるプラス効果がある。応力ソース、ドレイン領域の体積の増加により、得られたFinFETのチャネル領域上の張力、或いは、圧縮応力も増加する。更に、エピタキシャル半導体層324の側壁面積が増加することにより、シリサイド領域330のサイズも増加するので、シリサイド領域330中の電力集中効果も減少する。
【００３６】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。更に、本願のスコープは、本願に開示されたプロセス、機械、生産物、組成物、手段、方法、及びステップの特定の形態に限定されるべきではない。当業者であれば、本願の開示を直ちに理解し、本願に開示の対応する実施形態と実質的に同様の機能又は結果を果たす現存又は後に開発されるプロセス、機械、製造方法、組成物、手段、方法、又はステップを、本願の開示に則って活用するであろう。従って、添付されたクレイムは、それ自体のスコープ内に、そのようなプロセス、機械、生産物、組成物、手段、方法、又はステップを含むように意図されている。加えて、クレイム夫々は、異なる実施形態を構成し、様々なクレイム及び実施形態の組み合わせは、本願の開示の範囲内である。
【符号の説明】
【００３７】
20…基板
100、200…装置領域
22…パッド層
24、317…マスク層
30、30_1、30_2…STI領域
134、234…フォトレジスト
136、236…凹部
138、238、310…フィン
Hfin1、Hfin2、Hfin'…フィン高度
160、260…フィン型電界効果とランジスタ
150、250、314…ゲート誘電体
152、252、316…ゲート電極
318…細いスペーサ
320…ゲートスペーサ
324…エピタキシャル半導体層
T…厚さ
328…点線
327、329…線
330、332…シリサイド領域
【技術分野】
【０００１】
本発明は、集積回路構造、及び集積回路の製造方法に関し、特に、半導体フィンを備えるフィン型電界効果トランジスタ（FinFET）、及び、その製造方法に関するものである。
【背景技術】
【０００２】
集積回路のスケールダウンと集積回路の高速の厳しい要求の増加に伴い、寸法（サイズ）の更なる減少と共に、より高い駆動電流を有することがトランジスタには必要となっている。よって、フィン型電界効果トランジスタ (FinFET(Fin Field Effect Transistor)) が発展している。 FinFETのチャネルは、フィンの上面部分に加え、フィンの側壁部分にも形成されるため、チャネル幅が増加する。トランジスタの駆動電流とチャネル幅は比例するため、FinFETの駆動電流は平面型トランジスタより大きい。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、新しい半導体フィン、この構造を含むフィン型電界効果トランジスタ（FinFET）、及び、その形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様に係る集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板と、前記半導体基板上にあり、第１フィン高さを有する第１半導体フィンと、前記半導体基板上にあり、第２フィン高さを有する第２半導体フィンと、を備える集積回路構造であって、前記第１フィン高さは、前記第２フィン高さより高い。
【０００５】
前記第１半導体フィンの上面は、前記第２半導体フィンの上面と同じ高さである、と良い。
【０００６】
前記第１半導体フィンの両隣に配置され、前記第１半導体フィンの底部と同じ高さの第１上面を有する第１及び第２シャロートレンチアイソレーション（以下、STIと略称する）領域と、前記第２半導体フィンの両隣に配置され、前記第２半導体フィンの底部と同じ高さの第２上面を有する第３及び第４STI領域と、を更に備え、前記第１上面は、前記第２上面より低い、と良い。
【０００７】
前記第１半導体フィンの前記上面と側壁上に形成された第１ゲート誘電体と、前記第１ゲート誘電体上に形成された第１ゲート電極と、を有する第１FinFETと、前記第２半導体フィンの前記上面と側壁上に形成された第２ゲート誘電体と、前記第２ゲート誘電体上に形成された第２ゲート電極と、を有する第２FinFETと、を更に備える、と良い。
【０００８】
前記第１FinFETはｐ型FinFETであり、前記第２FinFETはｎ型FinFETであり、前記第１FinFETと前記第２FinFETは、同一のスタティックランダムアクセスメモリセルのFinFETである、と良い。
【０００９】
前記第１フィン高さと第２フィン高さの比率は、約1.25より大きい、と良い。
【００１０】
本発明の一態様に係る集積回路の製造方法は、第１装置領域の第１部分と、第２装置領域の第２部分を有する半導体基板を提供するステップと、前記半導体基板上に、第１フィン高さを有する第１半導体フィンを形成するステップと、前記半導体基板上に、第２フィン高さを有する第２半導体フィンを形成するステップと、を備え、前記第１フィン高さを、前記第２フィン高さよりも高く形成する。
【００１１】
前記第１半導体フィンと前記第２半導体フィンを形成する前記ステップは、前記第１装置領域に対して第１シャロートレンチアイソレーション（以下、STIと略称する）領域を形成し、前記第２装置領域に対して第２STI領域を形成するステップと、 前記第１装置領域が被覆されない態様にて、前記第２装置を被覆する第１マスクを形成するステップと、前記第１STI領域を第１深さに陥凹し、前記第１STI領域の除去部分に隣接する前記半導体基板の部分により前記第１半導体フィンを形成するステップと、前記第１マスクを除去するステップと、前記第２装置領域が被覆されない態様にて、前記第１装置領域を被覆する第２マスクを形成するステップと、前記第２STI領域を、前記第１深さと異なる第２深さに陥凹し、前記第２STI領域の除去部分に隣接する前記半導体基板の部分により第２半導体フィンを形成するステップと、を備える、と良い。
【００１２】
前記第１半導体フィンと前記第２半導体フィンを形成する前記ステップは、前記第１装置領域に対して第１シャロートレンチアイソレーション（以下、STIと略称する）領域を形成し、前記第２装置領域に対して第２STI領域を形成するステップと、第１不純物を、前記第１STI領域に、第１不純物濃度までドープするステップと、第２不純物を、前記第２STI領域に、前記第１不純物濃度と異なる第２不純物濃度までドープするステップと、前記第１STI領域と前記第２STI領域を同時に陥凹するステップと、を備える、と良い。
【００１３】
前記第１半導体フィンの上面と側壁に、第１ゲート誘電体を形成するステップと、前記第１ゲート誘電体上に、第１ゲート電極を形成するステップと、を含む第１FinFETを形成するステップと、前記第２半導体フィンの上面と側壁に、第２ゲート誘電体を形成するステップと、前記第２ゲート誘電体上に、第２ゲート電極を形成するステップと、を含む第２FinFETを形成するステップと、を更に備える、と良い。
【発明の効果】
【００１４】
本発明によれば、第１及び第２装置領域に形成される素子間で各素子のパフォーマンスを容易に調整可能とすることが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図２】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図３】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図４】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図５】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図６】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図７】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図８】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図９】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図１０】本発明の実施形態にかかる異なるフィン高さを有する半導体フィンの製造の中間段階を示す断面図である。
【図１１Ａ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１１Ｂ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１２】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１３】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１４Ａ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１４Ｂ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１５Ａ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１５Ｂ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１５Ｃ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１６Ａ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１６Ｂ】本発明の別の実施形態にかかるFinFETの製造の中間段階を示す断面図と透視図である。
【図１７】半導体チップの駆動領域を示す図である。
【図１８】異なるフィン高さを有するフィンの二FinFETを含むスタティックランダムアクセスメモリを示す図である。
【発明を実施するための形態】
【００１６】
異なるフィン高さを有する半導体フィンとフィン型電界効果トランジスタ（FinFET）の新規の形成方法が提供される。また、具体例の製造中間段階が示され、様々な具体例が討論される。各具体例の図示と説明を通じて、同一／類似の要素は同一／類似の符号で表示される。
【００１７】
図1を参照すると、半導体基板20が提供される。具体例としては、半導体基板20はシリコンを含む。他の常用の材料、例えば、カーボン（carbon）、ゲルマニウム（germanium）、ガリウム（gallium）、砒素（arsenic）、窒素（nitrogen）、インジウム（indium）及び/又は、リン（phosphorus）等を半導体基板 20に含めても良い。
【００１８】
半導体基板20は、装置領域100の部分と装置領域200の部分を含む。具体例としては、装置領域100、200は、主として、ロジックコア領域、メモリ領域(例えば、埋め込み式スタティックランダムアクセスメモリ（SRAM(Static Random Access Memory)）領域等)、アナログ領域、入力/出力(Input/Output)領域（IO領域、周辺領域とも称される）、ダミー領域(ダミーパターンを形成するための領域、又はダミーパターンが形成された領域)からなる群から選択される異なる領域である。上述の装置領域は、図17に示される。具体例としては、装置領域100はロジックコア領域であり、装置領域200はIO領域である。別の具体例としては、装置領域100はp型FinFET領域であり、装置領域200はn型FinFET領域である。
【００１９】
パッド層22とマスク層24が、半導体基板20上に形成される。パッド層22は、例えば、熱酸化プロセスを用いて形成される、酸化ケイ素（ＳｉＯ）を備える薄膜であってもよい。パッド層22は、半導体基板20とマスク層24間の接着層となることができる。パッド層22は、マスク層24のエッチング時、エッチ停止層として機能することもできる。具体例としては、マスク層24は、窒化ケイ素（ＳｉＮ）からなり、例えば、低圧化学気相成長（low-pressure chemical vapor deposition、LPCVD)を用いて形成される。別の具体例では、マスク層24は、シリコンの熱窒化、プラズマ化学気相成長法 (PECVD)、或いは、プラズマ陽極窒化（plasma anodic nitridation）により形成される。後続のフォトリソグラフィプロセス中、マスク層24は、ハードマスクとして用いられる。
【００２０】
STI領域30(30_1と30_2で示される)が、基板20中に形成される。STI領域30の深さは、約100nm〜250nmであってもよいが、これに限らず、異なる深さにしてもよい。しかし、本願に開示の寸法（サイズ）は単なる例に過ぎず、使用する形成技術によって変化することができる。STI領域30の形成は、既知の方法により実行されるため、プロセスの詳細はここで詳述しない。
【００２１】
図2を参照すると、装置領域100は、フォトレジスト134によりマスクされ、装置領域200を露出させる。露出したSTI領域30_2は、その後、エッチングステップにより陥凹し、基板20中の凹部236となる。得られた構造は、図3で示される。半導体基板20の凹部236間の部分はフィン238になり、Hfin2で示されるフィン高さを有する。具体例としては、フィン高さHfin2は約15nm〜30nmであるが、それより大きくても、小さくてもよい。その後、フォトレジスト134が除去される。
【００２２】
図4を参照すると、装置領域200が、フォトレジスト234によりマスクされ、装置領域100を露出させる。露出したSTI領域30_1は、その後、エッチングステップにより陥凹し、図5で示される凹部136になる。半導体基板20の凹部136間の部分はフィン138になり、Hfin1で示されるフィン高さを有する。具体例としては、フィン高さHfin1は約25nm〜40nmであるが、それより大きくても、小さくてもよい。フィン高さHfin1、Hfin2は、異なる。フィン高さの差異(Hfin1-Hfin2)は約5nmより大きいか、或いは、更に、10nmより大きい。また、Hfin1/Hfin2の比率は、約1.25以上か、更に、約1.33より大きい。
【００２３】
次に、図6で示されるように、マスク層24とパッド層22が除去される。マスク層24が窒化ケイ素により形成される場合、熱H3PO4を用いたウェットプロセスにより除去される。パッド層22が酸化ケイ素により形成される場合、希HF酸により除去される。注意すべきことは、図6の構造中、STI領域30の底部下の基板20の部分は半導体基板と見なされ、フィン138と238は、半導体基板上であると見なされることである。
【００２４】
図7は、装置領域100、200におけるFinFET160、260の各形成を示す図である。まず、ウェルドーパント（well dopant）が、例えば、注入により、露出したフィン138、238に導入される。具体例としては、装置領域100がp-型FinFET領域であり、装置領域200がn-型FinFET領域である場合、フィン138に対して、n-型不純物、例えば、リンをドープするためn-型不純物注入が実行され、フィン238に対して、p-型不純物、例えば、ボロンをドープするためp-型不純物注入が実行される。ゲート誘電体150、250は、夫々、フィン138、238の上面と側壁を被覆するように形成される。ゲート誘電体150、250は、熱酸化により形成されるので、熱酸化シリコンを含む。その後、ゲート電極152、252が、それぞれゲート誘電体150、250上に形成される。具体例としては、各ゲート電極152、252は一つ以上のフィン138、238を被覆し、このため、得られた各FinFET160、260は、それぞれ、一つ以上のフィン138、238を含む。別の具体例としては、各フィン138、及び/又は、238が用いられて、単一のFinFETを形成する。ソース、ドレイン領域、及び、ソース、ドレインシリサイド(図示しない)を含むFinFET160、260の残りの部分が、その後、形成される。これらの形成プロセスは公知技術であり、ここで説明しない。
【００２５】
図8〜図10は別の具体例を示す図である。本具体例に用いられる初期構造は図1と同じである。次に、図8を参照すると、領域200にフォトレジスト234を形成後、第１用量の不純物の第１注入が実行されて、第１不純物をSTI領域30_1に導入する。得られたSTI領域30_1は、第１不純物濃度を有する。次に、図9で示されるように、フォトレジスト234が除去され、フォトレジスト134が形成される。第２用量の不純物の第２注入が実行されて、第２不純物をSTI領域30_2に導入する。得られたSTI領域は、第２不純物濃度を有する。具体例としては、第１不純物はリンを含み、第２不純物はボロンを含む。
【００２６】
次に、図10で示されるように、フォトレジスト134が除去され、例えば、ウェットエッチか他の方法を用いて、STI領域30に陥凹が形成される。STI領域30_1、30_2間では不純物濃度が異なるので、STI領域30_1、30_2のエッチングレートは異なり、よって、得られたフィン高さHfin1、Hfin2は異なる。フィン高さHfin1、Hfin2の違いは、パターン負荷効果（pattern-loading effect）の導入のため、STI領域30_1のパターン密度をSTI領域30_2のパターン密度と異なるようにすることにより更に増加し、これによって、STI領域30_1、30_2のエッチングレートの差が更に増加する。別の具体例においては、図8、9で示されるSTIドーピングが実行されない。しかし、STI領域30_1のパターン密度は、STI領域30_2と異なり、パターン負荷効果が用いられて、フィン高さの差異を生じる。
【００２７】
後続ステップで、ハードマスク24とパッド層22が除去され、図6で示される構造が形成される。図7で示されるように、その後、プロセスが継続されて、FinFET160と260を形成する。
【００２８】
異なる装置領域間でフィン高さを異ならせることにより、接合ウィンドウ（junction window）が増加し、よって、異なる装置領域におけるFinFETのフィン高さは、もはや、一体（同一）ではなくなる。異なる装置領域間で異なるフィン高さを有するFinFETによれば、異なる装置領域間で各装置のパフォーマンスが容易に調整できる。更に、装置領域100のFinFET160（図7）がp-型FinFETであり、装置領域200のFinFET260がn-型FinFETである場合、p-型FinFET160の得られたフィン高さは、n-型FinFET260のフィン高さより高い。従って、p-型FinFET160とn-型FinFET260は、同じSRAMセルに用いられる(図18)。例えば、p-型FinFET160はプルアップ（pull-up）トランジスタで、n-型FinFET260はプルダウン（pull-down）トランジスタであってもよい。高い電子移動度のn-型FinFET260と比較して、p-型FinFET160のフィン高さHfin1を高くすることで、低い正孔移動度（holemobility）を補償することができる。よって、p-型FinFET160とn-型FinFET260間でパフォーマンスのバランスを確保できる。
【００２９】
図11A〜16Bは、別の実施形態にかかるFinFETの製造の中間段階を示す図で、単一FinFET中のSTI領域30は異なる凹部深さを有する点が開示されている。まず、図11Aと11Bを参照すると、下方基板20と同じ材料で形成されるシリコンフィンである半導体フィン310が形成される。半導体フィン310の形成は、図2〜6のフィン138、或いは、238の形成と本質的に同じである。図11Aは、長手方向の断面図であり、点線は、フィン310と基板20が半導体ストリップにより接続されることを示す。図11Bは、幅方向の断面図である。半導体フィン310のフィン高さはHfinであり、フィン310のフィン幅はWfinである。
【００３０】
次に、図12は透視図で、ゲート誘電体314とゲート電極316が形成される。ゲート誘電体314が、フィン310の上面と側壁に形成される。ゲート電極316がゲート誘電体314上に形成される。その後、半導体フィン310に不純物注入することにより、低濃度ドープの（Lightly doped）ソースとドレイン(LDD)領域(図示しない)が形成される。具体例としては、図13で示されるように、細いスペーサ318が、ゲート誘電体314とゲート電極316の側壁上に形成され、細いスペーサ318の形成前か後に、LDD領域が形成される。選択的に、窒素で形成されるマスク層317が形成される。図13は、マスク層317も示す。
【００３１】
次に、図14Aで示されるように、ゲートスペーサ320が形成される。ゲートスペーサ320は、前もって形成された細いスペーサ318を含んでもよい。ゲートスペーサ320は、多くの様々なバリエーションを有することがわかる。例えば、図14Aで示されるように、各ゲートスペーサ320は窒化物―酸化物―窒化物―酸化物構造（nitride-oxide-nitride-oxide、NONO構造)を有してもよい。別の具体例としては、各ゲートスペーサ320は、酸化層上の窒化層(NO構造と称される)だけを有してもよい。半導体フィン310の反対の側壁上のSTIの、ゲート電極316に被覆されない露出部分は陥凹を形成する。図14Aの構造の透視図は、図14Bに示される。フィン310の高さをはっきりと示すため、ゲートスペーサ320は図示されない。得られた構造中、フィン310は二つの高さを有する。ゲートスペーサ320とゲート電極316により被覆されるフィン310(得られたFinFETのチャネル領域を含む)の部分はフィン高さHfinを有し、フィン高さは図11Bと同じである。STI領域30が陥凹することにより、半導体フィン310の被覆されない部分は、増加したフィン高さHfin'を有する。具体例としては、Hfin'は、フィン高さHfinより約2nm高いか、或いは、更に、約10nmより高い。或いは、Hfin'/Hfinの比率は、約1.05より大きく、更に、約1.08より大きいか、或いは、約1.05〜1.5である。
【００３２】
次に、図15Aで示されるように、エピタキシャル半導体層324が、半導体フィン310の露出部分でエピタキシャル成長する。エピタキシャル半導体層324は、シリコン、ゲルマニウム、カーボン、及び/又は、他の既知の半導体材料を含んでもよい。得られたFinFETがp-型の場合、エピタキシャル半導体層324は、シリコンを含んでもよく、更に、これに加えてゲルマニウムを含むことができる。得られたFinFETがn-型の場合、エピタキシャル半導体層324はシリコンを含んでもよく、更に、これに加えてカーボンを含むことができる。エピタキシャル半導体層324の厚さTは、約10nmより大きくてもよい。
【００３３】
図15Bは、図15Aの構造の別の断面図であり、この断面図は、図15Aの線15B-15Bに対して交差する垂直面により得られる。フィン高さHfinは、図15Bで示される。図15Cは、図15Aの構造の別の断面図であり、この断面図は、図15Aの線15C-15Cに対して交差する垂直面により得られる。フィン高さHfin'は、図15Cで示される。図15Bと15Cを比較すると、フィン高さHfin'の増加により、エピタキシャル半導層324の体積が増加することが観察される。半導体フィン310のフィン高さが、値Hfinから値Hfin'に増加しない場合、エピタキシャル半導体層324は、一点鎖線328上の領域に制限される。図15Bと15Cで、はっきりした可視の底部がないが、半導体フィン310は、対応するフィン部分310の反対側上のSTI領域30の上面と同じ高さの底部を有すると見なされる。従って、図15Bで示されるように、電極316直下に位置する半導体フィン310の底部は、点線327で示され、図15C中、ゲート電極316とゲートスペーサ320により被覆されない半導体フィン310の底部は、点線329で示される。底部（点線）329は、底部（点線）327より低い。
【００３４】
図16Aを参照すると、不純物注入が実行されて、半導体フィン310とエピタキシャル半導体層324中に、ソースとドレイン領域（図示しない）を形成する。ハードマスク317も除去され、ソース/ドレインシリサイド領域330とゲートシリサイド領域332が、エピタキシャル半導体層324上に形成される。ソースとドレイン領域とシリサイド領域330の形成は、既知の方法を採用することができる。シリサイド領域330と332の形成後、エピタキシャル半導体層324は、全部、或いは、部分的に消耗される。得られた構造中、シリサイド領域330は、エピタキシャル半導体層324の残り部分により、半導体フィン310から離間されるか、或いは、フィン310に対して直接接触する。
【００３５】
図16Bは、図16Aに示された構造の別の断面図で、この断面図は、図16Aの線16B-16Bに対して交差する垂直面により得られる。エピタキシャル半導体層324のエピタキシャル形成の前に、STI領域30を陥凹させることにより、ソースドレイン領域の体積が増加することが観察される。これは、ソースとドレイン領域の電流集中を減少させるプラス効果がある。応力ソース、ドレイン領域の体積の増加により、得られたFinFETのチャネル領域上の張力、或いは、圧縮応力も増加する。更に、エピタキシャル半導体層324の側壁面積が増加することにより、シリサイド領域330のサイズも増加するので、シリサイド領域330中の電力集中効果も減少する。
【００３６】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。更に、本願のスコープは、本願に開示されたプロセス、機械、生産物、組成物、手段、方法、及びステップの特定の形態に限定されるべきではない。当業者であれば、本願の開示を直ちに理解し、本願に開示の対応する実施形態と実質的に同様の機能又は結果を果たす現存又は後に開発されるプロセス、機械、製造方法、組成物、手段、方法、又はステップを、本願の開示に則って活用するであろう。従って、添付されたクレイムは、それ自体のスコープ内に、そのようなプロセス、機械、生産物、組成物、手段、方法、又はステップを含むように意図されている。加えて、クレイム夫々は、異なる実施形態を構成し、様々なクレイム及び実施形態の組み合わせは、本願の開示の範囲内である。
【符号の説明】
【００３７】
20…基板
100、200…装置領域
22…パッド層
24、317…マスク層
30、30_1、30_2…STI領域
134、234…フォトレジスト
136、236…凹部
138、238、310…フィン
Hfin1、Hfin2、Hfin'…フィン高度
160、260…フィン型電界効果とランジスタ
150、250、314…ゲート誘電体
152、252、316…ゲート電極
318…細いスペーサ
320…ゲートスペーサ
324…エピタキシャル半導体層
T…厚さ
328…点線
327、329…線
330、332…シリサイド領域
【特許請求の範囲】
【請求項１】
第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板と、
前記半導体基板上にあり、第１フィン高さを有する第１半導体フィンと、
前記半導体基板上にあり、第２フィン高さを有する第２半導体フィンと、
を備える集積回路構造であって、
前記第１フィン高さは、前記第２フィン高さより高いことを特徴とする集積回路構造。
【請求項２】
前記第１半導体フィンの上面は、前記第２半導体フィンの上面と同じ高さであることを特徴とする請求項１に記載の集積回路構造。
【請求項３】
前記第１半導体フィンの両隣に配置され、前記第１半導体フィンの底部と同じ高さの第１上面を有する第１及び第２シャロートレンチアイソレーション（以下、STIと略称する）領域と、
前記第２半導体フィンの両隣に配置され、前記第２半導体フィンの底部と同じ高さの第２上面を有する第３及び第４STI領域と、
を更に備え、
前記第１上面は、前記第２上面より低いことを特徴とする請求項１又は２に記載の集積回路構造。
【請求項４】
前記第１半導体フィンの前記上面と側壁上に形成された第１ゲート誘電体と、前記第１ゲート誘電体上に形成された第１ゲート電極と、を有する第１FinFETと、
前記第２半導体フィンの前記上面と側壁上に形成された第２ゲート誘電体と、前記第２ゲート誘電体上に形成された第２ゲート電極と、を有する第２FinFETと、
を更に備えることを特徴とする請求項１乃至３のいずれか一項に記載の集積回路構造。
【請求項５】
前記第１FinFETはｐ型FinFETであり、前記第２FinFETはｎ型FinFETであり、
前記第１FinFETと前記第２FinFETは、同一のスタティックランダムアクセスメモリセルのFinFETであることを特徴とする請求項１乃至４のいずれか一項に記載の集積回路構造。
【請求項６】
前記第１フィン高さと第２フィン高さの比率は、約1.25より大きいことを特徴とする請求項１乃至５のいずれか一項に記載の集積回路構造。
【請求項７】
第１装置領域の第１部分と、第２装置領域の第２部分からなる半導体基板を提供するステップと、
前記半導体基板上に、第１フィン高さを有する第１半導体フィンを形成するステップと、
前記半導体基板上に、第２フィン高さを有する第２半導体フィンを形成するステップと、
を備え、
前記第１フィン高さを、前記第２フィン高さよりも高く形成することを特徴とする集積回路の製造方法。
【請求項８】
前記第１半導体フィンと前記第２半導体フィンを形成する前記ステップは、
前記第１装置領域に対して第１シャロートレンチアイソレーション（以下、STIと略称する）領域を形成し、前記第２装置領域に対して第２STI領域を形成するステップと、
前記第１装置領域が被覆されない態様にて、前記第２装置を被覆する第１マスクを形成するステップと、
前記第１STI領域を第１深さに陥凹し、前記第１STI領域の除去部分に隣接する前記半導体基板の部分により前記第１半導体フィンを形成するステップと、
前記第１マスクを除去するステップと、
前記第２装置領域が被覆されない態様にて、前記第１装置領域を被覆する第２マスクを形成するステップと、
前記第２STI領域を、前記第１深さと異なる第２深さに陥凹し、前記第２STI領域の除去部分に隣接する前記半導体基板の部分により第２半導体フィンを形成するステップと、
を備える、ことを特徴とする請求項７に記載の集積回路の製造方法。
【請求項９】
前記第１半導体フィンと前記第２半導体フィンを形成する前記ステップは、
前記第１装置領域に対して第１シャロートレンチアイソレーション（以下、STIと略称する）領域を形成し、前記第２装置領域に対して第２STI領域を形成するステップと、
第１不純物を、前記第１STI領域に、第１不純物濃度までドープするステップと、
第２不純物を、前記第２STI領域に、前記第１不純物濃度と異なる第２不純物濃度までドープするステップと、
前記第１STI領域と前記第２STI領域を同時に陥凹するステップと、
を備える、ことを特徴とする請求項７に記載の集積回路の製造方法。
【請求項１０】
前記第１半導体フィンの上面と側壁に、第１ゲート誘電体を形成するステップと、前記第１ゲート誘電体上に、第１ゲート電極を形成するステップと、を含む第１FinFETを形成するステップと、
前記第２半導体フィンの上面と側壁に、第２ゲート誘電体を形成するステップと、前記第２ゲート誘電体上に、第２ゲート電極を形成するステップと、を含む第２FinFETを形成するステップと、
を更に備えることを特徴とする請求項７乃至９のいずれか一項に記載の集積回路の製造方法。
【請求項１】
第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板と、
前記半導体基板上にあり、第１フィン高さを有する第１半導体フィンと、
前記半導体基板上にあり、第２フィン高さを有する第２半導体フィンと、
を備える集積回路構造であって、
前記第１フィン高さは、前記第２フィン高さより高いことを特徴とする集積回路構造。
【請求項２】
前記第１半導体フィンの上面は、前記第２半導体フィンの上面と同じ高さであることを特徴とする請求項１に記載の集積回路構造。
【請求項３】
前記第１半導体フィンの両隣に配置され、前記第１半導体フィンの底部と同じ高さの第１上面を有する第１及び第２シャロートレンチアイソレーション（以下、STIと略称する）領域と、
前記第２半導体フィンの両隣に配置され、前記第２半導体フィンの底部と同じ高さの第２上面を有する第３及び第４STI領域と、
を更に備え、
前記第１上面は、前記第２上面より低いことを特徴とする請求項１又は２に記載の集積回路構造。
【請求項４】
前記第１半導体フィンの前記上面と側壁上に形成された第１ゲート誘電体と、前記第１ゲート誘電体上に形成された第１ゲート電極と、を有する第１FinFETと、
前記第２半導体フィンの前記上面と側壁上に形成された第２ゲート誘電体と、前記第２ゲート誘電体上に形成された第２ゲート電極と、を有する第２FinFETと、
を更に備えることを特徴とする請求項１乃至３のいずれか一項に記載の集積回路構造。
【請求項５】
前記第１FinFETはｐ型FinFETであり、前記第２FinFETはｎ型FinFETであり、
前記第１FinFETと前記第２FinFETは、同一のスタティックランダムアクセスメモリセルのFinFETであることを特徴とする請求項１乃至４のいずれか一項に記載の集積回路構造。
【請求項６】
前記第１フィン高さと第２フィン高さの比率は、約1.25より大きいことを特徴とする請求項１乃至５のいずれか一項に記載の集積回路構造。
【請求項７】
第１装置領域の第１部分と、第２装置領域の第２部分からなる半導体基板を提供するステップと、
前記半導体基板上に、第１フィン高さを有する第１半導体フィンを形成するステップと、
前記半導体基板上に、第２フィン高さを有する第２半導体フィンを形成するステップと、
を備え、
前記第１フィン高さを、前記第２フィン高さよりも高く形成することを特徴とする集積回路の製造方法。
【請求項８】
前記第１半導体フィンと前記第２半導体フィンを形成する前記ステップは、
前記第１装置領域に対して第１シャロートレンチアイソレーション（以下、STIと略称する）領域を形成し、前記第２装置領域に対して第２STI領域を形成するステップと、
前記第１装置領域が被覆されない態様にて、前記第２装置を被覆する第１マスクを形成するステップと、
前記第１STI領域を第１深さに陥凹し、前記第１STI領域の除去部分に隣接する前記半導体基板の部分により前記第１半導体フィンを形成するステップと、
前記第１マスクを除去するステップと、
前記第２装置領域が被覆されない態様にて、前記第１装置領域を被覆する第２マスクを形成するステップと、
前記第２STI領域を、前記第１深さと異なる第２深さに陥凹し、前記第２STI領域の除去部分に隣接する前記半導体基板の部分により第２半導体フィンを形成するステップと、
を備える、ことを特徴とする請求項７に記載の集積回路の製造方法。
【請求項９】
前記第１半導体フィンと前記第２半導体フィンを形成する前記ステップは、
前記第１装置領域に対して第１シャロートレンチアイソレーション（以下、STIと略称する）領域を形成し、前記第２装置領域に対して第２STI領域を形成するステップと、
第１不純物を、前記第１STI領域に、第１不純物濃度までドープするステップと、
第２不純物を、前記第２STI領域に、前記第１不純物濃度と異なる第２不純物濃度までドープするステップと、
前記第１STI領域と前記第２STI領域を同時に陥凹するステップと、
を備える、ことを特徴とする請求項７に記載の集積回路の製造方法。
【請求項１０】
前記第１半導体フィンの上面と側壁に、第１ゲート誘電体を形成するステップと、前記第１ゲート誘電体上に、第１ゲート電極を形成するステップと、を含む第１FinFETを形成するステップと、
前記第２半導体フィンの上面と側壁に、第２ゲート誘電体を形成するステップと、前記第２ゲート誘電体上に、第２ゲート電極を形成するステップと、を含む第２FinFETを形成するステップと、
を更に備えることを特徴とする請求項７乃至９のいずれか一項に記載の集積回路の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８】
【公開番号】特開２０１１−１０９１０６（Ｐ２０１１−１０９１０６Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２０１０−２５８７９４（Ｐ２０１０−２５８７９４）
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
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