不均一な半導体装置のアクティブ領域パターン形成方法
【課題】不均一な半導体装置のアクティブ領域パターン形成方法を提供する。
【解決手段】具体例によると、少なくとも３つのアクティブ領域を含む半導体装置が提供される。少なくとも３つのアクティブ領域は隣接する。少なくとも３つのアクティブ領域の縦軸は平行で、少なくとも３つのアクティブ領域は、それぞれ、対応するアクティブ領域の縦軸と交差する辺縁を有する。少なくとも３つのアクティブ領域の辺縁は弧形を形成する。
【解決手段】具体例によると、少なくとも３つのアクティブ領域を含む半導体装置が提供される。少なくとも３つのアクティブ領域は隣接する。少なくとも３つのアクティブ領域の縦軸は平行で、少なくとも３つのアクティブ領域は、それぞれ、対応するアクティブ領域の縦軸と交差する辺縁を有する。少なくとも３つのアクティブ領域の辺縁は弧形を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と半導体装置の形成方法に関するものであって、特に、不均一なアクティブ領域を有する半導体装置と、その形成方法に関するものである。
【背景技術】
【０００２】
一般に、与えられた半導体基板表面領域中のトランジスタアクティブ領域は、皆、均一な長さを有し、アクティブ領域を含む表面領域は長方形で、各アクティブ領域の長さは、長方形領域の長さである。しかし、このパターニングは、各アクティブ領域で、高いコーナー応力を生じ、且つ、アクティブ領域とアクティブ領域に隣接するシャロートレンチアイソレーション（ＳＴＩ）で、高い応力を生じるおそれがある。例えば、ＳＴＩの酸化物は、ＳＴＩで引張応力を生じ、アクティブ領域で、圧縮応力を生じる。更に、このパターニングは、通常、処理、特に、エッチングを更に困難にする。これは、隣接したアクティブ領域間に、時々、異なるスペースがあり、異なる負荷効果と化学反応が生じ、均一なアクティブ領域を維持するのが困難であるからである。
【０００３】
これらの問題は、トランジスタサイズを更に縮小するにつれて、更に顕著になる。この問題は、平面型電界効果トランジスタとフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）両方に現れるが、ＦｉｎＦＥＴで、更に、解決が難しい。よって、上述の問題と欠点を解決する方法が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、不均一なアクティブ領域を有する半導体装置と、その形成方法を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の具体例によると、半導体装置は、少なくとも３つのアクティブ領域を備える。少なくとも３つのアクティブ領域は隣接している。少なくとも３つのアクティブ領域の縦軸は平行で、少なくとも３つのアクティブ領域は、それぞれ、対応するアクティブ領域の縦軸と交差する辺縁を有する。少なくとも３つのアクティブ領域の辺縁は、弧形を形成する。
【０００６】
別の具体例は、半導体装置の形成方法を提供する。本方法は、半導体基板を提供するステップと、半導体基板上にフォトレジストを形成するステップと、半導体基板上のフォトレジストをパターニングし、フォトマスクを用いて、半導体基板の露出領域を形成するステップと、半導体基板の露出領域をエッチングするステップと、を備え、半導体基板の露出領域の辺縁はアクティブ領域の辺縁を定める。フォトマスクは、曲線辺縁を有する透明領域を有し、この曲線辺縁は、半導体基板の露出領域の辺縁を定める。各アクティブ領域は、それぞれの辺縁で交差する縦長さを有する。
【０００７】
更なる具体例は、半導体装置の形成方法を提供する。本方法は、半導体基板を提供するステップと、半導体基板上にフィンを形成するステップと、フィンをパターニングするステップと、からなり、各フィンは辺縁を有し、フィンの辺縁は弧形を形成する。
【発明の効果】
【０００８】
装置の総抵抗を減少させ、また、集積回路中に発生するＲＣ遅延を減少させることができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】具体例によるトランジスタアクティブ領域を有する半導体基板の領域を示す図である。
【図１Ｂ】別の具体例によるもう一種の辺縁を有するアクティブ領域を示し、図１Ａの配置の一部分を示す図である。
【図２】具体例によるアクティブ領域を有するＦｉｎＦＥＴを備える半導体基板を示す図である。
【図３】別の具体例によるトランジスタアクティブ領域を有する半導体基板の領域を示す図である。
【図４】別の具体例によるアクティブ領域を有するＦｉｎＦＥＴからなる半導体基板を示す立体図である。
【図５Ａ】具体例による半導体基板の立体図である。
【図５Ｂ】図５Ａの具体例の半導体基板の断面図である。
【図６Ａ】具体例によるエッチング工程でフィンを形成後のＦｉｎＦＥＴの半導体基板を示す図である。
【図６Ｂ】図６Ａの具体例の半導体基板の断面図である。
【図７Ａ】具体例による誘電層を堆積後の半導体基板を示す図である。
【図７Ｂ】図７Ａの具体例の半導体基板の断面図である。
【図８】具体例によるフィンと保護マスクを有する半導体を示す平面図である。
【図９】図８の具体例のエッチング工程後の基板を示す立体図である。
【図１０】具体例によるフィンとカッティングマスクを有する半導体基板を示す平面図である。
【図１１】図１０の具体例のエッチング工程後の基板を示す立体図である。
【図１２】図９または図１１の具体例によるＦｉｎＦＥＴの形成完了後の基板の断面図である。
【発明を実施するための形態】
【００１０】
以下で説明される具体例で、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）に用いられる不均一パターンのアクティブ領域と称される。別の具体例は、別のトランジスタの応用も含まれ、例えば、平面型電界トランジスタ、或いは、異なる設計目的、例えば、パフォーマンスや信頼性の改善に用いてもよい。
【００１１】
図１Ａは、具体例によるトランジスタアクティブ領域を備える半導体基板領域のレイアウトを示す。レイアウトは、アクティブ領域２〜２０のパターンを有する。パターンは均一ではなく、このパターン中、アクティブ領域の群の辺縁は、群の中心に関して凸状弧形（convex arc）の形状になっている。注意すべきことは、凸状弧形の半径は、パターン中の一点に延伸するか、或いは、パターン外の一点に延伸することである。上述の弧形に適合する辺縁のそれぞれは、アクティブ領域の辺縁、および／または、表面で、アクティブ領域の縦軸と交差する。縦軸は直線で、アクティブ領域のチャネル幅に平行な方向に延伸するか、或いは、図のように、ｘ軸に平行に延伸する。単一アクティブ領域の辺縁は、実質上、弧形に適合するが、丸くしてもよく、独立した辺縁は、特に、ウィンドウ処理のために、実質上、弧形に適合しない。これらの二つの状況は、図１Ｂで示される。図１Ｂは、図１Ａで示されるアクティブ領域２０の辺縁のように、実質上、弧形に適合する辺縁を示し、別の実施例は、辺縁が丸い時のアクティブ領域２０′の辺縁の例を示す。各具体例は、本発明の範囲内と見なされる。
【００１２】
図２は、具体例による半導体基板５０の同じ領域の立体図で、アクティブ領域を有するＦｉｎＦＥＴを備える。本構造は、アクティブ領域、或いは、フィン５２〜６０とゲート電極６２と６４を備え、ＦｉｎＦＥＴ６６〜８０を形成する。本構造は、更に、アクティブ領域５２〜６０を囲む絶縁領域８２を有する。他の部分、例えば、誘電層、特に、ゲート誘電層を省略して、簡潔にする。図１Ａと同様に、アクティブ領域は、不均一な辺縁を有する。図２で示されるように、ＦｉｎＦＥＴ６６〜７４のアクティブ領域５２〜６０の右側辺縁は、凸状弧形８４に適合する。更に、アクティブ領域５２と５４の左側辺縁は、凸状弧形８６に適合する。同様に、ＦｉｎＦＥＴ７６、７８、および、８０のアクティブ領域５６〜６０の左側辺縁は、凸状弧形８８になっている。
【００１３】
図１Ａ−１Ｂと２で示される具体例は、アクティブ領域の公知の均一パターンより優れた長所を実現することがわかる。これらの具体例を用いることにより、不均一パターンの辺縁近くのアクティブ領域は小さくすることができる。パターン中央のアクティブ領域に比べて、境界部のアクティブ領域の寸法を縮減し、このパターン中のアクティブ領域を囲むＳＴＩ領域中の応力を減少させることができる。アクティブ領域の境界尺寸の縮減は、ＳＴＩ領域を大きくし、結局、ＳＴＩ中の引張応力が弛緩されることができる。これは、ＳＴＩ領域のブレークダウンと電流漏れを防止し得る利点がある。
【００１４】
図３は、別の具体例によるトランジスタアクティブ領域を含む半導体基板領域のレイアウトを示す。レイアウトは、アクティブ領域２２〜４０のパターンを備える。このパターンは均一でなく、このパターン中、アクティブ領域の群の辺縁は、群の中心に関して凹状弧形の形状になっている。図１Ｂと同様に、アクティブ領域の個々の辺縁は、各辺縁が、処理により、実質上弧形にならないように形成されることができる。
【００１５】
図４は、具体例によるアクティブ領域を有するＦｉｎＦＥＴからなる半導体基板１５０の同じ領域の立体図である。本構造は、アクティブ領域、或いは、フィン１５２〜１６０と、ゲート電極１６２と１６４を備え、ＦｉｎＦＥＴ１６６〜１８０を形成する。本構造は、更に、アクティブ領域１５２〜１６０を囲む絶縁領域１８２を含む。図３と同様に、アクティブ領域は不均一辺縁を有する。図４で示されるように、ＦｉｎＦＥＴ１６６〜１７４のアクティブ領域１５２〜１６０の右側辺縁は、凹状弧形１８４に適合する。更に、アクティブ領域１５２と１５４の左側辺縁は、凹状弧形１８６に適合する。同様に、ＦｉｎＦＥＴ１７６、１７８、および、１８０のアクティブ領域１５６〜１６０の辺縁は、凹状弧形１８８に適合する。
【００１６】
図３と図４で示される具体例は、アクティブ領域の公知の均一パターンより優れた長所を実現することがわかる。これらの具体例を用いることにより、不均一パターンの辺縁に近接するアクティブ領域は大きくなる。境界アクティブ領域のサイズの増加は、コンタクトを大きくし、アクティブ領域の接触抵抗を減少させることができ、これにより、装置の総抵抗を減少させることができる。更に、サイズの増加により、好ましいソース／ドレインエピタキシャルプロファイルが提供され、接触領域を増加し、アクティブ領域中の欠陥を減少させることにより、コンタクト抵抗および全体的な抵抗を減少させる。これは、集積回路中に発生するＲＣ遅延を減少させることができることに優れている。
【００１７】
図５Ａ〜図１２は、上述の構造を実現するプロセスを示す。図５Ａは、半導体基板２００を示し、例えば、シリコン、シリコンゲルマニウム、或いは、類似物である。図５Ｂは、図５Ａの線Ａ−Ａに沿った半導体基板２００の断面図である。図６Ａは、エッチングプロセス後の半導体基板２００を示し、ＦｉｎＦＥＴのフィン２０２、２０４、２０６、２０８、および、２１０を形成する。図６Ｂは、図６Ａの線Ａ−Ａに沿った半導体基板２００の断面図である。図７Ａは、堆積および後続の化学機械研磨（ＣＭＰ）により、誘電体２１８が、フィン２０２、２０４、２０６、２０８、および、２１０間に形成され、シャロートレンチアイソレーション（ＳＴＩ）を形成した半導体基板２００を示す。図７Ｂは、図７Ａの線Ａ−Ａに沿った半導体基板２００の断面図である。これらの処理ステップは全て公知技術であり、ここで詳述しない。
【００１８】
図８〜図１１は、不均一フィンのアクティブ領域パターンの形成ステップを示す。フォトレジストは、簡潔にするために、図示されていないが、図８〜１０の内容はフォトレジストに関係する。本技術分野を熟知する者なら、フォトレジストの応用と功能が理解できる。図８は、フィン２０２、２０４、２０６、２０８、および、２１０と誘電体２１８を有する半導体基板２００の平面図である。半導体基板は、その上に形成されたフォトレジスト層を有し（図示しない）、フォトレジストは、不透明領域２１２により示されるマスクにより露光する。不透明領域２１２は、不均一アクティブ領域パターンが配置される領域を定める。マスクは、フィン２０２、２０４、２０６、２０８と２１０の部分に位置するフォトレジストを除去し、露光させる。例えば、マスクは、正のフォトレジストに使用されるダークトーンマスクである。露光後の正のフォトレジストは溶解可能になり、表面から除去される。露光されない正のフォトレジストは、フィン２０２、２０４、２０６、２０８、と２１０の部分の上に残される。
【００１９】
マスクの不透明領域２１２の辺縁のｘ軸方向に平行でない部分は、不透明領域２１２の内部に関して凸状弧形を示す。アクティブ領域は、凸状弧形の輪郭に合せられる。エッチプロセスが、フィン２０２、２０４、２０６、２０８と２１０の露出部分を除去するために実行される。エッチプロセスは、誘電体２１８をエッチングせずに、フィン２０２、２０４、２０６、２０８と２１０を選択的にエッチングするエッチング液を用いる。図９は、図８で示されるエッチングプロセス実行後の基板２００の立体図である。フィン２０２′、２０４′、２０６′、２０８′と２１０′は、エッチング後に残された部分で、且つ、不均一なアクティブ領域パターンを形成し、その辺縁は、凸状弧形になっている。
【００２０】
図１０と１１はエッチングの別の方法を示す図である。図１０は、フィン２０２、２０４、２０６、２０８と２１０と誘電体２１８を有する半導体基板２００の平面図である。半導体基板は、その上に形成されたフォトレジスト（図示しない）を有し、不透明領域２１４と２１６により示されるカッティングマスクにより露光する。不透明領域２１４と２１６外側の透明領域は、不均一アクティブ領域パターンが存在する領域を定める。カッティングマスクは、フィン２０２、２０４、２０６、２０８と２１０の部分の上にある、除去すべき（to be removed）フォトレジストが、露光されないようにする。図１０は、カッティングマスクは、負のフォトレジストにより用いられるクリアトーンマスクであり得ることを示す。露光しない負のフォトレジストは溶解でき、除去される。不透明領域２１４と２１６の部分の下に位置しない負のフォトレジストが露光され、フォトレジストがこれらの領域で残る。
【００２１】
ｘ軸方向に延びていない、不透明領域２１４と２１６の辺縁は、フィン２０２、２０４、２０６、２０８と２１０の内部部分（レジストが露出する部分）に関して凹状弧形を示す。アクティブ領域は、凹状弧形の外郭に適合する。エッチプロセスが、フィン２０２、２０４、２０６、２０８と２１０の不透明領域２１４と２１６により露光しないフォトレジストに被覆される部分を除去するために、実行される。図１１は、図１０で示されるエッチング後の基板２００の立体図である。フィン２０２″、２０４″、２０６″、２０８″と２１０″は、カッティングプロセス後に残る部分で、辺縁が凹状弧形に適合する不均一なアクティブ領域パターンを形成する。
【００２２】
図８と９、或いは、図１０と１１で示されるプロセス後、ＦｉｎＦＥＴの残りは、公知の方法により形成される。例えば、図１２中、誘電体２１８が陥没し、ゲート誘電体２２０層、ゲート電極２２２が形成される。これにより、図２、或いは、図４で示される構造が形成される。
【００２３】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変形、代替、改変を加えることができる。例えば、カッティングマスクとプロテクションマスクが用いられて、凹状、或いは、凸状弧形を形成したが、以上の説明は使用できるマスクのタイプは限定されない。この他、本領域を熟知する者なら分かるように、本発明の具体例の範囲中、各種プロセスを変化させて、ＦｉｎＦＥＴの残りの部分を形成することができる。埋め込み酸化物（buried oxide、BOX）やシリコンオンインシュレータ（silicon on insulator、SOI）の公知技術が使用され、上述の構造とプロセスを置換することができる。更に、フィンアクティブ領域の形成はエピタキシャル成長により完成される。更に、具体例中、接触抵抗を減少させる、或いは、ＳＴＩ応力を低下させるあらゆる応用を考慮することもできる。
【００２４】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００２５】
２、４、６、８、１０、１２、１４、１６、１８、２０、２０′ アクティブ領域
２２、２４、２６、２８、３０、３２、３４、３６、３８、４０ アクティブ領域
５０ 半導体基板
５２、５４、５６、５８、６０ アクティブ領域
６２、６４ ゲート電極
６６、６８、７０、７２、７４、７６、７８、８０ フィン型電界効果トランジスタ
８２ 絶縁領域
８４、８６、８８ 凸状弧形
１５０ 半導体基板
１５２、１５４、１５６、１５８、１６０ アクティブ領域
１６２、１６４ ゲート電極
１６６、１６８、１７０、１７２、１７４、１７６、１７８、１８０ フィン型電界効果トランジスタ
１８２ 絶縁領域
１８４、１８６、１８８ 凹状弧形
２００ 半導体基板
２０２、２０４、２０６、２０８、２１０ フィン
２０２′、２０４′、２０６′、２０８′、２１０′ フィン
２０２″、２０４″、２０６″、２０８″、２１０″ フィン
２１２、２１４、２１６ 不透明領域
２１８ 誘電層
２２０ ゲート誘電層
２２２ ゲート電極
【技術分野】
【０００１】
本発明は、半導体装置と半導体装置の形成方法に関するものであって、特に、不均一なアクティブ領域を有する半導体装置と、その形成方法に関するものである。
【背景技術】
【０００２】
一般に、与えられた半導体基板表面領域中のトランジスタアクティブ領域は、皆、均一な長さを有し、アクティブ領域を含む表面領域は長方形で、各アクティブ領域の長さは、長方形領域の長さである。しかし、このパターニングは、各アクティブ領域で、高いコーナー応力を生じ、且つ、アクティブ領域とアクティブ領域に隣接するシャロートレンチアイソレーション（ＳＴＩ）で、高い応力を生じるおそれがある。例えば、ＳＴＩの酸化物は、ＳＴＩで引張応力を生じ、アクティブ領域で、圧縮応力を生じる。更に、このパターニングは、通常、処理、特に、エッチングを更に困難にする。これは、隣接したアクティブ領域間に、時々、異なるスペースがあり、異なる負荷効果と化学反応が生じ、均一なアクティブ領域を維持するのが困難であるからである。
【０００３】
これらの問題は、トランジスタサイズを更に縮小するにつれて、更に顕著になる。この問題は、平面型電界効果トランジスタとフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）両方に現れるが、ＦｉｎＦＥＴで、更に、解決が難しい。よって、上述の問題と欠点を解決する方法が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、不均一なアクティブ領域を有する半導体装置と、その形成方法を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の具体例によると、半導体装置は、少なくとも３つのアクティブ領域を備える。少なくとも３つのアクティブ領域は隣接している。少なくとも３つのアクティブ領域の縦軸は平行で、少なくとも３つのアクティブ領域は、それぞれ、対応するアクティブ領域の縦軸と交差する辺縁を有する。少なくとも３つのアクティブ領域の辺縁は、弧形を形成する。
【０００６】
別の具体例は、半導体装置の形成方法を提供する。本方法は、半導体基板を提供するステップと、半導体基板上にフォトレジストを形成するステップと、半導体基板上のフォトレジストをパターニングし、フォトマスクを用いて、半導体基板の露出領域を形成するステップと、半導体基板の露出領域をエッチングするステップと、を備え、半導体基板の露出領域の辺縁はアクティブ領域の辺縁を定める。フォトマスクは、曲線辺縁を有する透明領域を有し、この曲線辺縁は、半導体基板の露出領域の辺縁を定める。各アクティブ領域は、それぞれの辺縁で交差する縦長さを有する。
【０００７】
更なる具体例は、半導体装置の形成方法を提供する。本方法は、半導体基板を提供するステップと、半導体基板上にフィンを形成するステップと、フィンをパターニングするステップと、からなり、各フィンは辺縁を有し、フィンの辺縁は弧形を形成する。
【発明の効果】
【０００８】
装置の総抵抗を減少させ、また、集積回路中に発生するＲＣ遅延を減少させることができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】具体例によるトランジスタアクティブ領域を有する半導体基板の領域を示す図である。
【図１Ｂ】別の具体例によるもう一種の辺縁を有するアクティブ領域を示し、図１Ａの配置の一部分を示す図である。
【図２】具体例によるアクティブ領域を有するＦｉｎＦＥＴを備える半導体基板を示す図である。
【図３】別の具体例によるトランジスタアクティブ領域を有する半導体基板の領域を示す図である。
【図４】別の具体例によるアクティブ領域を有するＦｉｎＦＥＴからなる半導体基板を示す立体図である。
【図５Ａ】具体例による半導体基板の立体図である。
【図５Ｂ】図５Ａの具体例の半導体基板の断面図である。
【図６Ａ】具体例によるエッチング工程でフィンを形成後のＦｉｎＦＥＴの半導体基板を示す図である。
【図６Ｂ】図６Ａの具体例の半導体基板の断面図である。
【図７Ａ】具体例による誘電層を堆積後の半導体基板を示す図である。
【図７Ｂ】図７Ａの具体例の半導体基板の断面図である。
【図８】具体例によるフィンと保護マスクを有する半導体を示す平面図である。
【図９】図８の具体例のエッチング工程後の基板を示す立体図である。
【図１０】具体例によるフィンとカッティングマスクを有する半導体基板を示す平面図である。
【図１１】図１０の具体例のエッチング工程後の基板を示す立体図である。
【図１２】図９または図１１の具体例によるＦｉｎＦＥＴの形成完了後の基板の断面図である。
【発明を実施するための形態】
【００１０】
以下で説明される具体例で、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）に用いられる不均一パターンのアクティブ領域と称される。別の具体例は、別のトランジスタの応用も含まれ、例えば、平面型電界トランジスタ、或いは、異なる設計目的、例えば、パフォーマンスや信頼性の改善に用いてもよい。
【００１１】
図１Ａは、具体例によるトランジスタアクティブ領域を備える半導体基板領域のレイアウトを示す。レイアウトは、アクティブ領域２〜２０のパターンを有する。パターンは均一ではなく、このパターン中、アクティブ領域の群の辺縁は、群の中心に関して凸状弧形（convex arc）の形状になっている。注意すべきことは、凸状弧形の半径は、パターン中の一点に延伸するか、或いは、パターン外の一点に延伸することである。上述の弧形に適合する辺縁のそれぞれは、アクティブ領域の辺縁、および／または、表面で、アクティブ領域の縦軸と交差する。縦軸は直線で、アクティブ領域のチャネル幅に平行な方向に延伸するか、或いは、図のように、ｘ軸に平行に延伸する。単一アクティブ領域の辺縁は、実質上、弧形に適合するが、丸くしてもよく、独立した辺縁は、特に、ウィンドウ処理のために、実質上、弧形に適合しない。これらの二つの状況は、図１Ｂで示される。図１Ｂは、図１Ａで示されるアクティブ領域２０の辺縁のように、実質上、弧形に適合する辺縁を示し、別の実施例は、辺縁が丸い時のアクティブ領域２０′の辺縁の例を示す。各具体例は、本発明の範囲内と見なされる。
【００１２】
図２は、具体例による半導体基板５０の同じ領域の立体図で、アクティブ領域を有するＦｉｎＦＥＴを備える。本構造は、アクティブ領域、或いは、フィン５２〜６０とゲート電極６２と６４を備え、ＦｉｎＦＥＴ６６〜８０を形成する。本構造は、更に、アクティブ領域５２〜６０を囲む絶縁領域８２を有する。他の部分、例えば、誘電層、特に、ゲート誘電層を省略して、簡潔にする。図１Ａと同様に、アクティブ領域は、不均一な辺縁を有する。図２で示されるように、ＦｉｎＦＥＴ６６〜７４のアクティブ領域５２〜６０の右側辺縁は、凸状弧形８４に適合する。更に、アクティブ領域５２と５４の左側辺縁は、凸状弧形８６に適合する。同様に、ＦｉｎＦＥＴ７６、７８、および、８０のアクティブ領域５６〜６０の左側辺縁は、凸状弧形８８になっている。
【００１３】
図１Ａ−１Ｂと２で示される具体例は、アクティブ領域の公知の均一パターンより優れた長所を実現することがわかる。これらの具体例を用いることにより、不均一パターンの辺縁近くのアクティブ領域は小さくすることができる。パターン中央のアクティブ領域に比べて、境界部のアクティブ領域の寸法を縮減し、このパターン中のアクティブ領域を囲むＳＴＩ領域中の応力を減少させることができる。アクティブ領域の境界尺寸の縮減は、ＳＴＩ領域を大きくし、結局、ＳＴＩ中の引張応力が弛緩されることができる。これは、ＳＴＩ領域のブレークダウンと電流漏れを防止し得る利点がある。
【００１４】
図３は、別の具体例によるトランジスタアクティブ領域を含む半導体基板領域のレイアウトを示す。レイアウトは、アクティブ領域２２〜４０のパターンを備える。このパターンは均一でなく、このパターン中、アクティブ領域の群の辺縁は、群の中心に関して凹状弧形の形状になっている。図１Ｂと同様に、アクティブ領域の個々の辺縁は、各辺縁が、処理により、実質上弧形にならないように形成されることができる。
【００１５】
図４は、具体例によるアクティブ領域を有するＦｉｎＦＥＴからなる半導体基板１５０の同じ領域の立体図である。本構造は、アクティブ領域、或いは、フィン１５２〜１６０と、ゲート電極１６２と１６４を備え、ＦｉｎＦＥＴ１６６〜１８０を形成する。本構造は、更に、アクティブ領域１５２〜１６０を囲む絶縁領域１８２を含む。図３と同様に、アクティブ領域は不均一辺縁を有する。図４で示されるように、ＦｉｎＦＥＴ１６６〜１７４のアクティブ領域１５２〜１６０の右側辺縁は、凹状弧形１８４に適合する。更に、アクティブ領域１５２と１５４の左側辺縁は、凹状弧形１８６に適合する。同様に、ＦｉｎＦＥＴ１７６、１７８、および、１８０のアクティブ領域１５６〜１６０の辺縁は、凹状弧形１８８に適合する。
【００１６】
図３と図４で示される具体例は、アクティブ領域の公知の均一パターンより優れた長所を実現することがわかる。これらの具体例を用いることにより、不均一パターンの辺縁に近接するアクティブ領域は大きくなる。境界アクティブ領域のサイズの増加は、コンタクトを大きくし、アクティブ領域の接触抵抗を減少させることができ、これにより、装置の総抵抗を減少させることができる。更に、サイズの増加により、好ましいソース／ドレインエピタキシャルプロファイルが提供され、接触領域を増加し、アクティブ領域中の欠陥を減少させることにより、コンタクト抵抗および全体的な抵抗を減少させる。これは、集積回路中に発生するＲＣ遅延を減少させることができることに優れている。
【００１７】
図５Ａ〜図１２は、上述の構造を実現するプロセスを示す。図５Ａは、半導体基板２００を示し、例えば、シリコン、シリコンゲルマニウム、或いは、類似物である。図５Ｂは、図５Ａの線Ａ−Ａに沿った半導体基板２００の断面図である。図６Ａは、エッチングプロセス後の半導体基板２００を示し、ＦｉｎＦＥＴのフィン２０２、２０４、２０６、２０８、および、２１０を形成する。図６Ｂは、図６Ａの線Ａ−Ａに沿った半導体基板２００の断面図である。図７Ａは、堆積および後続の化学機械研磨（ＣＭＰ）により、誘電体２１８が、フィン２０２、２０４、２０６、２０８、および、２１０間に形成され、シャロートレンチアイソレーション（ＳＴＩ）を形成した半導体基板２００を示す。図７Ｂは、図７Ａの線Ａ−Ａに沿った半導体基板２００の断面図である。これらの処理ステップは全て公知技術であり、ここで詳述しない。
【００１８】
図８〜図１１は、不均一フィンのアクティブ領域パターンの形成ステップを示す。フォトレジストは、簡潔にするために、図示されていないが、図８〜１０の内容はフォトレジストに関係する。本技術分野を熟知する者なら、フォトレジストの応用と功能が理解できる。図８は、フィン２０２、２０４、２０６、２０８、および、２１０と誘電体２１８を有する半導体基板２００の平面図である。半導体基板は、その上に形成されたフォトレジスト層を有し（図示しない）、フォトレジストは、不透明領域２１２により示されるマスクにより露光する。不透明領域２１２は、不均一アクティブ領域パターンが配置される領域を定める。マスクは、フィン２０２、２０４、２０６、２０８と２１０の部分に位置するフォトレジストを除去し、露光させる。例えば、マスクは、正のフォトレジストに使用されるダークトーンマスクである。露光後の正のフォトレジストは溶解可能になり、表面から除去される。露光されない正のフォトレジストは、フィン２０２、２０４、２０６、２０８、と２１０の部分の上に残される。
【００１９】
マスクの不透明領域２１２の辺縁のｘ軸方向に平行でない部分は、不透明領域２１２の内部に関して凸状弧形を示す。アクティブ領域は、凸状弧形の輪郭に合せられる。エッチプロセスが、フィン２０２、２０４、２０６、２０８と２１０の露出部分を除去するために実行される。エッチプロセスは、誘電体２１８をエッチングせずに、フィン２０２、２０４、２０６、２０８と２１０を選択的にエッチングするエッチング液を用いる。図９は、図８で示されるエッチングプロセス実行後の基板２００の立体図である。フィン２０２′、２０４′、２０６′、２０８′と２１０′は、エッチング後に残された部分で、且つ、不均一なアクティブ領域パターンを形成し、その辺縁は、凸状弧形になっている。
【００２０】
図１０と１１はエッチングの別の方法を示す図である。図１０は、フィン２０２、２０４、２０６、２０８と２１０と誘電体２１８を有する半導体基板２００の平面図である。半導体基板は、その上に形成されたフォトレジスト（図示しない）を有し、不透明領域２１４と２１６により示されるカッティングマスクにより露光する。不透明領域２１４と２１６外側の透明領域は、不均一アクティブ領域パターンが存在する領域を定める。カッティングマスクは、フィン２０２、２０４、２０６、２０８と２１０の部分の上にある、除去すべき（to be removed）フォトレジストが、露光されないようにする。図１０は、カッティングマスクは、負のフォトレジストにより用いられるクリアトーンマスクであり得ることを示す。露光しない負のフォトレジストは溶解でき、除去される。不透明領域２１４と２１６の部分の下に位置しない負のフォトレジストが露光され、フォトレジストがこれらの領域で残る。
【００２１】
ｘ軸方向に延びていない、不透明領域２１４と２１６の辺縁は、フィン２０２、２０４、２０６、２０８と２１０の内部部分（レジストが露出する部分）に関して凹状弧形を示す。アクティブ領域は、凹状弧形の外郭に適合する。エッチプロセスが、フィン２０２、２０４、２０６、２０８と２１０の不透明領域２１４と２１６により露光しないフォトレジストに被覆される部分を除去するために、実行される。図１１は、図１０で示されるエッチング後の基板２００の立体図である。フィン２０２″、２０４″、２０６″、２０８″と２１０″は、カッティングプロセス後に残る部分で、辺縁が凹状弧形に適合する不均一なアクティブ領域パターンを形成する。
【００２２】
図８と９、或いは、図１０と１１で示されるプロセス後、ＦｉｎＦＥＴの残りは、公知の方法により形成される。例えば、図１２中、誘電体２１８が陥没し、ゲート誘電体２２０層、ゲート電極２２２が形成される。これにより、図２、或いは、図４で示される構造が形成される。
【００２３】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変形、代替、改変を加えることができる。例えば、カッティングマスクとプロテクションマスクが用いられて、凹状、或いは、凸状弧形を形成したが、以上の説明は使用できるマスクのタイプは限定されない。この他、本領域を熟知する者なら分かるように、本発明の具体例の範囲中、各種プロセスを変化させて、ＦｉｎＦＥＴの残りの部分を形成することができる。埋め込み酸化物（buried oxide、BOX）やシリコンオンインシュレータ（silicon on insulator、SOI）の公知技術が使用され、上述の構造とプロセスを置換することができる。更に、フィンアクティブ領域の形成はエピタキシャル成長により完成される。更に、具体例中、接触抵抗を減少させる、或いは、ＳＴＩ応力を低下させるあらゆる応用を考慮することもできる。
【００２４】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００２５】
２、４、６、８、１０、１２、１４、１６、１８、２０、２０′ アクティブ領域
２２、２４、２６、２８、３０、３２、３４、３６、３８、４０ アクティブ領域
５０ 半導体基板
５２、５４、５６、５８、６０ アクティブ領域
６２、６４ ゲート電極
６６、６８、７０、７２、７４、７６、７８、８０ フィン型電界効果トランジスタ
８２ 絶縁領域
８４、８６、８８ 凸状弧形
１５０ 半導体基板
１５２、１５４、１５６、１５８、１６０ アクティブ領域
１６２、１６４ ゲート電極
１６６、１６８、１７０、１７２、１７４、１７６、１７８、１８０ フィン型電界効果トランジスタ
１８２ 絶縁領域
１８４、１８６、１８８ 凹状弧形
２００ 半導体基板
２０２、２０４、２０６、２０８、２１０ フィン
２０２′、２０４′、２０６′、２０８′、２１０′ フィン
２０２″、２０４″、２０６″、２０８″、２１０″ フィン
２１２、２１４、２１６ 不透明領域
２１８ 誘電層
２２０ ゲート誘電層
２２２ ゲート電極
【特許請求の範囲】
【請求項１】
半導体装置であって、少なくとも３つのアクティブ領域を備え、前記少なくとも３つのアクティブ領域は隣接し、前記少なくとも３つのアクティブ領域の縦軸は平行で、前記少なくとも３つのアクティブ領域は、それぞれ、対応する前記アクティブ領域の縦軸と交差する辺縁を有し、前記少なくとも３つのアクティブ領域の辺縁は、弧形を形成することを特徴とする半導体装置。
【請求項２】
前記弧形は凸状であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記弧形は凹状であることを特徴とする請求項１記載の半導体装置。
【請求項４】
更に、前記少なくとも３つのアクティブ領域の少なくとも１つの上のゲート誘電体、前記ゲート誘電体上のゲート電極、を有し、前記少なくとも３つのアクティブ領域の１つ、前記ゲート誘電体、および、前記ゲート電極は、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を形成することを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体装置の形成方法であって、前記方法は、
半導体基板を提供するステップと、
前記半導体基板上にフォトレジストを形成するステップと、
前記半導体基板上の前記フォトレジストをパターニングし、フォトマスクを用いて、前記半導体基板の露出領域を露出するステップと、
前記半導体基板の前記露出領域をエッチングするステップと、
を備え、
前記フォトマスクは、曲線辺縁を有する透明領域を有し、前記曲線辺縁は、前記半導体基板の前記露出領域の前記辺縁を定め、
各アクティブ領域は、それぞれの辺縁で交差する縦長さを有することを特徴とする方法。
【請求項６】
前記パターニングの前に、更に、前記アクティブ領域を含むストリップを前記半導体基板中に形成するステップを含むことを特徴とする請求項５記載の方法。
【請求項７】
前記アクティブ領域はフィンアクティブ領域であることを特徴とする請求項５記載の方法。
【請求項８】
半導体装置の形成方法であって、前記方法は、
半導体基板を提供するステップと、
前記半導体基板上にフィンを形成するステップと、
前記フィンをパターニングするステップと、
を備え、各フィンは辺縁を有し、前記フィンの辺縁を弧形に形成することを特徴とする方法。
【請求項９】
前記弧形は凸状であることを特徴とする請求項８記載の方法。
【請求項１０】
前記弧形は凹状であることを特徴とする請求項８記載の方法。
【請求項１】
半導体装置であって、少なくとも３つのアクティブ領域を備え、前記少なくとも３つのアクティブ領域は隣接し、前記少なくとも３つのアクティブ領域の縦軸は平行で、前記少なくとも３つのアクティブ領域は、それぞれ、対応する前記アクティブ領域の縦軸と交差する辺縁を有し、前記少なくとも３つのアクティブ領域の辺縁は、弧形を形成することを特徴とする半導体装置。
【請求項２】
前記弧形は凸状であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記弧形は凹状であることを特徴とする請求項１記載の半導体装置。
【請求項４】
更に、前記少なくとも３つのアクティブ領域の少なくとも１つの上のゲート誘電体、前記ゲート誘電体上のゲート電極、を有し、前記少なくとも３つのアクティブ領域の１つ、前記ゲート誘電体、および、前記ゲート電極は、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を形成することを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体装置の形成方法であって、前記方法は、
半導体基板を提供するステップと、
前記半導体基板上にフォトレジストを形成するステップと、
前記半導体基板上の前記フォトレジストをパターニングし、フォトマスクを用いて、前記半導体基板の露出領域を露出するステップと、
前記半導体基板の前記露出領域をエッチングするステップと、
を備え、
前記フォトマスクは、曲線辺縁を有する透明領域を有し、前記曲線辺縁は、前記半導体基板の前記露出領域の前記辺縁を定め、
各アクティブ領域は、それぞれの辺縁で交差する縦長さを有することを特徴とする方法。
【請求項６】
前記パターニングの前に、更に、前記アクティブ領域を含むストリップを前記半導体基板中に形成するステップを含むことを特徴とする請求項５記載の方法。
【請求項７】
前記アクティブ領域はフィンアクティブ領域であることを特徴とする請求項５記載の方法。
【請求項８】
半導体装置の形成方法であって、前記方法は、
半導体基板を提供するステップと、
前記半導体基板上にフィンを形成するステップと、
前記フィンをパターニングするステップと、
を備え、各フィンは辺縁を有し、前記フィンの辺縁を弧形に形成することを特徴とする方法。
【請求項９】
前記弧形は凸状であることを特徴とする請求項８記載の方法。
【請求項１０】
前記弧形は凹状であることを特徴とする請求項８記載の方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−１０９１０５（Ｐ２０１１−１０９１０５Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２０１０−２５８２２４（Ｐ２０１０−２５８２２４）
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
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