【課題】ハイサイド素子として用いても誤動作が少なく、かつオン耐圧およびオフ耐圧の双方を高く維持することのできる半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢの内部には、ｐ^-エピタキシャル領域ＥＰ１が、その主表面側にはｐ^-エピタキシャル領域ＥＰ２が、その主表面側にはｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとが形成されている。ｐ^-エピタキシャル領域ＥＰ１とｐ^-エピタキシャル領域ＥＰ２との間には、これらの領域を電気的に分離するためにｎ⁺埋め込み領域ＮＢが形成されている。ｎ⁺埋め込み領域ＮＢとｐ^-エピタキシャル領域ＥＰ２との間には、ｐ^-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有するｐ⁺埋め込み領域ＰＢが形成されている。ｐ⁺埋め込み領域ＰＢは、ｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの接合部の少なくとも直下に位置し、かつｎ型ドリフト領域ＤＲＩと接するドレイン領域ＤＲＡの直下を避けて配置されている。 （もっと読む）

【課題】基板電位を安定化させることができる半導体装置を提供する。
【解決手段】半導体装置に含まれるＦＥＴ素子１は、Ｎ角形をなす外周端部３０ｐと貫通孔を形作る内周端部３０ｉとを有する環状のゲート電極３０を備える。またＦＥＴ素子１は、貫通孔の直下方に形成された内側不純物拡散領域２１と、ゲート電極３０のＮ角形の辺の外側に形成された外側不純物拡散領域２２Ａ〜２２Ｄと、ゲート電極３０の頂点の外側に形成されたバックゲート領域２３Ａ〜２３Ｄとを備える。バックゲート領域２３Ａ〜２３Ｄは、ゲート電極３０のＮ角形の辺のうちゲート電極３０の頂点をなす２辺の延長線Ｅｘ，Ｅｙの少なくとも一方を跨るように形成されている。 （もっと読む）

【課題】ゲート電極の断線による縦型トランジスタの故障を改善すること。
【解決手段】半導体装置は、第１の方向（Ｙ）に互いに隙間を空けて形成された複数の半導体ピラー（５Ａ_１〜５Ａ_５）から成る半導体ピラー群（５）を含む。半導体ピラー群（５）の内、両端部を除く中間部に位置する半導体ピラー（５Ａ_２〜５Ａ_４）のいずれか１つである特定の半導体ピラー（５Ａ_３）と隣接して、ダミーピラー（６）が第１の方向（Ｙ）と直交する第２の方向（Ｘ）に設けられている。ゲート絶縁膜（１０）が、複数の半導体ピラー（５Ａ_１〜５Ａ_５）の各々の外周面とダミーピラー（６）の外周面の一部とに形成されている。ゲート絶縁膜（１０）を介して、複数の半導体ピラー（５Ａ_１〜５Ａ_５）の間の隙間と特定の半導体ピラー（５Ａ_３）とダミーピラー（６）との間の隙間とを埋めるように、ゲート電極（１１）が、複数の半導体ピラーの側面とダミーピラーの側面とに形成されている。 （もっと読む）

【課題】高耐圧ＭＯＳＦＥＴのモデルにおいて、ドレイン電流の精度を広いバイアス範囲で得ることができ、シミュレーションの精度を向上させる。
【解決手段】ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、ソース領域のソース拡散層の幅とウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴ１、２と、第２のＭＯＳＦＥＴ２のソースに一端が接続された第１の可変抵抗素子３を備え、第２のＭＯＳＦＥＴ２のソースと第１の可変抵抗素子３の他端との接続点をソース端子Ｓとし、第１及び第２のＭＯＳＦＥＴの共通接続したドレイン、共通接続したゲート、共通接続したバックゲートをそれぞれドレイン端子Ｄ、ゲート端子Ｇ、バックゲート端子Ｂとするモデルを作成し、モデリング対象の高耐圧ＭＯＳＦＥＴの電気特性データに基づき、第１の可変抵抗素子３の抵抗値を調整する。 （もっと読む）

【課題】 寄生抵抗を低減可能な半導体装置を提供する。
【解決手段】 半導体装置は、第１半導体層の表面に沿って延びる突起(2)を有する第１半導体層(1)を含む。ゲート電極(12)は、突起の表面をゲート絶縁膜を挟んで覆う。第２半導体層(28, 45)は、突起のゲート電極により覆われる部分と別の部分の側面上に形成され、溝(31, 52)を有する。ソース／ドレイン領域(30, 46)は、第２半導体層内に形成される。シリサイド膜(33)は、溝内の表面を含め第２半導体層の表面を覆う。導電性のプラグ(37)は、シリサイド膜と接する。 （もっと読む）

【課題】狭いゲート電極間にコンタクトを配置することなく、オーバーラップ容量を測定する。
【解決手段】この半導体装置は、下記のような第１ＴＥＧパターン（不図示）を備えている。第１ＴＥＧパターンは、素子分離領域５００と、素子分離領域５００に形成された開口部（不図示）と、開口部上に設けられ、互いに平行に延伸した複数のゲート電極３００と、開口部のゲート電極３００で覆われていない部分に形成された拡散領域２００と、を備えている。ここで、ゲート電極３００の一方の端部は、開口部の外縁よりも内側に配置されている。また、第１コンタクト２４０は、ゲート電極３００の一方の端部と、開口部の外縁の間に位置して、拡散領域２００に接続している。一方、第２コンタクト３４０は、ゲート電極３００に接続している。 （もっと読む）

【課題】トランジスタ間接続配線が吊りワード線と短絡してしまうのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置するピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央の位置で、第１の方向（Ｘ）へ延在して配置された吊りワード線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつ吊りワード線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】回路面積の増大を抑制しつつ高耐圧の半導体装置を得る。
【解決手段】第１導電型の第１半導体層は、第１方向を長手方向として素子領域から延びて素子終端領域まで形成され、第１の不純物濃度を有し、ＭＯＳトランジスタのドレイン領域として機能する。また、第１導電型の第２半導体層は、第１方向を長手方向として素子領域から延びて素子終端領域まで形成され、第１の不純物濃度より小さい第２の不純物濃度を有し、第１半導体層と接続されるように配置されてＭＯＳトランジスタのドリフト層として機能する。素子領域及び素子終端領域は、第1方向と直交する第２方向の幅が同一であり、第２方向に沿った断面に関し、素子終端領域における第２半導体層の幅は、素子領域における第２半導体層の幅よりも大きい。 （もっと読む）

【課題】フィントランジスタのオン電流のばらつきを抑制する。
【解決手段】半導体基板１０の上に形成され、半導体基板１０から突出するフィン活性領域１５ａ，１５ｂと、半導体基板１０の上に形成され、フィン活性領域１５ａ，１５ｂの下部の側面を覆う素子分離膜１６と、素子分離膜１６から突出するフィン活性領域１５ａ，１５ｂの中央部及び上部のうち、中央部の側面の上に形成されたサイドウォール１８ａ，１８ｂとを備えている。フィン活性領域１５ａ，１５ｂの上部は、サイドウォール１８ａ，１８ｂから突出している。 （もっと読む）

【課題】横型構造のパワートランジスタにおいて、寄生サイリスタのラッチアップ耐量を改善するとともに、ターンオフ時間を短縮する。
【解決手段】エミッタ電極（２１）下部に設けられるｎ＋エミッタ層（６）を、所定の間隔で互いに離れて配置される単位領域（６０）で構成する。単位領域においてエミッタ電極とのコンタクトを取るとともに、ｐベース層（５）よりも高濃度でｐ＋層（４５）を少なくともエミッタ層の下方に設ける。 （もっと読む）

【課題】低オン抵抗且つ高アバランシェ耐量の半導体装置を提供する。
【解決手段】本発明の半導体装置は、第２導電型の第１のソースコンタクト領域２１と第１導電型のバックゲートコンタクト領域２２とを有する第１のソース部Ｓ１と、第２導電型の第２のソースコンタクト領域２４を有し、第１導電型のバックゲートコンタクト領域を有さない第２のソース部Ｓ２と、第２導電型のドレインコンタクト領域１５と、第１のソースコンタクト領域２１側に形成された第２導電型の第１のドリフト領域１６と、第２のソースコンタクト領域２４側に形成された第２導電型の第２のドリフト領域１７とを有するドレイン部Ｄと、を備え、第２のドリフト領域１７の方が第１のドリフト領域１６よりもチャネル長方向の長さが長い。 （もっと読む）

【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）

【課題】パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現する。
【解決手段】実施形態に係わる半導体装置は、半導体基板１０１内のソース領域１０７Ａ、ドレイン領域１０７Ｂ、及びドレイン領域１０７Ｂに接したドリフト領域１０５と、ソース領域１０７Ａ及びドレイン領域１０７Ｂ間のドリフト領域１０５内のＳＴＩ絶縁層Ｉ−２と、ＳＴＩ絶縁層Ｉ−２上、ドリフト領域１０５上、並びに、ソース領域１０７Ａ及びドレイン領域１０７Ｂ間のチャネル領域上のゲート電極１１０とを備える。ＳＴＩ絶縁層Ｉ−２は、第１及び第２のトレンチの内面上の第１の酸化膜１０２及び窒化膜１０３と、第１及び第２のトレンチを満たす窒化膜１０３上の第２の酸化膜１０４とを備える。第２のトレンチは、第１のトレンチ内に形成され、第１のトレンチの底面よりも低い底面を有し、第１のトレンチの幅よりも狭い幅を有する。 （もっと読む）

【課題】ＭＯＳＦＥＴの耐圧を向上させる。
【解決手段】半導体基板上に形成された平面形状が円形の給電部１ｐと給電部１ｐを中心としたリング状のガードリング領域１ｇとの間に、給電部１ｐを中心として放射状に延在するゲート電極Ｇ１を給電部１ｐを中心とする円周上に並べて複数配置し、前記円周上で隣り合うゲート電極Ｇ１同士の間にソース領域Ｓ１またはドレイン領域Ｄ１を形成する。これにより、ゲート電極Ｇ１の下部のウエルとソース領域Ｓ１とドレイン領域Ｄ１との間に寄生バイポーラトランジスタが形成されることを防ぐ。 （もっと読む）

【課題】 ICないしLSIの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ICないしLSI中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートを分割してドレインにより近い分割ゲートへドレイン電位により近い電位でかつドレイン電位に応じて変化する電位を供給する手段をとる。 （もっと読む）

【課題】高耐圧でオン電圧を低くできる双方向素子および半導体装置を提供すること。
【解決手段】分割半導体領域にｐオフセット領域５とその表面に第１、第２ｎソース領域９、１０を形成することで、第１、第２ｎソース領域９、１０の平面距離を短縮してセルの高密度化を図り、トレンチに沿って耐圧を維持させることで高耐圧化を図り、ゲート電極７の電圧を第１、第２ｎソース電極１１、１２より高くすることで、トレンチ側壁にチャネルを形成して、双方向へ電流が流れる高耐圧で低オン電圧の双方向ＬＭＯＳＦＥＴとすることができる。 （もっと読む）

【課題】最小加工寸法がフィン幅となるＦｉｎＦＥＴの構造において、極めて制御が困難なリング形状の加工を不要として、加工ばらつきに起因する特性ばらつきの小さなユニットセルを提供する。
【解決手段】ユニットセルは、半導体基板１上に形成された開ループ構造のゲート電極Ｇと、前記ゲート電極Ｇの内方となる領域にフィン状に形成されたドレイン領域２と、前記ゲート電極Ｇの外方となる領域に形成されたフィン状のソース領域３とを有する。前記ドレイン領域２の上にはドレインコンタクト２ａが形成され、前記ソース領域３上にはソースコンタクト３ａが形成される。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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