半導体装置
【課題】回路面積の増大を抑制しつつ高耐圧の半導体装置を得る。
【解決手段】第１導電型の第１半導体層は、第１方向を長手方向として素子領域から延びて素子終端領域まで形成され、第１の不純物濃度を有し、ＭＯＳトランジスタのドレイン領域として機能する。また、第１導電型の第２半導体層は、第１方向を長手方向として素子領域から延びて素子終端領域まで形成され、第１の不純物濃度より小さい第２の不純物濃度を有し、第１半導体層と接続されるように配置されてＭＯＳトランジスタのドリフト層として機能する。素子領域及び素子終端領域は、第1方向と直交する第２方向の幅が同一であり、第２方向に沿った断面に関し、素子終端領域における第２半導体層の幅は、素子領域における第２半導体層の幅よりも大きい。
【解決手段】第１導電型の第１半導体層は、第１方向を長手方向として素子領域から延びて素子終端領域まで形成され、第１の不純物濃度を有し、ＭＯＳトランジスタのドレイン領域として機能する。また、第１導電型の第２半導体層は、第１方向を長手方向として素子領域から延びて素子終端領域まで形成され、第１の不純物濃度より小さい第２の不純物濃度を有し、第１半導体層と接続されるように配置されてＭＯＳトランジスタのドリフト層として機能する。素子領域及び素子終端領域は、第1方向と直交する第２方向の幅が同一であり、第２方向に沿った断面に関し、素子終端領域における第２半導体層の幅は、素子領域における第２半導体層の幅よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体装置に関する。
【背景技術】
【０００２】
パワー半導体デバイスの１つとして、いわゆるＤＭＯＳトランジスタが知られている。ＤＭＯＳトランジスタは、高不純物濃度を有するドレイン拡散層に隣接させて、このドレイン拡散層と同一の導電型であり、ドレイン拡散層よりも不純物濃度が低いドリフト領域を備えている。ＤＭＯＳトランジスタは、比較的低い電圧領域においてスイッチング速度が速くしかも変換効率が高いという特徴を有しており、高耐圧動作と低オン抵抗とを同時に達成することができる。
【０００３】
しかしながら、このようなＤＭＯＳトランジスタにおいても、ＤＭＯＳトランジスタ自体が形成された素子領域の終端部に素子終端領域が形成されている。そして、素子領域が所定の耐圧を有していても、素子終端領域がその所定の耐圧を有していない場合があり得る。その場合には、素子全体の耐圧は、素子終端領域の耐圧により決定される。従来のＤＭＯＳトランジスタでは、そのような素子終端領域において電界の集中が発生して、それに起因したインパクトイオンが生じ易く、結果として半導体装置全体の耐圧を低下させている。そのため、高耐圧の素子終端部を有する半導体装置が要求されている。一方で、半導体装置全体の回路面積を減少させることも求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１５６４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この発明は、回路面積の増大を抑制しつつ高耐圧の半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の半導体装置は、半導体基板上に形成されＭＯＳトランジスタが形成される素子領域と、半導体基板上に形成され前記素子領域の終端部に形成される素子終端領域とを備える。第１導電型の第１半導体層は、第１方向を長手方向として素子領域から延びて素子終端領域まで形成されると共に第１の不純物濃度を有し、素子領域においてＭＯＳトランジスタのドレイン領域として機能する。第１導電型の第２半導体層は、第１方向を長手方向として素子領域から延びて素子終端領域まで半導体基板に形成され、第１の不純物濃度より小さい第２の不純物濃度を有し、前記第１半導体層と接続されてＭＯＳトランジスタのドリフト層として機能する。フィールド酸化膜は、第２半導体層の表面に第1半導体層と接するように配置される。また、第２導電型の第３半導体層は、前記半導体基板に前記第１方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成され、前記ＭＯＳトランジスタのチャネル領域として機能する。一方、第１導電型の第４半導体層は、第３半導体層の表面に形成されＭＯＳトランジスタのソース領域として機能する。ゲート電極は、第２半導体層及び第３半導体層に跨るように、ゲート絶縁膜を介して形成される。このような半導体装置において、素子領域と素子終端領域とは前記第1方向と直交する第２方向の幅が同一であり、素子領域における第１半導体層とフィールド酸化膜との間の境界と、第２半導体層の第４半導体層側の端部との間の距離は、素子終端領域における第１半導体層とフィールド酸化膜との間の境界と、第２半導体層の第４半導体層側の端部との間の距離よりも小さくされている。
【図面の簡単な説明】
【０００７】
【図１】実施の形態に係る半導体装置の構造を示す平面図である。
【図２】実施の形態に係る半導体装置の構造を示す平面図である。
【図３】実施の形態に係る半導体装置の構造を示す平面図である。
【図４】図１〜図３のＡ−Ａ’Ｂ−Ｂ’及びＣ−Ｃ’断面図である。
【図５】比較例の構造を示す平面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施形態に係る半導体装置について説明する。
【０００９】
先ず、図１〜図４を参照して、実施の形態に係る半導体装置の積層構造を説明する。この半導体装置は、ｐチャネル型ＤＭＯＳトランジスタに関するものである。図１〜４の各種半導体層の導電型を全て反転させてｐ型基板上又はｐ型半導体層上に形成されたｎチャネル型ＤＭＯＳトランジスタとすることも可能である。
【００１０】
図１〜図３は、実施の形態に係る半導体装置の平面図である。図１〜図３は、重複する各構成要素の位置関係を示すため、任意の構成要素を抜粋して図示している。また、図４は、図１、図２、図３におけるＡ−Ａ’Ｂ−Ｂ’、及びＣ−Ｃ断面図である。なお、以下の説明において、「ｐ−型」とは、「ｐ型」よりも不純物濃度が小さい半導体のことを指す。また、「ｎ−型」とは、「ｎ型」よりも不純物濃度が小さい半導体のことを指す。
【００１１】
図１に示すように、本実施の形態の半導体装置では、素子領域Ｒ１と素子終端領域Ｒ２が複数の矩形領域ＣＰに区切られている。各矩形領域ＣＰ１、ＣＰ２、ＣＰ３・・・は、Ｘ方向に並ぶように配列されているとともに、Ｘ方向において同一の幅Ｗｃｐを有している。素子領域Ｒ１における各矩形領域ＣＰの幅と、素子終端領域Ｒ２における各矩形領域ＣＰの幅は、いずれもＷｃｐである。本実施の形態の半導体装置は、このような矩形領域ＣＰにおける各種構成要素の形状の改良に関するものである。この改良により、回路面積の増大を抑制しつつ高耐圧の半導体装置を得ることができる。
図１に示すように、本実施の形態の半導体装置は、例えばｎ−型の半導体基板１１上に形成されており、半導体基板１１には、ｐチャネル型ＤＭＯＳトランジスタが形成される素子領域Ｒ１と、素子領域Ｒ１の第１方向の終端部に形成する素子終端領域Ｒ２とを備えている。なお、半導体基板１１は、ｐ−型の基板に置き換えることも可能である。
【００１２】
図１に示すように、半導体基板１１上には、ゲート絶縁膜１８ａ（図１では図示せず）を介してゲート電極１８が形成されている。ゲート電極１８は、一例として、素子領域Ｒ１中だけでなく、素子終端領域Ｒ２にまで延長され、この素子終端領域Ｒ２において、コンタクトＣＳｇに接続されて、必要な電圧を供給される。ゲート電極１８は、素子領域Ｒ１においてゲート電極長Ｌｇ１を有しており、素子終端領域Ｒ２においてゲート電極長Ｌｇ２（＜Ｌｇ１）を有している。
【００１３】
ゲート電極１８は、そのゲート長方向において、ｐチャネル型ＤＭＯＳトランジスタのドレインとして機能するｐ＋型のドレイン領域１２と、同じｐチャネル型ＤＭＯＳトランジスタのソースとして機能するｐ＋型のソース領域１５とにより挟まれるように配置されている。ドレイン領域１２の下層には、ｐ型拡散領域１３が形成されている。
また、ソース領域１５、及びバックゲート拡散領域１９の下層には、図３に示すようにｎ型拡散領域１６が形成されている。
【００１４】
図４は、図１のＡ−Ａ’Ｂ−Ｂ’、及びＣ−Ｃ’断面図を示している。
Ａ−Ａ’断面は、前述のｐチャネル型ＭＯＳトランジスタのドレイン領域１２及びソース領域１５に沿った断面である。また、Ｂ−Ｂ’断面は、ｐチャネルＭＯＳトランジスタのドレイン領域１２及びバックゲート拡散領域１９に沿った断面である。Ｃ−Ｃ’断面は、ドレイン領域１２の端部付近を含む、素子終端部Ｒ２の断面である。
【００１５】
まず、図４のＡ−Ａ’断面に沿ったｐチャネル型ＭＯＳトランジスタの構造を説明する。図４のＡ−Ａ’断面に示すように、ｐチャネル型ＭＯＳトランジスタは、ｐ＋型のドレイン領域１２を備えている。このｐ＋型のドレイン領域１２は、図１〜図３に示すように、Ｙ方向（第１方向）を長手方向として、長方形形状を有するように形成されている。ドレイン領域１２は、矩形領域ＣＰの、Ｘ方向の中心付近に配置されている。ドレイン領域１２は、素子領域Ｒ１から素子終端領域Ｒ２まで延びている。ｐ＋型のドレイン領域１２は、例えば、ボロン（Ｂ）等のｐ型の不純物を注入されており、例えば１ｅ２０[ｃｍ−３］の不純物濃度を有している。
【００１６】
このドレイン領域１２の下層には、ｐ型拡散領域１３が形成されている。このｐ型拡散領域１３も、ｐチャネル型ＭＯＳトランジスタのドレインの一部を構成する。ｐ型拡散領域１３も、ドレイン領域１２と同様に、Ｙ方向を長手方向として素子領域Ｒ１から延びて素子終端領域Ｒ２まで形成される。このｐ型拡散領域１３は、ドレイン領域１２の不純物濃度よりも小さい１ｅ１８[ｃｍ−３］程度の不純物濃度を有する。
このｐ型拡散領域１３は、素子領域Ｒ１では、幅Ｗ１を有している一方（図４のＡ−Ａ’断面図参照）、素子終端領域Ｒ２のドレイン領域１２の端部周囲では、幅Ｗ２を有している（図４のＣ−Ｃ’断面図参照）。
【００１７】
また、Ａ−Ａ’断面におけるドレイン領域１２の端部からｐ型拡散領域１３の端部までの距離ａ１は、Ｃ−Ｃ’断面におけるドレイン領域１２の端部からｐ型拡散領域１３の端部までの距離ａ２に比べ小さくされている。一例として、距離ａ１は０．１μｍ程度であり、ａ２は０．３μｍ程度である。
【００１８】
ゲート電極１８の下方の位置に、ｐ−型のドリフト領域１４がｐ型拡散領域１３と接するように形成されている。ｐ−型のドリフト領域１４は、ｐ型拡散領域１３の不純物濃度よりも低い不純物濃度、例えば１ｅ１７[ｃｍ−３］程度の不純物濃度を有している。このドリフト領域１４も、ドレイン領域１２と同様に、Ｙ方向を長手方向として素子領域Ｒ１から延びて素子終端領域Ｒ２まで形成される。ただし、Ａ−Ａ’断面におけるドリフト領域１４のｐ型拡散領域１３の接合面から幅ｂ１は、Ｃ−Ｃ’断面における幅ｂ２よりも小さくされている。このため、ｐチャネルＭＯＳトランジスタに逆バイアスが印加されている状態においては、素子終端領域Ｒ２で空乏層が広がりやすくなっている。また、Ａ−Ａ’断面におけるドリフト領域１４のソース領域１５側の端部からドレイン領域１２の端部（フィールド酸化膜１７との境界）までの間の距離（ａ１＋ｂ１）は、Ｃ−Ｃ’断面におけるドリフト領域１４のソース領域１５側の端部からドレイン領域１２の端部（フィールド酸化膜１７との境界）までの間の距離（ａ２＋ｂ２）よりも小さくされている。
【００１９】
また、ｐ−型のドリフト領域１４の表面には、シリコン酸化膜（例えばＳｉＯ２膜）からなるフィールド酸化膜１７が形成されている。フィールド酸化膜１７も、Ｙ方向を長手方向として形成されているが、Ａ−Ａ’断面における幅ｃ１は、Ｃ−Ｃ’断面における幅ｃ２よりも小さくされている。なお、フィールド酸化膜１７は、求められるＭＯＳトランジスタの耐圧次第では、省略することも可能である。
【００２０】
また半導体基板１１上のドリフト領域１４から離隔した位置には、ｎ型拡散領域１６が形成されている。ｎ型拡散領域１６、及びｎ型拡散領域１６とドリフト領域１４との間の半導体基板１１が、このｐチャネル型ＭＯＳトランジスタのチャネル領域として機能する。このｎ型拡散領域１６の表面には、前述のソース領域１５が形成されている。ソース領域１５は、コンタクトプラグＣＳｓを介して、図示しないソース電極に接続される。
ｎ型拡散領域１６は、ゲート電極１８等と同様に、Ｙ方向を長手方向として延びるように形成されている（図３参照）。このｎ型拡散領域１６の素子領域Ｒ１における幅ｄ１、ｄ１’は、素子終端領域Ｒ２における幅ｄ２、ｄ２’に比べて小さくされている。
【００２１】
ソース領域１５は、ゲート電極１８と同様に、Ｙ方向を長手方向として延びるように形成されており、矩形領域ＣＰのＸ方向の端部に配置されている。ただし、ソース領域１５は、Ｙ方向の所定の位置で分断され、その分断された領域（Ｂ−Ｂ’断面）には、バックゲート拡散領域１９が形成されている（図２参照）。ゲート電極１８は、ドリフト領域１４、ｎ型拡散領域１６、及びソース領域１５に跨るように、ゲート絶縁膜１８ａを介して半導体基板１１上に形成されている。
【００２２】
ドレイン領域１２、ｐ型拡散領域１３、ドリフト領域１４、ソース領域１５のサイズ、不純物濃度等は、素子領域におけるｐチャネルＭＯＳトランジスタのオン抵抗や耐圧等、要求される特性が満たされるように設定され得る。
【００２３】
Ｂ−Ｂ’断面におけるｐチャネル型ＭＯＳトランジスタの形状は、ほぼＡ−Ａ’断面のそれと同様であるが、Ｂ−Ｂ’断面では、ソース領域１５が無く、代わりにｐ＋型のバックゲート拡散領域１９が幅広に形成されている点で、Ａ−Ａ’断面と異なっている。
【００２４】
前述のように、ドレイン領域１２、ｐ型拡散領域１３、ドリフト領域１４、及びｎ型拡散領域１６は、素子領域Ｒ１からＹ方向に延びて素子終端領域Ｒ２まで延びるように形成されている（図４のＣ−Ｃ’断面参照）。しかし、ｐ型拡散領域１３のＣ−Ｃ’断面の幅Ｗ２は、Ａ−Ａ’断面を含む素子領域Ｒ１における幅Ｗ１よりも大きくされている。このため、ｐ型拡散領域１３は、図１に示すように、上面図としては、マッチ棒の形状のごとく、先端が膨張した多角形形状を有している。このような形状を有していることにより、図１に示す領域Ｒ３付近における電界集中を緩和し、インパクトイオンの発生を抑制することができ、これによりＭＯＳトランジスタの耐圧を高めることができる。
【００２５】
また、素子終端領域Ｒ２においては、ドリフト領域１４のＣ−Ｃ’断面に沿った幅ｂ２が、Ａ−Ａ’断面を含む素子領域Ｒ１における幅ｂ１に比べ大きくされている。これにより、素子終端領域Ｒ２では、素子領域Ｒ１に比べ空乏層が伸びやすく、これにより素子終端領域Ｒ２における耐圧を向上させることができる。
【００２６】
一方で、ｎ型拡散領域１６のＣ−Ｃ’断面に沿った幅ｄ２は、Ａ−Ａ’断面を含む素子領域Ｒ１での幅ｄ１に比べ小さくされている。ｎ型拡散領域１６の幅が、素子終端領域Ｒ２において小さくされたとしても、ＭＯＳトランジスタの耐圧は低下しない。このように、本実施の形態の半導体装置では、Ｃ−Ｃ’断面（素子終端領域Ｒ２）におけるｐ型拡散領域１３の幅Ｗ２、及びドリフト領域１４の幅ｂ２が素子領域Ｒ１に比べ大きくされている一方で、ｎ型拡散領域１６の幅ｄ２は小さくされているので、素子終端領域Ｒ２における素子幅は、素子領域Ｒ１における素子幅と略同一とすることができ、全体として、矩形状領域ＣＰの中に各種構成要素を収納することができる。
【００２７】
上述の幅Ｗ２、幅ｂ２、幅ｄ２は、素子領域Ｒ１における幅Ｗ１、ｂ１、ｄ１とは独立して、素子終端領域１６にて必要とされる耐圧に基づいて設定することができる。幅Ｗ２、ｂ２を、それぞれ幅Ｗ１、ｂ１に比べ大きく設定したとしても、幅ｄ２は幅ｄ１に比べて小さくしても構わないので、素子終端領域Ｒ２のＸ方向の幅は、素子領域Ｒ１のＸ方向の幅と比べて大きくする必要はない。したがって、本実施の形態によれば、素子領域Ｒ１において、オン抵抗特性等を最適化したｐチャネルＭＯＳトランジスタが得られるよう設計しつつも、素子終端領域Ｒ２においては、必要とされる耐圧を得られるように素子終端領域を設定することができる。
【００２８】
上述の実施の形態では、幅ｂ２を幅ｂ１に比べ大きくするとともに、幅Ｗ２を幅Ｗ１に比べ大きくする例を説明した。しかし、幅ｂ２のみを大きくして、幅Ｗ２は幅Ｗ１と同等程度としても、素子終端領域Ｒ２の耐圧を高めることが可能である。
【００２９】
ただし、幅Ｗ２を大きくすることは、ｐ型拡散領域１３の先端部における電界集中を回避することに寄与し、これにより素子の耐圧をより高めることに寄与し得る。したがって、幅ｂ２を大きくすることに加え、幅Ｗ２を併せて大きくすることにより、より素子終端領域の耐圧を高めることができる。
【００３０】
図５は、本実施の形態の比較例における素子終端領域の平面形状を示す。この比較例では、ｐ型拡散領域１３の幅が、素子領域Ｒ１と素子終端領域Ｒ２とで均一とされている。この構造の場合、図５に示す領域Ｒ３付近での電界集中が避けられず、素子終端領域での耐圧が低下し、半導体素子全体の耐圧を低下させる。本実施の形態では、ｐ型拡散領域１３の幅Ｗ２が素子終端領域Ｒ２において素子領域Ｒ１に比べて拡張されているため、耐圧を高くすることができる。
【００３１】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３２】
１１・・・半導体基板、 １２・・・ドレイン領域、 １３・・・ｐ型拡散領域、 １４・・・ドリフト領域、 １５・・・ソース領域、 １６・・・ｎ型拡散領域、 １７・・・フィールド酸化膜、 １８・・・ゲート電極、 １８ａ・・・ゲート絶縁膜、 １９・・・バックゲート拡散領域。
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体装置に関する。
【背景技術】
【０００２】
パワー半導体デバイスの１つとして、いわゆるＤＭＯＳトランジスタが知られている。ＤＭＯＳトランジスタは、高不純物濃度を有するドレイン拡散層に隣接させて、このドレイン拡散層と同一の導電型であり、ドレイン拡散層よりも不純物濃度が低いドリフト領域を備えている。ＤＭＯＳトランジスタは、比較的低い電圧領域においてスイッチング速度が速くしかも変換効率が高いという特徴を有しており、高耐圧動作と低オン抵抗とを同時に達成することができる。
【０００３】
しかしながら、このようなＤＭＯＳトランジスタにおいても、ＤＭＯＳトランジスタ自体が形成された素子領域の終端部に素子終端領域が形成されている。そして、素子領域が所定の耐圧を有していても、素子終端領域がその所定の耐圧を有していない場合があり得る。その場合には、素子全体の耐圧は、素子終端領域の耐圧により決定される。従来のＤＭＯＳトランジスタでは、そのような素子終端領域において電界の集中が発生して、それに起因したインパクトイオンが生じ易く、結果として半導体装置全体の耐圧を低下させている。そのため、高耐圧の素子終端部を有する半導体装置が要求されている。一方で、半導体装置全体の回路面積を減少させることも求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１５６４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この発明は、回路面積の増大を抑制しつつ高耐圧の半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の半導体装置は、半導体基板上に形成されＭＯＳトランジスタが形成される素子領域と、半導体基板上に形成され前記素子領域の終端部に形成される素子終端領域とを備える。第１導電型の第１半導体層は、第１方向を長手方向として素子領域から延びて素子終端領域まで形成されると共に第１の不純物濃度を有し、素子領域においてＭＯＳトランジスタのドレイン領域として機能する。第１導電型の第２半導体層は、第１方向を長手方向として素子領域から延びて素子終端領域まで半導体基板に形成され、第１の不純物濃度より小さい第２の不純物濃度を有し、前記第１半導体層と接続されてＭＯＳトランジスタのドリフト層として機能する。フィールド酸化膜は、第２半導体層の表面に第1半導体層と接するように配置される。また、第２導電型の第３半導体層は、前記半導体基板に前記第１方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成され、前記ＭＯＳトランジスタのチャネル領域として機能する。一方、第１導電型の第４半導体層は、第３半導体層の表面に形成されＭＯＳトランジスタのソース領域として機能する。ゲート電極は、第２半導体層及び第３半導体層に跨るように、ゲート絶縁膜を介して形成される。このような半導体装置において、素子領域と素子終端領域とは前記第1方向と直交する第２方向の幅が同一であり、素子領域における第１半導体層とフィールド酸化膜との間の境界と、第２半導体層の第４半導体層側の端部との間の距離は、素子終端領域における第１半導体層とフィールド酸化膜との間の境界と、第２半導体層の第４半導体層側の端部との間の距離よりも小さくされている。
【図面の簡単な説明】
【０００７】
【図１】実施の形態に係る半導体装置の構造を示す平面図である。
【図２】実施の形態に係る半導体装置の構造を示す平面図である。
【図３】実施の形態に係る半導体装置の構造を示す平面図である。
【図４】図１〜図３のＡ−Ａ’Ｂ−Ｂ’及びＣ−Ｃ’断面図である。
【図５】比較例の構造を示す平面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施形態に係る半導体装置について説明する。
【０００９】
先ず、図１〜図４を参照して、実施の形態に係る半導体装置の積層構造を説明する。この半導体装置は、ｐチャネル型ＤＭＯＳトランジスタに関するものである。図１〜４の各種半導体層の導電型を全て反転させてｐ型基板上又はｐ型半導体層上に形成されたｎチャネル型ＤＭＯＳトランジスタとすることも可能である。
【００１０】
図１〜図３は、実施の形態に係る半導体装置の平面図である。図１〜図３は、重複する各構成要素の位置関係を示すため、任意の構成要素を抜粋して図示している。また、図４は、図１、図２、図３におけるＡ−Ａ’Ｂ−Ｂ’、及びＣ−Ｃ断面図である。なお、以下の説明において、「ｐ−型」とは、「ｐ型」よりも不純物濃度が小さい半導体のことを指す。また、「ｎ−型」とは、「ｎ型」よりも不純物濃度が小さい半導体のことを指す。
【００１１】
図１に示すように、本実施の形態の半導体装置では、素子領域Ｒ１と素子終端領域Ｒ２が複数の矩形領域ＣＰに区切られている。各矩形領域ＣＰ１、ＣＰ２、ＣＰ３・・・は、Ｘ方向に並ぶように配列されているとともに、Ｘ方向において同一の幅Ｗｃｐを有している。素子領域Ｒ１における各矩形領域ＣＰの幅と、素子終端領域Ｒ２における各矩形領域ＣＰの幅は、いずれもＷｃｐである。本実施の形態の半導体装置は、このような矩形領域ＣＰにおける各種構成要素の形状の改良に関するものである。この改良により、回路面積の増大を抑制しつつ高耐圧の半導体装置を得ることができる。
図１に示すように、本実施の形態の半導体装置は、例えばｎ−型の半導体基板１１上に形成されており、半導体基板１１には、ｐチャネル型ＤＭＯＳトランジスタが形成される素子領域Ｒ１と、素子領域Ｒ１の第１方向の終端部に形成する素子終端領域Ｒ２とを備えている。なお、半導体基板１１は、ｐ−型の基板に置き換えることも可能である。
【００１２】
図１に示すように、半導体基板１１上には、ゲート絶縁膜１８ａ（図１では図示せず）を介してゲート電極１８が形成されている。ゲート電極１８は、一例として、素子領域Ｒ１中だけでなく、素子終端領域Ｒ２にまで延長され、この素子終端領域Ｒ２において、コンタクトＣＳｇに接続されて、必要な電圧を供給される。ゲート電極１８は、素子領域Ｒ１においてゲート電極長Ｌｇ１を有しており、素子終端領域Ｒ２においてゲート電極長Ｌｇ２（＜Ｌｇ１）を有している。
【００１３】
ゲート電極１８は、そのゲート長方向において、ｐチャネル型ＤＭＯＳトランジスタのドレインとして機能するｐ＋型のドレイン領域１２と、同じｐチャネル型ＤＭＯＳトランジスタのソースとして機能するｐ＋型のソース領域１５とにより挟まれるように配置されている。ドレイン領域１２の下層には、ｐ型拡散領域１３が形成されている。
また、ソース領域１５、及びバックゲート拡散領域１９の下層には、図３に示すようにｎ型拡散領域１６が形成されている。
【００１４】
図４は、図１のＡ−Ａ’Ｂ−Ｂ’、及びＣ−Ｃ’断面図を示している。
Ａ−Ａ’断面は、前述のｐチャネル型ＭＯＳトランジスタのドレイン領域１２及びソース領域１５に沿った断面である。また、Ｂ−Ｂ’断面は、ｐチャネルＭＯＳトランジスタのドレイン領域１２及びバックゲート拡散領域１９に沿った断面である。Ｃ−Ｃ’断面は、ドレイン領域１２の端部付近を含む、素子終端部Ｒ２の断面である。
【００１５】
まず、図４のＡ−Ａ’断面に沿ったｐチャネル型ＭＯＳトランジスタの構造を説明する。図４のＡ−Ａ’断面に示すように、ｐチャネル型ＭＯＳトランジスタは、ｐ＋型のドレイン領域１２を備えている。このｐ＋型のドレイン領域１２は、図１〜図３に示すように、Ｙ方向（第１方向）を長手方向として、長方形形状を有するように形成されている。ドレイン領域１２は、矩形領域ＣＰの、Ｘ方向の中心付近に配置されている。ドレイン領域１２は、素子領域Ｒ１から素子終端領域Ｒ２まで延びている。ｐ＋型のドレイン領域１２は、例えば、ボロン（Ｂ）等のｐ型の不純物を注入されており、例えば１ｅ２０[ｃｍ−３］の不純物濃度を有している。
【００１６】
このドレイン領域１２の下層には、ｐ型拡散領域１３が形成されている。このｐ型拡散領域１３も、ｐチャネル型ＭＯＳトランジスタのドレインの一部を構成する。ｐ型拡散領域１３も、ドレイン領域１２と同様に、Ｙ方向を長手方向として素子領域Ｒ１から延びて素子終端領域Ｒ２まで形成される。このｐ型拡散領域１３は、ドレイン領域１２の不純物濃度よりも小さい１ｅ１８[ｃｍ−３］程度の不純物濃度を有する。
このｐ型拡散領域１３は、素子領域Ｒ１では、幅Ｗ１を有している一方（図４のＡ−Ａ’断面図参照）、素子終端領域Ｒ２のドレイン領域１２の端部周囲では、幅Ｗ２を有している（図４のＣ−Ｃ’断面図参照）。
【００１７】
また、Ａ−Ａ’断面におけるドレイン領域１２の端部からｐ型拡散領域１３の端部までの距離ａ１は、Ｃ−Ｃ’断面におけるドレイン領域１２の端部からｐ型拡散領域１３の端部までの距離ａ２に比べ小さくされている。一例として、距離ａ１は０．１μｍ程度であり、ａ２は０．３μｍ程度である。
【００１８】
ゲート電極１８の下方の位置に、ｐ−型のドリフト領域１４がｐ型拡散領域１３と接するように形成されている。ｐ−型のドリフト領域１４は、ｐ型拡散領域１３の不純物濃度よりも低い不純物濃度、例えば１ｅ１７[ｃｍ−３］程度の不純物濃度を有している。このドリフト領域１４も、ドレイン領域１２と同様に、Ｙ方向を長手方向として素子領域Ｒ１から延びて素子終端領域Ｒ２まで形成される。ただし、Ａ−Ａ’断面におけるドリフト領域１４のｐ型拡散領域１３の接合面から幅ｂ１は、Ｃ−Ｃ’断面における幅ｂ２よりも小さくされている。このため、ｐチャネルＭＯＳトランジスタに逆バイアスが印加されている状態においては、素子終端領域Ｒ２で空乏層が広がりやすくなっている。また、Ａ−Ａ’断面におけるドリフト領域１４のソース領域１５側の端部からドレイン領域１２の端部（フィールド酸化膜１７との境界）までの間の距離（ａ１＋ｂ１）は、Ｃ−Ｃ’断面におけるドリフト領域１４のソース領域１５側の端部からドレイン領域１２の端部（フィールド酸化膜１７との境界）までの間の距離（ａ２＋ｂ２）よりも小さくされている。
【００１９】
また、ｐ−型のドリフト領域１４の表面には、シリコン酸化膜（例えばＳｉＯ２膜）からなるフィールド酸化膜１７が形成されている。フィールド酸化膜１７も、Ｙ方向を長手方向として形成されているが、Ａ−Ａ’断面における幅ｃ１は、Ｃ−Ｃ’断面における幅ｃ２よりも小さくされている。なお、フィールド酸化膜１７は、求められるＭＯＳトランジスタの耐圧次第では、省略することも可能である。
【００２０】
また半導体基板１１上のドリフト領域１４から離隔した位置には、ｎ型拡散領域１６が形成されている。ｎ型拡散領域１６、及びｎ型拡散領域１６とドリフト領域１４との間の半導体基板１１が、このｐチャネル型ＭＯＳトランジスタのチャネル領域として機能する。このｎ型拡散領域１６の表面には、前述のソース領域１５が形成されている。ソース領域１５は、コンタクトプラグＣＳｓを介して、図示しないソース電極に接続される。
ｎ型拡散領域１６は、ゲート電極１８等と同様に、Ｙ方向を長手方向として延びるように形成されている（図３参照）。このｎ型拡散領域１６の素子領域Ｒ１における幅ｄ１、ｄ１’は、素子終端領域Ｒ２における幅ｄ２、ｄ２’に比べて小さくされている。
【００２１】
ソース領域１５は、ゲート電極１８と同様に、Ｙ方向を長手方向として延びるように形成されており、矩形領域ＣＰのＸ方向の端部に配置されている。ただし、ソース領域１５は、Ｙ方向の所定の位置で分断され、その分断された領域（Ｂ−Ｂ’断面）には、バックゲート拡散領域１９が形成されている（図２参照）。ゲート電極１８は、ドリフト領域１４、ｎ型拡散領域１６、及びソース領域１５に跨るように、ゲート絶縁膜１８ａを介して半導体基板１１上に形成されている。
【００２２】
ドレイン領域１２、ｐ型拡散領域１３、ドリフト領域１４、ソース領域１５のサイズ、不純物濃度等は、素子領域におけるｐチャネルＭＯＳトランジスタのオン抵抗や耐圧等、要求される特性が満たされるように設定され得る。
【００２３】
Ｂ−Ｂ’断面におけるｐチャネル型ＭＯＳトランジスタの形状は、ほぼＡ−Ａ’断面のそれと同様であるが、Ｂ−Ｂ’断面では、ソース領域１５が無く、代わりにｐ＋型のバックゲート拡散領域１９が幅広に形成されている点で、Ａ−Ａ’断面と異なっている。
【００２４】
前述のように、ドレイン領域１２、ｐ型拡散領域１３、ドリフト領域１４、及びｎ型拡散領域１６は、素子領域Ｒ１からＹ方向に延びて素子終端領域Ｒ２まで延びるように形成されている（図４のＣ−Ｃ’断面参照）。しかし、ｐ型拡散領域１３のＣ−Ｃ’断面の幅Ｗ２は、Ａ−Ａ’断面を含む素子領域Ｒ１における幅Ｗ１よりも大きくされている。このため、ｐ型拡散領域１３は、図１に示すように、上面図としては、マッチ棒の形状のごとく、先端が膨張した多角形形状を有している。このような形状を有していることにより、図１に示す領域Ｒ３付近における電界集中を緩和し、インパクトイオンの発生を抑制することができ、これによりＭＯＳトランジスタの耐圧を高めることができる。
【００２５】
また、素子終端領域Ｒ２においては、ドリフト領域１４のＣ−Ｃ’断面に沿った幅ｂ２が、Ａ−Ａ’断面を含む素子領域Ｒ１における幅ｂ１に比べ大きくされている。これにより、素子終端領域Ｒ２では、素子領域Ｒ１に比べ空乏層が伸びやすく、これにより素子終端領域Ｒ２における耐圧を向上させることができる。
【００２６】
一方で、ｎ型拡散領域１６のＣ−Ｃ’断面に沿った幅ｄ２は、Ａ−Ａ’断面を含む素子領域Ｒ１での幅ｄ１に比べ小さくされている。ｎ型拡散領域１６の幅が、素子終端領域Ｒ２において小さくされたとしても、ＭＯＳトランジスタの耐圧は低下しない。このように、本実施の形態の半導体装置では、Ｃ−Ｃ’断面（素子終端領域Ｒ２）におけるｐ型拡散領域１３の幅Ｗ２、及びドリフト領域１４の幅ｂ２が素子領域Ｒ１に比べ大きくされている一方で、ｎ型拡散領域１６の幅ｄ２は小さくされているので、素子終端領域Ｒ２における素子幅は、素子領域Ｒ１における素子幅と略同一とすることができ、全体として、矩形状領域ＣＰの中に各種構成要素を収納することができる。
【００２７】
上述の幅Ｗ２、幅ｂ２、幅ｄ２は、素子領域Ｒ１における幅Ｗ１、ｂ１、ｄ１とは独立して、素子終端領域１６にて必要とされる耐圧に基づいて設定することができる。幅Ｗ２、ｂ２を、それぞれ幅Ｗ１、ｂ１に比べ大きく設定したとしても、幅ｄ２は幅ｄ１に比べて小さくしても構わないので、素子終端領域Ｒ２のＸ方向の幅は、素子領域Ｒ１のＸ方向の幅と比べて大きくする必要はない。したがって、本実施の形態によれば、素子領域Ｒ１において、オン抵抗特性等を最適化したｐチャネルＭＯＳトランジスタが得られるよう設計しつつも、素子終端領域Ｒ２においては、必要とされる耐圧を得られるように素子終端領域を設定することができる。
【００２８】
上述の実施の形態では、幅ｂ２を幅ｂ１に比べ大きくするとともに、幅Ｗ２を幅Ｗ１に比べ大きくする例を説明した。しかし、幅ｂ２のみを大きくして、幅Ｗ２は幅Ｗ１と同等程度としても、素子終端領域Ｒ２の耐圧を高めることが可能である。
【００２９】
ただし、幅Ｗ２を大きくすることは、ｐ型拡散領域１３の先端部における電界集中を回避することに寄与し、これにより素子の耐圧をより高めることに寄与し得る。したがって、幅ｂ２を大きくすることに加え、幅Ｗ２を併せて大きくすることにより、より素子終端領域の耐圧を高めることができる。
【００３０】
図５は、本実施の形態の比較例における素子終端領域の平面形状を示す。この比較例では、ｐ型拡散領域１３の幅が、素子領域Ｒ１と素子終端領域Ｒ２とで均一とされている。この構造の場合、図５に示す領域Ｒ３付近での電界集中が避けられず、素子終端領域での耐圧が低下し、半導体素子全体の耐圧を低下させる。本実施の形態では、ｐ型拡散領域１３の幅Ｗ２が素子終端領域Ｒ２において素子領域Ｒ１に比べて拡張されているため、耐圧を高くすることができる。
【００３１】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３２】
１１・・・半導体基板、 １２・・・ドレイン領域、 １３・・・ｐ型拡散領域、 １４・・・ドリフト領域、 １５・・・ソース領域、 １６・・・ｎ型拡散領域、 １７・・・フィールド酸化膜、 １８・・・ゲート電極、 １８ａ・・・ゲート絶縁膜、 １９・・・バックゲート拡散領域。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されＭＯＳトランジスタが形成される素子領域と、
前記半導体基板上に形成され前記素子領域の終端部に形成される素子終端領域と、
第１方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成されると共に第１の不純物濃度を有し、前記素子領域において前記ＭＯＳトランジスタのドレイン領域として機能する第１導電型の第１半導体層と、
前記第１方向を長手方向として前記素子領域から延びて前記素子終端領域まで半導体基板に形成されると共に、前記第１の不純物濃度より小さい第２の不純物濃度を有し、前記第１半導体層と接続されて前記ＭＯＳトランジスタのドリフト層として機能する第１導電型の第２半導体層と、
前記第２半導体層の表面に前記第１半導体と接するように配置されるフィールド酸化膜と、
前記半導体基板に前記第１方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成され、前記ＭＯＳトランジスタのチャネル領域として機能する第２導電型の第３半導体層と、
前記第３半導体層の表面に形成され前記ＭＯＳトランジスタのソース領域として機能する第１導電型の第４半導体層と、
前記第２半導体層及び前記第３半導体層に跨る前記半導体基板の表面にゲート絶縁膜を介して形成されたゲート電極と
を備え、
前記素子領域及び前記素子終端領域は、前記第1方向と直交する第２方向の幅が同一であり、
前記素子領域における前記第１半導体層と前記フィールド酸化膜との間の境界と、前記第２半導体層の前記第４半導体層側の端部との間の距離は、前記素子終端領域における前記第１半導体層と前記フィールド酸化膜との間の境界と、前記第２半導体層の前記第４半導体層側の端部との間の距離よりも小さい
ことを特徴とする半導体装置。
【請求項２】
前記素子終端領域における前記第３半導体層の前記第２方向の幅は、前記素子領域における前記第３半導体層の前記第２方向の幅よりも小さくされている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体層の下層に、前記第１方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成されると共に、前記第１の不純物濃度よりも小さく前記第２の不純物濃度よりも大きい第３の不純物濃度を有する第１導電型の第５半導体層を更に備え、
前記素子終端領域における前記第５半導体層の前記第２方向の幅は、前記素子領域における前記第５半導体層の前記第２方向の幅よりも大きくされている
ことを特徴とする請求項1又は２記載の半導体装置。
【請求項４】
前記第１半導体層の端部の周辺における前記第５半導体層の平面形状は多角形とされている請求項３に記載の半導体装置。
【請求項５】
前記第１半導体層は、前記第１方向を長手方向とする長方形形状を有する請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記素子領域における前記フィールド酸化膜の前記第1方向と直交する第２方向に沿った長さよりも、前記素子終端領域における前記フィールド酸化膜の前記第２方向に沿った長さの方が長いことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記素子領域及び前記素子終端領域は、前記第1方向と直交する第２方向の幅が同一である複数の矩形領域に分割され、
前記第１半導体層及び前記第５半導体層は、前記矩形領域の前記第２方向の略中心に配置され、
前記第４半導体層は、前記矩形領域の前記第２方向の端部に配置される
ことを特徴とする請求項３又は４に記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成されＭＯＳトランジスタが形成される素子領域と、
前記半導体基板上に形成され前記素子領域の終端部に形成される素子終端領域と、
第１方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成されると共に第１の不純物濃度を有し、前記素子領域において前記ＭＯＳトランジスタのドレイン領域として機能する第１導電型の第１半導体層と、
前記第１方向を長手方向として前記素子領域から延びて前記素子終端領域まで半導体基板に形成されると共に、前記第１の不純物濃度より小さい第２の不純物濃度を有し、前記第１半導体層と接続されて前記ＭＯＳトランジスタのドリフト層として機能する第１導電型の第２半導体層と、
前記第２半導体層の表面に前記第１半導体と接するように配置されるフィールド酸化膜と、
前記半導体基板に前記第１方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成され、前記ＭＯＳトランジスタのチャネル領域として機能する第２導電型の第３半導体層と、
前記第３半導体層の表面に形成され前記ＭＯＳトランジスタのソース領域として機能する第１導電型の第４半導体層と、
前記第２半導体層及び前記第３半導体層に跨る前記半導体基板の表面にゲート絶縁膜を介して形成されたゲート電極と
を備え、
前記素子領域及び前記素子終端領域は、前記第1方向と直交する第２方向の幅が同一であり、
前記素子領域における前記第１半導体層と前記フィールド酸化膜との間の境界と、前記第２半導体層の前記第４半導体層側の端部との間の距離は、前記素子終端領域における前記第１半導体層と前記フィールド酸化膜との間の境界と、前記第２半導体層の前記第４半導体層側の端部との間の距離よりも小さい
ことを特徴とする半導体装置。
【請求項２】
前記素子終端領域における前記第３半導体層の前記第２方向の幅は、前記素子領域における前記第３半導体層の前記第２方向の幅よりも小さくされている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体層の下層に、前記第１方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成されると共に、前記第１の不純物濃度よりも小さく前記第２の不純物濃度よりも大きい第３の不純物濃度を有する第１導電型の第５半導体層を更に備え、
前記素子終端領域における前記第５半導体層の前記第２方向の幅は、前記素子領域における前記第５半導体層の前記第２方向の幅よりも大きくされている
ことを特徴とする請求項1又は２記載の半導体装置。
【請求項４】
前記第１半導体層の端部の周辺における前記第５半導体層の平面形状は多角形とされている請求項３に記載の半導体装置。
【請求項５】
前記第１半導体層は、前記第１方向を長手方向とする長方形形状を有する請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記素子領域における前記フィールド酸化膜の前記第1方向と直交する第２方向に沿った長さよりも、前記素子終端領域における前記フィールド酸化膜の前記第２方向に沿った長さの方が長いことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記素子領域及び前記素子終端領域は、前記第1方向と直交する第２方向の幅が同一である複数の矩形領域に分割され、
前記第１半導体層及び前記第５半導体層は、前記矩形領域の前記第２方向の略中心に配置され、
前記第４半導体層は、前記矩形領域の前記第２方向の端部に配置される
ことを特徴とする請求項３又は４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２１２８４２（Ｐ２０１２−２１２８４２Ａ）
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願番号】特願２０１１−１９９５２５（Ｐ２０１１−１９９５２５）
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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