半導体装置及び半導体装置の検査方法
【課題】狭いゲート電極間にコンタクトを配置することなく、オーバーラップ容量を測定する。
【解決手段】この半導体装置は、下記のような第１ＴＥＧパターン（不図示）を備えている。第１ＴＥＧパターンは、素子分離領域５００と、素子分離領域５００に形成された開口部（不図示）と、開口部上に設けられ、互いに平行に延伸した複数のゲート電極３００と、開口部のゲート電極３００で覆われていない部分に形成された拡散領域２００と、を備えている。ここで、ゲート電極３００の一方の端部は、開口部の外縁よりも内側に配置されている。また、第１コンタクト２４０は、ゲート電極３００の一方の端部と、開口部の外縁の間に位置して、拡散領域２００に接続している。一方、第２コンタクト３４０は、ゲート電極３００に接続している。
【解決手段】この半導体装置は、下記のような第１ＴＥＧパターン（不図示）を備えている。第１ＴＥＧパターンは、素子分離領域５００と、素子分離領域５００に形成された開口部（不図示）と、開口部上に設けられ、互いに平行に延伸した複数のゲート電極３００と、開口部のゲート電極３００で覆われていない部分に形成された拡散領域２００と、を備えている。ここで、ゲート電極３００の一方の端部は、開口部の外縁よりも内側に配置されている。また、第１コンタクト２４０は、ゲート電極３００の一方の端部と、開口部の外縁の間に位置して、拡散領域２００に接続している。一方、第２コンタクト３４０は、ゲート電極３００に接続している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の検査方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進み、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート電極間隔が非常に狭くなり、オーバーラップ容量などの特性パラメータを正確に測定することが困難となってきている。ここで、「オーバーラップ容量」とは、ＭＯＳＦＥＴのチャネルがオフ状態の時のゲート電極とドレイン領域(またはソース領域)間の容量を言う。
【０００３】
特許文献１（特開２００５−６４１６４号公報）には、ＭＯＳＦＥＴのゲート容量をシミュレーションする方法として、下記のような方法が記載されている。まず、ＭＯＳＦＥＴがオフとなるゲート電圧範囲でオーバーラップ容量パラメータを抽出しておき、そのパラメータを使ってオーバーラップ容量特性をシミュレーションする。次いで、ＭＯＳＦＥＴがオン時のオーバーラップ容量の実測値に基づいて、オーバーラップ長を導出する。これにより、ゲート容量のシミュレーション精度を向上させることができると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−６４１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１においても、オーバーラップ容量を実測する際には、必ずドレイン（またはソース）にもコンタクトが接続された状態で測定を行っていた。ＮＡＮＤ、ＮＯＲ回路のように、ゲート間隔が狭く、ドレイン（またはソース）にコンタクトを形成することができないような場合には、正確なオーバーラップ容量を測定することができなかった。
【課題を解決するための手段】
【０００６】
本発明によれば、
素子分離領域と、
前記素子分離領域に形成された開口部と、
前記開口部上に設けられ、互いに平行に延伸した複数のゲート電極と、
前記開口部の前記ゲート電極で覆われていない部分に形成された拡散領域と、
を備える第１ＴＥＧパターンを備え、
前記ゲート電極の一方の端部は、前記開口部の外縁よりも内側に配置され、
前記一方の端部と前記外縁の間に位置して、前記拡散領域に接続する第１コンタクトと、
前記ゲート電極に接続する第２コンタクトと、
を備える半導体装置、が提供される。
【０００７】
本発明によれば、
素子分離領域と、
前記素子分離領域に形成された開口部と、
前記開口部上に設けられ、互いに平行に延伸した複数のゲート電極と、
前記開口部の前記ゲート電極で覆われていない部分に形成された拡散領域と、
を備える第１ＴＥＧパターンを備え、
前記ゲート電極の一方の端部は、前記開口部の外縁よりも内側に配置され、
前記一方の端部と前記外縁の間に位置して、前記拡散領域に接続する第１コンタクトと、
前記ゲート電極に接続する第２コンタクトと、
を備える半導体装置に対して、
前記第１コンタクトと前記第２コンタクトとの間の容量を測定することにより、前記ゲート電極と前記拡散領域とのオーバーラップ容量を測定する半導体装置の検査方法、が提供される。
【０００８】
本発明によれば、第１ＴＥＧパターンにおける拡散領域は、開口部のゲート電極で覆われていない部分に形成されている。また、ゲート電極の一方の端部は、素子分離領域の開口部の外縁よりも内側に配置されている。すなわち、拡散領域は、ゲート電極の一方の端部と外縁の間においても形成されている。したがって、ゲート電極の一方の端部と外縁の間において、ＦＥＴのソース・ドレイン領域が短絡したような構成になっている。また、拡散領域に接続する第１コンタクトは、ゲート電極間には配置されておらず、ゲート電極の一方の端部と外縁の間に位置している。このようなＴＥＧパターンを備えることにより、狭いゲート電極間にコンタクトを配置することなく、オーバーラップ容量を測定することができる。
【発明の効果】
【０００９】
本発明によれば、狭いゲート電極間にコンタクトを配置することなく、オーバーラップ容量を測定することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の構成を示す図である。
【図２】第２の実施形態に係る半導体装置の構成を示す図である。
【図３】第３の実施形態に係る半導体装置の構成を示す図である。
【図４】第４の実施形態に係る半導体装置の構成を示す図である。
【図５】第５の実施形態に係る半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す図である。図１（ａ）は上面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ'断面図である。この半導体装置は、下記のような第１ＴＥＧパターン（不図示）を備えている。第１ＴＥＧパターンは、素子分離領域５００と、素子分離領域５００に形成された開口部（不図示）と、開口部上に設けられ、互いに平行に延伸した複数のゲート電極３００と、開口部のゲート電極３００で覆われていない部分に形成された拡散領域２００と、を備えている。ここで、ゲート電極３００の一方の端部は、開口部の外縁よりも内側に配置されている。また、第１コンタクト２４０は、ゲート電極３００の一方の端部と、開口部の外縁の間に位置して、拡散領域２００に接続している。一方、第２コンタクト３４０は、ゲート電極３００に接続している。以下、詳細を説明する。
【００１３】
この半導体装置は、多層配線層中に形成された第１ＴＥＧパターンを備える。図１は、第１ＴＥＧパターンのみを表しており、その他の領域にＦＥＴ（不図示）などを備えたＮＡＮＤ、ＮＯＲなどの回路パターン（不図示）を有している。
【００１４】
図１（ｂ）のように、半導体基板１００には、素子分離領域５００が形成されている。素子分離領域５００には、開口部（不図示）が形成されている。
【００１５】
図１（ｂ）のように、半導体基板１００上には、ゲート絶縁膜（不図示）が形成されている。そのゲート絶縁膜上のうち、素子分離領域５００の開口部上には、互いに平行に延伸した複数のゲート電極３００が形成されている。ここで、ゲート電極３００は、前記したチップ領域に形成されているＮＡＮＤ、ＮＯＲ回路などにおけるＦＥＴのゲート電極３００と同一工程で形成されている。
【００１６】
また、複数のゲート電極３００は、ＳＧ１ごとに等間隔に配置されている。なお、このゲート電極３００の間隔は、前記したチップ領域に形成されているＦＥＴのゲート電極３００の間隔と等しい。また、このゲート電極３００の幅は、前記したチップ領域に形成されているＦＥＴのゲート電極３００の幅と等しい。なお、ここでいう「ゲート電極３００の幅」とは、チャネル方向のゲート電極３００の長さをいい、一般に「ゲート長」と呼ばれる長さのことをいう。
【００１７】
複数のゲート電極３００を挟んだ位置に、複数のゲート電極３００と平行に設けられたダミーゲート電極（フローティングゲート３２０）を備えている。ここでいう「ダミーゲート電極（フローティングゲート３２０）」とは、後述するゲート電極用端子３６０などに接続されていない電極のことをいう。フローティングゲート３２０を配置することにより、複数のゲート電極３００は、これらに挟まれて正確な形状に形成されている。
【００１８】
なお、ゲート電極３００（フローティングゲート３２０含む）の側壁には、側壁絶縁膜（不図示）が形成されている。この第１ＴＥＧパターンにおける側壁絶縁膜も、前記したチップ領域に形成されているＦＥＴのゲート電極３００の側壁における側壁絶縁膜と同一工程で形成されている。
【００１９】
また、図１（ｂ）のように、拡散領域２００は、素子分離領域５００の開口部のうち、ゲート電極３００で覆われていない部分に形成されている。
【００２０】
この拡散領域２００には、前記したチップ領域に形成されているＦＥＴのソース・ドレイン領域（不図示）と同一工程でドーピングされている。ここで、ｐ型ＦＥＴのゲートのオーバーラップ容量を測定したい場合には、拡散領域２００はＰ＋領域である。一方、ｎ型ＦＥＴのゲートのオーバーラップ容量を測定したい場合には、拡散領域２００はＮ＋領域である。ただし、第１ＴＥＧパターンには、いずれか一方の拡散領域２００しか形成することができない。ｐ型、ｎ型の両方を測定したい場合は、別途、もう一つＴＥＧパターンを設ければよい。
【００２１】
図１（ｂ）上には、図示されていない領域に、ビア（不図示）、配線層（不図示）などを有する多層配線層が形成されている。
【００２２】
また、図１（ａ）のように、ゲート電極３００の一方の端部は、素子分離領域５００の開口部における外縁よりも内側に配置されている。なお、拡散領域２００は、このゲート電極３００の一方の端部と外縁の間の領域（第１コンタクト形成領域２２０）にも形成されている。これにより、一般的なＦＥＴにおけるソース・ドレイン領域が、この第１コンタクト形成領域２２０において短絡しているような構成となっている。
【００２３】
拡散領域２００に接続する第１コンタクト２４０は、ゲート電極３００の一方の端部と外縁の間（第１コンタクト形成領域２２０）に形成されている。また、第１コンタクト２４０は、多層配線層のビア（不図示）を介して、最上層の拡散領域用端子２６０に接続されている。なお、複数の第１コンタクト２４０は、中間の配線層で短絡しており、一つの拡散領域用端子２６０に接続されている。
【００２４】
一方、第２コンタクト３４０は、ゲート電極３００に接続している。ここで、第２コンタクト３４０は、素子分離領域５００の開口部の外側で、ゲート電極３００に接続している。また、第２コンタクト３４０は、多層配線層のビア（不図示）を介して、最上層のゲート電極用端子３６０に接続されている。なお、複数の第２コンタクト３４０は、中間の配線層で短絡しており、一つのゲート電極用端子３６０に接続されている。
【００２５】
次に、第１の実施形態における半導体装置の検査方法を説明する。第１コンタクト２４０と接続した拡散領域用端子２６０と、第２コンタクト３４０と接続したゲート電極用端子３６０との間の容量を測定することにより、ゲート電極３００と拡散領域２００とのオーバーラップ容量を測定する。以下、詳細を説明する。
【００２６】
拡散領域用端子２６０とゲート電極用端子３６０の間に、交流バイアスを重畳させた直流バイアスを印加する。なお、拡散領域用端子２６０は、ＧＮＤに接続する。このとき、ゲート電極３００下のチャネルに相当する部分が反転しないバイアス範囲で、直流バイアス成分を変化させて、拡散領域用端子２６０とゲート電極用端子３６０との間に流れる電流及び電圧を計測する。その計測結果に基づいて、オーバーラップ容量Ｃ１を求める。
【００２７】
ただし、このオーバーラップ容量Ｃ１には、ゲート電極３００の端部と拡散領域２００との容量が重畳されている。
【００２８】
次に、第１の実施形態の効果を説明する。第１ＴＥＧパターンにおける拡散領域２００は、素子分離領域５００の開口部のゲート電極３００で覆われていない部分に形成されている。また、ゲート電極３００の一方の端部は、素子分離領域５００の開口部の外縁よりも内側に配置されている。すなわち、拡散領域２００は、ゲート電極３００の一方の端部と外縁の間（第１コンタクト形成領域２２０）においても形成されている。したがって、ゲート電極３００の一方の端部と外縁の間（第１コンタクト形成領域２２０）において、ＦＥＴのソース・ドレイン領域が短絡したような構成になっている。また、拡散領域２００に接続する第１コンタクト２４０は、ゲート電極３００間には配置されておらず、ゲート電極３００の一方の端部と外縁の間に位置している。このような第１ＴＥＧパターンを備えていることにより、狭いゲート電極３００間に第１コンタクト２４０を配置することなく、オーバーラップ容量Ｃ１を測定することができる。
【００２９】
（第２の実施形態）
図２は、第２の実施形態に係る半導体装置の構成を示す図である。第２の実施形態は、下記のような第２ＴＥＧパターンを備える点を除いて、第１の実施形態と同様である。第２の実施形態の半導体装置は、第１ＴＥＧパターン（図２（ａ））と、第１ＴＥＧパターンとゲート電極３００の長さが異なる第２ＴＥＧパターン（図２（ｂ））と、を備えている。ここでいう「ゲート電極３００の長さ」とは、ゲート電極３００の延伸方向の長さのことをいう。
【００３０】
図２（ａ）は、第１の実施形態と同様の第１ＴＥＧパターンを示している。ここで、第１ＴＥＧパターンにおいて、ゲート電極３００の延伸方向における素子分離領域５００の開口部の長さをＷ１、ゲート電極３００の端と外縁との距離をＷＧ１とする。
【００３１】
また、図２（ｂ）は、第２ＴＥＧパターンを示している。第２ＴＥＧパターンは、第１ＴＥＧパターンとゲート電極３００の長さが異なる。ここで、第２ＴＥＧパターンにおいて、ゲート電極３００の延伸方向における素子分離領域５００の開口部の長さをＷ２、ゲート電極３００の端と外縁との距離をＷＧ２とする。第２ＴＥＧパターンのゲート電極３００は、たとえば、ゲート電極３００の延伸方向において、第１ＴＥＧパターンのゲート電極３００よりも長く、Ｗ２＞Ｗ１である。
【００３２】
以上のように、第２の実施形態における半導体装置は、上記した二つのＴＥＧパターンを備える。
【００３３】
次に、第２の実施形態における半導体装置の検査方法を説明する。第１ＴＥＧパターンと、第２ＴＥＧパターンのそれぞれの容量Ｃ１、Ｃ２を測定することにより、下記式（１）により、ゲート電極３００の単位長さあたりのオーバーラップ容量Ｃｏｖを求めることができる。
【００３４】
【数１】
【００３５】
次に、第２の実施形態の効果について説明する。第１ＴＥＧパターン、及び第２ＴＥＧパターンにおいて、ゲート電極３００の端部は、拡散領域２００上に形成されている。このため、第１ＴＥＧパターン、第２ＴＥＧパターンのそれぞれの容量Ｃ１、Ｃ２は、ゲート電極３００の端部と拡散領域２００との容量も重畳された値が測定される。一方、実際のＦＥＴにおいては、ゲート電極３００の端部が拡散領域２００上に形成されているようなことはなく、ゲート電極３００は素子分離領域５００の外側まで形成されている。したがって、実際のＦＥＴにおいては、上記したゲート電極３００の端部と拡散領域２００との容量成分が検出されることはない。
【００３６】
よって、上記式（１）により、第１ＴＥＧパターンと第２ＴＥＧパターンの測定結果から、ゲート電極３００の端部と拡散領域２００との容量成分を相殺することにより、実際のＦＥＴに相当するゲート電極３００の単位長さあたりのオーバーラップ容量Ｃｏｖを求めることができる。
【００３７】
なお、第１ＴＥＧパターンのゲート電極３００の端と外縁との距離ＷＧ１と、ゲート電極３００の端と外縁との距離ＷＧ２とが等しい場合は、下記式（２）に簡略化することができる。
【００３８】
【数２】
【００３９】
（第３の実施形態）
図３は、第３の実施形態に係る半導体装置の構成を示す図である。図３（ａ）は上面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ'断面図である。第３の実施形態は、下記の点を除いて、第１の実施形態と同様である。
【００４０】
第１のゲート電極３０２と第２のゲート電極３０４は、第１ＴＥＧパターン内に、交互に設けられている。ここで、第１のゲート電極３０２の一方の端部は、第１の外縁よりも内側に配置されている。一方、第２のゲート電極３０４の一方の端部は、第１の外縁とは反対側の第２の外縁よりも内側に配置されている。
【００４１】
第１コンタクト２４０は複数設けられている。また、第１コンタクト２４０は、複数の第１のゲート電極３０２の一方の端部と第１の外縁の間、及び、第２のゲート電極３０４の一方の端部と第２の外縁の間のぞれぞれに配置されている。
【００４２】
第３の実施形態におけるオーバーラップ容量と、第１の実施形態におけるオーバーラップ容量と比較することにより、オーバーラップ容量におけるゲート電極３００の配置依存性を把握することができる。
【００４３】
また、第２の実施形態と同様に、図３に示す第１ＴＥＧパターンに対して、ゲート電極３００の長さが異なる第２ＴＥＧパターンを設けても良い。この場合も、第２の実施形態と同様の式（１）により、ゲート電極３００の端部と拡散領域２００との容量成分を相殺することにより、実際のＦＥＴに相当するゲート電極３００の単位長さあたりのオーバーラップ容量Ｃｏｖを求めることができる。
【００４４】
（第４の実施形態）
図４は、第４の実施形態に係る半導体装置の構成を示す図である。第４の実施形態は、下記のような第２ＴＥＧパターンを備える点を除いて、第１の実施形態と同様である。第４の実施形態の半導体装置は、第１ＴＥＧパターン（図４（ａ））と、第１ＴＥＧパターンとゲート電極３００の間隔が異なる第２ＴＥＧパターン（図４（ｂ））と、を備えている。
【００４５】
図４（ａ）は、第１の実施形態と同様の第１ＴＥＧパターンを示している。ここで、第１ＴＥＧパターンのゲート電極の間隔をＳＧ１とする。
【００４６】
また、図４（ｂ）は、第２ＴＥＧパターンを示している。ここで、第２ＴＥＧパターンのゲート電極の間隔をＳＧ２とする。第２ＴＥＧパターンは、たとえば、ゲート電極の間隔が第１ＴＥＧパターンよりも広く、ＳＧ１＜ＳＧ２である。
【００４７】
このように、第４の実施形態における第１ＴＥＧパターンのオーバーラップ容量と、ゲート電極３００の間隔が異なる第２ＴＥＧパターンとのオーバーラップ容量とを比較することにより、オーバーラップ容量におけるゲート電極３００の間隔依存性を把握することができる。
【００４８】
（第５の実施形態）
図５は、第５の実施形態に係る半導体装置の構成を示す図である。第５の実施形態は、下記の点を除いて、第１の実施形態と同様である。
【００４９】
第５の実施形態における半導体装置は、複数のゲート電極３００間において、拡散領域２００のダミーコンタクト２４２を備えている。ここでいう「ダミーコンタクト２４２」とは、拡散領域用端子２６０などに接続されていないコンタクトのことをいう。
【００５０】
次に、第５の実施形態の効果について説明する。実際の半導体装置において、ゲート電極間隔は非常に狭くなっており、そのゲート電極間においてコンタクトを形成すると、側壁絶縁膜まで削られる可能性が出てくる。この場合、本実施形態のようにゲート電極３００間以外の領域に第１コンタクト２４０を形成しないと、実際のＦＥＴとは異なったオーバーラップ容量が測定されてしまう。このため、第５の実施形態のように、複数のゲート電極３００間において、拡散領域２００のダミーコンタクト２４２を設けることにより、そのダミーコンタクト２４２を形成することによる影響を把握することができる。
【００５１】
以上、第１から第５の実施形態では、ＴＥＧパターンの他に、回路パターンを有するチップ領域を備える場合を説明したが、半導体基板１００にＴＥＧパターンのみを形成した半導体装置であっても構わない。
【００５２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５３】
１００ 半導体基板
２００ 拡散領域
２２０ 第１コンタクト形成領域
２４０ 第１コンタクト
２４２ ダミーコンタクト
２６０ 拡散領域用端子
３００ ゲート電極
３２０ フローティングゲート（ダミーゲート電極）
３４０ 第２コンタクト
３６０ ゲート電極用端子
５００ 素子分離領域
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の検査方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進み、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート電極間隔が非常に狭くなり、オーバーラップ容量などの特性パラメータを正確に測定することが困難となってきている。ここで、「オーバーラップ容量」とは、ＭＯＳＦＥＴのチャネルがオフ状態の時のゲート電極とドレイン領域(またはソース領域)間の容量を言う。
【０００３】
特許文献１（特開２００５−６４１６４号公報）には、ＭＯＳＦＥＴのゲート容量をシミュレーションする方法として、下記のような方法が記載されている。まず、ＭＯＳＦＥＴがオフとなるゲート電圧範囲でオーバーラップ容量パラメータを抽出しておき、そのパラメータを使ってオーバーラップ容量特性をシミュレーションする。次いで、ＭＯＳＦＥＴがオン時のオーバーラップ容量の実測値に基づいて、オーバーラップ長を導出する。これにより、ゲート容量のシミュレーション精度を向上させることができると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−６４１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１においても、オーバーラップ容量を実測する際には、必ずドレイン（またはソース）にもコンタクトが接続された状態で測定を行っていた。ＮＡＮＤ、ＮＯＲ回路のように、ゲート間隔が狭く、ドレイン（またはソース）にコンタクトを形成することができないような場合には、正確なオーバーラップ容量を測定することができなかった。
【課題を解決するための手段】
【０００６】
本発明によれば、
素子分離領域と、
前記素子分離領域に形成された開口部と、
前記開口部上に設けられ、互いに平行に延伸した複数のゲート電極と、
前記開口部の前記ゲート電極で覆われていない部分に形成された拡散領域と、
を備える第１ＴＥＧパターンを備え、
前記ゲート電極の一方の端部は、前記開口部の外縁よりも内側に配置され、
前記一方の端部と前記外縁の間に位置して、前記拡散領域に接続する第１コンタクトと、
前記ゲート電極に接続する第２コンタクトと、
を備える半導体装置、が提供される。
【０００７】
本発明によれば、
素子分離領域と、
前記素子分離領域に形成された開口部と、
前記開口部上に設けられ、互いに平行に延伸した複数のゲート電極と、
前記開口部の前記ゲート電極で覆われていない部分に形成された拡散領域と、
を備える第１ＴＥＧパターンを備え、
前記ゲート電極の一方の端部は、前記開口部の外縁よりも内側に配置され、
前記一方の端部と前記外縁の間に位置して、前記拡散領域に接続する第１コンタクトと、
前記ゲート電極に接続する第２コンタクトと、
を備える半導体装置に対して、
前記第１コンタクトと前記第２コンタクトとの間の容量を測定することにより、前記ゲート電極と前記拡散領域とのオーバーラップ容量を測定する半導体装置の検査方法、が提供される。
【０００８】
本発明によれば、第１ＴＥＧパターンにおける拡散領域は、開口部のゲート電極で覆われていない部分に形成されている。また、ゲート電極の一方の端部は、素子分離領域の開口部の外縁よりも内側に配置されている。すなわち、拡散領域は、ゲート電極の一方の端部と外縁の間においても形成されている。したがって、ゲート電極の一方の端部と外縁の間において、ＦＥＴのソース・ドレイン領域が短絡したような構成になっている。また、拡散領域に接続する第１コンタクトは、ゲート電極間には配置されておらず、ゲート電極の一方の端部と外縁の間に位置している。このようなＴＥＧパターンを備えることにより、狭いゲート電極間にコンタクトを配置することなく、オーバーラップ容量を測定することができる。
【発明の効果】
【０００９】
本発明によれば、狭いゲート電極間にコンタクトを配置することなく、オーバーラップ容量を測定することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の構成を示す図である。
【図２】第２の実施形態に係る半導体装置の構成を示す図である。
【図３】第３の実施形態に係る半導体装置の構成を示す図である。
【図４】第４の実施形態に係る半導体装置の構成を示す図である。
【図５】第５の実施形態に係る半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す図である。図１（ａ）は上面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ'断面図である。この半導体装置は、下記のような第１ＴＥＧパターン（不図示）を備えている。第１ＴＥＧパターンは、素子分離領域５００と、素子分離領域５００に形成された開口部（不図示）と、開口部上に設けられ、互いに平行に延伸した複数のゲート電極３００と、開口部のゲート電極３００で覆われていない部分に形成された拡散領域２００と、を備えている。ここで、ゲート電極３００の一方の端部は、開口部の外縁よりも内側に配置されている。また、第１コンタクト２４０は、ゲート電極３００の一方の端部と、開口部の外縁の間に位置して、拡散領域２００に接続している。一方、第２コンタクト３４０は、ゲート電極３００に接続している。以下、詳細を説明する。
【００１３】
この半導体装置は、多層配線層中に形成された第１ＴＥＧパターンを備える。図１は、第１ＴＥＧパターンのみを表しており、その他の領域にＦＥＴ（不図示）などを備えたＮＡＮＤ、ＮＯＲなどの回路パターン（不図示）を有している。
【００１４】
図１（ｂ）のように、半導体基板１００には、素子分離領域５００が形成されている。素子分離領域５００には、開口部（不図示）が形成されている。
【００１５】
図１（ｂ）のように、半導体基板１００上には、ゲート絶縁膜（不図示）が形成されている。そのゲート絶縁膜上のうち、素子分離領域５００の開口部上には、互いに平行に延伸した複数のゲート電極３００が形成されている。ここで、ゲート電極３００は、前記したチップ領域に形成されているＮＡＮＤ、ＮＯＲ回路などにおけるＦＥＴのゲート電極３００と同一工程で形成されている。
【００１６】
また、複数のゲート電極３００は、ＳＧ１ごとに等間隔に配置されている。なお、このゲート電極３００の間隔は、前記したチップ領域に形成されているＦＥＴのゲート電極３００の間隔と等しい。また、このゲート電極３００の幅は、前記したチップ領域に形成されているＦＥＴのゲート電極３００の幅と等しい。なお、ここでいう「ゲート電極３００の幅」とは、チャネル方向のゲート電極３００の長さをいい、一般に「ゲート長」と呼ばれる長さのことをいう。
【００１７】
複数のゲート電極３００を挟んだ位置に、複数のゲート電極３００と平行に設けられたダミーゲート電極（フローティングゲート３２０）を備えている。ここでいう「ダミーゲート電極（フローティングゲート３２０）」とは、後述するゲート電極用端子３６０などに接続されていない電極のことをいう。フローティングゲート３２０を配置することにより、複数のゲート電極３００は、これらに挟まれて正確な形状に形成されている。
【００１８】
なお、ゲート電極３００（フローティングゲート３２０含む）の側壁には、側壁絶縁膜（不図示）が形成されている。この第１ＴＥＧパターンにおける側壁絶縁膜も、前記したチップ領域に形成されているＦＥＴのゲート電極３００の側壁における側壁絶縁膜と同一工程で形成されている。
【００１９】
また、図１（ｂ）のように、拡散領域２００は、素子分離領域５００の開口部のうち、ゲート電極３００で覆われていない部分に形成されている。
【００２０】
この拡散領域２００には、前記したチップ領域に形成されているＦＥＴのソース・ドレイン領域（不図示）と同一工程でドーピングされている。ここで、ｐ型ＦＥＴのゲートのオーバーラップ容量を測定したい場合には、拡散領域２００はＰ＋領域である。一方、ｎ型ＦＥＴのゲートのオーバーラップ容量を測定したい場合には、拡散領域２００はＮ＋領域である。ただし、第１ＴＥＧパターンには、いずれか一方の拡散領域２００しか形成することができない。ｐ型、ｎ型の両方を測定したい場合は、別途、もう一つＴＥＧパターンを設ければよい。
【００２１】
図１（ｂ）上には、図示されていない領域に、ビア（不図示）、配線層（不図示）などを有する多層配線層が形成されている。
【００２２】
また、図１（ａ）のように、ゲート電極３００の一方の端部は、素子分離領域５００の開口部における外縁よりも内側に配置されている。なお、拡散領域２００は、このゲート電極３００の一方の端部と外縁の間の領域（第１コンタクト形成領域２２０）にも形成されている。これにより、一般的なＦＥＴにおけるソース・ドレイン領域が、この第１コンタクト形成領域２２０において短絡しているような構成となっている。
【００２３】
拡散領域２００に接続する第１コンタクト２４０は、ゲート電極３００の一方の端部と外縁の間（第１コンタクト形成領域２２０）に形成されている。また、第１コンタクト２４０は、多層配線層のビア（不図示）を介して、最上層の拡散領域用端子２６０に接続されている。なお、複数の第１コンタクト２４０は、中間の配線層で短絡しており、一つの拡散領域用端子２６０に接続されている。
【００２４】
一方、第２コンタクト３４０は、ゲート電極３００に接続している。ここで、第２コンタクト３４０は、素子分離領域５００の開口部の外側で、ゲート電極３００に接続している。また、第２コンタクト３４０は、多層配線層のビア（不図示）を介して、最上層のゲート電極用端子３６０に接続されている。なお、複数の第２コンタクト３４０は、中間の配線層で短絡しており、一つのゲート電極用端子３６０に接続されている。
【００２５】
次に、第１の実施形態における半導体装置の検査方法を説明する。第１コンタクト２４０と接続した拡散領域用端子２６０と、第２コンタクト３４０と接続したゲート電極用端子３６０との間の容量を測定することにより、ゲート電極３００と拡散領域２００とのオーバーラップ容量を測定する。以下、詳細を説明する。
【００２６】
拡散領域用端子２６０とゲート電極用端子３６０の間に、交流バイアスを重畳させた直流バイアスを印加する。なお、拡散領域用端子２６０は、ＧＮＤに接続する。このとき、ゲート電極３００下のチャネルに相当する部分が反転しないバイアス範囲で、直流バイアス成分を変化させて、拡散領域用端子２６０とゲート電極用端子３６０との間に流れる電流及び電圧を計測する。その計測結果に基づいて、オーバーラップ容量Ｃ１を求める。
【００２７】
ただし、このオーバーラップ容量Ｃ１には、ゲート電極３００の端部と拡散領域２００との容量が重畳されている。
【００２８】
次に、第１の実施形態の効果を説明する。第１ＴＥＧパターンにおける拡散領域２００は、素子分離領域５００の開口部のゲート電極３００で覆われていない部分に形成されている。また、ゲート電極３００の一方の端部は、素子分離領域５００の開口部の外縁よりも内側に配置されている。すなわち、拡散領域２００は、ゲート電極３００の一方の端部と外縁の間（第１コンタクト形成領域２２０）においても形成されている。したがって、ゲート電極３００の一方の端部と外縁の間（第１コンタクト形成領域２２０）において、ＦＥＴのソース・ドレイン領域が短絡したような構成になっている。また、拡散領域２００に接続する第１コンタクト２４０は、ゲート電極３００間には配置されておらず、ゲート電極３００の一方の端部と外縁の間に位置している。このような第１ＴＥＧパターンを備えていることにより、狭いゲート電極３００間に第１コンタクト２４０を配置することなく、オーバーラップ容量Ｃ１を測定することができる。
【００２９】
（第２の実施形態）
図２は、第２の実施形態に係る半導体装置の構成を示す図である。第２の実施形態は、下記のような第２ＴＥＧパターンを備える点を除いて、第１の実施形態と同様である。第２の実施形態の半導体装置は、第１ＴＥＧパターン（図２（ａ））と、第１ＴＥＧパターンとゲート電極３００の長さが異なる第２ＴＥＧパターン（図２（ｂ））と、を備えている。ここでいう「ゲート電極３００の長さ」とは、ゲート電極３００の延伸方向の長さのことをいう。
【００３０】
図２（ａ）は、第１の実施形態と同様の第１ＴＥＧパターンを示している。ここで、第１ＴＥＧパターンにおいて、ゲート電極３００の延伸方向における素子分離領域５００の開口部の長さをＷ１、ゲート電極３００の端と外縁との距離をＷＧ１とする。
【００３１】
また、図２（ｂ）は、第２ＴＥＧパターンを示している。第２ＴＥＧパターンは、第１ＴＥＧパターンとゲート電極３００の長さが異なる。ここで、第２ＴＥＧパターンにおいて、ゲート電極３００の延伸方向における素子分離領域５００の開口部の長さをＷ２、ゲート電極３００の端と外縁との距離をＷＧ２とする。第２ＴＥＧパターンのゲート電極３００は、たとえば、ゲート電極３００の延伸方向において、第１ＴＥＧパターンのゲート電極３００よりも長く、Ｗ２＞Ｗ１である。
【００３２】
以上のように、第２の実施形態における半導体装置は、上記した二つのＴＥＧパターンを備える。
【００３３】
次に、第２の実施形態における半導体装置の検査方法を説明する。第１ＴＥＧパターンと、第２ＴＥＧパターンのそれぞれの容量Ｃ１、Ｃ２を測定することにより、下記式（１）により、ゲート電極３００の単位長さあたりのオーバーラップ容量Ｃｏｖを求めることができる。
【００３４】
【数１】
【００３５】
次に、第２の実施形態の効果について説明する。第１ＴＥＧパターン、及び第２ＴＥＧパターンにおいて、ゲート電極３００の端部は、拡散領域２００上に形成されている。このため、第１ＴＥＧパターン、第２ＴＥＧパターンのそれぞれの容量Ｃ１、Ｃ２は、ゲート電極３００の端部と拡散領域２００との容量も重畳された値が測定される。一方、実際のＦＥＴにおいては、ゲート電極３００の端部が拡散領域２００上に形成されているようなことはなく、ゲート電極３００は素子分離領域５００の外側まで形成されている。したがって、実際のＦＥＴにおいては、上記したゲート電極３００の端部と拡散領域２００との容量成分が検出されることはない。
【００３６】
よって、上記式（１）により、第１ＴＥＧパターンと第２ＴＥＧパターンの測定結果から、ゲート電極３００の端部と拡散領域２００との容量成分を相殺することにより、実際のＦＥＴに相当するゲート電極３００の単位長さあたりのオーバーラップ容量Ｃｏｖを求めることができる。
【００３７】
なお、第１ＴＥＧパターンのゲート電極３００の端と外縁との距離ＷＧ１と、ゲート電極３００の端と外縁との距離ＷＧ２とが等しい場合は、下記式（２）に簡略化することができる。
【００３８】
【数２】
【００３９】
（第３の実施形態）
図３は、第３の実施形態に係る半導体装置の構成を示す図である。図３（ａ）は上面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ'断面図である。第３の実施形態は、下記の点を除いて、第１の実施形態と同様である。
【００４０】
第１のゲート電極３０２と第２のゲート電極３０４は、第１ＴＥＧパターン内に、交互に設けられている。ここで、第１のゲート電極３０２の一方の端部は、第１の外縁よりも内側に配置されている。一方、第２のゲート電極３０４の一方の端部は、第１の外縁とは反対側の第２の外縁よりも内側に配置されている。
【００４１】
第１コンタクト２４０は複数設けられている。また、第１コンタクト２４０は、複数の第１のゲート電極３０２の一方の端部と第１の外縁の間、及び、第２のゲート電極３０４の一方の端部と第２の外縁の間のぞれぞれに配置されている。
【００４２】
第３の実施形態におけるオーバーラップ容量と、第１の実施形態におけるオーバーラップ容量と比較することにより、オーバーラップ容量におけるゲート電極３００の配置依存性を把握することができる。
【００４３】
また、第２の実施形態と同様に、図３に示す第１ＴＥＧパターンに対して、ゲート電極３００の長さが異なる第２ＴＥＧパターンを設けても良い。この場合も、第２の実施形態と同様の式（１）により、ゲート電極３００の端部と拡散領域２００との容量成分を相殺することにより、実際のＦＥＴに相当するゲート電極３００の単位長さあたりのオーバーラップ容量Ｃｏｖを求めることができる。
【００４４】
（第４の実施形態）
図４は、第４の実施形態に係る半導体装置の構成を示す図である。第４の実施形態は、下記のような第２ＴＥＧパターンを備える点を除いて、第１の実施形態と同様である。第４の実施形態の半導体装置は、第１ＴＥＧパターン（図４（ａ））と、第１ＴＥＧパターンとゲート電極３００の間隔が異なる第２ＴＥＧパターン（図４（ｂ））と、を備えている。
【００４５】
図４（ａ）は、第１の実施形態と同様の第１ＴＥＧパターンを示している。ここで、第１ＴＥＧパターンのゲート電極の間隔をＳＧ１とする。
【００４６】
また、図４（ｂ）は、第２ＴＥＧパターンを示している。ここで、第２ＴＥＧパターンのゲート電極の間隔をＳＧ２とする。第２ＴＥＧパターンは、たとえば、ゲート電極の間隔が第１ＴＥＧパターンよりも広く、ＳＧ１＜ＳＧ２である。
【００４７】
このように、第４の実施形態における第１ＴＥＧパターンのオーバーラップ容量と、ゲート電極３００の間隔が異なる第２ＴＥＧパターンとのオーバーラップ容量とを比較することにより、オーバーラップ容量におけるゲート電極３００の間隔依存性を把握することができる。
【００４８】
（第５の実施形態）
図５は、第５の実施形態に係る半導体装置の構成を示す図である。第５の実施形態は、下記の点を除いて、第１の実施形態と同様である。
【００４９】
第５の実施形態における半導体装置は、複数のゲート電極３００間において、拡散領域２００のダミーコンタクト２４２を備えている。ここでいう「ダミーコンタクト２４２」とは、拡散領域用端子２６０などに接続されていないコンタクトのことをいう。
【００５０】
次に、第５の実施形態の効果について説明する。実際の半導体装置において、ゲート電極間隔は非常に狭くなっており、そのゲート電極間においてコンタクトを形成すると、側壁絶縁膜まで削られる可能性が出てくる。この場合、本実施形態のようにゲート電極３００間以外の領域に第１コンタクト２４０を形成しないと、実際のＦＥＴとは異なったオーバーラップ容量が測定されてしまう。このため、第５の実施形態のように、複数のゲート電極３００間において、拡散領域２００のダミーコンタクト２４２を設けることにより、そのダミーコンタクト２４２を形成することによる影響を把握することができる。
【００５１】
以上、第１から第５の実施形態では、ＴＥＧパターンの他に、回路パターンを有するチップ領域を備える場合を説明したが、半導体基板１００にＴＥＧパターンのみを形成した半導体装置であっても構わない。
【００５２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５３】
１００ 半導体基板
２００ 拡散領域
２２０ 第１コンタクト形成領域
２４０ 第１コンタクト
２４２ ダミーコンタクト
２６０ 拡散領域用端子
３００ ゲート電極
３２０ フローティングゲート（ダミーゲート電極）
３４０ 第２コンタクト
３６０ ゲート電極用端子
５００ 素子分離領域
【特許請求の範囲】
【請求項１】
素子分離領域と、
前記素子分離領域に形成された開口部と、
前記開口部上に設けられ、互いに平行に延伸した複数のゲート電極と、
前記開口部の前記ゲート電極で覆われていない部分に形成された拡散領域と、
を備える第１ＴＥＧパターンを備え、
前記ゲート電極の一方の端部は、前記開口部の外縁よりも内側に配置され、
前記一方の端部と前記外縁の間に位置して、前記拡散領域に接続する第１コンタクトと、
前記ゲート電極に接続する第２コンタクトと、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２コンタクトは、前記開口部の外側で前記ゲート電極に接続する半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記複数のゲート電極を挟んだ位置に、前記複数のゲート電極と平行に設けられたダミーゲート電極を備える半導体装置。
【請求項４】
請求項１から３のいずれか一項に記載の半導体装置において、
第１の前記ゲート電極と第２の前記ゲート電極は、交互に設けられ、
前記第１のゲート電極の一方の端部は、第１の前記外縁よりも内側に配置され、
前記第２のゲート電極の一方の端部は、前記第１の外縁とは反対側の第２の前記外縁よりも内側に配置され、
前記第１コンタクトは複数設けられ、
前記第１コンタクトは、前記第１のゲート電極の一方の端部と前記第１の外縁の間、及び、前記第２のゲート電極の一方の端部と前記第２の外縁の間のぞれぞれに配置されている半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記第１ＴＥＧパターンと、
前記第１ＴＥＧパターンと前記ゲート電極の長さが異なる第２ＴＥＧパターンと、
を備える半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記第１ＴＥＧパターンと、
前記第１ＴＥＧパターンと前記ゲート電極の間隔が異なる第２ＴＥＧパターンと、
を備える半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記複数のゲート電極間において、前記拡散領域のダミーコンタクトを備える半導体装置。
【請求項８】
素子分離領域と、
前記素子分離領域に形成された開口部と、
前記開口部上に設けられ、互いに平行に延伸した複数のゲート電極と、
前記開口部の前記ゲート電極で覆われていない部分に形成された拡散領域と、
を備える第１ＴＥＧパターンを備え、
前記ゲート電極の一方の端部は、前記開口部の外縁よりも内側に配置され、
前記一方の端部と前記外縁の間に位置して、前記拡散領域に接続する第１コンタクトと、
前記ゲート電極に接続する第２コンタクトと、
を備える半導体装置に対して、
前記第１コンタクトと前記第２コンタクトとの間の容量を測定することにより、前記ゲート電極と前記拡散領域とのオーバーラップ容量を測定する半導体装置の検査方法。
【請求項９】
請求項８に記載の半導体装置の検査方法において、
前記半導体装置は、
前記第１ＴＥＧパターンと、
前記第１ＴＥＧパターンと前記ゲート電極の長さが異なる第２ＴＥＧパターンと、
を備え、
前記第１ＴＥＧパターンと前記第２ＴＥＧパターンの前記オーバーラップ容量を測定することにより、下式（１）より、前記ゲート電極の単位長さあたりの前記オーバーラップ容量を求める半導体装置の検査方法。
【数１】
（ただし、Ｃｏｖは前記ゲート電極の単位長さあたりの前記オーバーラップ容量、Ｃ１は前記第１ＴＥＧパターンの前記オーバーラップ容量の測定値、Ｃ２は前記第２ＴＥＧパターンの前記オーバーラップ容量の測定値、ＮＦは前記ゲート電極の本数、Ｗ１は前記第１ＴＥＧパターンの前記ゲート電極の延伸方向における前記開口部の長さ、Ｗ２は前記第２ＴＥＧパターンの前記ゲート電極の延伸方向における前記開口部の長さ、ＷＧ１は前記第１ＴＥＧパターンの前記ゲート電極の端と前記外縁との距離、ＷＧ２は前記第２ＴＥＧパターンの前記ゲート電極の端と前記外縁との距離、である。）
【請求項１】
素子分離領域と、
前記素子分離領域に形成された開口部と、
前記開口部上に設けられ、互いに平行に延伸した複数のゲート電極と、
前記開口部の前記ゲート電極で覆われていない部分に形成された拡散領域と、
を備える第１ＴＥＧパターンを備え、
前記ゲート電極の一方の端部は、前記開口部の外縁よりも内側に配置され、
前記一方の端部と前記外縁の間に位置して、前記拡散領域に接続する第１コンタクトと、
前記ゲート電極に接続する第２コンタクトと、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２コンタクトは、前記開口部の外側で前記ゲート電極に接続する半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記複数のゲート電極を挟んだ位置に、前記複数のゲート電極と平行に設けられたダミーゲート電極を備える半導体装置。
【請求項４】
請求項１から３のいずれか一項に記載の半導体装置において、
第１の前記ゲート電極と第２の前記ゲート電極は、交互に設けられ、
前記第１のゲート電極の一方の端部は、第１の前記外縁よりも内側に配置され、
前記第２のゲート電極の一方の端部は、前記第１の外縁とは反対側の第２の前記外縁よりも内側に配置され、
前記第１コンタクトは複数設けられ、
前記第１コンタクトは、前記第１のゲート電極の一方の端部と前記第１の外縁の間、及び、前記第２のゲート電極の一方の端部と前記第２の外縁の間のぞれぞれに配置されている半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記第１ＴＥＧパターンと、
前記第１ＴＥＧパターンと前記ゲート電極の長さが異なる第２ＴＥＧパターンと、
を備える半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記第１ＴＥＧパターンと、
前記第１ＴＥＧパターンと前記ゲート電極の間隔が異なる第２ＴＥＧパターンと、
を備える半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記複数のゲート電極間において、前記拡散領域のダミーコンタクトを備える半導体装置。
【請求項８】
素子分離領域と、
前記素子分離領域に形成された開口部と、
前記開口部上に設けられ、互いに平行に延伸した複数のゲート電極と、
前記開口部の前記ゲート電極で覆われていない部分に形成された拡散領域と、
を備える第１ＴＥＧパターンを備え、
前記ゲート電極の一方の端部は、前記開口部の外縁よりも内側に配置され、
前記一方の端部と前記外縁の間に位置して、前記拡散領域に接続する第１コンタクトと、
前記ゲート電極に接続する第２コンタクトと、
を備える半導体装置に対して、
前記第１コンタクトと前記第２コンタクトとの間の容量を測定することにより、前記ゲート電極と前記拡散領域とのオーバーラップ容量を測定する半導体装置の検査方法。
【請求項９】
請求項８に記載の半導体装置の検査方法において、
前記半導体装置は、
前記第１ＴＥＧパターンと、
前記第１ＴＥＧパターンと前記ゲート電極の長さが異なる第２ＴＥＧパターンと、
を備え、
前記第１ＴＥＧパターンと前記第２ＴＥＧパターンの前記オーバーラップ容量を測定することにより、下式（１）より、前記ゲート電極の単位長さあたりの前記オーバーラップ容量を求める半導体装置の検査方法。
【数１】
（ただし、Ｃｏｖは前記ゲート電極の単位長さあたりの前記オーバーラップ容量、Ｃ１は前記第１ＴＥＧパターンの前記オーバーラップ容量の測定値、Ｃ２は前記第２ＴＥＧパターンの前記オーバーラップ容量の測定値、ＮＦは前記ゲート電極の本数、Ｗ１は前記第１ＴＥＧパターンの前記ゲート電極の延伸方向における前記開口部の長さ、Ｗ２は前記第２ＴＥＧパターンの前記ゲート電極の延伸方向における前記開口部の長さ、ＷＧ１は前記第１ＴＥＧパターンの前記ゲート電極の端と前記外縁との距離、ＷＧ２は前記第２ＴＥＧパターンの前記ゲート電極の端と前記外縁との距離、である。）
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−５５１７５（Ｐ２０１３−５５１７５Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９１３５３（Ｐ２０１１−１９１３５３）
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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