半導体装置
【課題】横型構造のパワートランジスタにおいて、寄生サイリスタのラッチアップ耐量を改善するとともに、ターンオフ時間を短縮する。
【解決手段】エミッタ電極(21)下部に設けられるn+エミッタ層(6)を、所定の間隔で互いに離れて配置される単位領域(60)で構成する。単位領域においてエミッタ電極とのコンタクトを取るとともに、pベース層(5)よりも高濃度でp+層(45)を少なくともエミッタ層の下方に設ける。
【解決手段】エミッタ電極(21)下部に設けられるn+エミッタ層(6)を、所定の間隔で互いに離れて配置される単位領域(60)で構成する。単位領域においてエミッタ電極とのコンタクトを取るとともに、pベース層(5)よりも高濃度でp+層(45)を少なくともエミッタ層の下方に設ける。
【発明の詳細な説明】
【技術分野】
【0001】
この発明はパワーデバイス、特に、絶縁ゲート型バイポーラトランジスタ(IGBT)またはパワーMOSFET(絶縁ゲート型電界効果トランジスタ)などの半導体装置に関する。より特定的には、この発明は、パワーデバイスの駆動電流量およびラッチアップ耐性およびターンオフ特性を改善するための構成に関する。
【背景技術】
【0002】
電力の変換および制御を行なう分野においては、パワーデバイスが用いられる。このパワーデバイスにおいて、スイッチング動作を絶縁ゲートに印加される電圧で行なうMOSゲートデバイスがある。このMOSゲートデバイスとしては、IGBT(絶縁ゲート型バイポーラトランジスタ)およびMOSFET(絶縁ゲート型電界効果トランジスタ)がある。このようなパワーデバイスの半導体スイッチに対する特性として、高速動作(高速スイッチング動作)に加えて、大電流駆動および高耐圧が要求される。
【0003】
特許文献1(特開平7−58320号公報)は、IGBTのターンオフ時間を短縮して、動作周波数を高くすることを目的とする以下の構成を開示する。すなわち、この特許文献1においては、従来構造として、以下の構成を開示する。すなわち、n型エミッタ層を取り囲むように、p型ベースコンタクト層が配置され、このp型ベースコンタクト層が、p型ベース層とコンタクトされる。このp型ベースコンタクト層およびn型エミッタ層がともにエミッタ電極に結合される。p型ベースコンタクト層が、ターンオフ時に少数キャリア(ホール)を、エミッタ電極に放出する。一方、p型コレクタ層下部に、n型バッファ層が形成される。ターンオフ時に、多数キャリアが、コレクタ端子にコレクタ層から放出されるとき、少数キャリアが、n−型ドリフト層に放出されるのを、このバッファ層により防止する。このn型バッファ層を利用する場合、バッファの効果が強くなると、ターンオン時の少数キャリアのドリフト層への注入効率が低下し、伝導度変調作用が低下し、オン抵抗が高くなり、応じてオン電圧が高くなる。これを回避する構成の1つとして、特許文献1は、コレクタショート構造を開示する。このコレクタショート構造においては、p型コレクタ層周辺を取囲むようにn型コレクタショート層が配置される。p型コレクタ層およびn型コレクタショート層が共通に、コレクタ電極に結合される。このコレクタショート構造において、ターンオフ時、コレクタショート層に多数キャリアが流入するものの、少数キャリアはコレクタショート層により吸収され、少数キャリアが発生しにくくなり、ターンオフ時間を短縮する。
【0004】
また、IGBTにおいては、一般に、p型コレクタ層、n型バッファ層、n−型ドリフト層、p型ベース層およびn型エミッタ層が形成される。このnpn構造により、寄生サイリスタが形成される。IGBTのベース領域における電圧降下により、寄生サイリスタがターンオンするラッチアップ現象が生じる可能性がある。このラッチアップ耐性を向上することを目的とする構成が、特許文献2(特表平9−503626号公報)に示される。
【0005】
この特許文献2においては、n−型ドリフト層に形成されるp型ベース領域において、n+型ソース層下部に、高濃度p+型領域を設ける。この高濃度p+型領域により、p型ベース領域の抵抗値を低減し、ソース/ベース領域間の接合部の電圧降下を低減して、ラッチアップ耐性を改善することを図る。
【0006】
また、オン電流を増加させかつラッチアップ耐性を改善することを目的とする構成が、特許文献3(特開2000−286416号公報)に示される。この特許文献3においては、コレクタ層、エミッタ層およびゲート電極を、リング状に形成する。エミッタ層(ソース層)は、凸部と凹部を有する歯車状の形状、また互いに分離されて島状に配置される構成を有する。エミッタ領域下部のベース抵抗を小さくするとともに、ホール電流を、中心部に形成されるコレクタ層から放射状に放出して、その電流密度を小さくして、ラッチアップ耐性を改善することを図る。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平7−58320号公報
【特許文献2】特表平9−503626号公報
【特許文献3】特開2000−286416号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
特許文献1は、コレクタショート構造を横型IGBT構造に適用した場合に生じる以下の問題を指摘する。すなわち、ターンオフ時において、多数キャリアが、p型コレクタ層下部を通過してn型コレクタショート層に流入し、p型コレクタ層にも多数キャリアが流入する。応じて、少数キャリアのn型ドリフト層への注入が大きくなる。この横型IGBT構造におけるコレクタショート構造の問題点を解消するために、特許文献1は、p型コレクタ層内に副ゲートを有するMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)を配置し、この副ゲートMOSトランジスタを介してコレクタ層を、コレクタ電荷抽出層に結合する。電荷抽出層が、コレクタ端子に結合される。この副ゲート構造において、MOSFETのn型ソース層が、p型コレクタ層と隣接して配置し、これらを電極で結合し、n型ソース層のn型キャリアをp型コレクタ層のp型キャリアに変換する。ターンオフ時において、副ゲート構造のMOSトランジスタをオフ状態とし、この副ゲートにおけるp型コレクタ層をフローティング状態として、p型コレクタ層と電荷抽出層とを分離する。多数キャリア(電子)が電荷抽出層を介してコレクタ端子に引き抜かれる。一方、p型コレクタ層および下部のpウェル(pベース)はフローティング状態であり、ウェルとドリフト層の間のpn接合は逆バイアス状態(ビルトイン電圧以下)に維持され、少数キャリアの注入を抑制する。
【0009】
しかしながら、この特許文献1に示される構成においては、副ゲートの電位を、IGBTのゲート(主ゲート)と別個に制御する回路が必要となり、制御回路の規模が増大する。また、IGBT素子においても、副ゲートおよび主ゲート端子がそれぞれ設けられ、レイアウト面積が増大する。また、この特許文献1に示される構造においては、p型ベース層下部を多数キャリア(電子)が伝搬して電荷抽出層に吸収される。しかしながら、このp型コレクタ層と下部に設けられるpウェルとn型ドリフト層とn型エミッタ層との間の寄生サイリスタによるラッチアップ現象については、何ら考慮していない。
【0010】
特許文献2に示される構成においては、n型ソース層下部に設けられる高濃度p+型領域により、p型ベース領域の抵抗値を低減することを図る。しかしながら、特許文献2は、縦型デバイス構造についてのみ議論しており、横型デバイス構造への適用については何ら考慮していない。また、縦型デバイス構造における寄生サイリスタによるラッチアップを回避することを考慮しているものの、駆動電流を大きくするための構成については何ら考慮していない。
【0011】
特許文献3に示される構成においては、エミッタ領域が歯車状または島状に形成されて、ラッチアップを回避することは図られているものの、まだ、駆動電流を増加するとともにターンオフ時間を短くするための改善を行う余地はある。
【0012】
それゆえ、この発明の目的は、駆動電流量を大きくし、またターンオフ時間を短縮し、かつ寄生サイリスタのラッチアップ耐性を改善することのできる半導体装置を提供することである。
【課題を解決するための手段】
【0013】
この発明に係る半導体装置は、半導体基板と、この半導体基板に形成される半導体領域と、この半導体領域に設けられて、第1の電極に結合される第1半導体層領域と、この半導体領域に、第1半導体層領域から離れてかつ第1半導体層領域を囲むように配置されるリング形状の半導体領域と導電型の異なる第2半導体層領域と、この第2半導体層領域に、互いに分離して所定の間隔で配置されかつ各々が所定の間隔よりも大きな幅を有する複数の矩形様の形状を有する単位領域を有する第2半導体層領域と導電型の異なる第3半導体層領域と、この第2半導体層領域の第3半導体層領域の少なくとも下方に配置され、第2半導体層領域よりも高濃度の第2半導体層領域と同一導電型の高濃度半導体層領域と、この第2半導体層領域表面に第1半導体層領域と第3半導体層領域との間での電荷転送のためのチャネルを形成するゲート電極層とを備える。
【発明の効果】
【0014】
関連の実施例においてエミッタ層領域に対応する第3半導体層領域が、歯車状に形成され、その凹部領域において第3半導体層領域の幅が狭くなる。したがって、半導体領域(ドリフト層)/第2半導体層領域(一実施例においてベース領域)/第3半導体層領域(一実施例においてエミッタ層)で形成される寄生バイポーラトランジスタにおける第3半導体層領域直下の第2半導体層領域の幅を狭くすることができ、応じて第2半導体層領域の抵抗を低減することができる。これにより、寄生バイポーラトランジスタ動作が抑制され、応じて、寄生サイリスタのラッチアップを抑制することができる。また、高濃度半導体層領域が第3半導体層領域下方に配置されており、同様、この第3半導体層領域直下の第2半導体層領域の抵抗を低減でき、寄生バイポーラトランジスタ動作を抑制でき、ラッチアップ耐性を改善することができる。
【0015】
また、連続的に本体部が形成されており、一実施例においてエミッタである第3半導体層領域に対して形成されるチャネル幅は低減されず、一定のゲート−エミッタ間またはゲート−ソース間電圧(VGEまたはVGS)を印加した状態で、コレクタ−エミッタ間電圧またはソース−ドレイン間電圧を印加したときのコレクタ電流−エミッタ電流(ICE)特性またはソース/ドレイン電流特性は劣化しない。また、リング状にチャネル領域が形成されており、チャネル領域を大きくすることができ、大きな電流を流すことができる。
【0016】
また、凸部の配置のピッチが、凸部の幅よりも大きくされており、ゲート電極配線を容易に取り出すことができる。
【0017】
この発明に係る半導体装置においては、一実施例においてエミッタ層領域に対応する第3半導体層領域が、島状に互いに分離して配置される単位領域で構成され、単位領域下方に高濃度半導体層領域が配置される。したがって、半導体領域(ドリフト層)/第2半導体層領域(一実施例においてベース領域)/第3半導体層領域(一実施例においてエミッタ層)で形成される寄生バイポーラトランジスタにおける第3半導体層領域直下の第2半導体層領域の抵抗を低減することができる。これにより、寄生バイポーラトランジスタ動作が抑制され、応じて、寄生サイリスタのラッチアップを抑制することができる。
【0018】
また、単位領域の間の領域においては高濃度半導体層領域により少数キャリアが流れ、効率的に少数キャリアを吸収することができ、ターンオフ時間を短縮することができる。また、高濃度半導体層領域が第3半導体層領域下方に配置されており、同様、この第3半導体層領域直下の第2半導体層領域の抵抗を低減でき、寄生バイポーラトランジスタ動作を抑制でき、ラッチアップ耐性を改善することができる。
【0019】
また、一実施例において、エミッタである第3半導体層領域において単位領域が分離して配置されるものの、単位領域の幅は、単位領域間の距離よりも小さくされており、この第3半導体層領域全体に対して形成されるチャネル幅はそれほど低減されず、一定のゲート−エミッタ間またはゲート−ソース間電圧(VGEまたはVGS)を印加した状態で、コレクタ−エミッタ間電圧またはソース−ドレイン間電圧を印加したときのコレクタ電流−エミッタ電流(ICE)特性またはソース/ドレイン電流特性は劣化しない。
【図面の簡単な説明】
【0020】
【図1】この発明の実施の形態1に従う横型IGBTの表面レイアウトを概略的に示す図である。
【図2】図1に示す線L2−L2に沿った断面構造を概略的に示す図である。
【図3】図1に示す線L3−L3に沿った断面構造を概略的に示す図である。
【図4】図1に示す線L4−L4に沿った断面構造を概略的に示す図である。
【図5】図1から4に示す横型IGBTの寄生サイリスタの電気的等価回路を示す図である。
【図6】(A)は、エミッタ層とエミッタコンタクト領域の形状を拡大して示す図であり、(B)は、このエミッタ層の構造をより拡大して示す図である。
【図7】図6(A)に示すエミッタ層の構造におけるゲート電極取出し配線の配置の一例を示す図である。
【図8】図7に示すゲート電極取出し配線と各電極の平面レイアウトを概略的に示す図である。
【図9】この発明の実施の形態1の変更例1の横型IGBTの平面レイアウトを概略的に示す図である。
【図10】図9に示す線L10−L10に沿った断面構造を概略的に示す図である。
【図11】図9に示す線L11−L11に沿った断面構造を概略的に示す図である。
【図12】この発明の実施の形態1の変更例2の横型IGBTの断面構造を概略的に示す図である。
【図13】この発明の実施の形態1の変更例2の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図14】この発明の実施の形態1の変更例3に従う横型IGBTのエミッタ領域の断面構造を概略的に示す図である。
【図15】この発明の実施の形態1の変更例3の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図16】この発明の実施の形態2に従う横型IGBTの表面のレイアウトを概略的に示す図である。
【図17】図16に示す線L17−L17に沿った断面構造を概略的に示す図である。
【図18】図16に示す線L18−L18に沿った断面構造を概略的に示す図である。
【図19】この発明の実施の形態2の変更例1の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図20】この発明の実施の形態2の変更例1の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図21】この発明の実施の形態2の変更例2に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図22】この発明の実施の形態2の変更例2のエミッタ領域部の断面構造を概略的に示す図である。
【図23】この発明の実施の形態2の変更例3に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図24】この発明の実施の形態2の変更例3のエミッタ領域部の断面構造を概略的に示す図である。
【図25】この発明の実施の形態3に従う横型IGBTの表面のレイアウトを概略的に示す図である。
【図26】図25に示す線L26−L26に沿った断面構造を概略的に示す図である。
【図27】図25に示す線L27−L27に沿った断面構造を概略的に示す図である。
【図28】この発明の実施の形態3の変更例1の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図29】この発明の実施の形態3の変更例1における横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図30】この発明の実施の形態3の変更例2の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図31】この発明の実施の形態3の変更例2に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図32】この発明の実施の形態3の変更例3の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図33】この発明の実施の形態3の変更例3のエミッタ領域部の断面構造を概略的に示す図である。
【図34】この発明の実施の形態4に従う横型IGBTの表面のレイアウトを概略的に示す図である。
【図35】図34に示す線L35−L35に沿った断面構造を概略的に示す図である。
【図36】図25に示す線L36−L36に沿った断面構造を概略的に示す図である。
【図37】この発明の実施の形態4の変更例1に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図38】この発明の実施の形態4の変更例1に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図39】この発明の実施の形態4の変更例2に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図40】この発明の実施の形態4の変更例2に従う横型IGBTの断面構造を概略的に示す図である。
【図41】この発明の実施の形態4の変更例3に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図42】この発明の実施の形態4の変更例3に従う横型IGBTの断面構造を概略的に示す図である。
【図43】この発明の実施の形態5に従う横型MOSFETの表面のレイアウトを概略的に示す図である。
【図44】図43に示す線L44−L44に沿った断面構造を概略的に示す図である。
【図45】この発明の実施の形態6に従うIGBTのセルの配置の一例を示す図である。
【図46】この発明の実施の形態6のIGBTのセルの配置の他の例を示す図である。
【図47】比較基準としての従来の楕円構造横型IGBTの表面のレイアウトを概略的に示す図である。
【図48】この発明の実施の形態6に従うIGBTのチャネル長と図47に示すIGBTのチャネル領域を併せて示す図である。
【図49】図47に示すIGBTのスイッチング特性を示す図である。
【図50】図46に示すIGBTのスイッチング特性を示す図である。
【図51】この発明の実施の形態7に従う横型IGBTの断面構造を概略的に示す図である。
【図52】図51に示す横型IGBTおよび図2に示す横型IGBTのスイッチング特性を示す図である。
【図53】図2に示す横型IGBTのホール、電子分布および空乏層領域境界線を示す図である。
【図54】接合分離構造横型IGBT(図2)のホールの分布を示す図である。
【図55】図2に示す接合分離構造横型IGBTの電子、ホールおよび平衡状態の濃度分布を示す図である。
【図56】図51に示す誘電体分離構造横型IGBTの電流、電位分布を空乏層領域境界部を示す図である。
【図57】図51に示す誘電体分離構造横型IGBTのホールの分布を示す図である。
【図58】図51に示す誘電体分離構造横型IGBTにおけるコレクタ−エミッタ間の電子、ホール分布および平衡状態のホール/電子濃度分布を示す図である。
【発明を実施するための形態】
【0021】
[実施の形態1]
図1は、この発明の実施の形態1に従う横型nチャネルIGBTの平面レイアウトを概略的に示す図である。図1においては、絶縁膜、配線および電極等は示さず、また、この発明の特徴の1つである高濃度半導体領域も示していない。
【0022】
図1において、IGBT1は、中央部に円形状に形成されるp型コレクタ層(第1半導体層領域)2と、このコレクタ層2を取り囲むように形成されるn型バッファ層(半導体領域)3と、バッファ層3外部にリング状に形成されるn−型ドリフト層(半導体領域)4と、このn−型ドリフト層4外部にリング状に形成されるp型ベース層(第2半導体領域)5と、このp型ベース層5内に形成されるn+エミッタ層(第3半導体領域)6を含む。
【0023】
エミッタ層6は、リング状に連続的に形成される本体部6aと、所定間隔で配置されかつこの本体部6aに結合されるともにコレクタ層2から遠ざかる方向に突出する凸部6bを含む。このn+エミッタ層6を、凸部領域を設けて、その半径方向の長さを部分的に長くすることにより、p型ベース層5におけるエミッタ層下部の長さを短くしてベース抵抗を低減する。
【0024】
このp型ベース層5においては、エミッタ層6とn−ドリフト層4の間に、図示しないゲート電極の電圧によりチャネルが形成されるチャネル形成領域8が設けられる。エミッタ層6の領域においては、p型ベース層5の中央部にリング状にエミッタ電極コンタクト領域7が設けられる。このエミッタ電極コンタクト領域7において、エミッタ層6の凸部6bと電気的に結合するエミッタ電極が設けられる。
【0025】
したがって、エミッタ層6において、本体部6は連続的にリング状に形成されているため、チャネル形成領域8においてチャネルは、リング状に連続的に形成される。
【0026】
また、p型コレクタ層2を取り囲むように形成されるn型層(バッファ層)3は、p型コレクタ層2からの少数キャリアを吸収する。
【0027】
図2は、図1に示す線L2−L2に沿ったIGBT1の断面構造を概略的に示す図である。図2において、IGBT1は、p型半導体基板(半導体基板)10表面上に形成されるn−型ドリフト層4を有する。n−層(ドリフト層)4表面の中央部(図2においては左端)に、n型層(ウェル領域)3が形成され、n型(バッファ)層3表面に、p型コレクタ層2が形成される。このp型コレクタ層2は、コレクタ電極13に電気的に接続される。コレクタ電極13は、コレクタ電極配線14によりコレクタ端子(図示せず)に結合される。
【0028】
コレクタ電極配線14下部およびn−層4表面には、第1絶縁膜11が形成され、第1絶縁膜11上に、保護膜として機能する第2絶縁膜12が設けられる。コレクタ電極13とnバッファ層3の間には、層間絶縁膜が設けられる。
【0029】
一方、図2の右側に示すエミッタ部においては、第1絶縁膜11上にゲート配線16が形成される。このゲート配線16は、n−層4上に、ゲート絶縁膜15を介して形成されるゲート電極配線部16aを含む。このゲート配線16は、ゲート電極17に電気的に接続される。ゲート配線16において、ゲート電極配線部16aを、リング状に形成することにより、p型ベース層5表面のチャネル形成領域8全体にわたって、ゲート電極17に印加される電圧に応じてチャネルを形成する。
【0030】
p型ベース層5の表面に、p型ベース層5よりも高濃度のp+層20がエミッタ層6よりも深く形成される。このp+層20上に、n+エミッタ層6が形成される。p+層20およびn+エミッタ層6両者に接触するようにエミッタ電極21が形成される。ゲート電極17とエミッタ電極21の間には層間絶縁膜19が設けられ、互いに分離される。
【0031】
n+エミッタ層6底部に、高濃度のp+層20が設けられており、したがって、n+エミッタ層6底部のベース層の抵抗値が小さくされ、電圧降下が低減される。
【0032】
図3は、図1に示す線L3−L3に沿ったIGBT1の断面構造を概略的に示す図である。この図3に示すIGBT1の断面構造においては、図2に示すIGBTのエミッタ領域近傍の断面構造とその構成は同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ただし、図3においては、図2に示す第1および第2絶縁膜11および12については特に参照番号は付していない。
【0033】
図3に示すように、n+エミッタ層6は、チャネル形成領域8からエミッタ電極21下部にまで延在する(凸部がエミッタ電極21に結合される)。エミッタ電極21は、また、n+エミッタ層6の底部に形成されるp+層20に結合される。したがって、p型ベース層5を直接エミッタ電極21に結合する場合に比べて、エミッタ電極21とベース層の間の接触抵抗を低減することができる。ターンオフ時または定常状態において、正孔(ホール)HLが、pベース層5からp+層20を介してエミッタ電極21に流れ込む。この場合、p+層20における抵抗値は小さく、n+エミッタ層6下部におけるp型ベース層5の電圧降下は小さい。従って、p型ベース層5とn+エミッタ層6が順方向にバイアスされるのを防止することができ、寄生npnバイポーラトランジスタがオン状態となるのを防止することができる。すなわち、p+層20を設けることにより、n+エミッタ層6直下を、停滞することなくホールHLがエミッタ電極21に流れ込み、高速で少数キャリアのホールを放出することができる。言い換えると、エミッタ電極21に対するベース層5(p+層20)のコンタクト抵抗の低減により、間接的に、n+エミッタ層6直下のpベース領域のベース抵抗が低減されている。
【0034】
図4は、図1に示す線L4−L4に沿ったIGBT1の断面構造を概略的に示す図である。図4に示すIGBT1の領域においては、n+エミッタ層6において、本体部6aが設けられ、凸部6bは設けられていない。したがって、エミッタ電極21が、p+層20にのみ接触される。この図4に示す断面構造の他の構成は、図3に示す断面構造の構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0035】
図4に示すように、n+エミッタ層6において、凸部6bが設けられていない領域においては、本体部6aの長さは短い。したがって、この領域において、n+エミッタ層6下部のベース抵抗はより小さく、ホールHLは、エミッタ電極21へ、低抵抗のp+層20を介して停滞することなく放出される。これにより、より効果的に寄生npnバイポーラトランジスタ動作を抑制することができ、応じて、IGBT1のターンオフ時および定常状態のオン時における寄生サイリスタのラッチアップ耐性を改善することができる。
【0036】
図5は、図1から4に示す横型IGBT1の寄生サイリスタの電気的等価回路を示す図である。図5において、寄生サイリスタは、pnpバイポーラトランジスタTR1と、npnバイポーラトランジスタTR2とを含む。pnpバイポーラトランジスタTR1は、そのエミッタがp型コレクタ層2により形成され、ベースがn+層3およびn−層4により形成され、そのコレクタが、pベース層5およびp+層20により形成される。一方、npnバイポーラトランジスタTR2は、n+層3およびn−層4で形成されるコレクタと、n+エミッタ層6で形成されるエミッタと、pベース層5およびp+層20で形成されるベースを有する。このバイポーラトランジスタTR2のベース層においてベース抵抗Rが存在する。
【0037】
寄生バイポーラトランジスタTR1のエミッタが、コレクタ電極13に結合され、寄生バイポーラトランジスタTR2のエミッタおよびベースが、エミッタ電極21に結合される。
【0038】
p+層20を設け、またn+エミッタ層6の半径方向の長さを短くすることにより、ベース抵抗Rを小さくすることができる。応じて、寄生バイポーラトランジスタTR2のベース−エミッタ間の電圧が、ビルトイン電圧を超えるのを抑制でき、この寄生バイポーラトランジスタTR2がオン状態となるのを防止する。これにより、寄生サイリスタのラッチアップ耐性を改善することができる。
【0039】
また、エミッタ層6は、凹部と凸部とを有する歯車状にその外周が形成されているものの、内周部においては、本体部6aが連続的に形成されており、チャネル形成領域8は、連続的に形成される。エミッタ領域6の本体部6aをリング状に形成しているため、エミッタ層6の円周方向に沿ってチャネルが連続的に形成され、チャネル幅を充分に大きくすることができる。したがって、一定のゲート−エミッタ間電圧VGEを印加した状態で、コレクタ−エミッタ間電圧VCを印加したときのコレクタ−エミッタ電流ICE特性の劣化は抑制され、大電流を駆動することができる。
【0040】
図6(A)は、図1に示す平面レイアウトのn+エミッタ層6に対するエミッタコンタクト領域をより具体的に示す図である。このn+エミッタ層6は、リング状に連続して形成される本体部6aと、所定の間隔で配置される凸部6bを含む。凸部6bは、本体部6aに連結される。この本体部6a外周に沿って、凸部6bと一部が重なり合うように、エミッタコンタクト領域25が形成される。このエミッタ電極コンタクト領域7においては、下部に形成される凸部6bおよびp+層20(図6(A)には示さず)と電気的に接続されるエミッタ電極(21)が形成される。
【0041】
したがって、エミッタ電極コンタクト領域7において、凸部6bをn+エミッタ層6に対して電気的接続を取る領域として用いることにより、n+エミッタ層6の下部のp型ベース層の長さを低減することができる。
【0042】
図6(B)は、この図6(A)に示すn+エミッタ層6の一部の構成を拡大して示す図である。n+エミッタ層6において、本体部6aの外周に、円周方向に沿って、所定のピッチW1で、幅W2の凸部6bが形成される。凸部6bの配置のピッチW1は、凸部6bの幅W2よりも十分大きくされる(W1>W2)。このn+エミッタ層の凸部6bを、十分間隔を開けて配置することにより、n+エミッタ層6の半径方向の幅の増大を十分に抑制して、ベース抵抗を低減することができる。また、このピッチW1が、凸部6bの幅W2よりも十分大きくされると、以下の利点が得られる。
【0043】
図7は、n+エミッタ層とエミッタ電極とゲート電極引出し配線の平面レイアウトを拡大して示す図である。この図7に示すように、n+エミッタ層6は、リング状に連続して形成される本体部6aと、この本体部6aに隣接して所定のピッチ(W1)で配置される凸部6bを含む。この凸部6bに対して、エミッタ電極30(21)との間の電気的にコンタクトが取られる。このエミッタ電極30は、図2に示すエミッタ電極21に対応し、図1に示すエミッタ電極コンタクト領域7に沿って、リング状に配設される。凸部6bの間に、ゲート電極引出し配線32が配設される。
【0044】
凸部6bの間のゲート電極取り出し配線32を配置する領域において、エミッタ電極30は分離される。したがって、このゲート電極引出し配線32下部において、n+エミッタ層6の本体部6aを連続的に延在して配置させるとともに、エミッタ電極21(30)を凸部6bを介してn+エミッタ層6に電気的に接触させることができる。これにより、ゲート電極引出し配線32の配設領域においてエミッタ層6を分離する必要がなくなる。このn+エミッタ層本体部6aを連続的に延在させることにより、チャネル形成領域を連続的に延在させることができ、IGBTのチャネル幅が低減されるのを防止することができる。
【0045】
図8は、IGBT1のエミッタ電極およびゲート電極の平面レイアウトを概略的に示す図である。この図8に示すように、IGBTにおいて、pベース層5の内周部に、チャネル形成領域8が設けられる。このチャネル形成領域8の内側に、ゲート電極(ゲート電極配線16,19を含むゲート配線)17がリング状に形成される。ゲート電極17は、内部に形成されるnバッファ層3およびpコレクタ層2を取り囲むように配置される。
【0046】
このチャネル形成領域8外部に、リング状に連続的に形成される本体部6aおよびこの本体部6aに連結する凸部6bを有するn+エミッタ層6が設けられる。エミッタ層6の凸部6bと一部が重なるように、pベース層5表面に、エミッタ電極30(エミッタ電極コンタクト領域7)が設けられる。エミッタ電極30は、その一部が、凸部6bの間の領域において分離される。このエミッタ電極30の分離領域においてゲート電極引出し配線32が配設され、内部でリング状に形成されるチャネルゲート電極17と結合される。
【0047】
したがって、この図8に示すように、n+エミッタ層6は連続的に形成され、かつエミッタ電極30と電気的に接続される。したがって、チャネル形成領域8においてチャネルを、n+エミッタ層6内部に連続的に形成することができ、チャネル幅が低減されるのを抑制することができる。
【0048】
また、図8においては、エミッタ電極30は、1箇所において切断されて分離され、この分離領域においてゲート電極取出し配線32が配設される。しかしながら、このエミッタ電極30は、複数箇所において切断されて、各切断領域においてゲート電極取出し配線32が配設されてもよい。各分割エミッタ電極30が、それぞれ共通にエミッタ電極引出し配線(エミッタ端子)に結合されればよい。
【0049】
以上のように、この凸部6bの円周方向に沿っての幅(W1)を、凸部6bの円周方向に沿ったピッチ(W2)よりも小さくすることにより、ゲート電極取出し配線32は、十分余裕をもって配設することができる。これにより、ゲート−エミッタ間電圧VGEを印加した状態で、コレクタ−エミッタ間電圧VCを印加したときのコレクタ−エミッタ電流ICE特性が悪化するのが防止される。
【0050】
上述の説明においては、nチャネルIGBTが示される。しかしながら、横型pチャネルIGBTを用いても、同様の効果を得ることができる。
【0051】
各領域の導電型が逆にされれば、横型pチャネルIGBTが得られ、nベース層において、高濃度の半導体領域をpエミッタ領域に隣接して、かつエミッタ層よりも深く形成する。
【0052】
[変更例1]
図9は、この発明の実施の形態1の変更例1のIGBTの平面レイアウトを概略的に示す図である。図9においても、絶縁膜、電極および配線は記載していない。この図9に示す平面レイアウトは、図1に示すIGBT1の平面レイアウトと、以下の点でその構成が異なる。すなわち、p型ベース層5内に、n+エミッタ層6下部に、高濃度のp+層35がリング状に、エミッタ層6の凸部6bの先端部と外周が整列するように設けられる。この図9に示す平面レイアウトの他の構成は、図1に示す平面レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0053】
図10は、図9に示す線L10−L10に沿った断面構造を概略的に示す図である。図10において、n+エミッタ層6(6a,6b)下部に、p+層35がpベース層5内に、n+エミッタ層と端部が整列するように形成される。図10に示す断面構造の他の構造は、図3に示す断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。従って、この領域においては、エミッタ電極21は、p型ベース層5とn+エミッタ層6とに電気的に結合される。
【0054】
図11は、図9に示す線L11−L11に沿った断面構造を概略的に示す図である。この図11に示す断面構造において、n+エミッタ層6は、本体部6aが形成され、凸部(6b)は形成されない。この領域においては、高濃度のp+層35がエミッタ電極21に結合される。
【0055】
これらの図9から図11に示すように、pベース層5においてn+エミッタ層6下部に、p+層35が設けられており、凸部6bが設けられていないエミッタ層の凹部領域においてエミッタ電極21が高濃度のn+領域に電気的に接続されており、pベース層5の抵抗を低減することができ、寄生サイリスタのラッチアップ耐性を改善することができる。また、本体部6aによりチャネルが連続的にリンク状に形成されており、チャネル幅は充分に広くすることができ、コレクタ−エミッタ電流ICE特性の劣化が抑制される。また、p+層35がエミッタ電極21に電気的に結合され、ベース層5に対するエミッタ電極21の接触抵抗を低減でき、応じて、ベース抵抗を低減することができ、寄生サイリスタのラッチアップ耐量をより一層改善することができる。
【0056】
また、n+エミッタ層6において、凸部6bの幅が、凸部6bのピッチよりも狭くされており、先の図7に示す構成と同様、ゲート電極取出し配線を余裕をもって配置することができる。
【0057】
[変更例2]
図12および図13は、この発明の実施の形態1の変更例2に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。図12に示す断面構造は、図9に示す線L10−L10に沿った断面構造に対応する。図12に示すIGBTにおいては、n+エミッタ層6は、これまでと同様、円形状に形成される本体部6aと、コレクタ層から遠ざかる方向に突出する凸部6bとを含む。このn+エミッタ層6下部に、ほぼ同じ大きさで、p+層40が設けられる。この図12に示す断面構造は、図10に示す断面構造と他の構成は同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0058】
図13に示す断面構造は、図9に示す線L11−L11に沿った断面構造に対応する。図13においては、n+エミッタ層の凸部(6b)が設けられず、本体部6aが配置される。このn+エミッタ層6の本体部6aを囲むように、p+層40が形成されて、p+層40がエミッタ電極21と電気的に結合される。
【0059】
この図13に示す断面構造の他の構成は、図11に示す断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0060】
図12および図13に示すように、pベース層5内に、n+エミッタ層6(6a,6b)下部と、このn+エミッタ層6よりも深くp+層40を形成することにより、pベース層5のベース抵抗を低減することができ、またpベース層5に対する接触抵抗も低減することができ、これまでの図1から図4に示す構成と同様の効果を得ることができる。
【0061】
[変更例3]
図14および図15は、この発明の実施の形態1の変更例3に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。図14に示す断面構造は、図9に示す平面レイアウトの線L10−L10に沿った断面構造に相当し、図15に示す断面構造は、図9に示す平面レイアウトの線L11−L11に沿った断面構造に対応する。
【0062】
この図14に示すように、n+エミッタ層6(本体部6a,凸部6b)下部に、pベース層5内に、高濃度p+層45が設けられる。このp+層45は、pベース層5内に埋込まれており、エミッタ層6と分離される。エミッタ電極21は、n+エミッタ層6およびpベース層5に電気的に結合される。一方、図15に示すように、n+エミッタ層6において、本体部6aが設けられており、凸部6bが設けられていない領域においては、p+層45が、pベース層5内において、エミッタ電極21下部にまで延在して形成される。
【0063】
図14および図15に示す断面構造の他の構成は、図12および図13に示す断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細な説明は省略する。
【0064】
図14および図15に示すように、pベース層5内に、n+エミッタ層6と離れて、p+層45を配置する場合においても、n+エミッタ層6下部のベース抵抗は、p+層45により低減することができ、ラッチアップ耐性を改善することができる。また、チャネル形成領域8、連続的に形成されており、コレクタ−エミッタ電流IC特性の悪化は十分に抑制することができる。また、エミッタ層6の形状は、先の図1から4および変更例1から2において説明したものと同じであり、本体部6aおよび凸部6bを有しており、ゲート電極取出し配線も十分余裕をもって配置することができ、これまで説明した実施の形態1および変更例1および2と同様の効果を得ることができる。
【0065】
以上のように、この発明の実施の形態1に従えば、横型IGBTにおいてエミッタ層を、凹部および凸部を有する歯車形状(本体部と凸部を有する形状)に形成し、このエミッタ層よりも深い部分に、高濃度半導体層を形成している。従って、ベース抵抗を低減でき、寄生サイリスタのラッチアップ耐量を改善することができる。また、チャネル幅を十分広く取ることができ、一定のゲート−エミッタ間電圧(VGE)を印加した状態において、コレクタ−エミッタ間電圧(VC)を印加したときのコレクタ−エミッタ電流(ICE)特性の劣化を抑制することができる。また、ゲート電極取出し配線も、エミッタ電極とエミッタ層との接触に影響を及ぼすことなく配置することができ、チャネル幅を十分に確保することができ、大電流を駆動することができる。
【0066】
[実施の形態2]
図16は、この発明の実施の形態2に従うIGBTの平面レイアウトを概略的に示す図である。この図16においても、図面を簡略化するために、絶縁膜、電極配線およびベース層内の高濃度p型層は示していない。
【0067】
この図16に示す平面レイアウトは、以下の点で、図1に示す実施の形態1に従うIGBTの平面レイアウトとその構成が異なる。すなわち、p型ベース層5内に配置されるn+エミッタ層として、互いに分離して配置される単位エミッタ層(単位領域)60が、このp型ベース層5内において円周方向に沿って所定の間隔を置いて配置される。この図16に示すIGBTの平面レイアウトの他の構成は、図1に示す平面レイアウトの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0068】
単位エミッタ層60の円周方向に沿った幅aは、単位領域の間隔bよりも大きくされる。単位エミッタ層60の形状は、4辺を有する矩形形状であればよい。幅および間隔は円周方向に沿った長さである。
【0069】
図17は、図16に示す線L17−L17に沿った断面構造を概略的に示す図である。この図17に示すように、pベース層5表面に、高濃度のp型半導体層(p+層)62が単位エミッタ層60下部に形成される。エミッタ電極21が、図16に示すエミッタ層コンタクト領域7において単位エミッタ層60およびp+層62に電気的に接続される。単位エミッタ層に隣接してチャネル形成領域8がpベース層5表面に形成される。このチャネル形成領域8上には、ゲート絶縁膜15を介して、ゲート配線16aが設けられる。ゲート配線16aは、連続的に延在するゲート配線により構成され、ゲート電極17の一部を構成する。
【0070】
このn−層4表面のpベース層5内において、単位エミッタ層60が形成され、この単位エミッタ層よりも深くその下部に、高濃度のp+層62が設けられる。
【0071】
図18は、図16に示す線L18−L18に沿った断面構造を概略的に示す図である。単位エミッタ層60は、島状に形成されており、図18に示す領域においては、単位エミッタ層60は設けられず、p+層62が、チャネル形成領域8に隣接するように延在して、pベース層5表面に形成される。p+層62がエミッタ電極21に結合される。
【0072】
このチャネル形成領域8においては、上部のゲート配線16aに印加される電圧により、チャネルが形成される。単位エミッタ層60は、図18に示す領域においては設けられていない。したがって、ターンオフ時または定常状態のオン状態時におけるホールは、n+エミッタ層60の直下の領域ではなく、単位エミッタ層60の間に設けられるpベース層またはp+層62を介して、エミッタ電極21へ流れる傾向が強くなる。エミッタ層直下に流れ込むホールの数は低減され、n−層4/pベース層5/n+エミッタ層62で形成される寄生npnバイポーラトランジスタ動作が抑制される。応じて、pコレクタ層2/nバッファ層3,n−ドリフト層4/pベース層5/n+エミッタ層60で形成される寄生サイリスタのラッチアップを抑制することができる。
【0073】
また、p+層62により、単位エミッタ層60下部のベース抵抗は低減され、実施の形態1と同様、寄生サイリスタのラッチアップを抑制することができる。
【0074】
また、エミッタ電極21が、p+層62に直接接続される領域が存在し、このエミッタ電極21とpベース層5の間の接触抵抗を低減でき、円滑に、pベース層5(p+層62)とエミッタ電極21との接触領域を介してホールが流れ、単位エミッタ層60およびp+層62の寄生サイリスタのラッチアップ耐量をより一層向上させることができる。
【0075】
また、図16に示すように、この単位エミッタ層の円周方向に沿った幅aは、単位エミッタ層60のピッチbよりも十分広くされる。したがって、単位エミッタ層60と対向するチャネル形成領域8においてチャネル幅を十分大きくすることができ、コレクタ−エミッタ電流ICE特性を向上することが可能となる。
【0076】
なお、図16に示すように単位エミッタ層60の平面レイアウトの形状は、扇形の形状または台形形状または短冊型の形状などのいずれの形状であってもよく、4辺を有する閉領域を形成する島状領域で単位エミッタ層60が形成されればよく、ここでは、これらの短冊状、台形または扇形の4辺を有する形状を、「矩形様」の形状と規定する。
【0077】
また、この単位エミッタ層60のピッチbは、このチャネル形成領域8において十分な幅のチャネルが形成される大きさに設定されればよい。したがって、この単位エミッタ層60の形状として、外周部が狭く、チャネル形成領域8に対向する部分が広い形状が設けられてもよい。
【0078】
また、図8に示す構造と同様、ゲート電極配線取り出し配線が、この島状領域の間の領域に配置されてもよい。
【0079】
[変更例1]
図19および図20は、この発明の実施の形態2の変更例1に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。図19に示す断面構造は、図16に示す線L17−L17に沿った断面構造に対応し、図20に示す断面構造は、図16に示す線L18−L18に沿った断面構造に対応する。図19に示す構造において、単位n+エミッタ層60下部に、p+層62が形成される。このp+層62は、単位エミッタ層60よりも半径方向の長さが短くされ、外周部が単位エミッタ層60の外周部に整列して配置される。従って、この領域においては、エミッタ電極21は、単位エミッタ層60およびp型ベース層5に電気的に接続される。
【0080】
一方、単位エミッタ層60が設けられていない領域においては、図20に示すように、p+層62が、このpベース層5表面に、連続的に形成される。このp+層62は、pベース層5においてチャネル形成領域8に隣接してその一部の領域に形成される。この領域においては、エミッタ電極21は、p+層62およびpが他ベース層5とに電気的に接続される。これらの図19および図20に示す断面構造において、他の構成は、図17および図18に示す断面構造と同様であり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0081】
この図19および図20に示す構成においても、単に、p+層62の半径方向に沿った長さが短くされ、pベース層5においてエミッタ電極21下部にまでチャネル形成領域8が延在して形成されるだけであり、図17および図18に示す構成と同様の効果を得ることができる。
【0082】
[変更例2]
図21および図22は、この発明の実施の形態2の変更例2のIGBTのエミッタ領域の断面構造を概略的に示す図である。図21および図22に示す変更例2の構成においても、その平面レイアウトは、図16に示すIGBTの平面レイアウトと同じであり、単位エミッタ層60が、互いに間をおいて円周方向に沿って所定のピッチで配置される。
【0083】
図21に示す断面構造は、図16に示す線L17−L17に沿った断面構造に対応し、図22は、図16に示す線L18−L18に沿った断面構造に対応する。この図21に示すように、p+層62は、単位n+エミッタ層60と半径方向の幅がほぼ同じに形成され、チャネル形成領域8に接するように、ゲート配線16a下部にまで延在して形成される。単位エミッタ層60の外周部および内周部と整列してp+層62が配置される。エミッタ電極21が、単位n+エミッタ層60およびp型ベース層5とに電気的に接続される。
【0084】
図22に示すように、単位n+エミッタ層60が設けられていない領域において、p+層62は、チャネル形成領域8に隣接して、ゲート電極配線16a下部にまで延在して配置され、また、エミッタ電極21に電気的に結合される。
【0085】
これらの図21および図22に示す構成においても、pベース層5において、高濃度のp+層62が設けられ、単位n+エミッタ層60よりも深く形成されており、効率的に、ホールを吸収して、エミッタ電極21へ放出することができ、図17および図18に示す構成と同様の作用効果を得ることができる。特に、チャネル形成領域8に接して、p+層62が形成されており、単位エミッタ層62下部のベース抵抗を寄り低減することができ、また、効率的にチャネル形成領域8に形成されるチャネルからのホールを吸収してエミッタ電極21へ放出することができる。
【0086】
なお、この実施の形態2においても、IGBTとしては、横型pチャネルIGBTが用いられてもよい。少数キャリアとして電子が高濃度n+層により放出される。
【0087】
[変更例3]
図23および図24は、この発明の実施の形態2の変更例3に従うIGBTのエミッタ領域近傍の断面構造を概略的に示す図である。この図23および図24に示す変更例3のIGBTの平面レイアウトは、先の図16に示す構成と同じであり、エミッタ層として、単位n+エミッタ層60が、IGBTのpベース層5内において分離して配置される。
【0088】
図23に示す断面構造は、図16に示す線L17−L17に沿った断面構造に対応し、図24に示す断面構造は、図16に示す線L18−L18に沿った断面構造に対応する。
【0089】
この図23および図24に示すように、この変更例3においては、pベース層5内に、単位n+エミッタ層よりも深い領域に、単位n+エミッタ層62と分離して、p+層64が埋込み層として形成される。このp+層64は、チャネル形成領域8に隣接し、かつpベース層5内においてエミッタ電極21の下部まで延在するように配置される。この図23および図24に示すIGBTの他の構成は、図17から図22に示す断面構造の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0090】
これらの図23および図24に示す構成においても、pベース層5において、深い領域に、p+層64を形成することにより、単位n+エミッタ層60底部におけるベース抵抗を低減することができる。また、単位n+エミッタ層60が形成されていない領域(図24参照)において、p+層64が効率的に、ホールを吸収して、エミッタ電極21へ転送することができる。したがって、この図23および図24に示すように、単位n+エミッタ層60が、分離して配置される構成において、pベース層5内において、単位n+エミッタ層よりも深い領域に埋込みp+層64を連続的に、リング状に形成することにより、寄生サイリスタのラッチアップ耐量の向上を実現することができる。また、チャネル幅は十分に取られるため(単位n+エミッタ層の円周方向に沿った幅が、ピッチよりも十分大きくされる)、十分に確保することができ、大きなコレクタ−エミッタ電流を流すことができる。
【0091】
なお、この埋め込みp+層64の半径方向の幅が、単位n+エミッタ層の半径方向の幅と同一であって、埋め込みp+層64および単位n+エミッタ層62が整列して配置されてもよい。
【0092】
以上のように、この発明の実施の形態2に従えば、エミッタ領域において、単位エミッタを島状に矩形様の形状でかつ所定のピッチで配置しており、また、この単位エミッタ層の半径方向に沿った幅を、島領域の配置ピッチよりも十分広くすることにより、チャネル幅が十分広くした状態で、高濃度不純物層を介して少数キャリアをエミッタ電極へ放出することができ、寄生サイリスタのラッチアップ耐量の改善および駆動電流の増加を実現することができる。また、ターンオフ時間を短縮することができる。
【0093】
[実施の形態3]
図25は、この発明の実施の形態3に従うIGBTの平面レイアウトを概略的に示す図である。この図25に示す平面レイアウトにおいても、図面を簡略化するため、絶縁膜、電極および配線は示していない。
【0094】
この図25に示す平面レイアウトは、図1に示す実施の形態1に従うIGBTの平面レイアウトとその構成は同じである。この図25に示すIGBTにおいて、その断面構造は、以下に詳細に説明するように、pベース層5よりも深くp+層を形成する。n+エミッタ層6は、リング状に連続的に形成される本体部6aと、半径方向に突出する突出部6bとを含む。この図25に示すIGBTの平面レイアウトの他の構成は、図1に示すIGBTの平面レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0095】
図26は、図25に示す線L26−L26に沿った断面構造を概略的に示す図である。この図26において、ベース層領域70は、n+エミッタ層6よりも深くチャネル形成領域8に形成されるpベース層72と、n+エミッタ層6下方に、pベース層70よりも深く形成されるp+層74を含む。n+エミッタ層6およびp+層74が、エミッタ電極21に結合される。チャネル形成領域8上には、ゲート絶縁膜15を介してゲート配線16a(16)が設けられる。このゲート配線16がゲート電極17に結合される。ベース領域70は、n−ドリフト層4表面に形成される。
【0096】
図27は、図25に示す線L27−L27に沿った断面構造を概略的に示す図である。この図27に示す断面構造において、n+エミッタ層6においては、本体部6aが配置され、凸部6bは設けられない。したがって、p+層74が、pベース層72に隣接してかつそれより深く形成され、エミッタ電極21に全面的に結合される。この図27に示す断面構造の他の構成は、図26に示す断面構造の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0097】
p+層74が、pベース層72よりも深くn+エミッタ層6(6a)下方に形成される。したがって、先の実施の形態1において説明した効果に加えて、さらに以下の効果を得ることができる。
【0098】
すなわち、n−層4/pベース層72/n+エミッタ層6で形成される寄生npnバイポーラトランジスタにおいて、n+エミッタ層6(6a)直下のpベース領域の幅が狭く、ベース抵抗を低減することができ、寄生npnバイポーラトランジスタ動作を抑制できる。応じて、寄生サイリスタのラッチアップを抑制することができ、実施の形態1と同様、寄生サイリスタのラッチアップ耐量を向上することができる。
【0099】
また、p+層74によりベース抵抗が小さく、このベース抵抗を介してホールHLがp+層74を介して流れる。この場合、pベース層72に曲率部AR1の電界強度よりも、p+層74底部の曲率部AR2の電界強度のほうが高くなる場合がある(p+層74のほうが、pベース層72よりも不純物濃度が高いため)。したがって、この場合、ホール電流(ホールHLの流れ)は、p+層74の底部の曲率部AR2から流入するため、n+エミッタ層6(6a)直下を流れるホール電流の長さが短くなる。したがって、n+エミッタ層6(6a)直下のベース抵抗の長さが短く、応じて、ベース抵抗を低減することができ、寄生バイポーラトランジスタ動作を抑制でき、寄生サイリスタのラッチアップを抑制することができる。
【0100】
また、このpベース層72の半径方向の幅が短くされており、ベース抵抗をさらに低減することができる。
【0101】
[変更例1]
図28および図29は、本発明の実施の形態3の変更例1に従うIGBTのエミッタ領域部分の断面構造を概略的に示す図である。この実施の形態3の変更例1のIGBTの平面レイアウトは、図25に示す構成と同様である。図28に示す断面構造は、図25に示す線L26−L26に沿った断面構造に対応し、図29に示す断面構造は、図25に示す線L27−L27に沿った断面構造に対応する。
【0102】
n+エミッタ層6は、リング状に連続的に延在する本体部6aと、コレクタ層から遠ざかる方向に突出する突出部6bを含む。この図28において、ベース層領域70は、n+エミッタ層6(6a,6b)下部に形成される高濃度のp+層75と、このp+層75の両側に配置されるpベース層72および76を含む。n+エミッタ層6およびpベース層76がエミッタ電極21に結合される。pベース層72は、チャネル形成領域8とエミッタ層本体部6a下部にエミッタ層6よりも深く形成される。
【0103】
一方、図29に示すように、エミッタ層6において凸部6bが設けられていない領域においては、エミッタ層本体部6a下部からエミッタ電極21下部に、p+層75がpベース層72および79よりも深く形成される。
【0104】
この図28および図29に示す断面構造の他の構成は、図26および図27にそれぞれ示す断面構造の構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0105】
この変更例1の構成においても、p+層75が、pベース層72および76よりも深くn+エミッタ層6下部に形成される。したがって、先の実施の形態1と同様、エミッタ層下部のpベース層のベース抵抗を低減することができ、寄生npnバイポーラトランジスタのベース抵抗を低減でき、寄生サイリスタのラッチアップ耐量を改善することができる。また、図26および図27に示す構成と同様、効率的に、p+層75により少数キャリアのホールHLを吸収して、エミッタ電極21へ放出することができる。また、実施の形態1に示す構成と同様の効果を得ることができる。
【0106】
[変更例2]
図30および図31は、この発明の実施の形態3の変更例2に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。この変更例2の構成においても、n+エミッタ層6は、図25に示す平面レイアウトと同様、本体部6aと、凸部6bを含む。図30に示す断面構造は、図25に示すL26−L26に沿った断面構造に対応し、図31に示す構造は、図25に示す線L27−L27に沿った断面構造に対応する。
【0107】
これらの図30および図31に示す断面構造は、以下の点において、図28および図29に示す断面構造と、その構成が異なる。すなわち、pベース層72および76よりも深くn+エミッタ層6(6a,6b)下部に形成されるp+層75Bは、n+エミッタ層6の内周部と整列してその内周部が配置され、また、その外周部も、n+エミッタ層6の凸部(6b)の外周部に整列して配置される。
【0108】
この図30および図31に示す断面構造の他の構成要素は、図28および図29に示す構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0109】
これらの図30および図31に示す断面構造において、p+層75Bが、n+エミッタ層6の内周部と整列して、その内周部が形成される。したがって、n+エミッタ層6の下部のベース抵抗をより低減することができ、寄生バイポーラトランジスタ動作を効率的に抑制することができる。また、先の図26から図29に示す構成と同様の作用効果を得ることができる。
【0110】
[変更例3]
図32および図33は、この発明の実施の形態3の変更例3に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。この図32に示す断面構造は、図25に示す平面レイアウトの線L26−L26に沿った断面構造に対応し、図33に示す断面構造は、図25に示す線L27−L27に沿った断面構造に対応する。
【0111】
この変更例3の構成においては、図32および図33に示すように、p+層75Cが、pベース層内に埋込まれ、かつpベース層72、76よりも深く形成される。このp+層75Cは、n+エミッタ層6(6a,6b)と分離して配置される。したがって、このp+層75Cの両側に形成されるpベース層72および76は、このn+エミッタ層6底部において連接される。
【0112】
この図32および図33に示す断面構造の他の構成は、先の図28から図31に示す断面構造の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0113】
これらの図32および図33に示すように、n+エミッタ層6の下方に、n+エミッタ層と離れて、p+層75Cを深く形成することにより、同様、このn+エミッタ層6のベース領域層における幅を、その本体部6aにより短くすることができ、ベース抵抗を低減できる。また、p+層75Cにより、効率的に、先の図26および図27に示す構成と同様、効率的にホールHLを吸収して、エミッタ電極21へ伝達することができる。すなわち、pベース層72の曲率部よりも、p+層75Cの曲率部の電界強度を大きくすることができ、効率的に、p+層75Cによりホールを吸収することができ、n+エミッタ層6の下部におけるホール電流が流れる経路の抵抗値を低減することができる。
【0114】
また、本体部6aにより、このホール電流が流れる経路の長さを短くすることができる。したがって、先の図26から図31に示す構成と同様、寄生バイポーラトランジスタの動作を抑制して、寄生サイリスタのラッチアップ耐量を向上させることができる。また、チャネル形成領域8は、連続的に形成されており、チャネル幅は充分に大きくすることができ、十分な大きさのコレクタ−エミッタ電流を駆動することができる。
【0115】
以上のように、この発明の実施の形態3に従えば、エミッタ層領域を、歯車状に、本体部と本体部に所定間隔で連接する凸部とで構成し、かつベース層よりも深く高濃度不純物領域を形成しており、効率的に少数キャリアを吸収できる。これにより、エミッタ層下部におけるベース抵抗を低減でき、寄生バイポーラトランジスタ動作を抑制して、寄生サイリスタのラッチアップ耐量を向上させることができる。また、チャネルは、リング状に連続的に形成されており、チャネル幅を大きくされ、充分な大きさのコレクタ−エミッタ電流を流すことができる。
【0116】
なお、この実施の形態3においても、エミッタ領域が、歯車状に形成されており、このエミッタ層領域の凸部の幅およびピッチ条件を適切に設定することにより、凸部の間の領域においてゲート電極取り出し配線を配置することができ、先の実施の形態1と同様の効果を得ることができる。
【0117】
[実施の形態4]
図34は、この発明の実施の形態4に従うIGBTの平面レイアウトを概略的に示す図である。この図34においても、電極および配線および絶縁層は示していない。この図34に示す平面レイアウトは、図16に示す平面レイアウトと以下の点でその構成が異なる。すなわち、n−層4の周辺部に形成されるベース層領域80において、高濃度のp+層が、pベース層よりも深く形成される。エミッタ層は、互いに分離される単位エミッタ層60により実現される。この単位エミッタ層60の幅aとピッチbは、先の実施の形態2に示すIGBTの場合と同様の関係を満たす。
【0118】
図35は、図34に示す線L35−L35に沿った断面構造を概略的に示す図である。この図35に示すように、単位n+エミッタ層60下部に、p型ベース層82よりも深く、p型ベース層80より高濃度のp+層84が形成される。p型ベース層82は、チャネル形成領域8およびn+エミッタ層60下部の一部にまで延在するように配置される。エミッタ電極21が単位n+エミッタ層60およびp+層84に電気的に接続される。
【0119】
図36は、図34に示す線L36−L36に沿った断面構造を概略的に示す図である。この図36に示す領域においては、p+層84表面には、エミッタ層が設けられない。p+層84が、p型ベース層82と連結される。エミッタ電極21が、高濃度p+層84に電気的に接続される。この図35および図36に示す断面構造の他の構成は、図17および図18に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0120】
すなわち、これらの図35および図36に示すように、単位エミッタ層60が、互いに分離して、このエミッタ電極コンタクト領域に円周方向に沿って配置される場合において、高濃度のp+層84をpベース層82よりも深く形成する。図35に示すpベース層82の曲率部AR1よりも、p+層84の下部の曲率部AR2の電界強度を高くすることができ、効率的に、ホールHLをp+層84を介してエミッタ電極21へ伝達することができる。特に、図36に示すように、n+エミッタ層60が設けられていない場合、低抵抗で、エミッタ電極21へホールHLを伝達することができる。また、n+エミッタ層下部にp+層84が設けられており、このn+エミッタ層60直下部における抵抗値は小さく、このp+層とn+エミッタ層60の間のPN接合は、ビルトイン電圧以下となり、少数キャリアの注入は抑制される。したがって、実施の形態2に示す構成に加えて、さらに、効率的に、深いp+層84に、ホールHLを吸収してエミッタ電極21へ伝達することができる。
【0121】
[変更例1]
図37および図38は、この発明の実施の形態4に従うIGBTの変更例1のエミッタ領域の断面構造を概略的に示す図である。図37に示す断面構造は、図34に示す線L35−L35に沿った断面構造に対応し、図38に示す断面構造は、図34に示す線L36−L36に沿った断面構造に対応する。
【0122】
図37および図38に示すように、高濃度の深いp+層85Aは、チャネル形成領域8に形成されるpベース層82と、ベース領域80の外周部にエミッタ電極21下部に形成されるpベース層86との間に形成される。このp+層85Aの表面に単位n+エミッタ層60が形成される。図37において、エミッタ電極21が、単位エミッタ層60とp型ベース層86とに接続される。図38に示す領域においては、単位エミッタ層60が設けられていないため、エミッタ電極21が、p+層85Aとp型ベース層86とに電気的に接続される。この図37および図38に示す構造の他の構成要素は、図35および図36に示す構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0123】
これらの図37および図38に示す構成においても、p+層85Aを設けることにより、単位n+エミッタ層60が互いに分離して配置される場合において、このn+エミッタ層間の間の領域(図38参照)のp+層85Aを介して効率的にエミッタ電極21へホールを伝達することができる。また、深い高濃度p+層85Aにより、高電界により、pベース層82よりも、より効率的にホールを吸収してエミッタ電極21へ伝達することができる。また、エミッタ電極21が、高濃度p+型層85Aに電気的に接続されており、ベース層とエミッタ電極間の接触抵抗を低減することができ、応じて、ベース抵抗を低減することができる。
【0124】
[変更例2]
図39および図40は、この発明の実施の形態4に従うIGBTの変更例2のエミッタ領域部の断面構造を概略的に示す図である。この図39および図40は、図37および図38に示す断面構造と、以下の点でその構成が異なる。すなわち、p+層85Bが、単位n+エミッタ層60とその半径方向において幅がほぼ同じに形成されて、図39に示す領域においてそれらの内周部および外周部が整列して配置される。これらの図39および図40に示す構造の他の構成要素は、図37および図38に示す構造の構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0125】
これらの図39および図40に示す構成においては、単位n+エミッタ層60と整列して高濃度のp+層85Bがベース層82および86よりも深く形成される。したがって、より効果的に、単位n+エミッタ層60直下部のベース抵抗を低減することができ、ベース−エミッタ間電圧差を低減できる。また、このp+層85Bは、先の図37および図38に示す構成よりもより長く形成されており、よりベース抵抗を低減することができ、図37および図38に示す構成の効果に加えて、さらに、ベース抵抗を低減することができ、寄生サイリスタのラッチアップ耐量を改善することができる。
【0126】
[変更例3]
図41および図42は、この発明の実施の形態4に従うIGBTの変更例3のエミッタ領域部の断面構造を概略的に示す図である。これらの図41および図42に示す断面構造は、以下の点で、図37から図40に示す断面構造とその構成が異なる。すなわちpベース層pベース層82およびよりも深く形成される高濃度p+層85Cは、単位n+エミッタ層60と離れて形成され、このp型ベース層82、86内の埋込層としてかつp型ベース層82、86よりも深く形成される。したがって、pベース層領域80においてpベース層82および86が、このp+層85Cの表面部において連結される。特に、単位n+エミッタ層60が形成されていない領域(図42参照)においては、単に、pベース層82、86下部に、p+層85Cが埋込不純物領域として設けられる。エミッタ電極がこの領域においてp型ベース層82、86と電気的に接続される。
【0127】
したがって、このp+層85Cを埋込領域として形成しても、単位n+エミッタ層60下部のホールが流れる経路はp+層85Cにより決定され、ベース抵抗を低減することができる。また、pベース層82,86よりも深くp+層85Cを形成しており、高電界によりpベース層下部から流れ込むホールを、効率的に、p+層85Cにより吸収してエミッタ電極21に伝達することができる。
【0128】
なお、この実施の形態4においては、単位n+エミッタ層60の半径方向に沿った幅aは、その配置ピッチbよりも広くされる。しかしながら、チャネル幅が十分に確保することができる場合、この単位n+エミッタ層60の半径方向に沿った幅aは、配置ピッチbよりも小さくされてもよい。
【0129】
以上のように、この発明の実施の形態4に従えば、エミッタ層において、単位エミッタ層を互いに分離して配置される島状領域で構成し、かつベース層において高濃度不純物領域を、ベース層よりも深く形成しており、効率的に少数キャリアを吸収して、エミッタ層下部のベース抵抗を低減して、少数キャリアを吸収することができ、ラッチアップ耐量を改善することができる。また、ターンオフ時間を短縮することができる。さらに、島状に(矩形様形状)の単位エミッタ層を配置しており、チャネル幅は充分に確保することができ、十分なコレクタ−エミッタ電流を駆動することができる。
【0130】
[実施の形態5]
図43は、この発明の実施の形態5に従う横型MOSFETの平面レイアウトを概略的に示す図である。この図43においても、図面を簡略化するために、電極、絶縁膜および電極配線は示していない。
【0131】
図43において、横型nチャネルMOSトランジスタは、中央部に形成される高濃度n+型ドレイン層(第1半導体層領域)102と、このn+ドレイン層102を囲むように形成されるn−ドリフト層(半導体領域)104と、n−ドリフト層104を囲むように形成されるpベース層(第2半導体層領域)105を含む。このpベース層105は、n−ドリフト層14に隣接して設けられるチャネル形成領域108と、このチャネル形成領域108外周に沿って歯車形状に形成されるn+ソース層106を含む。n+ソース層106は、連続的に一体的に形成される本体部106aと、ドレイン層102から遠ざかる方向の半径方向に沿って突出する凸部106bを含む。この凸部106b上部およびpベース層105外周部に、ソース電極コンタクト領域107が設けられる。
【0132】
図44は、図43に示す線L44−L44に沿った断面構造を概略的に示す図である。図44において、横型nチャネルMOSFETは、p型基板110表面に形成されるn−層(n−ドリフト層)104表面に形成される。n−ドリフト層104表面に、n+ドレイン層102が形成され、n+ドレイン層102が、ドレイン電極113に電気的に接続される。このドレイン電極113は、第1および第2絶縁膜111および112に形成されるドレイン電極取出配線114に電気的に接続される。
【0133】
ソース領域近傍においては、n−ドリフト層104表面にpベース層105が形成され、このpベース層105表面に、n+ソース層106が形成される。このn+ソース層に隣接して、pベース層105表面の内周部にチャネル形成領域108が設けられる。このチャネル形成領域108上に、ゲート絶縁膜115を介してゲート配線116aが形成され、このゲート配線116aが、第1絶縁膜111上に形成される部分の導電層と連結されてゲート配線116の一部を構成する。ゲート配線116は、第2絶縁膜112を貫通するゲート電極117に電気的に接続される。
【0134】
n+ソース層106よりも深くかつpベース層105よりも高濃度にp+層120が設けられる。このn+ソース層106およびp型ベース層105が、ソース電極121に共通に結合される。この図44に示す断面構造においては、n+ソース層106は、本体部106aと凸部106bを含む。
【0135】
この横型MOSFETのソース層106の本体部106aのみが配置される領域においては、ソース領域近傍の断面構造は、図4に示す断面構造と同じである。エミッタ層6に代えてソース層106が配置される。
【0136】
この図44に示す断面構造から明らかなように、横型nチャネルMOSFETは、横型nチャネルIGBTの構造において、ドリフト層とドレイン層とが同一導電型であり、また、ドレイン層102にバッファ層が設けられていない点を除いて、これらのIGBTおよびMOSFETの構造は、ソース領域およびエミッタ領域において同じである。
【0137】
したがって、これまでの実施の形態1から4において説明したように、IGBTのエミッタ領域における少数キャリアの放出と同様、横型MOSFETにおいても、高濃度p+層120をn+ソース層106よりも深くpベース層105に設けることにより、ソース電極121へ効率的にホールを転送することができる。また、ソース電極121下部に、n+ソース層106/p+層120、pベース層105/n−層104で形成される寄生npnバイポーラトランジスタのベース抵抗を低減することができ、寄生サイリスタのラッチアップ耐量を向上させることができる。従って、これまでの実施の形態1から4において説明した横型IGBTと同様の効果を得ることができる。
【0138】
なお、このソース領域部の断面構造としては、先の横型IGBTの断面構造と同じであり、したがって、n+ソース層106の形状として、単位n+ソース層が島状に互いに分離して配置されてもよく、先のIGBTについて説明した実施の形態1から4と同様のn+ソース層106の形状を適用することができる。
【0139】
また、高濃度のp+層120についても、実施の形態1から4と同様、n+ソース層106下部に、pベース層105よりも高濃度にp+層120が設けられていればよく、このp+層120がpベース層100よりも深く設けられていてもよい。これらについては、図面が同じ断面構造の図面となるため、煩雑化を防止するためにその断面構造は示さないが、高濃度p+層120の構造については、実施の形態1から4において説明した構成を適用することができ、同様、寄生サイリスタ耐量の向上を行なうことができる。また、チャネル形成領域108において、円形状にチャネルが連続的に形成され、大きなドレイン−ソース電流を駆動することができる。また、少数キャリアの効率的な放出により、ターンオフ時間を短縮することができる。
【0140】
また、横型MOSFETについても、ゲート構造が溝型構造を有するトレンチゲートMOSFETなどの他の構成についても、本発明の構成を適用することができる。また、pチャネルMOSFETに対しても、同様に、導電型を変更することにより、本発明の構成を適用することができる。
【0141】
以上のように、この発明の実施の形態5に従えば、横型nチャネルMOSFETにおいて、ソース領域において、n+ソース層下部に、pベース層105よりも高濃度にp+層120を設けており、ホールを効率的にソース電極121へ放出することができ、またn+ソース層下部のベース抵抗を低減でき、寄生サイリスタのラッチアップ耐量を向上させることができ、また、ターンオフ時間を短縮することができる。また、チャネル形成領域においてチャネルが円周に沿って形成され、大きなドレイン−ソース電流を駆動することができる。
【0142】
[実施の形態6]
図45は、この発明の実施の形態6に従うIGBTの平面レイアウトを概略的に示す図である。IGBTにおいては、大電流を駆動するために、複数のセルが整列して配置される。図45においては、IGBTセル150a−150cを代表的に示す。これらのセル150a150cは各々、円形形状を有し、中央部に形成されるp+コレクタ層2と、このコレクタ層2を囲むように刑されるnバッファ層3と、nバッファ層3を囲むようにされるn−ドリフト層4と、このn−ドリフト層4の外周に沿って形成されるpベース層5を含む。このpベース層5領域内に、n+エミッタ層6が形成される。このn+エミッタ層6は、図45に示すレイアウトにおいては、凸部6bと、連続的に円形状に形成される本体部6aを含む。この本体部6aの内周部のpベース層領域5においてチャネル形成領域8が形成される。pベース層5を、これらのセル150a−150cそれぞれにおいて隣接して配置する。なお、この図45に示す平面レイアウトにおいて、先の実施の形態1から5と同様、電極配線、絶縁膜およびベース層に配置される高濃度p+層は示していない。この高濃度のp+層は、先の実施の形態1からと同様、n+エミッタ層6下方にpベース層5よりも高濃度に形成されてもよく、pベース層5よりも深く形成されてもよい。
【0143】
また、エミッタ層6としては、実施の形態2と同様、単位エミッタ層に分割されてもよい。
【0144】
なお、この図45に示す構成において、p+コレクタ層に代えて、n+ドレイン層を設け、nバッファ層3を省略することにより、横型nチャネルMOSFETが実現され、同様の配置が用いられる。
【0145】
これらのセル150a−150cを配置することにより、後に説明する楕円構造のIGBTセルを利用する構成に比べて、チャネル幅を広くすることができ、大電流を駆動することができる。
【0146】
[変更例]
図46は、この発明の実施の形態6に従ったIGBTの平面レイアウトの変更例を示す図である。図46に示す平面レイアウトは、図45に示す平面レイアウトと以下の点でその構成が異なる。すなわち、単位セル150d−150fが整列して配置され、それぞれのpベース層領域5が隣接セル間で互いに共有される。したがって、図45に示す平面レイアウトの配置面積よりも、これらのセル150d−150fの配置面積をより低減することができる。
【0147】
この図46に示すIGBTの他の構成は、図45に示すIGBTの平面レイアウトの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0148】
この図46に示す平面レイアウトにおいても、高濃度p+層は、エミッタ層6の下方に配置されればよく、pベース層よりも浅く形成されてもよく、また、このpベース層よりも深く形成されてもよい。また、高濃度p+層が埋め込み構造とされてもよい。また、エミッタ層6は、本体部6aおよび凸部6bを有する連続構造に代えて、単位エミッタ層が分離して配置される構成が用いられてもよい。
【0149】
これらの図45および図46に示すように、セル150a−150cまたは150d−150fを円形形状に形成して配置することにより、以下に説明するように、1つの楕円構造のセルを利用する場合に比べて、チャネル幅をより長くすることができ、大電流を駆動することができる。
【0150】
いま、図47に示すように、楕円構造のIGBT200を考える。このIGBT200は、中央部に楕円形状に形成されるp+コレクタ層204と、このコレクタ層204を囲むように楕円形状に形成されるnバッファ層203と、nバッファ層203を囲むように楕円形状に形成されるn−ドリフト層204と、このドリフト層204を囲むように楕円形状に形成されるpベース層205を含む。このpベース層205内に、n+エミッタ層206が設けられ、このn+エミッタ層206内部に、チャネル形成領域208が設けられる。
【0151】
この図47に示す楕円形状のIGBTの場合、直線部分と、円周部分とのトラック形状を有する。このトラック形状(楕円形状)の直線部分における断面構造は、この発明の実施の形態1等において示した断面構造と同様である(p+エミッタ層は設けられていてもいなくても良い)。この図47に示す楕円構造のIGBTと同じレイアウト面積で、たとえば図46に示す円形形状のセルを配置することを考える。この場合、図48に示すように、セル150d−150fを配置した場合、セル150dおよび150fのチャネル形成領域8の円周部分は、図47に示す楕円形状のIGBTのチャネル形成領域の円周部分と同じとなる。今、隣接セルのp+コレクタ層2の中央部の間の距離をCLとする。また、セル150a−150f各々において、p+コレクタ層2の中央部からチャネル形成領域8の中央部までの距離をrとする。楕円形状のIGBTのチャネル長さCLに対応する、セル150dおよび150eのチャネル領域の合計の長さは、次式で示される。
【0152】
2・π・r・(1/4)・2=π・r
したがって、この隣接セル(150dおよび150e)のp+コレクタ層2の中心間の距離が、3・rよりも小さければ、次の関係式が得られる。
【0153】
CL<3・r<π・r
上述の関係式は、隣接セルのチャネル形成領域間の距離を、rよりも小さくすることにより、実現される。チャネル形成領域は、セル外周部のベース層領域に形成されており、この条件は、容易に満たされる。
【0154】
したがって、図47に示す楕円形状のIGBTに比べて、単位セル150d−150f(または150a−150c)を配置することにより、チャネル形成領域8の円周部に沿った長さを長くすることができ、応じて、p+コレクタ層からエミッタ層に対して流れる電流に対するチャネル幅を長くすることができ、より大電流を駆動することができる。
【0155】
図49は、図47に示す楕円構造のIGBTに一定のゲート−エミッタ間電圧VGEを印加した状態で、コレクタ−エミッタ間電圧VCEを印加したときの、コレクタ−エミッタ電流ICEの特性を示す図である。横軸は、単位Vで、コレクタ−エミッタ間電圧VCEを示し、縦軸に、単位Aで、コレクタ−エミッタ電流ICEを示す。測定温度は、室温である。ただし、楕円構造のIGBTにおいてベース層内に高濃度の半導体層(p+層)は、設けられていない。
【0156】
この図49に示すように、楕円構造のIGBTの場合、コレクタ−エミッタ間電圧VCEを次第に大きくした場合、コレクタ−エミッタ間電流ICEも応じて上昇する。しかしながら、このコレクタ−エミッタ間電圧VCEが、ほぼ6V近傍となると、このコレクタ−エミッタ電流ICEが、約0.2Aに到達すると、この領域からコレクタ−エミッタ間電圧VCEを上昇させても、コレクタ−エミッタ電流ICEはほぼ飽和状態となり、コレクタ−エミッタ間電圧VCEを大きくしても、コレクタ−エミッタ電流ICEは十分に大きくならない。また、このコレクタ−エミッタ電圧VCEが0Vから6Vに上昇する間のの領域においても、コレクタ−エミッタ間電流ICEは緩やかに上昇しており、オン抵抗(VCE/ICE)は高くなる。楕円構造において、ベース層内にp+層(p+エミッタ層)を設けていないためである。
【0157】
図50は、この発明に従う円構造のIGBT(図48または図46参照)の構成において、一定のゲート−エミッタ間電圧VGEを印加した状態で、コレクタ−エミッタ間電圧VCEを印加したときの、コレクタ−エミッタ間電流ICE特性を示す。この図50において、横軸に、コレクタ−エミッタVCEを示し(単位V)、縦軸に、コレクタ−エミッタ間電流ICEを示す(単位A)。測定温度は室温である。
【0158】
この図50に示すように、円形構造のセルを配置した場合、コレクタ−エミッタ間電圧VCEを徐々に大きくした場合、電圧6.0V近傍で、コレクタ−エミッタ間電流は約0.4Aとなり、このあたりから、コレクタ−エミッタ電流は飽和傾向を示す。しかしながら、この場合、コレクタ−エミッタ電流ICEは、図47に示す楕円構造のIGBTに比べて、約2倍程度の大きな値となっている。また、コレクタ−エミッタ間電圧VCEが、0Vから6Vに上昇するまでの領域においても、その立上がりの勾配を大きく、オン抵抗(VCE−ICE)を低減することができる。これらは総チャネル幅が長くなったことおよびベース抵抗が低減されたことに起因する。また、その電流量が増大しても、p+層を、エミッタ層の下方に設けており、このエミッタ領域における寄生バイポーラトランジスタが導通するのを防止することができ、寄生サイリスタのラッチアップ耐量を向上させるができる。
【0159】
以上のように、この発明の実施の形態6に従えば、円形形状のIGBTをセルとして複数個設けており、1つの楕円形状のIGBTを利用する構成に比べて、チャネル領域の長さを長くすることができ、応じてチャネル幅を長くすることができ、コレクタ−エミッタ電流を多く流すことができる。また、先の実施の形態1から4と同様の効果を得ることができる。
【0160】
[実施の形態7]
図51は、この発明の実施の形態7に従う半導体装置(横型nチャネルIGBT)の断面構造を概略的に示す図である。この図51に示すIGBTの平面(表面)レイアウトは、図1に示すIGBTの平面レイアウトと実質的に同じである。この図51に示すIGBTにおいては、n−層4と半導体基板300の間に、埋込絶縁膜310が設けられる。この半導体基板300は、n−層4と分離されているため、p型およびn型のいずれの導電型であってもよい。
【0161】
この図51に示すIGBTの他の構成は、図2に示すIGBTの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0162】
この半導体基板300表面に埋込絶縁膜310を設け、埋込絶縁膜310上にトランジスタを形成する構造は、一般にSOI(シリコン・オン・インシュレータ)構造と呼ばれ、また、誘電体分離構造としても呼ばれる。一方、図2に示すように、埋込絶縁膜310が設けられず、n−層4とp型半導体基板(10)とが、その間に形成されるPN接合により分離される構造は、接合分離構造と呼ばれる。埋込絶縁膜310を利用することにより、接合分離構造に比べて、より確実に、n−層4と基板300とを電気的に分離することができ、空乏層をn−層内においてのみ生成することができ、高速に動作することができる。
【0163】
この図51に示すIGBTの他の構成は、図2に示すIGBTの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0164】
図52は、IGBTの抵抗負荷スイッチング動作時のターンオフ波形を示す図である。この図52において、横軸に、ターンオフ時間(単位秒)を示し、縦軸に、コレクタ−エミッタ間電圧VCE(単位×100V)およびコレクタ−エミッタ電流ICE(単位A)を示す。曲線Iは、誘電体分離構造(図51)のIGBTのコレクタ−エミッタ間電圧を示し、曲線IIは、比較例として、たとえば図2に示す接合分離型IGBTのコレクタ−エミッタ間電圧VCEを示し、曲線IIIは、誘電体分離構造におけるコレクタ−エミッタ電流ICEを示し、曲線IVは、接合分離構造IGBTのコレクタ−エミッタ電流を示す。
【0165】
図52に示すように、接合分離型IGBTの下降時間tf(コレクタ−エミッタ電流IGEが最大値の90%から10%にまで低下するのに必要な時間)は、1μs近く、したがってスイッチング速度が遅く、応じてスイッチング損失が比較的大きくなる。一方、誘電体分離構造の場合、下降時間tfは、0.5μsを超えた程度であり、スイッチング速度が速く、応じてスイッチング速度損失をより低減することができる。また、抵抗負荷スイッチング動作時のターンオフ波形において、VCE波形(曲線I)の上昇率絶対値は、そのコレクタ−エミッタ電流ICEを示す波形(曲線III)の減少率絶対値とほぼ同一であり、高速でスイッチング動作が行なわれているのが明らかに見られる。
【0166】
したがって、接合分離構造を利用するより誘電体分離構造を利用するほうが、高速でスイッチング動作を行なうことが明らかに見られる。
【0167】
ただし、接合分離においても、このスイッチング期間において、ターンオフ時、急激に、そのコレクタ−エミッタ電圧VCEが上昇してオフ状態へ移行し(曲線II)、また、コレクタ−エミッタ電流ICEも急激に低下しているのを見ることができる(曲線IV)。したがって、接合分離構造においても、p+層を利用し、またエミッタ層をリング状に形成することにより、曲線IIおよびIVの特性から明らかなように、従来の楕円構造IGBTを利用して、p+層を用いずに単にpベース層を利用し、また、nエミッタ層がリング状に形成される構成に比べて、速くすることができる(従来構造の場合、ターンオフ時間は、図52において矢印で示す)。
【0168】
図53は、先の実施の形態1における接合分離構造横型IGBTの抵抗負荷スイッチングターンオフ時(10.6μs)の電流分布、電圧分布および空乏層領域境界を示す図である。電流分布を、実線で示し、電圧分布を破線で示し、空乏層領域境界線は、一点鎖線で示す。
【0169】
この図53に示すように、接合分離構造横型IGBTの場合、エミッタ側から広がる空乏層が、コレクタ側(p型コレクタ層2近傍領域)に対してのみならず、p型基板10内においても分布している。このため、電位分布(破線で示す)および電流分布(実線で示す)もともに、p型基板10領域内に分布する。したがって、コレクタ側に対する空乏化が抑制され、コレクタ−エミッタ電圧VCEが、比較的緩やかに上昇する。この結果、ターンオフ時、コレクタ−エミッタ電流ICEの減少も、比較的緩やかなものとなり、応じて下降時間tfが遅くなる。
【0170】
図54は、この発明の実施の形態1の接合分離構造横型IGBTの抵抗負荷スイッチングターンオフ時(10.6μs)のホール分布を断面構造図において示したものである。この接合分離構造横型IGBTにおいては、図53に示すように、エミッタ側からコレクタ側への空乏かが抑制されるため、n−層4およびp型基板10内に多くのホールが分布する。すなわち、n−層4およびp型基板10内に多くのホールが分布しているため、たとえp+層を設けても、n−層4およびp型基板10内に分布しているホールが消失するまでに時間を要することを意味し、下降時間tfが比較的遅くなる。
【0171】
図55は、接合分離構造横型IGBTの抵抗負荷スイッチングターンオフ時(10.6μs)のホール(正孔)分布、電子分布、および平衡状態でのホール/電子濃度分布を示す図であり、n−層4における一定の深さでのコレクタ側からエミッタ側までの各キャリアの分布を示す。図55において、曲線Vが、ホールの分布を示し、曲線VIが、電子の分布を示し、曲線VIIが平衡状態における電子/ホール濃度の分布を示す。
【0172】
先の図53に示すように、接合分離構造横型IGBTにおいては、エミッタ側からコレクタ側への空乏化が抑制される。したがって、空乏層が広がっていないn−層内において、平衡状態での濃度以上の過剰ホールおよび過剰電子が分布する。したがって、これらの過剰ホールおよび過剰電子が、n−層内に多く分布することにより、これらの過剰ホールおよび過剰電子がn−層4から消失するまでの時間が長くなる。このため、下降時間tfが、短縮するのにも限度がある。
【0173】
図56は、誘電体分離構造横型IGBTの抵抗負荷スイッチングターンオフ時(10.6μs)の電位分布、電流分布および空乏層領域境界線を示す図であり、図51に示す断面図に対応する。図56において、実線が電流分布を示し、破線が電位分布を示し、一点鎖線が空乏層領域境界線を示す。
【0174】
この図56に示すように、誘電体分離構造横型IGBTの場合、n−層4とp型基板300の間の埋込絶縁膜310が存在する。したがって、埋込絶縁膜310において、電位分布がその表面に沿って平行に存在するものの、エミッタ側から広がる空乏層は、p型基板300にまでは広がらないで、n−層4内においてコレクタ側に広がる(絶縁膜は元々空乏層領域に対応する)。したがって、p型基板300においては、電流分布(実線で示す)および電位分布(破線で示す)は、存在しない。このため、コレクタ側への空乏化が進むため、コレクタ−エミッタ電圧も急峻に上昇し、対応するコレクタ−エミッタ電流ICEも急峻に上昇し、下降時間tfが短くなる。
【0175】
図57は、この誘電体分離構造横型IGBTの抵抗負荷スイッチングターンオフ時(10.6μs)のホールの分布(実線で示す)を示す図である。断面構造は、図51に示す断面構造に対応する。この図57に示すように、誘電体分離構造横型IGBTにおいては、エミッタ側からコレクタ側への空乏化が図56に示すように促進されるため、n−層4に分布するホールは少ない。したがって、n−層4内に分布するホールが消失するまでの時間が短くなり、下降時間tfが短くなる。
【0176】
図58は、この誘電体分離構造横型IGBTにおける抵抗負荷スイッチングターンオフ時(10.6μs)のホール分布、電子分布および平衡状態におけるホール/電子濃度分布を示す図である。横軸に距離を示し、縦軸に濃度を示す。この図58においては、n−層4内における一定の深さでのコレクタ側からエミッタ側までの各分布を示す。曲線Xが、ホールの分布を示し、曲線XIが、電子の分布を示し、曲線XIIが、平衡状態における電子/ホールの濃度分布を示す。
【0177】
図56に示すように、誘電体分離構造横型IGBTにおいては、エミッタ側からコレクタ側への空乏化が促進されるため、n−層4において空乏層が広がっていない領域は少ない。このため、図58に示す様に、n−層4において、平衡状態での濃度以上のホールおよび/または電子(過剰ホール、過剰電子)の量は少ない。したがって、n−層4における過剰ホールおよび過剰電子の量が少ないため、過剰ホールおよび過剰電子が消失するまでの時間が短くなり、結果として、下降時間tfを短くすることができる。
【0178】
したがって、この発明の実施の形態7における誘電体分離構造を利用することにより、先の実施の形態1等において説明したIGBTおよびMOSFETにおけるコレクタ−エミッタ電流ICEの特性向上に加えて、下降時間tfの短縮をも実現することができる。
【0179】
なお、この実施の形態7における誘電体分離構造は、先の実施の形態5における横型MOSに適用することもでき、またpチャネルIGBTおよびpチャネル横型MOSFETも適用することができる。また、横型MOSFETの構造としては、たとえばトレンチゲート構造のMOSFETに対しても同様に適用することができる。
【0180】
以上のように、この発明の実施の形態7に従えば、トランジスタ素子を、誘電分離構造に構成しており、先の実施の形態1から6の効果に加えて、さらに、下降時間を短縮することができ、高速のスイッチング動作を実現することができる。
【産業上の利用可能性】
【0181】
この発明は、電力変換/制御を行なうパワースイッチング素子に適用することができる。このパワートランジスタとして、単体として設けられてもよく、インテリジェントパワーデバイスとして、他のコントローラなどと一体化されてもよい。
【符号の説明】
【0182】
1 横型IGBT、2 pコレクタ層、3 nバッファ層、4 n−層、5 pベース層、6 n+エミッタ層、6a 本体部、6b 凸部、7 エミッタコンタクト領域、20 p+層、32 ゲート電極取出し配線、17 ゲート電極、16,16a ゲート電極配線、35,40,45 p+層、60 単位エミッタ層、62 p+層、64 p+層、70 ベース層領域、74 p+層、72 pベース層、75A,75B,75C p+層、76 pベース層、84 p+層、82 pベース層、85A,85B,85C p+層、100 横型MOSFET、102 n+ドレイン層、104 n−層、106 n+ソース層、106a 本体部、106b 凸部、108 チャネル形成領域、105 pベース層、107 ソース電極コンタクト領域、120 p+層、10,110 p型基板、150a−150f セル、300 半導体基板、310 埋込絶縁膜。
【技術分野】
【0001】
この発明はパワーデバイス、特に、絶縁ゲート型バイポーラトランジスタ(IGBT)またはパワーMOSFET(絶縁ゲート型電界効果トランジスタ)などの半導体装置に関する。より特定的には、この発明は、パワーデバイスの駆動電流量およびラッチアップ耐性およびターンオフ特性を改善するための構成に関する。
【背景技術】
【0002】
電力の変換および制御を行なう分野においては、パワーデバイスが用いられる。このパワーデバイスにおいて、スイッチング動作を絶縁ゲートに印加される電圧で行なうMOSゲートデバイスがある。このMOSゲートデバイスとしては、IGBT(絶縁ゲート型バイポーラトランジスタ)およびMOSFET(絶縁ゲート型電界効果トランジスタ)がある。このようなパワーデバイスの半導体スイッチに対する特性として、高速動作(高速スイッチング動作)に加えて、大電流駆動および高耐圧が要求される。
【0003】
特許文献1(特開平7−58320号公報)は、IGBTのターンオフ時間を短縮して、動作周波数を高くすることを目的とする以下の構成を開示する。すなわち、この特許文献1においては、従来構造として、以下の構成を開示する。すなわち、n型エミッタ層を取り囲むように、p型ベースコンタクト層が配置され、このp型ベースコンタクト層が、p型ベース層とコンタクトされる。このp型ベースコンタクト層およびn型エミッタ層がともにエミッタ電極に結合される。p型ベースコンタクト層が、ターンオフ時に少数キャリア(ホール)を、エミッタ電極に放出する。一方、p型コレクタ層下部に、n型バッファ層が形成される。ターンオフ時に、多数キャリアが、コレクタ端子にコレクタ層から放出されるとき、少数キャリアが、n−型ドリフト層に放出されるのを、このバッファ層により防止する。このn型バッファ層を利用する場合、バッファの効果が強くなると、ターンオン時の少数キャリアのドリフト層への注入効率が低下し、伝導度変調作用が低下し、オン抵抗が高くなり、応じてオン電圧が高くなる。これを回避する構成の1つとして、特許文献1は、コレクタショート構造を開示する。このコレクタショート構造においては、p型コレクタ層周辺を取囲むようにn型コレクタショート層が配置される。p型コレクタ層およびn型コレクタショート層が共通に、コレクタ電極に結合される。このコレクタショート構造において、ターンオフ時、コレクタショート層に多数キャリアが流入するものの、少数キャリアはコレクタショート層により吸収され、少数キャリアが発生しにくくなり、ターンオフ時間を短縮する。
【0004】
また、IGBTにおいては、一般に、p型コレクタ層、n型バッファ層、n−型ドリフト層、p型ベース層およびn型エミッタ層が形成される。このnpn構造により、寄生サイリスタが形成される。IGBTのベース領域における電圧降下により、寄生サイリスタがターンオンするラッチアップ現象が生じる可能性がある。このラッチアップ耐性を向上することを目的とする構成が、特許文献2(特表平9−503626号公報)に示される。
【0005】
この特許文献2においては、n−型ドリフト層に形成されるp型ベース領域において、n+型ソース層下部に、高濃度p+型領域を設ける。この高濃度p+型領域により、p型ベース領域の抵抗値を低減し、ソース/ベース領域間の接合部の電圧降下を低減して、ラッチアップ耐性を改善することを図る。
【0006】
また、オン電流を増加させかつラッチアップ耐性を改善することを目的とする構成が、特許文献3(特開2000−286416号公報)に示される。この特許文献3においては、コレクタ層、エミッタ層およびゲート電極を、リング状に形成する。エミッタ層(ソース層)は、凸部と凹部を有する歯車状の形状、また互いに分離されて島状に配置される構成を有する。エミッタ領域下部のベース抵抗を小さくするとともに、ホール電流を、中心部に形成されるコレクタ層から放射状に放出して、その電流密度を小さくして、ラッチアップ耐性を改善することを図る。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平7−58320号公報
【特許文献2】特表平9−503626号公報
【特許文献3】特開2000−286416号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
特許文献1は、コレクタショート構造を横型IGBT構造に適用した場合に生じる以下の問題を指摘する。すなわち、ターンオフ時において、多数キャリアが、p型コレクタ層下部を通過してn型コレクタショート層に流入し、p型コレクタ層にも多数キャリアが流入する。応じて、少数キャリアのn型ドリフト層への注入が大きくなる。この横型IGBT構造におけるコレクタショート構造の問題点を解消するために、特許文献1は、p型コレクタ層内に副ゲートを有するMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)を配置し、この副ゲートMOSトランジスタを介してコレクタ層を、コレクタ電荷抽出層に結合する。電荷抽出層が、コレクタ端子に結合される。この副ゲート構造において、MOSFETのn型ソース層が、p型コレクタ層と隣接して配置し、これらを電極で結合し、n型ソース層のn型キャリアをp型コレクタ層のp型キャリアに変換する。ターンオフ時において、副ゲート構造のMOSトランジスタをオフ状態とし、この副ゲートにおけるp型コレクタ層をフローティング状態として、p型コレクタ層と電荷抽出層とを分離する。多数キャリア(電子)が電荷抽出層を介してコレクタ端子に引き抜かれる。一方、p型コレクタ層および下部のpウェル(pベース)はフローティング状態であり、ウェルとドリフト層の間のpn接合は逆バイアス状態(ビルトイン電圧以下)に維持され、少数キャリアの注入を抑制する。
【0009】
しかしながら、この特許文献1に示される構成においては、副ゲートの電位を、IGBTのゲート(主ゲート)と別個に制御する回路が必要となり、制御回路の規模が増大する。また、IGBT素子においても、副ゲートおよび主ゲート端子がそれぞれ設けられ、レイアウト面積が増大する。また、この特許文献1に示される構造においては、p型ベース層下部を多数キャリア(電子)が伝搬して電荷抽出層に吸収される。しかしながら、このp型コレクタ層と下部に設けられるpウェルとn型ドリフト層とn型エミッタ層との間の寄生サイリスタによるラッチアップ現象については、何ら考慮していない。
【0010】
特許文献2に示される構成においては、n型ソース層下部に設けられる高濃度p+型領域により、p型ベース領域の抵抗値を低減することを図る。しかしながら、特許文献2は、縦型デバイス構造についてのみ議論しており、横型デバイス構造への適用については何ら考慮していない。また、縦型デバイス構造における寄生サイリスタによるラッチアップを回避することを考慮しているものの、駆動電流を大きくするための構成については何ら考慮していない。
【0011】
特許文献3に示される構成においては、エミッタ領域が歯車状または島状に形成されて、ラッチアップを回避することは図られているものの、まだ、駆動電流を増加するとともにターンオフ時間を短くするための改善を行う余地はある。
【0012】
それゆえ、この発明の目的は、駆動電流量を大きくし、またターンオフ時間を短縮し、かつ寄生サイリスタのラッチアップ耐性を改善することのできる半導体装置を提供することである。
【課題を解決するための手段】
【0013】
この発明に係る半導体装置は、半導体基板と、この半導体基板に形成される半導体領域と、この半導体領域に設けられて、第1の電極に結合される第1半導体層領域と、この半導体領域に、第1半導体層領域から離れてかつ第1半導体層領域を囲むように配置されるリング形状の半導体領域と導電型の異なる第2半導体層領域と、この第2半導体層領域に、互いに分離して所定の間隔で配置されかつ各々が所定の間隔よりも大きな幅を有する複数の矩形様の形状を有する単位領域を有する第2半導体層領域と導電型の異なる第3半導体層領域と、この第2半導体層領域の第3半導体層領域の少なくとも下方に配置され、第2半導体層領域よりも高濃度の第2半導体層領域と同一導電型の高濃度半導体層領域と、この第2半導体層領域表面に第1半導体層領域と第3半導体層領域との間での電荷転送のためのチャネルを形成するゲート電極層とを備える。
【発明の効果】
【0014】
関連の実施例においてエミッタ層領域に対応する第3半導体層領域が、歯車状に形成され、その凹部領域において第3半導体層領域の幅が狭くなる。したがって、半導体領域(ドリフト層)/第2半導体層領域(一実施例においてベース領域)/第3半導体層領域(一実施例においてエミッタ層)で形成される寄生バイポーラトランジスタにおける第3半導体層領域直下の第2半導体層領域の幅を狭くすることができ、応じて第2半導体層領域の抵抗を低減することができる。これにより、寄生バイポーラトランジスタ動作が抑制され、応じて、寄生サイリスタのラッチアップを抑制することができる。また、高濃度半導体層領域が第3半導体層領域下方に配置されており、同様、この第3半導体層領域直下の第2半導体層領域の抵抗を低減でき、寄生バイポーラトランジスタ動作を抑制でき、ラッチアップ耐性を改善することができる。
【0015】
また、連続的に本体部が形成されており、一実施例においてエミッタである第3半導体層領域に対して形成されるチャネル幅は低減されず、一定のゲート−エミッタ間またはゲート−ソース間電圧(VGEまたはVGS)を印加した状態で、コレクタ−エミッタ間電圧またはソース−ドレイン間電圧を印加したときのコレクタ電流−エミッタ電流(ICE)特性またはソース/ドレイン電流特性は劣化しない。また、リング状にチャネル領域が形成されており、チャネル領域を大きくすることができ、大きな電流を流すことができる。
【0016】
また、凸部の配置のピッチが、凸部の幅よりも大きくされており、ゲート電極配線を容易に取り出すことができる。
【0017】
この発明に係る半導体装置においては、一実施例においてエミッタ層領域に対応する第3半導体層領域が、島状に互いに分離して配置される単位領域で構成され、単位領域下方に高濃度半導体層領域が配置される。したがって、半導体領域(ドリフト層)/第2半導体層領域(一実施例においてベース領域)/第3半導体層領域(一実施例においてエミッタ層)で形成される寄生バイポーラトランジスタにおける第3半導体層領域直下の第2半導体層領域の抵抗を低減することができる。これにより、寄生バイポーラトランジスタ動作が抑制され、応じて、寄生サイリスタのラッチアップを抑制することができる。
【0018】
また、単位領域の間の領域においては高濃度半導体層領域により少数キャリアが流れ、効率的に少数キャリアを吸収することができ、ターンオフ時間を短縮することができる。また、高濃度半導体層領域が第3半導体層領域下方に配置されており、同様、この第3半導体層領域直下の第2半導体層領域の抵抗を低減でき、寄生バイポーラトランジスタ動作を抑制でき、ラッチアップ耐性を改善することができる。
【0019】
また、一実施例において、エミッタである第3半導体層領域において単位領域が分離して配置されるものの、単位領域の幅は、単位領域間の距離よりも小さくされており、この第3半導体層領域全体に対して形成されるチャネル幅はそれほど低減されず、一定のゲート−エミッタ間またはゲート−ソース間電圧(VGEまたはVGS)を印加した状態で、コレクタ−エミッタ間電圧またはソース−ドレイン間電圧を印加したときのコレクタ電流−エミッタ電流(ICE)特性またはソース/ドレイン電流特性は劣化しない。
【図面の簡単な説明】
【0020】
【図1】この発明の実施の形態1に従う横型IGBTの表面レイアウトを概略的に示す図である。
【図2】図1に示す線L2−L2に沿った断面構造を概略的に示す図である。
【図3】図1に示す線L3−L3に沿った断面構造を概略的に示す図である。
【図4】図1に示す線L4−L4に沿った断面構造を概略的に示す図である。
【図5】図1から4に示す横型IGBTの寄生サイリスタの電気的等価回路を示す図である。
【図6】(A)は、エミッタ層とエミッタコンタクト領域の形状を拡大して示す図であり、(B)は、このエミッタ層の構造をより拡大して示す図である。
【図7】図6(A)に示すエミッタ層の構造におけるゲート電極取出し配線の配置の一例を示す図である。
【図8】図7に示すゲート電極取出し配線と各電極の平面レイアウトを概略的に示す図である。
【図9】この発明の実施の形態1の変更例1の横型IGBTの平面レイアウトを概略的に示す図である。
【図10】図9に示す線L10−L10に沿った断面構造を概略的に示す図である。
【図11】図9に示す線L11−L11に沿った断面構造を概略的に示す図である。
【図12】この発明の実施の形態1の変更例2の横型IGBTの断面構造を概略的に示す図である。
【図13】この発明の実施の形態1の変更例2の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図14】この発明の実施の形態1の変更例3に従う横型IGBTのエミッタ領域の断面構造を概略的に示す図である。
【図15】この発明の実施の形態1の変更例3の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図16】この発明の実施の形態2に従う横型IGBTの表面のレイアウトを概略的に示す図である。
【図17】図16に示す線L17−L17に沿った断面構造を概略的に示す図である。
【図18】図16に示す線L18−L18に沿った断面構造を概略的に示す図である。
【図19】この発明の実施の形態2の変更例1の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図20】この発明の実施の形態2の変更例1の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図21】この発明の実施の形態2の変更例2に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図22】この発明の実施の形態2の変更例2のエミッタ領域部の断面構造を概略的に示す図である。
【図23】この発明の実施の形態2の変更例3に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図24】この発明の実施の形態2の変更例3のエミッタ領域部の断面構造を概略的に示す図である。
【図25】この発明の実施の形態3に従う横型IGBTの表面のレイアウトを概略的に示す図である。
【図26】図25に示す線L26−L26に沿った断面構造を概略的に示す図である。
【図27】図25に示す線L27−L27に沿った断面構造を概略的に示す図である。
【図28】この発明の実施の形態3の変更例1の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図29】この発明の実施の形態3の変更例1における横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図30】この発明の実施の形態3の変更例2の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図31】この発明の実施の形態3の変更例2に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図32】この発明の実施の形態3の変更例3の横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図33】この発明の実施の形態3の変更例3のエミッタ領域部の断面構造を概略的に示す図である。
【図34】この発明の実施の形態4に従う横型IGBTの表面のレイアウトを概略的に示す図である。
【図35】図34に示す線L35−L35に沿った断面構造を概略的に示す図である。
【図36】図25に示す線L36−L36に沿った断面構造を概略的に示す図である。
【図37】この発明の実施の形態4の変更例1に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図38】この発明の実施の形態4の変更例1に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図39】この発明の実施の形態4の変更例2に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図40】この発明の実施の形態4の変更例2に従う横型IGBTの断面構造を概略的に示す図である。
【図41】この発明の実施の形態4の変更例3に従う横型IGBTのエミッタ領域部の断面構造を概略的に示す図である。
【図42】この発明の実施の形態4の変更例3に従う横型IGBTの断面構造を概略的に示す図である。
【図43】この発明の実施の形態5に従う横型MOSFETの表面のレイアウトを概略的に示す図である。
【図44】図43に示す線L44−L44に沿った断面構造を概略的に示す図である。
【図45】この発明の実施の形態6に従うIGBTのセルの配置の一例を示す図である。
【図46】この発明の実施の形態6のIGBTのセルの配置の他の例を示す図である。
【図47】比較基準としての従来の楕円構造横型IGBTの表面のレイアウトを概略的に示す図である。
【図48】この発明の実施の形態6に従うIGBTのチャネル長と図47に示すIGBTのチャネル領域を併せて示す図である。
【図49】図47に示すIGBTのスイッチング特性を示す図である。
【図50】図46に示すIGBTのスイッチング特性を示す図である。
【図51】この発明の実施の形態7に従う横型IGBTの断面構造を概略的に示す図である。
【図52】図51に示す横型IGBTおよび図2に示す横型IGBTのスイッチング特性を示す図である。
【図53】図2に示す横型IGBTのホール、電子分布および空乏層領域境界線を示す図である。
【図54】接合分離構造横型IGBT(図2)のホールの分布を示す図である。
【図55】図2に示す接合分離構造横型IGBTの電子、ホールおよび平衡状態の濃度分布を示す図である。
【図56】図51に示す誘電体分離構造横型IGBTの電流、電位分布を空乏層領域境界部を示す図である。
【図57】図51に示す誘電体分離構造横型IGBTのホールの分布を示す図である。
【図58】図51に示す誘電体分離構造横型IGBTにおけるコレクタ−エミッタ間の電子、ホール分布および平衡状態のホール/電子濃度分布を示す図である。
【発明を実施するための形態】
【0021】
[実施の形態1]
図1は、この発明の実施の形態1に従う横型nチャネルIGBTの平面レイアウトを概略的に示す図である。図1においては、絶縁膜、配線および電極等は示さず、また、この発明の特徴の1つである高濃度半導体領域も示していない。
【0022】
図1において、IGBT1は、中央部に円形状に形成されるp型コレクタ層(第1半導体層領域)2と、このコレクタ層2を取り囲むように形成されるn型バッファ層(半導体領域)3と、バッファ層3外部にリング状に形成されるn−型ドリフト層(半導体領域)4と、このn−型ドリフト層4外部にリング状に形成されるp型ベース層(第2半導体領域)5と、このp型ベース層5内に形成されるn+エミッタ層(第3半導体領域)6を含む。
【0023】
エミッタ層6は、リング状に連続的に形成される本体部6aと、所定間隔で配置されかつこの本体部6aに結合されるともにコレクタ層2から遠ざかる方向に突出する凸部6bを含む。このn+エミッタ層6を、凸部領域を設けて、その半径方向の長さを部分的に長くすることにより、p型ベース層5におけるエミッタ層下部の長さを短くしてベース抵抗を低減する。
【0024】
このp型ベース層5においては、エミッタ層6とn−ドリフト層4の間に、図示しないゲート電極の電圧によりチャネルが形成されるチャネル形成領域8が設けられる。エミッタ層6の領域においては、p型ベース層5の中央部にリング状にエミッタ電極コンタクト領域7が設けられる。このエミッタ電極コンタクト領域7において、エミッタ層6の凸部6bと電気的に結合するエミッタ電極が設けられる。
【0025】
したがって、エミッタ層6において、本体部6は連続的にリング状に形成されているため、チャネル形成領域8においてチャネルは、リング状に連続的に形成される。
【0026】
また、p型コレクタ層2を取り囲むように形成されるn型層(バッファ層)3は、p型コレクタ層2からの少数キャリアを吸収する。
【0027】
図2は、図1に示す線L2−L2に沿ったIGBT1の断面構造を概略的に示す図である。図2において、IGBT1は、p型半導体基板(半導体基板)10表面上に形成されるn−型ドリフト層4を有する。n−層(ドリフト層)4表面の中央部(図2においては左端)に、n型層(ウェル領域)3が形成され、n型(バッファ)層3表面に、p型コレクタ層2が形成される。このp型コレクタ層2は、コレクタ電極13に電気的に接続される。コレクタ電極13は、コレクタ電極配線14によりコレクタ端子(図示せず)に結合される。
【0028】
コレクタ電極配線14下部およびn−層4表面には、第1絶縁膜11が形成され、第1絶縁膜11上に、保護膜として機能する第2絶縁膜12が設けられる。コレクタ電極13とnバッファ層3の間には、層間絶縁膜が設けられる。
【0029】
一方、図2の右側に示すエミッタ部においては、第1絶縁膜11上にゲート配線16が形成される。このゲート配線16は、n−層4上に、ゲート絶縁膜15を介して形成されるゲート電極配線部16aを含む。このゲート配線16は、ゲート電極17に電気的に接続される。ゲート配線16において、ゲート電極配線部16aを、リング状に形成することにより、p型ベース層5表面のチャネル形成領域8全体にわたって、ゲート電極17に印加される電圧に応じてチャネルを形成する。
【0030】
p型ベース層5の表面に、p型ベース層5よりも高濃度のp+層20がエミッタ層6よりも深く形成される。このp+層20上に、n+エミッタ層6が形成される。p+層20およびn+エミッタ層6両者に接触するようにエミッタ電極21が形成される。ゲート電極17とエミッタ電極21の間には層間絶縁膜19が設けられ、互いに分離される。
【0031】
n+エミッタ層6底部に、高濃度のp+層20が設けられており、したがって、n+エミッタ層6底部のベース層の抵抗値が小さくされ、電圧降下が低減される。
【0032】
図3は、図1に示す線L3−L3に沿ったIGBT1の断面構造を概略的に示す図である。この図3に示すIGBT1の断面構造においては、図2に示すIGBTのエミッタ領域近傍の断面構造とその構成は同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ただし、図3においては、図2に示す第1および第2絶縁膜11および12については特に参照番号は付していない。
【0033】
図3に示すように、n+エミッタ層6は、チャネル形成領域8からエミッタ電極21下部にまで延在する(凸部がエミッタ電極21に結合される)。エミッタ電極21は、また、n+エミッタ層6の底部に形成されるp+層20に結合される。したがって、p型ベース層5を直接エミッタ電極21に結合する場合に比べて、エミッタ電極21とベース層の間の接触抵抗を低減することができる。ターンオフ時または定常状態において、正孔(ホール)HLが、pベース層5からp+層20を介してエミッタ電極21に流れ込む。この場合、p+層20における抵抗値は小さく、n+エミッタ層6下部におけるp型ベース層5の電圧降下は小さい。従って、p型ベース層5とn+エミッタ層6が順方向にバイアスされるのを防止することができ、寄生npnバイポーラトランジスタがオン状態となるのを防止することができる。すなわち、p+層20を設けることにより、n+エミッタ層6直下を、停滞することなくホールHLがエミッタ電極21に流れ込み、高速で少数キャリアのホールを放出することができる。言い換えると、エミッタ電極21に対するベース層5(p+層20)のコンタクト抵抗の低減により、間接的に、n+エミッタ層6直下のpベース領域のベース抵抗が低減されている。
【0034】
図4は、図1に示す線L4−L4に沿ったIGBT1の断面構造を概略的に示す図である。図4に示すIGBT1の領域においては、n+エミッタ層6において、本体部6aが設けられ、凸部6bは設けられていない。したがって、エミッタ電極21が、p+層20にのみ接触される。この図4に示す断面構造の他の構成は、図3に示す断面構造の構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0035】
図4に示すように、n+エミッタ層6において、凸部6bが設けられていない領域においては、本体部6aの長さは短い。したがって、この領域において、n+エミッタ層6下部のベース抵抗はより小さく、ホールHLは、エミッタ電極21へ、低抵抗のp+層20を介して停滞することなく放出される。これにより、より効果的に寄生npnバイポーラトランジスタ動作を抑制することができ、応じて、IGBT1のターンオフ時および定常状態のオン時における寄生サイリスタのラッチアップ耐性を改善することができる。
【0036】
図5は、図1から4に示す横型IGBT1の寄生サイリスタの電気的等価回路を示す図である。図5において、寄生サイリスタは、pnpバイポーラトランジスタTR1と、npnバイポーラトランジスタTR2とを含む。pnpバイポーラトランジスタTR1は、そのエミッタがp型コレクタ層2により形成され、ベースがn+層3およびn−層4により形成され、そのコレクタが、pベース層5およびp+層20により形成される。一方、npnバイポーラトランジスタTR2は、n+層3およびn−層4で形成されるコレクタと、n+エミッタ層6で形成されるエミッタと、pベース層5およびp+層20で形成されるベースを有する。このバイポーラトランジスタTR2のベース層においてベース抵抗Rが存在する。
【0037】
寄生バイポーラトランジスタTR1のエミッタが、コレクタ電極13に結合され、寄生バイポーラトランジスタTR2のエミッタおよびベースが、エミッタ電極21に結合される。
【0038】
p+層20を設け、またn+エミッタ層6の半径方向の長さを短くすることにより、ベース抵抗Rを小さくすることができる。応じて、寄生バイポーラトランジスタTR2のベース−エミッタ間の電圧が、ビルトイン電圧を超えるのを抑制でき、この寄生バイポーラトランジスタTR2がオン状態となるのを防止する。これにより、寄生サイリスタのラッチアップ耐性を改善することができる。
【0039】
また、エミッタ層6は、凹部と凸部とを有する歯車状にその外周が形成されているものの、内周部においては、本体部6aが連続的に形成されており、チャネル形成領域8は、連続的に形成される。エミッタ領域6の本体部6aをリング状に形成しているため、エミッタ層6の円周方向に沿ってチャネルが連続的に形成され、チャネル幅を充分に大きくすることができる。したがって、一定のゲート−エミッタ間電圧VGEを印加した状態で、コレクタ−エミッタ間電圧VCを印加したときのコレクタ−エミッタ電流ICE特性の劣化は抑制され、大電流を駆動することができる。
【0040】
図6(A)は、図1に示す平面レイアウトのn+エミッタ層6に対するエミッタコンタクト領域をより具体的に示す図である。このn+エミッタ層6は、リング状に連続して形成される本体部6aと、所定の間隔で配置される凸部6bを含む。凸部6bは、本体部6aに連結される。この本体部6a外周に沿って、凸部6bと一部が重なり合うように、エミッタコンタクト領域25が形成される。このエミッタ電極コンタクト領域7においては、下部に形成される凸部6bおよびp+層20(図6(A)には示さず)と電気的に接続されるエミッタ電極(21)が形成される。
【0041】
したがって、エミッタ電極コンタクト領域7において、凸部6bをn+エミッタ層6に対して電気的接続を取る領域として用いることにより、n+エミッタ層6の下部のp型ベース層の長さを低減することができる。
【0042】
図6(B)は、この図6(A)に示すn+エミッタ層6の一部の構成を拡大して示す図である。n+エミッタ層6において、本体部6aの外周に、円周方向に沿って、所定のピッチW1で、幅W2の凸部6bが形成される。凸部6bの配置のピッチW1は、凸部6bの幅W2よりも十分大きくされる(W1>W2)。このn+エミッタ層の凸部6bを、十分間隔を開けて配置することにより、n+エミッタ層6の半径方向の幅の増大を十分に抑制して、ベース抵抗を低減することができる。また、このピッチW1が、凸部6bの幅W2よりも十分大きくされると、以下の利点が得られる。
【0043】
図7は、n+エミッタ層とエミッタ電極とゲート電極引出し配線の平面レイアウトを拡大して示す図である。この図7に示すように、n+エミッタ層6は、リング状に連続して形成される本体部6aと、この本体部6aに隣接して所定のピッチ(W1)で配置される凸部6bを含む。この凸部6bに対して、エミッタ電極30(21)との間の電気的にコンタクトが取られる。このエミッタ電極30は、図2に示すエミッタ電極21に対応し、図1に示すエミッタ電極コンタクト領域7に沿って、リング状に配設される。凸部6bの間に、ゲート電極引出し配線32が配設される。
【0044】
凸部6bの間のゲート電極取り出し配線32を配置する領域において、エミッタ電極30は分離される。したがって、このゲート電極引出し配線32下部において、n+エミッタ層6の本体部6aを連続的に延在して配置させるとともに、エミッタ電極21(30)を凸部6bを介してn+エミッタ層6に電気的に接触させることができる。これにより、ゲート電極引出し配線32の配設領域においてエミッタ層6を分離する必要がなくなる。このn+エミッタ層本体部6aを連続的に延在させることにより、チャネル形成領域を連続的に延在させることができ、IGBTのチャネル幅が低減されるのを防止することができる。
【0045】
図8は、IGBT1のエミッタ電極およびゲート電極の平面レイアウトを概略的に示す図である。この図8に示すように、IGBTにおいて、pベース層5の内周部に、チャネル形成領域8が設けられる。このチャネル形成領域8の内側に、ゲート電極(ゲート電極配線16,19を含むゲート配線)17がリング状に形成される。ゲート電極17は、内部に形成されるnバッファ層3およびpコレクタ層2を取り囲むように配置される。
【0046】
このチャネル形成領域8外部に、リング状に連続的に形成される本体部6aおよびこの本体部6aに連結する凸部6bを有するn+エミッタ層6が設けられる。エミッタ層6の凸部6bと一部が重なるように、pベース層5表面に、エミッタ電極30(エミッタ電極コンタクト領域7)が設けられる。エミッタ電極30は、その一部が、凸部6bの間の領域において分離される。このエミッタ電極30の分離領域においてゲート電極引出し配線32が配設され、内部でリング状に形成されるチャネルゲート電極17と結合される。
【0047】
したがって、この図8に示すように、n+エミッタ層6は連続的に形成され、かつエミッタ電極30と電気的に接続される。したがって、チャネル形成領域8においてチャネルを、n+エミッタ層6内部に連続的に形成することができ、チャネル幅が低減されるのを抑制することができる。
【0048】
また、図8においては、エミッタ電極30は、1箇所において切断されて分離され、この分離領域においてゲート電極取出し配線32が配設される。しかしながら、このエミッタ電極30は、複数箇所において切断されて、各切断領域においてゲート電極取出し配線32が配設されてもよい。各分割エミッタ電極30が、それぞれ共通にエミッタ電極引出し配線(エミッタ端子)に結合されればよい。
【0049】
以上のように、この凸部6bの円周方向に沿っての幅(W1)を、凸部6bの円周方向に沿ったピッチ(W2)よりも小さくすることにより、ゲート電極取出し配線32は、十分余裕をもって配設することができる。これにより、ゲート−エミッタ間電圧VGEを印加した状態で、コレクタ−エミッタ間電圧VCを印加したときのコレクタ−エミッタ電流ICE特性が悪化するのが防止される。
【0050】
上述の説明においては、nチャネルIGBTが示される。しかしながら、横型pチャネルIGBTを用いても、同様の効果を得ることができる。
【0051】
各領域の導電型が逆にされれば、横型pチャネルIGBTが得られ、nベース層において、高濃度の半導体領域をpエミッタ領域に隣接して、かつエミッタ層よりも深く形成する。
【0052】
[変更例1]
図9は、この発明の実施の形態1の変更例1のIGBTの平面レイアウトを概略的に示す図である。図9においても、絶縁膜、電極および配線は記載していない。この図9に示す平面レイアウトは、図1に示すIGBT1の平面レイアウトと、以下の点でその構成が異なる。すなわち、p型ベース層5内に、n+エミッタ層6下部に、高濃度のp+層35がリング状に、エミッタ層6の凸部6bの先端部と外周が整列するように設けられる。この図9に示す平面レイアウトの他の構成は、図1に示す平面レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0053】
図10は、図9に示す線L10−L10に沿った断面構造を概略的に示す図である。図10において、n+エミッタ層6(6a,6b)下部に、p+層35がpベース層5内に、n+エミッタ層と端部が整列するように形成される。図10に示す断面構造の他の構造は、図3に示す断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。従って、この領域においては、エミッタ電極21は、p型ベース層5とn+エミッタ層6とに電気的に結合される。
【0054】
図11は、図9に示す線L11−L11に沿った断面構造を概略的に示す図である。この図11に示す断面構造において、n+エミッタ層6は、本体部6aが形成され、凸部(6b)は形成されない。この領域においては、高濃度のp+層35がエミッタ電極21に結合される。
【0055】
これらの図9から図11に示すように、pベース層5においてn+エミッタ層6下部に、p+層35が設けられており、凸部6bが設けられていないエミッタ層の凹部領域においてエミッタ電極21が高濃度のn+領域に電気的に接続されており、pベース層5の抵抗を低減することができ、寄生サイリスタのラッチアップ耐性を改善することができる。また、本体部6aによりチャネルが連続的にリンク状に形成されており、チャネル幅は充分に広くすることができ、コレクタ−エミッタ電流ICE特性の劣化が抑制される。また、p+層35がエミッタ電極21に電気的に結合され、ベース層5に対するエミッタ電極21の接触抵抗を低減でき、応じて、ベース抵抗を低減することができ、寄生サイリスタのラッチアップ耐量をより一層改善することができる。
【0056】
また、n+エミッタ層6において、凸部6bの幅が、凸部6bのピッチよりも狭くされており、先の図7に示す構成と同様、ゲート電極取出し配線を余裕をもって配置することができる。
【0057】
[変更例2]
図12および図13は、この発明の実施の形態1の変更例2に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。図12に示す断面構造は、図9に示す線L10−L10に沿った断面構造に対応する。図12に示すIGBTにおいては、n+エミッタ層6は、これまでと同様、円形状に形成される本体部6aと、コレクタ層から遠ざかる方向に突出する凸部6bとを含む。このn+エミッタ層6下部に、ほぼ同じ大きさで、p+層40が設けられる。この図12に示す断面構造は、図10に示す断面構造と他の構成は同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0058】
図13に示す断面構造は、図9に示す線L11−L11に沿った断面構造に対応する。図13においては、n+エミッタ層の凸部(6b)が設けられず、本体部6aが配置される。このn+エミッタ層6の本体部6aを囲むように、p+層40が形成されて、p+層40がエミッタ電極21と電気的に結合される。
【0059】
この図13に示す断面構造の他の構成は、図11に示す断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0060】
図12および図13に示すように、pベース層5内に、n+エミッタ層6(6a,6b)下部と、このn+エミッタ層6よりも深くp+層40を形成することにより、pベース層5のベース抵抗を低減することができ、またpベース層5に対する接触抵抗も低減することができ、これまでの図1から図4に示す構成と同様の効果を得ることができる。
【0061】
[変更例3]
図14および図15は、この発明の実施の形態1の変更例3に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。図14に示す断面構造は、図9に示す平面レイアウトの線L10−L10に沿った断面構造に相当し、図15に示す断面構造は、図9に示す平面レイアウトの線L11−L11に沿った断面構造に対応する。
【0062】
この図14に示すように、n+エミッタ層6(本体部6a,凸部6b)下部に、pベース層5内に、高濃度p+層45が設けられる。このp+層45は、pベース層5内に埋込まれており、エミッタ層6と分離される。エミッタ電極21は、n+エミッタ層6およびpベース層5に電気的に結合される。一方、図15に示すように、n+エミッタ層6において、本体部6aが設けられており、凸部6bが設けられていない領域においては、p+層45が、pベース層5内において、エミッタ電極21下部にまで延在して形成される。
【0063】
図14および図15に示す断面構造の他の構成は、図12および図13に示す断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細な説明は省略する。
【0064】
図14および図15に示すように、pベース層5内に、n+エミッタ層6と離れて、p+層45を配置する場合においても、n+エミッタ層6下部のベース抵抗は、p+層45により低減することができ、ラッチアップ耐性を改善することができる。また、チャネル形成領域8、連続的に形成されており、コレクタ−エミッタ電流IC特性の悪化は十分に抑制することができる。また、エミッタ層6の形状は、先の図1から4および変更例1から2において説明したものと同じであり、本体部6aおよび凸部6bを有しており、ゲート電極取出し配線も十分余裕をもって配置することができ、これまで説明した実施の形態1および変更例1および2と同様の効果を得ることができる。
【0065】
以上のように、この発明の実施の形態1に従えば、横型IGBTにおいてエミッタ層を、凹部および凸部を有する歯車形状(本体部と凸部を有する形状)に形成し、このエミッタ層よりも深い部分に、高濃度半導体層を形成している。従って、ベース抵抗を低減でき、寄生サイリスタのラッチアップ耐量を改善することができる。また、チャネル幅を十分広く取ることができ、一定のゲート−エミッタ間電圧(VGE)を印加した状態において、コレクタ−エミッタ間電圧(VC)を印加したときのコレクタ−エミッタ電流(ICE)特性の劣化を抑制することができる。また、ゲート電極取出し配線も、エミッタ電極とエミッタ層との接触に影響を及ぼすことなく配置することができ、チャネル幅を十分に確保することができ、大電流を駆動することができる。
【0066】
[実施の形態2]
図16は、この発明の実施の形態2に従うIGBTの平面レイアウトを概略的に示す図である。この図16においても、図面を簡略化するために、絶縁膜、電極配線およびベース層内の高濃度p型層は示していない。
【0067】
この図16に示す平面レイアウトは、以下の点で、図1に示す実施の形態1に従うIGBTの平面レイアウトとその構成が異なる。すなわち、p型ベース層5内に配置されるn+エミッタ層として、互いに分離して配置される単位エミッタ層(単位領域)60が、このp型ベース層5内において円周方向に沿って所定の間隔を置いて配置される。この図16に示すIGBTの平面レイアウトの他の構成は、図1に示す平面レイアウトの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0068】
単位エミッタ層60の円周方向に沿った幅aは、単位領域の間隔bよりも大きくされる。単位エミッタ層60の形状は、4辺を有する矩形形状であればよい。幅および間隔は円周方向に沿った長さである。
【0069】
図17は、図16に示す線L17−L17に沿った断面構造を概略的に示す図である。この図17に示すように、pベース層5表面に、高濃度のp型半導体層(p+層)62が単位エミッタ層60下部に形成される。エミッタ電極21が、図16に示すエミッタ層コンタクト領域7において単位エミッタ層60およびp+層62に電気的に接続される。単位エミッタ層に隣接してチャネル形成領域8がpベース層5表面に形成される。このチャネル形成領域8上には、ゲート絶縁膜15を介して、ゲート配線16aが設けられる。ゲート配線16aは、連続的に延在するゲート配線により構成され、ゲート電極17の一部を構成する。
【0070】
このn−層4表面のpベース層5内において、単位エミッタ層60が形成され、この単位エミッタ層よりも深くその下部に、高濃度のp+層62が設けられる。
【0071】
図18は、図16に示す線L18−L18に沿った断面構造を概略的に示す図である。単位エミッタ層60は、島状に形成されており、図18に示す領域においては、単位エミッタ層60は設けられず、p+層62が、チャネル形成領域8に隣接するように延在して、pベース層5表面に形成される。p+層62がエミッタ電極21に結合される。
【0072】
このチャネル形成領域8においては、上部のゲート配線16aに印加される電圧により、チャネルが形成される。単位エミッタ層60は、図18に示す領域においては設けられていない。したがって、ターンオフ時または定常状態のオン状態時におけるホールは、n+エミッタ層60の直下の領域ではなく、単位エミッタ層60の間に設けられるpベース層またはp+層62を介して、エミッタ電極21へ流れる傾向が強くなる。エミッタ層直下に流れ込むホールの数は低減され、n−層4/pベース層5/n+エミッタ層62で形成される寄生npnバイポーラトランジスタ動作が抑制される。応じて、pコレクタ層2/nバッファ層3,n−ドリフト層4/pベース層5/n+エミッタ層60で形成される寄生サイリスタのラッチアップを抑制することができる。
【0073】
また、p+層62により、単位エミッタ層60下部のベース抵抗は低減され、実施の形態1と同様、寄生サイリスタのラッチアップを抑制することができる。
【0074】
また、エミッタ電極21が、p+層62に直接接続される領域が存在し、このエミッタ電極21とpベース層5の間の接触抵抗を低減でき、円滑に、pベース層5(p+層62)とエミッタ電極21との接触領域を介してホールが流れ、単位エミッタ層60およびp+層62の寄生サイリスタのラッチアップ耐量をより一層向上させることができる。
【0075】
また、図16に示すように、この単位エミッタ層の円周方向に沿った幅aは、単位エミッタ層60のピッチbよりも十分広くされる。したがって、単位エミッタ層60と対向するチャネル形成領域8においてチャネル幅を十分大きくすることができ、コレクタ−エミッタ電流ICE特性を向上することが可能となる。
【0076】
なお、図16に示すように単位エミッタ層60の平面レイアウトの形状は、扇形の形状または台形形状または短冊型の形状などのいずれの形状であってもよく、4辺を有する閉領域を形成する島状領域で単位エミッタ層60が形成されればよく、ここでは、これらの短冊状、台形または扇形の4辺を有する形状を、「矩形様」の形状と規定する。
【0077】
また、この単位エミッタ層60のピッチbは、このチャネル形成領域8において十分な幅のチャネルが形成される大きさに設定されればよい。したがって、この単位エミッタ層60の形状として、外周部が狭く、チャネル形成領域8に対向する部分が広い形状が設けられてもよい。
【0078】
また、図8に示す構造と同様、ゲート電極配線取り出し配線が、この島状領域の間の領域に配置されてもよい。
【0079】
[変更例1]
図19および図20は、この発明の実施の形態2の変更例1に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。図19に示す断面構造は、図16に示す線L17−L17に沿った断面構造に対応し、図20に示す断面構造は、図16に示す線L18−L18に沿った断面構造に対応する。図19に示す構造において、単位n+エミッタ層60下部に、p+層62が形成される。このp+層62は、単位エミッタ層60よりも半径方向の長さが短くされ、外周部が単位エミッタ層60の外周部に整列して配置される。従って、この領域においては、エミッタ電極21は、単位エミッタ層60およびp型ベース層5に電気的に接続される。
【0080】
一方、単位エミッタ層60が設けられていない領域においては、図20に示すように、p+層62が、このpベース層5表面に、連続的に形成される。このp+層62は、pベース層5においてチャネル形成領域8に隣接してその一部の領域に形成される。この領域においては、エミッタ電極21は、p+層62およびpが他ベース層5とに電気的に接続される。これらの図19および図20に示す断面構造において、他の構成は、図17および図18に示す断面構造と同様であり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0081】
この図19および図20に示す構成においても、単に、p+層62の半径方向に沿った長さが短くされ、pベース層5においてエミッタ電極21下部にまでチャネル形成領域8が延在して形成されるだけであり、図17および図18に示す構成と同様の効果を得ることができる。
【0082】
[変更例2]
図21および図22は、この発明の実施の形態2の変更例2のIGBTのエミッタ領域の断面構造を概略的に示す図である。図21および図22に示す変更例2の構成においても、その平面レイアウトは、図16に示すIGBTの平面レイアウトと同じであり、単位エミッタ層60が、互いに間をおいて円周方向に沿って所定のピッチで配置される。
【0083】
図21に示す断面構造は、図16に示す線L17−L17に沿った断面構造に対応し、図22は、図16に示す線L18−L18に沿った断面構造に対応する。この図21に示すように、p+層62は、単位n+エミッタ層60と半径方向の幅がほぼ同じに形成され、チャネル形成領域8に接するように、ゲート配線16a下部にまで延在して形成される。単位エミッタ層60の外周部および内周部と整列してp+層62が配置される。エミッタ電極21が、単位n+エミッタ層60およびp型ベース層5とに電気的に接続される。
【0084】
図22に示すように、単位n+エミッタ層60が設けられていない領域において、p+層62は、チャネル形成領域8に隣接して、ゲート電極配線16a下部にまで延在して配置され、また、エミッタ電極21に電気的に結合される。
【0085】
これらの図21および図22に示す構成においても、pベース層5において、高濃度のp+層62が設けられ、単位n+エミッタ層60よりも深く形成されており、効率的に、ホールを吸収して、エミッタ電極21へ放出することができ、図17および図18に示す構成と同様の作用効果を得ることができる。特に、チャネル形成領域8に接して、p+層62が形成されており、単位エミッタ層62下部のベース抵抗を寄り低減することができ、また、効率的にチャネル形成領域8に形成されるチャネルからのホールを吸収してエミッタ電極21へ放出することができる。
【0086】
なお、この実施の形態2においても、IGBTとしては、横型pチャネルIGBTが用いられてもよい。少数キャリアとして電子が高濃度n+層により放出される。
【0087】
[変更例3]
図23および図24は、この発明の実施の形態2の変更例3に従うIGBTのエミッタ領域近傍の断面構造を概略的に示す図である。この図23および図24に示す変更例3のIGBTの平面レイアウトは、先の図16に示す構成と同じであり、エミッタ層として、単位n+エミッタ層60が、IGBTのpベース層5内において分離して配置される。
【0088】
図23に示す断面構造は、図16に示す線L17−L17に沿った断面構造に対応し、図24に示す断面構造は、図16に示す線L18−L18に沿った断面構造に対応する。
【0089】
この図23および図24に示すように、この変更例3においては、pベース層5内に、単位n+エミッタ層よりも深い領域に、単位n+エミッタ層62と分離して、p+層64が埋込み層として形成される。このp+層64は、チャネル形成領域8に隣接し、かつpベース層5内においてエミッタ電極21の下部まで延在するように配置される。この図23および図24に示すIGBTの他の構成は、図17から図22に示す断面構造の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0090】
これらの図23および図24に示す構成においても、pベース層5において、深い領域に、p+層64を形成することにより、単位n+エミッタ層60底部におけるベース抵抗を低減することができる。また、単位n+エミッタ層60が形成されていない領域(図24参照)において、p+層64が効率的に、ホールを吸収して、エミッタ電極21へ転送することができる。したがって、この図23および図24に示すように、単位n+エミッタ層60が、分離して配置される構成において、pベース層5内において、単位n+エミッタ層よりも深い領域に埋込みp+層64を連続的に、リング状に形成することにより、寄生サイリスタのラッチアップ耐量の向上を実現することができる。また、チャネル幅は十分に取られるため(単位n+エミッタ層の円周方向に沿った幅が、ピッチよりも十分大きくされる)、十分に確保することができ、大きなコレクタ−エミッタ電流を流すことができる。
【0091】
なお、この埋め込みp+層64の半径方向の幅が、単位n+エミッタ層の半径方向の幅と同一であって、埋め込みp+層64および単位n+エミッタ層62が整列して配置されてもよい。
【0092】
以上のように、この発明の実施の形態2に従えば、エミッタ領域において、単位エミッタを島状に矩形様の形状でかつ所定のピッチで配置しており、また、この単位エミッタ層の半径方向に沿った幅を、島領域の配置ピッチよりも十分広くすることにより、チャネル幅が十分広くした状態で、高濃度不純物層を介して少数キャリアをエミッタ電極へ放出することができ、寄生サイリスタのラッチアップ耐量の改善および駆動電流の増加を実現することができる。また、ターンオフ時間を短縮することができる。
【0093】
[実施の形態3]
図25は、この発明の実施の形態3に従うIGBTの平面レイアウトを概略的に示す図である。この図25に示す平面レイアウトにおいても、図面を簡略化するため、絶縁膜、電極および配線は示していない。
【0094】
この図25に示す平面レイアウトは、図1に示す実施の形態1に従うIGBTの平面レイアウトとその構成は同じである。この図25に示すIGBTにおいて、その断面構造は、以下に詳細に説明するように、pベース層5よりも深くp+層を形成する。n+エミッタ層6は、リング状に連続的に形成される本体部6aと、半径方向に突出する突出部6bとを含む。この図25に示すIGBTの平面レイアウトの他の構成は、図1に示すIGBTの平面レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0095】
図26は、図25に示す線L26−L26に沿った断面構造を概略的に示す図である。この図26において、ベース層領域70は、n+エミッタ層6よりも深くチャネル形成領域8に形成されるpベース層72と、n+エミッタ層6下方に、pベース層70よりも深く形成されるp+層74を含む。n+エミッタ層6およびp+層74が、エミッタ電極21に結合される。チャネル形成領域8上には、ゲート絶縁膜15を介してゲート配線16a(16)が設けられる。このゲート配線16がゲート電極17に結合される。ベース領域70は、n−ドリフト層4表面に形成される。
【0096】
図27は、図25に示す線L27−L27に沿った断面構造を概略的に示す図である。この図27に示す断面構造において、n+エミッタ層6においては、本体部6aが配置され、凸部6bは設けられない。したがって、p+層74が、pベース層72に隣接してかつそれより深く形成され、エミッタ電極21に全面的に結合される。この図27に示す断面構造の他の構成は、図26に示す断面構造の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0097】
p+層74が、pベース層72よりも深くn+エミッタ層6(6a)下方に形成される。したがって、先の実施の形態1において説明した効果に加えて、さらに以下の効果を得ることができる。
【0098】
すなわち、n−層4/pベース層72/n+エミッタ層6で形成される寄生npnバイポーラトランジスタにおいて、n+エミッタ層6(6a)直下のpベース領域の幅が狭く、ベース抵抗を低減することができ、寄生npnバイポーラトランジスタ動作を抑制できる。応じて、寄生サイリスタのラッチアップを抑制することができ、実施の形態1と同様、寄生サイリスタのラッチアップ耐量を向上することができる。
【0099】
また、p+層74によりベース抵抗が小さく、このベース抵抗を介してホールHLがp+層74を介して流れる。この場合、pベース層72に曲率部AR1の電界強度よりも、p+層74底部の曲率部AR2の電界強度のほうが高くなる場合がある(p+層74のほうが、pベース層72よりも不純物濃度が高いため)。したがって、この場合、ホール電流(ホールHLの流れ)は、p+層74の底部の曲率部AR2から流入するため、n+エミッタ層6(6a)直下を流れるホール電流の長さが短くなる。したがって、n+エミッタ層6(6a)直下のベース抵抗の長さが短く、応じて、ベース抵抗を低減することができ、寄生バイポーラトランジスタ動作を抑制でき、寄生サイリスタのラッチアップを抑制することができる。
【0100】
また、このpベース層72の半径方向の幅が短くされており、ベース抵抗をさらに低減することができる。
【0101】
[変更例1]
図28および図29は、本発明の実施の形態3の変更例1に従うIGBTのエミッタ領域部分の断面構造を概略的に示す図である。この実施の形態3の変更例1のIGBTの平面レイアウトは、図25に示す構成と同様である。図28に示す断面構造は、図25に示す線L26−L26に沿った断面構造に対応し、図29に示す断面構造は、図25に示す線L27−L27に沿った断面構造に対応する。
【0102】
n+エミッタ層6は、リング状に連続的に延在する本体部6aと、コレクタ層から遠ざかる方向に突出する突出部6bを含む。この図28において、ベース層領域70は、n+エミッタ層6(6a,6b)下部に形成される高濃度のp+層75と、このp+層75の両側に配置されるpベース層72および76を含む。n+エミッタ層6およびpベース層76がエミッタ電極21に結合される。pベース層72は、チャネル形成領域8とエミッタ層本体部6a下部にエミッタ層6よりも深く形成される。
【0103】
一方、図29に示すように、エミッタ層6において凸部6bが設けられていない領域においては、エミッタ層本体部6a下部からエミッタ電極21下部に、p+層75がpベース層72および79よりも深く形成される。
【0104】
この図28および図29に示す断面構造の他の構成は、図26および図27にそれぞれ示す断面構造の構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0105】
この変更例1の構成においても、p+層75が、pベース層72および76よりも深くn+エミッタ層6下部に形成される。したがって、先の実施の形態1と同様、エミッタ層下部のpベース層のベース抵抗を低減することができ、寄生npnバイポーラトランジスタのベース抵抗を低減でき、寄生サイリスタのラッチアップ耐量を改善することができる。また、図26および図27に示す構成と同様、効率的に、p+層75により少数キャリアのホールHLを吸収して、エミッタ電極21へ放出することができる。また、実施の形態1に示す構成と同様の効果を得ることができる。
【0106】
[変更例2]
図30および図31は、この発明の実施の形態3の変更例2に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。この変更例2の構成においても、n+エミッタ層6は、図25に示す平面レイアウトと同様、本体部6aと、凸部6bを含む。図30に示す断面構造は、図25に示すL26−L26に沿った断面構造に対応し、図31に示す構造は、図25に示す線L27−L27に沿った断面構造に対応する。
【0107】
これらの図30および図31に示す断面構造は、以下の点において、図28および図29に示す断面構造と、その構成が異なる。すなわち、pベース層72および76よりも深くn+エミッタ層6(6a,6b)下部に形成されるp+層75Bは、n+エミッタ層6の内周部と整列してその内周部が配置され、また、その外周部も、n+エミッタ層6の凸部(6b)の外周部に整列して配置される。
【0108】
この図30および図31に示す断面構造の他の構成要素は、図28および図29に示す構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0109】
これらの図30および図31に示す断面構造において、p+層75Bが、n+エミッタ層6の内周部と整列して、その内周部が形成される。したがって、n+エミッタ層6の下部のベース抵抗をより低減することができ、寄生バイポーラトランジスタ動作を効率的に抑制することができる。また、先の図26から図29に示す構成と同様の作用効果を得ることができる。
【0110】
[変更例3]
図32および図33は、この発明の実施の形態3の変更例3に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。この図32に示す断面構造は、図25に示す平面レイアウトの線L26−L26に沿った断面構造に対応し、図33に示す断面構造は、図25に示す線L27−L27に沿った断面構造に対応する。
【0111】
この変更例3の構成においては、図32および図33に示すように、p+層75Cが、pベース層内に埋込まれ、かつpベース層72、76よりも深く形成される。このp+層75Cは、n+エミッタ層6(6a,6b)と分離して配置される。したがって、このp+層75Cの両側に形成されるpベース層72および76は、このn+エミッタ層6底部において連接される。
【0112】
この図32および図33に示す断面構造の他の構成は、先の図28から図31に示す断面構造の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0113】
これらの図32および図33に示すように、n+エミッタ層6の下方に、n+エミッタ層と離れて、p+層75Cを深く形成することにより、同様、このn+エミッタ層6のベース領域層における幅を、その本体部6aにより短くすることができ、ベース抵抗を低減できる。また、p+層75Cにより、効率的に、先の図26および図27に示す構成と同様、効率的にホールHLを吸収して、エミッタ電極21へ伝達することができる。すなわち、pベース層72の曲率部よりも、p+層75Cの曲率部の電界強度を大きくすることができ、効率的に、p+層75Cによりホールを吸収することができ、n+エミッタ層6の下部におけるホール電流が流れる経路の抵抗値を低減することができる。
【0114】
また、本体部6aにより、このホール電流が流れる経路の長さを短くすることができる。したがって、先の図26から図31に示す構成と同様、寄生バイポーラトランジスタの動作を抑制して、寄生サイリスタのラッチアップ耐量を向上させることができる。また、チャネル形成領域8は、連続的に形成されており、チャネル幅は充分に大きくすることができ、十分な大きさのコレクタ−エミッタ電流を駆動することができる。
【0115】
以上のように、この発明の実施の形態3に従えば、エミッタ層領域を、歯車状に、本体部と本体部に所定間隔で連接する凸部とで構成し、かつベース層よりも深く高濃度不純物領域を形成しており、効率的に少数キャリアを吸収できる。これにより、エミッタ層下部におけるベース抵抗を低減でき、寄生バイポーラトランジスタ動作を抑制して、寄生サイリスタのラッチアップ耐量を向上させることができる。また、チャネルは、リング状に連続的に形成されており、チャネル幅を大きくされ、充分な大きさのコレクタ−エミッタ電流を流すことができる。
【0116】
なお、この実施の形態3においても、エミッタ領域が、歯車状に形成されており、このエミッタ層領域の凸部の幅およびピッチ条件を適切に設定することにより、凸部の間の領域においてゲート電極取り出し配線を配置することができ、先の実施の形態1と同様の効果を得ることができる。
【0117】
[実施の形態4]
図34は、この発明の実施の形態4に従うIGBTの平面レイアウトを概略的に示す図である。この図34においても、電極および配線および絶縁層は示していない。この図34に示す平面レイアウトは、図16に示す平面レイアウトと以下の点でその構成が異なる。すなわち、n−層4の周辺部に形成されるベース層領域80において、高濃度のp+層が、pベース層よりも深く形成される。エミッタ層は、互いに分離される単位エミッタ層60により実現される。この単位エミッタ層60の幅aとピッチbは、先の実施の形態2に示すIGBTの場合と同様の関係を満たす。
【0118】
図35は、図34に示す線L35−L35に沿った断面構造を概略的に示す図である。この図35に示すように、単位n+エミッタ層60下部に、p型ベース層82よりも深く、p型ベース層80より高濃度のp+層84が形成される。p型ベース層82は、チャネル形成領域8およびn+エミッタ層60下部の一部にまで延在するように配置される。エミッタ電極21が単位n+エミッタ層60およびp+層84に電気的に接続される。
【0119】
図36は、図34に示す線L36−L36に沿った断面構造を概略的に示す図である。この図36に示す領域においては、p+層84表面には、エミッタ層が設けられない。p+層84が、p型ベース層82と連結される。エミッタ電極21が、高濃度p+層84に電気的に接続される。この図35および図36に示す断面構造の他の構成は、図17および図18に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0120】
すなわち、これらの図35および図36に示すように、単位エミッタ層60が、互いに分離して、このエミッタ電極コンタクト領域に円周方向に沿って配置される場合において、高濃度のp+層84をpベース層82よりも深く形成する。図35に示すpベース層82の曲率部AR1よりも、p+層84の下部の曲率部AR2の電界強度を高くすることができ、効率的に、ホールHLをp+層84を介してエミッタ電極21へ伝達することができる。特に、図36に示すように、n+エミッタ層60が設けられていない場合、低抵抗で、エミッタ電極21へホールHLを伝達することができる。また、n+エミッタ層下部にp+層84が設けられており、このn+エミッタ層60直下部における抵抗値は小さく、このp+層とn+エミッタ層60の間のPN接合は、ビルトイン電圧以下となり、少数キャリアの注入は抑制される。したがって、実施の形態2に示す構成に加えて、さらに、効率的に、深いp+層84に、ホールHLを吸収してエミッタ電極21へ伝達することができる。
【0121】
[変更例1]
図37および図38は、この発明の実施の形態4に従うIGBTの変更例1のエミッタ領域の断面構造を概略的に示す図である。図37に示す断面構造は、図34に示す線L35−L35に沿った断面構造に対応し、図38に示す断面構造は、図34に示す線L36−L36に沿った断面構造に対応する。
【0122】
図37および図38に示すように、高濃度の深いp+層85Aは、チャネル形成領域8に形成されるpベース層82と、ベース領域80の外周部にエミッタ電極21下部に形成されるpベース層86との間に形成される。このp+層85Aの表面に単位n+エミッタ層60が形成される。図37において、エミッタ電極21が、単位エミッタ層60とp型ベース層86とに接続される。図38に示す領域においては、単位エミッタ層60が設けられていないため、エミッタ電極21が、p+層85Aとp型ベース層86とに電気的に接続される。この図37および図38に示す構造の他の構成要素は、図35および図36に示す構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0123】
これらの図37および図38に示す構成においても、p+層85Aを設けることにより、単位n+エミッタ層60が互いに分離して配置される場合において、このn+エミッタ層間の間の領域(図38参照)のp+層85Aを介して効率的にエミッタ電極21へホールを伝達することができる。また、深い高濃度p+層85Aにより、高電界により、pベース層82よりも、より効率的にホールを吸収してエミッタ電極21へ伝達することができる。また、エミッタ電極21が、高濃度p+型層85Aに電気的に接続されており、ベース層とエミッタ電極間の接触抵抗を低減することができ、応じて、ベース抵抗を低減することができる。
【0124】
[変更例2]
図39および図40は、この発明の実施の形態4に従うIGBTの変更例2のエミッタ領域部の断面構造を概略的に示す図である。この図39および図40は、図37および図38に示す断面構造と、以下の点でその構成が異なる。すなわち、p+層85Bが、単位n+エミッタ層60とその半径方向において幅がほぼ同じに形成されて、図39に示す領域においてそれらの内周部および外周部が整列して配置される。これらの図39および図40に示す構造の他の構成要素は、図37および図38に示す構造の構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0125】
これらの図39および図40に示す構成においては、単位n+エミッタ層60と整列して高濃度のp+層85Bがベース層82および86よりも深く形成される。したがって、より効果的に、単位n+エミッタ層60直下部のベース抵抗を低減することができ、ベース−エミッタ間電圧差を低減できる。また、このp+層85Bは、先の図37および図38に示す構成よりもより長く形成されており、よりベース抵抗を低減することができ、図37および図38に示す構成の効果に加えて、さらに、ベース抵抗を低減することができ、寄生サイリスタのラッチアップ耐量を改善することができる。
【0126】
[変更例3]
図41および図42は、この発明の実施の形態4に従うIGBTの変更例3のエミッタ領域部の断面構造を概略的に示す図である。これらの図41および図42に示す断面構造は、以下の点で、図37から図40に示す断面構造とその構成が異なる。すなわちpベース層pベース層82およびよりも深く形成される高濃度p+層85Cは、単位n+エミッタ層60と離れて形成され、このp型ベース層82、86内の埋込層としてかつp型ベース層82、86よりも深く形成される。したがって、pベース層領域80においてpベース層82および86が、このp+層85Cの表面部において連結される。特に、単位n+エミッタ層60が形成されていない領域(図42参照)においては、単に、pベース層82、86下部に、p+層85Cが埋込不純物領域として設けられる。エミッタ電極がこの領域においてp型ベース層82、86と電気的に接続される。
【0127】
したがって、このp+層85Cを埋込領域として形成しても、単位n+エミッタ層60下部のホールが流れる経路はp+層85Cにより決定され、ベース抵抗を低減することができる。また、pベース層82,86よりも深くp+層85Cを形成しており、高電界によりpベース層下部から流れ込むホールを、効率的に、p+層85Cにより吸収してエミッタ電極21に伝達することができる。
【0128】
なお、この実施の形態4においては、単位n+エミッタ層60の半径方向に沿った幅aは、その配置ピッチbよりも広くされる。しかしながら、チャネル幅が十分に確保することができる場合、この単位n+エミッタ層60の半径方向に沿った幅aは、配置ピッチbよりも小さくされてもよい。
【0129】
以上のように、この発明の実施の形態4に従えば、エミッタ層において、単位エミッタ層を互いに分離して配置される島状領域で構成し、かつベース層において高濃度不純物領域を、ベース層よりも深く形成しており、効率的に少数キャリアを吸収して、エミッタ層下部のベース抵抗を低減して、少数キャリアを吸収することができ、ラッチアップ耐量を改善することができる。また、ターンオフ時間を短縮することができる。さらに、島状に(矩形様形状)の単位エミッタ層を配置しており、チャネル幅は充分に確保することができ、十分なコレクタ−エミッタ電流を駆動することができる。
【0130】
[実施の形態5]
図43は、この発明の実施の形態5に従う横型MOSFETの平面レイアウトを概略的に示す図である。この図43においても、図面を簡略化するために、電極、絶縁膜および電極配線は示していない。
【0131】
図43において、横型nチャネルMOSトランジスタは、中央部に形成される高濃度n+型ドレイン層(第1半導体層領域)102と、このn+ドレイン層102を囲むように形成されるn−ドリフト層(半導体領域)104と、n−ドリフト層104を囲むように形成されるpベース層(第2半導体層領域)105を含む。このpベース層105は、n−ドリフト層14に隣接して設けられるチャネル形成領域108と、このチャネル形成領域108外周に沿って歯車形状に形成されるn+ソース層106を含む。n+ソース層106は、連続的に一体的に形成される本体部106aと、ドレイン層102から遠ざかる方向の半径方向に沿って突出する凸部106bを含む。この凸部106b上部およびpベース層105外周部に、ソース電極コンタクト領域107が設けられる。
【0132】
図44は、図43に示す線L44−L44に沿った断面構造を概略的に示す図である。図44において、横型nチャネルMOSFETは、p型基板110表面に形成されるn−層(n−ドリフト層)104表面に形成される。n−ドリフト層104表面に、n+ドレイン層102が形成され、n+ドレイン層102が、ドレイン電極113に電気的に接続される。このドレイン電極113は、第1および第2絶縁膜111および112に形成されるドレイン電極取出配線114に電気的に接続される。
【0133】
ソース領域近傍においては、n−ドリフト層104表面にpベース層105が形成され、このpベース層105表面に、n+ソース層106が形成される。このn+ソース層に隣接して、pベース層105表面の内周部にチャネル形成領域108が設けられる。このチャネル形成領域108上に、ゲート絶縁膜115を介してゲート配線116aが形成され、このゲート配線116aが、第1絶縁膜111上に形成される部分の導電層と連結されてゲート配線116の一部を構成する。ゲート配線116は、第2絶縁膜112を貫通するゲート電極117に電気的に接続される。
【0134】
n+ソース層106よりも深くかつpベース層105よりも高濃度にp+層120が設けられる。このn+ソース層106およびp型ベース層105が、ソース電極121に共通に結合される。この図44に示す断面構造においては、n+ソース層106は、本体部106aと凸部106bを含む。
【0135】
この横型MOSFETのソース層106の本体部106aのみが配置される領域においては、ソース領域近傍の断面構造は、図4に示す断面構造と同じである。エミッタ層6に代えてソース層106が配置される。
【0136】
この図44に示す断面構造から明らかなように、横型nチャネルMOSFETは、横型nチャネルIGBTの構造において、ドリフト層とドレイン層とが同一導電型であり、また、ドレイン層102にバッファ層が設けられていない点を除いて、これらのIGBTおよびMOSFETの構造は、ソース領域およびエミッタ領域において同じである。
【0137】
したがって、これまでの実施の形態1から4において説明したように、IGBTのエミッタ領域における少数キャリアの放出と同様、横型MOSFETにおいても、高濃度p+層120をn+ソース層106よりも深くpベース層105に設けることにより、ソース電極121へ効率的にホールを転送することができる。また、ソース電極121下部に、n+ソース層106/p+層120、pベース層105/n−層104で形成される寄生npnバイポーラトランジスタのベース抵抗を低減することができ、寄生サイリスタのラッチアップ耐量を向上させることができる。従って、これまでの実施の形態1から4において説明した横型IGBTと同様の効果を得ることができる。
【0138】
なお、このソース領域部の断面構造としては、先の横型IGBTの断面構造と同じであり、したがって、n+ソース層106の形状として、単位n+ソース層が島状に互いに分離して配置されてもよく、先のIGBTについて説明した実施の形態1から4と同様のn+ソース層106の形状を適用することができる。
【0139】
また、高濃度のp+層120についても、実施の形態1から4と同様、n+ソース層106下部に、pベース層105よりも高濃度にp+層120が設けられていればよく、このp+層120がpベース層100よりも深く設けられていてもよい。これらについては、図面が同じ断面構造の図面となるため、煩雑化を防止するためにその断面構造は示さないが、高濃度p+層120の構造については、実施の形態1から4において説明した構成を適用することができ、同様、寄生サイリスタ耐量の向上を行なうことができる。また、チャネル形成領域108において、円形状にチャネルが連続的に形成され、大きなドレイン−ソース電流を駆動することができる。また、少数キャリアの効率的な放出により、ターンオフ時間を短縮することができる。
【0140】
また、横型MOSFETについても、ゲート構造が溝型構造を有するトレンチゲートMOSFETなどの他の構成についても、本発明の構成を適用することができる。また、pチャネルMOSFETに対しても、同様に、導電型を変更することにより、本発明の構成を適用することができる。
【0141】
以上のように、この発明の実施の形態5に従えば、横型nチャネルMOSFETにおいて、ソース領域において、n+ソース層下部に、pベース層105よりも高濃度にp+層120を設けており、ホールを効率的にソース電極121へ放出することができ、またn+ソース層下部のベース抵抗を低減でき、寄生サイリスタのラッチアップ耐量を向上させることができ、また、ターンオフ時間を短縮することができる。また、チャネル形成領域においてチャネルが円周に沿って形成され、大きなドレイン−ソース電流を駆動することができる。
【0142】
[実施の形態6]
図45は、この発明の実施の形態6に従うIGBTの平面レイアウトを概略的に示す図である。IGBTにおいては、大電流を駆動するために、複数のセルが整列して配置される。図45においては、IGBTセル150a−150cを代表的に示す。これらのセル150a150cは各々、円形形状を有し、中央部に形成されるp+コレクタ層2と、このコレクタ層2を囲むように刑されるnバッファ層3と、nバッファ層3を囲むようにされるn−ドリフト層4と、このn−ドリフト層4の外周に沿って形成されるpベース層5を含む。このpベース層5領域内に、n+エミッタ層6が形成される。このn+エミッタ層6は、図45に示すレイアウトにおいては、凸部6bと、連続的に円形状に形成される本体部6aを含む。この本体部6aの内周部のpベース層領域5においてチャネル形成領域8が形成される。pベース層5を、これらのセル150a−150cそれぞれにおいて隣接して配置する。なお、この図45に示す平面レイアウトにおいて、先の実施の形態1から5と同様、電極配線、絶縁膜およびベース層に配置される高濃度p+層は示していない。この高濃度のp+層は、先の実施の形態1からと同様、n+エミッタ層6下方にpベース層5よりも高濃度に形成されてもよく、pベース層5よりも深く形成されてもよい。
【0143】
また、エミッタ層6としては、実施の形態2と同様、単位エミッタ層に分割されてもよい。
【0144】
なお、この図45に示す構成において、p+コレクタ層に代えて、n+ドレイン層を設け、nバッファ層3を省略することにより、横型nチャネルMOSFETが実現され、同様の配置が用いられる。
【0145】
これらのセル150a−150cを配置することにより、後に説明する楕円構造のIGBTセルを利用する構成に比べて、チャネル幅を広くすることができ、大電流を駆動することができる。
【0146】
[変更例]
図46は、この発明の実施の形態6に従ったIGBTの平面レイアウトの変更例を示す図である。図46に示す平面レイアウトは、図45に示す平面レイアウトと以下の点でその構成が異なる。すなわち、単位セル150d−150fが整列して配置され、それぞれのpベース層領域5が隣接セル間で互いに共有される。したがって、図45に示す平面レイアウトの配置面積よりも、これらのセル150d−150fの配置面積をより低減することができる。
【0147】
この図46に示すIGBTの他の構成は、図45に示すIGBTの平面レイアウトの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0148】
この図46に示す平面レイアウトにおいても、高濃度p+層は、エミッタ層6の下方に配置されればよく、pベース層よりも浅く形成されてもよく、また、このpベース層よりも深く形成されてもよい。また、高濃度p+層が埋め込み構造とされてもよい。また、エミッタ層6は、本体部6aおよび凸部6bを有する連続構造に代えて、単位エミッタ層が分離して配置される構成が用いられてもよい。
【0149】
これらの図45および図46に示すように、セル150a−150cまたは150d−150fを円形形状に形成して配置することにより、以下に説明するように、1つの楕円構造のセルを利用する場合に比べて、チャネル幅をより長くすることができ、大電流を駆動することができる。
【0150】
いま、図47に示すように、楕円構造のIGBT200を考える。このIGBT200は、中央部に楕円形状に形成されるp+コレクタ層204と、このコレクタ層204を囲むように楕円形状に形成されるnバッファ層203と、nバッファ層203を囲むように楕円形状に形成されるn−ドリフト層204と、このドリフト層204を囲むように楕円形状に形成されるpベース層205を含む。このpベース層205内に、n+エミッタ層206が設けられ、このn+エミッタ層206内部に、チャネル形成領域208が設けられる。
【0151】
この図47に示す楕円形状のIGBTの場合、直線部分と、円周部分とのトラック形状を有する。このトラック形状(楕円形状)の直線部分における断面構造は、この発明の実施の形態1等において示した断面構造と同様である(p+エミッタ層は設けられていてもいなくても良い)。この図47に示す楕円構造のIGBTと同じレイアウト面積で、たとえば図46に示す円形形状のセルを配置することを考える。この場合、図48に示すように、セル150d−150fを配置した場合、セル150dおよび150fのチャネル形成領域8の円周部分は、図47に示す楕円形状のIGBTのチャネル形成領域の円周部分と同じとなる。今、隣接セルのp+コレクタ層2の中央部の間の距離をCLとする。また、セル150a−150f各々において、p+コレクタ層2の中央部からチャネル形成領域8の中央部までの距離をrとする。楕円形状のIGBTのチャネル長さCLに対応する、セル150dおよび150eのチャネル領域の合計の長さは、次式で示される。
【0152】
2・π・r・(1/4)・2=π・r
したがって、この隣接セル(150dおよび150e)のp+コレクタ層2の中心間の距離が、3・rよりも小さければ、次の関係式が得られる。
【0153】
CL<3・r<π・r
上述の関係式は、隣接セルのチャネル形成領域間の距離を、rよりも小さくすることにより、実現される。チャネル形成領域は、セル外周部のベース層領域に形成されており、この条件は、容易に満たされる。
【0154】
したがって、図47に示す楕円形状のIGBTに比べて、単位セル150d−150f(または150a−150c)を配置することにより、チャネル形成領域8の円周部に沿った長さを長くすることができ、応じて、p+コレクタ層からエミッタ層に対して流れる電流に対するチャネル幅を長くすることができ、より大電流を駆動することができる。
【0155】
図49は、図47に示す楕円構造のIGBTに一定のゲート−エミッタ間電圧VGEを印加した状態で、コレクタ−エミッタ間電圧VCEを印加したときの、コレクタ−エミッタ電流ICEの特性を示す図である。横軸は、単位Vで、コレクタ−エミッタ間電圧VCEを示し、縦軸に、単位Aで、コレクタ−エミッタ電流ICEを示す。測定温度は、室温である。ただし、楕円構造のIGBTにおいてベース層内に高濃度の半導体層(p+層)は、設けられていない。
【0156】
この図49に示すように、楕円構造のIGBTの場合、コレクタ−エミッタ間電圧VCEを次第に大きくした場合、コレクタ−エミッタ間電流ICEも応じて上昇する。しかしながら、このコレクタ−エミッタ間電圧VCEが、ほぼ6V近傍となると、このコレクタ−エミッタ電流ICEが、約0.2Aに到達すると、この領域からコレクタ−エミッタ間電圧VCEを上昇させても、コレクタ−エミッタ電流ICEはほぼ飽和状態となり、コレクタ−エミッタ間電圧VCEを大きくしても、コレクタ−エミッタ電流ICEは十分に大きくならない。また、このコレクタ−エミッタ電圧VCEが0Vから6Vに上昇する間のの領域においても、コレクタ−エミッタ間電流ICEは緩やかに上昇しており、オン抵抗(VCE/ICE)は高くなる。楕円構造において、ベース層内にp+層(p+エミッタ層)を設けていないためである。
【0157】
図50は、この発明に従う円構造のIGBT(図48または図46参照)の構成において、一定のゲート−エミッタ間電圧VGEを印加した状態で、コレクタ−エミッタ間電圧VCEを印加したときの、コレクタ−エミッタ間電流ICE特性を示す。この図50において、横軸に、コレクタ−エミッタVCEを示し(単位V)、縦軸に、コレクタ−エミッタ間電流ICEを示す(単位A)。測定温度は室温である。
【0158】
この図50に示すように、円形構造のセルを配置した場合、コレクタ−エミッタ間電圧VCEを徐々に大きくした場合、電圧6.0V近傍で、コレクタ−エミッタ間電流は約0.4Aとなり、このあたりから、コレクタ−エミッタ電流は飽和傾向を示す。しかしながら、この場合、コレクタ−エミッタ電流ICEは、図47に示す楕円構造のIGBTに比べて、約2倍程度の大きな値となっている。また、コレクタ−エミッタ間電圧VCEが、0Vから6Vに上昇するまでの領域においても、その立上がりの勾配を大きく、オン抵抗(VCE−ICE)を低減することができる。これらは総チャネル幅が長くなったことおよびベース抵抗が低減されたことに起因する。また、その電流量が増大しても、p+層を、エミッタ層の下方に設けており、このエミッタ領域における寄生バイポーラトランジスタが導通するのを防止することができ、寄生サイリスタのラッチアップ耐量を向上させるができる。
【0159】
以上のように、この発明の実施の形態6に従えば、円形形状のIGBTをセルとして複数個設けており、1つの楕円形状のIGBTを利用する構成に比べて、チャネル領域の長さを長くすることができ、応じてチャネル幅を長くすることができ、コレクタ−エミッタ電流を多く流すことができる。また、先の実施の形態1から4と同様の効果を得ることができる。
【0160】
[実施の形態7]
図51は、この発明の実施の形態7に従う半導体装置(横型nチャネルIGBT)の断面構造を概略的に示す図である。この図51に示すIGBTの平面(表面)レイアウトは、図1に示すIGBTの平面レイアウトと実質的に同じである。この図51に示すIGBTにおいては、n−層4と半導体基板300の間に、埋込絶縁膜310が設けられる。この半導体基板300は、n−層4と分離されているため、p型およびn型のいずれの導電型であってもよい。
【0161】
この図51に示すIGBTの他の構成は、図2に示すIGBTの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0162】
この半導体基板300表面に埋込絶縁膜310を設け、埋込絶縁膜310上にトランジスタを形成する構造は、一般にSOI(シリコン・オン・インシュレータ)構造と呼ばれ、また、誘電体分離構造としても呼ばれる。一方、図2に示すように、埋込絶縁膜310が設けられず、n−層4とp型半導体基板(10)とが、その間に形成されるPN接合により分離される構造は、接合分離構造と呼ばれる。埋込絶縁膜310を利用することにより、接合分離構造に比べて、より確実に、n−層4と基板300とを電気的に分離することができ、空乏層をn−層内においてのみ生成することができ、高速に動作することができる。
【0163】
この図51に示すIGBTの他の構成は、図2に示すIGBTの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0164】
図52は、IGBTの抵抗負荷スイッチング動作時のターンオフ波形を示す図である。この図52において、横軸に、ターンオフ時間(単位秒)を示し、縦軸に、コレクタ−エミッタ間電圧VCE(単位×100V)およびコレクタ−エミッタ電流ICE(単位A)を示す。曲線Iは、誘電体分離構造(図51)のIGBTのコレクタ−エミッタ間電圧を示し、曲線IIは、比較例として、たとえば図2に示す接合分離型IGBTのコレクタ−エミッタ間電圧VCEを示し、曲線IIIは、誘電体分離構造におけるコレクタ−エミッタ電流ICEを示し、曲線IVは、接合分離構造IGBTのコレクタ−エミッタ電流を示す。
【0165】
図52に示すように、接合分離型IGBTの下降時間tf(コレクタ−エミッタ電流IGEが最大値の90%から10%にまで低下するのに必要な時間)は、1μs近く、したがってスイッチング速度が遅く、応じてスイッチング損失が比較的大きくなる。一方、誘電体分離構造の場合、下降時間tfは、0.5μsを超えた程度であり、スイッチング速度が速く、応じてスイッチング速度損失をより低減することができる。また、抵抗負荷スイッチング動作時のターンオフ波形において、VCE波形(曲線I)の上昇率絶対値は、そのコレクタ−エミッタ電流ICEを示す波形(曲線III)の減少率絶対値とほぼ同一であり、高速でスイッチング動作が行なわれているのが明らかに見られる。
【0166】
したがって、接合分離構造を利用するより誘電体分離構造を利用するほうが、高速でスイッチング動作を行なうことが明らかに見られる。
【0167】
ただし、接合分離においても、このスイッチング期間において、ターンオフ時、急激に、そのコレクタ−エミッタ電圧VCEが上昇してオフ状態へ移行し(曲線II)、また、コレクタ−エミッタ電流ICEも急激に低下しているのを見ることができる(曲線IV)。したがって、接合分離構造においても、p+層を利用し、またエミッタ層をリング状に形成することにより、曲線IIおよびIVの特性から明らかなように、従来の楕円構造IGBTを利用して、p+層を用いずに単にpベース層を利用し、また、nエミッタ層がリング状に形成される構成に比べて、速くすることができる(従来構造の場合、ターンオフ時間は、図52において矢印で示す)。
【0168】
図53は、先の実施の形態1における接合分離構造横型IGBTの抵抗負荷スイッチングターンオフ時(10.6μs)の電流分布、電圧分布および空乏層領域境界を示す図である。電流分布を、実線で示し、電圧分布を破線で示し、空乏層領域境界線は、一点鎖線で示す。
【0169】
この図53に示すように、接合分離構造横型IGBTの場合、エミッタ側から広がる空乏層が、コレクタ側(p型コレクタ層2近傍領域)に対してのみならず、p型基板10内においても分布している。このため、電位分布(破線で示す)および電流分布(実線で示す)もともに、p型基板10領域内に分布する。したがって、コレクタ側に対する空乏化が抑制され、コレクタ−エミッタ電圧VCEが、比較的緩やかに上昇する。この結果、ターンオフ時、コレクタ−エミッタ電流ICEの減少も、比較的緩やかなものとなり、応じて下降時間tfが遅くなる。
【0170】
図54は、この発明の実施の形態1の接合分離構造横型IGBTの抵抗負荷スイッチングターンオフ時(10.6μs)のホール分布を断面構造図において示したものである。この接合分離構造横型IGBTにおいては、図53に示すように、エミッタ側からコレクタ側への空乏かが抑制されるため、n−層4およびp型基板10内に多くのホールが分布する。すなわち、n−層4およびp型基板10内に多くのホールが分布しているため、たとえp+層を設けても、n−層4およびp型基板10内に分布しているホールが消失するまでに時間を要することを意味し、下降時間tfが比較的遅くなる。
【0171】
図55は、接合分離構造横型IGBTの抵抗負荷スイッチングターンオフ時(10.6μs)のホール(正孔)分布、電子分布、および平衡状態でのホール/電子濃度分布を示す図であり、n−層4における一定の深さでのコレクタ側からエミッタ側までの各キャリアの分布を示す。図55において、曲線Vが、ホールの分布を示し、曲線VIが、電子の分布を示し、曲線VIIが平衡状態における電子/ホール濃度の分布を示す。
【0172】
先の図53に示すように、接合分離構造横型IGBTにおいては、エミッタ側からコレクタ側への空乏化が抑制される。したがって、空乏層が広がっていないn−層内において、平衡状態での濃度以上の過剰ホールおよび過剰電子が分布する。したがって、これらの過剰ホールおよび過剰電子が、n−層内に多く分布することにより、これらの過剰ホールおよび過剰電子がn−層4から消失するまでの時間が長くなる。このため、下降時間tfが、短縮するのにも限度がある。
【0173】
図56は、誘電体分離構造横型IGBTの抵抗負荷スイッチングターンオフ時(10.6μs)の電位分布、電流分布および空乏層領域境界線を示す図であり、図51に示す断面図に対応する。図56において、実線が電流分布を示し、破線が電位分布を示し、一点鎖線が空乏層領域境界線を示す。
【0174】
この図56に示すように、誘電体分離構造横型IGBTの場合、n−層4とp型基板300の間の埋込絶縁膜310が存在する。したがって、埋込絶縁膜310において、電位分布がその表面に沿って平行に存在するものの、エミッタ側から広がる空乏層は、p型基板300にまでは広がらないで、n−層4内においてコレクタ側に広がる(絶縁膜は元々空乏層領域に対応する)。したがって、p型基板300においては、電流分布(実線で示す)および電位分布(破線で示す)は、存在しない。このため、コレクタ側への空乏化が進むため、コレクタ−エミッタ電圧も急峻に上昇し、対応するコレクタ−エミッタ電流ICEも急峻に上昇し、下降時間tfが短くなる。
【0175】
図57は、この誘電体分離構造横型IGBTの抵抗負荷スイッチングターンオフ時(10.6μs)のホールの分布(実線で示す)を示す図である。断面構造は、図51に示す断面構造に対応する。この図57に示すように、誘電体分離構造横型IGBTにおいては、エミッタ側からコレクタ側への空乏化が図56に示すように促進されるため、n−層4に分布するホールは少ない。したがって、n−層4内に分布するホールが消失するまでの時間が短くなり、下降時間tfが短くなる。
【0176】
図58は、この誘電体分離構造横型IGBTにおける抵抗負荷スイッチングターンオフ時(10.6μs)のホール分布、電子分布および平衡状態におけるホール/電子濃度分布を示す図である。横軸に距離を示し、縦軸に濃度を示す。この図58においては、n−層4内における一定の深さでのコレクタ側からエミッタ側までの各分布を示す。曲線Xが、ホールの分布を示し、曲線XIが、電子の分布を示し、曲線XIIが、平衡状態における電子/ホールの濃度分布を示す。
【0177】
図56に示すように、誘電体分離構造横型IGBTにおいては、エミッタ側からコレクタ側への空乏化が促進されるため、n−層4において空乏層が広がっていない領域は少ない。このため、図58に示す様に、n−層4において、平衡状態での濃度以上のホールおよび/または電子(過剰ホール、過剰電子)の量は少ない。したがって、n−層4における過剰ホールおよび過剰電子の量が少ないため、過剰ホールおよび過剰電子が消失するまでの時間が短くなり、結果として、下降時間tfを短くすることができる。
【0178】
したがって、この発明の実施の形態7における誘電体分離構造を利用することにより、先の実施の形態1等において説明したIGBTおよびMOSFETにおけるコレクタ−エミッタ電流ICEの特性向上に加えて、下降時間tfの短縮をも実現することができる。
【0179】
なお、この実施の形態7における誘電体分離構造は、先の実施の形態5における横型MOSに適用することもでき、またpチャネルIGBTおよびpチャネル横型MOSFETも適用することができる。また、横型MOSFETの構造としては、たとえばトレンチゲート構造のMOSFETに対しても同様に適用することができる。
【0180】
以上のように、この発明の実施の形態7に従えば、トランジスタ素子を、誘電分離構造に構成しており、先の実施の形態1から6の効果に加えて、さらに、下降時間を短縮することができ、高速のスイッチング動作を実現することができる。
【産業上の利用可能性】
【0181】
この発明は、電力変換/制御を行なうパワースイッチング素子に適用することができる。このパワートランジスタとして、単体として設けられてもよく、インテリジェントパワーデバイスとして、他のコントローラなどと一体化されてもよい。
【符号の説明】
【0182】
1 横型IGBT、2 pコレクタ層、3 nバッファ層、4 n−層、5 pベース層、6 n+エミッタ層、6a 本体部、6b 凸部、7 エミッタコンタクト領域、20 p+層、32 ゲート電極取出し配線、17 ゲート電極、16,16a ゲート電極配線、35,40,45 p+層、60 単位エミッタ層、62 p+層、64 p+層、70 ベース層領域、74 p+層、72 pベース層、75A,75B,75C p+層、76 pベース層、84 p+層、82 pベース層、85A,85B,85C p+層、100 横型MOSFET、102 n+ドレイン層、104 n−層、106 n+ソース層、106a 本体部、106b 凸部、108 チャネル形成領域、105 pベース層、107 ソース電極コンタクト領域、120 p+層、10,110 p型基板、150a−150f セル、300 半導体基板、310 埋込絶縁膜。
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板表面上に形成される半導体領域と、
前記半導体領域表面に設けられて、第1の電極に結合される第1の半導体層領域と、
前記半導体領域に前記第1の半導体層領域から離れてかつ前記第1の半導体層領域を囲むように配置されるリング形状の前記第1半導体層領域と異なる導電型の第2の半導体層領域と、
前記第2の半導体層領域内に互いに分離して所定の間隔で配置され、各々が所定の間隔よりも大きな幅を有する複数の矩形様形状を有する単位領域を有する前記第2の半導体層領域と導電型の異なる第3の半導体層領域と、
前記第2の半導体層領域の前記第3の半導体層領域の少なくとも下方に配置され、前記第2の半導体層領域よりも高濃度の前記第2の半導体層領域と同一導電型の高濃度半導体層と、
前記第2半導体層領域表面に前記第1の半導体層領域と前記第3の半導体層領域との間での電荷転送のためのチャネルを形成するゲート電極層とを備える、半導体装置。
【請求項2】
前記高濃度半導体層は、前記第2の半導体層領域よりも深さが深い、請求項1に記載の半導体装置。
【請求項3】
前記半導体領域と前記半導体基板との間に形成される絶縁層をさらに備える、請求項1または2に記載の半導体装置。
【請求項1】
半導体基板と、
前記半導体基板表面上に形成される半導体領域と、
前記半導体領域表面に設けられて、第1の電極に結合される第1の半導体層領域と、
前記半導体領域に前記第1の半導体層領域から離れてかつ前記第1の半導体層領域を囲むように配置されるリング形状の前記第1半導体層領域と異なる導電型の第2の半導体層領域と、
前記第2の半導体層領域内に互いに分離して所定の間隔で配置され、各々が所定の間隔よりも大きな幅を有する複数の矩形様形状を有する単位領域を有する前記第2の半導体層領域と導電型の異なる第3の半導体層領域と、
前記第2の半導体層領域の前記第3の半導体層領域の少なくとも下方に配置され、前記第2の半導体層領域よりも高濃度の前記第2の半導体層領域と同一導電型の高濃度半導体層と、
前記第2半導体層領域表面に前記第1の半導体層領域と前記第3の半導体層領域との間での電荷転送のためのチャネルを形成するゲート電極層とを備える、半導体装置。
【請求項2】
前記高濃度半導体層は、前記第2の半導体層領域よりも深さが深い、請求項1に記載の半導体装置。
【請求項3】
前記半導体領域と前記半導体基板との間に形成される絶縁層をさらに備える、請求項1または2に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【公開番号】特開2012−186503(P2012−186503A)
【公開日】平成24年9月27日(2012.9.27)
【国際特許分類】
【出願番号】特願2012−125784(P2012−125784)
【出願日】平成24年6月1日(2012.6.1)
【分割の表示】特願2006−188339(P2006−188339)の分割
【原出願日】平成18年7月7日(2006.7.7)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成24年9月27日(2012.9.27)
【国際特許分類】
【出願日】平成24年6月1日(2012.6.1)
【分割の表示】特願2006−188339(P2006−188339)の分割
【原出願日】平成18年7月7日(2006.7.7)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
[ Back to top ]