半導体装置
【課題】ＭＯＳＦＥＴの耐圧を向上させる。
【解決手段】半導体基板上に形成された平面形状が円形の給電部１ｐと給電部１ｐを中心としたリング状のガードリング領域１ｇとの間に、給電部１ｐを中心として放射状に延在するゲート電極Ｇ１を給電部１ｐを中心とする円周上に並べて複数配置し、前記円周上で隣り合うゲート電極Ｇ１同士の間にソース領域Ｓ１またはドレイン領域Ｄ１を形成する。これにより、ゲート電極Ｇ１の下部のウエルとソース領域Ｓ１とドレイン領域Ｄ１との間に寄生バイポーラトランジスタが形成されることを防ぐ。
【解決手段】半導体基板上に形成された平面形状が円形の給電部１ｐと給電部１ｐを中心としたリング状のガードリング領域１ｇとの間に、給電部１ｐを中心として放射状に延在するゲート電極Ｇ１を給電部１ｐを中心とする円周上に並べて複数配置し、前記円周上で隣り合うゲート電極Ｇ１同士の間にソース領域Ｓ１またはドレイン領域Ｄ１を形成する。これにより、ゲート電極Ｇ１の下部のウエルとソース領域Ｓ１とドレイン領域Ｄ１との間に寄生バイポーラトランジスタが形成されることを防ぐ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、相対的に高い耐圧を必要とする半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特許文献１（特開平５−２１８４０６号公報）には、平面的にリング状に形成されたゲート電極と、ゲート電極の内側および外側のシリコン基板に形成されたソース・ドレイン電極とを有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成することが記載されている。ただし、特許文献１には、半導体基板またはウエルに給電するための給電部に関する記載はない。
【０００３】
特許文献２（特開平７−１７６６２５号公報）には、平面的に矩形の形状を有するゲート電極と、ゲート電極の内側および外側のシリコン基板に形成されたソース・ドレイン電極を有するＭＯＳＦＥＴを形成することが記載されている。特許文献２では、半導体基板またはウエルに給電するための給電部が矩形のＭＯＳＦＥＴの外側のシリコン基板に形成されており、矩形のＭＯＳＦＥＴの内側に給電部が形成されている旨の記載または示唆は無い。
【０００４】
特許文献３（特開平１０−２１４９７１号公報）には、平面的にリング状に形成されたゲート電極と、ゲート電極の内側および外側のシリコン基板に形成されたソース・ドレイン電極とを有するＭＯＳＦＥＴを形成することが記載されている。特許文献３では、半導体基板またはウエルに給電するための給電部がリング状のＭＯＳＦＥＴの外側のシリコン基板に形成されており、リング状のＭＯＳＦＥＴの内側に給電部が形成されている旨の記載または示唆は無い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２１８４０６号公報
【特許文献２】特開平７−１７６６２５号公報
【特許文献３】特開平１０−２１４９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非接触で使用されるＩＣカードでは、ＩＣカード内のコイルで発生する高い電圧で駆動する高耐圧ＭＯＳＦＥＴが用いられている。このような高耐圧ＭＯＳＦＥＴでは、素子の耐圧を高める方法として、高耐圧ＭＯＳＦＥＴが形成されている領域の近傍に、半導体基板（ウエル）の電位を制御するための給電部を設け、半導体基板（ウエル）に所定の電位供給することで半導体基板の電界を弱めることが考えられる。このようなウエルへの給電方法の一つとして、高耐圧ＭＯＳＦＥＴが形成されている領域の周囲を平面的に囲む導体からなるガードリング領域を形成し、高耐圧ＭＯＳＦＥＴが形成されている半導体基板の電界を弱めることが考えられる。
【０００７】
半導体基板上の一方向に延在するゲート電極を有し、その両側の半導体基板の上面にソース・ドレイン領域を有する高耐圧ＭＯＳＦＥＴでは、ゲート電極のゲート長方向に並んで配置された複数の高耐圧ＭＯＳＦＥＴを囲むようにガードリング領域を形成することが考えられる。
【０００８】
この場合、ガードリング領域（給電部）に比較的近い領域の高耐圧ＭＯＳＦＥＴはウエルの電界が緩和されて高い耐圧を得ることができるが、ガードリング領域（給電部）から比較的遠い位置に配置された高耐圧ＭＯＳＦＥＴは、ウエルの抵抗値に起因して基板電圧が浮く（ガードリング領域の給電部と絶縁される）ことによりウエルの電界が強まり、ソース−ドレイン間の耐圧が弱まる問題がある。
【０００９】
すなわち、例えばガードリング領域の中央部に形成された高耐圧ＭＯＳＦＥＴは、ガードリング領域から独立した電位を有するウエルと、ソース領域およびドレイン領域とが寄生バイポーラトランジスタのような動作をするため、ソース−ドレイン間に電流が流れやすくなり、耐圧が極端に低下してしまう。
【００１０】
本発明の目的は、半導体装置の耐圧を向上させることにある。
【００１１】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の好ましい一実施の形態である半導体装置は、
半導体基板の主面に形成され、前記半導体基板に所定の電位を供給する第１給電部と、
前記半導体基板の主面に、前記第１給電部を中心として環状に形成された、前記半導体基板に所定の電位を供給する第２給電部と、
前記第１給電部および前記第２給電部の間の前記半導体基板の主面に、前記第１給電部を中心とした円周上に形成された電界効果トランジスタと、
を有し、
前記第１給電部と前記電界効果トランジスタとの間に第１素子分離領域が形成され、前記電界効果トランジスタと前記第２給電部との間に第２素子分離領域が形成されているものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
上記した本発明の好ましい一実施の形態によれば、半導体装置の耐圧を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１である半導体装置の平面レイアウトである。
【図２】図１に示す半導体装置のＡ−Ａ線における断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図４に続く半導体装置の製造方法を示す平面レイアウトである。
【図７】図５に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図９に続く半導体装置の製造方法を示す平面レイアウトである。
【図１２】図１０に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】本発明の実施の形態１である半導体装置の平面レイアウトである。
【図１７】本発明の実施の形態１である半導体装置の変形例を示す平面レイアウトである。
【図１８】本発明の実施の形態１である半導体装置の変形例を示す平面レイアウトである。
【図１９】本発明の実施の形態１である半導体装置の変形例を示す平面レイアウトである。
【図２０】本発明の実施の形態２である半導体装置の平面レイアウトである。
【図２１】図２０に示す半導体装置のＢ−Ｂ線における断面図である。
【図２２】本発明の実施の形態２である半導体装置の変形例を示す平面レイアウトである。
【図２３】本発明の実施の形態２である半導体装置の変形例を示す平面レイアウトである。
【図２４】本発明の実施の形態３である半導体装置の平面レイアウトである。
【図２５】比較例を示す平面レイアウトである。
【図２６】図２５に示す半導体装置のＣ−Ｃ線における断面図である。
【図２７】図２５に示す半導体装置のＤ−Ｄ線における断面図である。
【図２８】図２５に示す半導体装置のＥ−Ｅ線における断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１８】
なお、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００１９】
（実施の形態１）
本発明の実施の形態による半導体装置の一例を図１および図２を用いて説明する。図１は半導体基板上に電界効果トランジスタであるＭＯＳＦＥＴを有する半導体装置の一部を平面的に示す平面レイアウトである。図２は、図１に示す半導体装置のＡ−Ａ線における断面図である。ここでは、高耐圧ＭＯＳＦＥＴはｎチャネル型のＦＥＴであるものとする。なお、図２に示すように、半導体基板ＳＢ上にはサイドウォール９、シリサイド層１０、ストッパ絶縁膜１１、層間絶縁膜１２、ストッパ絶縁膜１４、層間絶縁膜１５および金属配線１６が形成されているが、図１ではこれらの構造体の図示は省略している。また、図１では図を分かりやすくするために、フィールド領域である素子分離領域４ａ、４ｂおよび４ｃにハッチングを付して示している。
【００２０】
図１に示すように、本実施の形態の半導体装置は半導体基板ＳＢ（図２参照）を有し、半導体基板ＳＢの上面には、リング状（環状）に形成された導電部からなるガードリング領域（給電部）１ｇが形成され、リング状のガードリング領域１ｇの中央の半導体基板ＳＢの上面には、ガードリング領域１ｇと同様に導電部である給電部１ｐが形成されている。ガードリング領域１ｇと給電部１ｐとの間の半導体基板ＳＢ上には、給電部１ｐを中心として放射状に延在する複数のゲート電極Ｇ１が形成されている。ここでは、給電部１ｐは平面的に円形の形状を有しているものとするが、円形以外の形状であっても構わない。
【００２１】
複数のゲート電極Ｇ１は給電部１ｐの周囲を囲む円周上に並んで形成されており、隣り合うゲート電極Ｇ１同士の間の半導体基板ＳＢの上面には、ｎ型の不純物（例えばＰ（リン））が導入された半導体領域であるソース領域Ｓ１またはドレイン領域Ｄ１が形成されている。すなわち、それぞれのゲート電極Ｇ１の両側の半導体基板ＳＢの上面の一方にはソース領域Ｓ１が形成され、もう一方にはドレイン領域Ｄ１が形成されている。
【００２２】
本実施の形態の高耐圧ＭＯＳＦＥＴＭｎは、ゲート電極Ｇ１と、ゲート電極Ｇ１の両側の半導体基板ＳＢの上面に形成されたソース領域Ｓ１およびドレイン領域Ｄ１とを有している。隣り合う高耐圧ＭＯＳＦＥＴＭｎは、それぞれを構成するソース領域Ｓ１またはドレイン領域Ｄ１を共有している。すなわち、一つのドレイン領域Ｄ１または一つのソース領域Ｓ１は給電部１ｐを中心とした円周上の隣り合うゲート電極Ｇ１同士の間の半導体基板ＳＢの上面に形成されている。つまり、ガードリング領域１ｇと給電部１ｐとの間の半導体基板ＳＢの上面には、給電部１ｐを中心とした円周上にソース領域Ｓ１とドレイン領域Ｄ１とが交互に並んで配置されており、隣り合うソース領域Ｓ１とドレイン領域Ｄ１との間の半導体基板ＳＢ上にはゲート電極Ｇ１が形成されている。したがって、高耐圧ＭＯＳＦＥＴＭｎは、給電部１ｐを中心とする円周上に複数並んで配置されている。
【００２３】
給電部１ｐを中心とした半導体基板ＳＢ（図示しない）の主面に沿う放射状の方向において、ゲート電極Ｇ１のゲート幅の長さは、そのゲート電極Ｇ１の隣に形成されているソース領域Ｓ１およびドレイン領域Ｄ１のいずれの長さよりも長く、それぞれのゲート電極Ｇ１の延在方向の両端部の両側の半導体基板ＳＢの上面にはソース領域Ｓ１もドレイン領域Ｄ１も形成されておらず、素子分離領域（フィールド領域）が形成されている。つまり、ゲート電極Ｇ１の一部はソース領域Ｓ１とドレイン領域Ｄ１との間の半導体基板ＳＢ上に配置されているが、ゲート電極Ｇ１の端部はその三方向を素子分離領域４ｂに囲まれた位置の半導体基板ＳＢ上に配置されている。このとき、ゲート電極Ｇ１の両端部の一方は素子分離領域４ａの直上に位置し、ゲート電極Ｇ１の両端部のもう一方は素子分離領域４ｂの直上に位置する。
【００２４】
また、ゲート電極Ｇ１、ソース領域Ｓ１およびドレイン領域Ｄ１と給電部１ｐとの間の半導体基板ＳＢの上面にはリング状の素子分離領域４ａが形成されており、同様に、ソース領域Ｓ１およびドレイン領域Ｄ１とガードリング領域１ｇとの間およびリング状のガードリング領域１ｇの外側の半導体基板ＳＢの上面にも、素子分離領域４ｂ、４ｃがそれぞれ形成されている。なお、図１ではガードリング領域１ｇの外側にリング状の素子分離領域４ｃを示しているが、４ｃはリング状ではなく、ガードリング領域１ｇの外周に接してガードリング領域１ｇを囲んでいれば、他の平面形状を有していても構わない。
【００２５】
図２の断面図に示すように、ゲート電極Ｇ１は半導体基板ＳＢの主面上にゲート絶縁膜５を介して形成されており、ゲート電極Ｇ１、ソース領域Ｓ１およびドレイン領域Ｄ１を有する高耐圧ＭＯＳＦＥＴＭｎの下部の半導体基板ＳＢにはｎ型の不純物（例えばＰ（リン））が導入されたウエルＮｓと、ｐ型の不純物（例えばホウ素（Ｂ））が導入されたウエル６とが形成されている。ウエルＮｓはウエル６よりも深い接合深さに形成されている。ウエルＮｓを形成することにより、ウエル６の電位をより容易に、より効果的に制御することが可能となる。また、ウエルＮｓを形成することにより、他のＭＯＳＦＥＴであって高耐圧ＭＯＳＦＥＴＭｎよりも低い電圧で駆動するＭＯＳＦＥＴ（図示しない）の下部のウエルと高耐圧ＭＯＳＦＥＴＭｎの下部のウエル６とを分離することができる。
【００２６】
ソース領域Ｓ１は、ｎ型の不純物（例えばＰ（リン））が比較的高濃度で導入された低抵抗の拡散層８ｓと、ｎ型の不純物（例えばＰ（リン））が拡散層８ｓよりも低濃度で導入された、拡散層８ｓよりも高抵抗なエクステンション領域７ｓとにより構成されている。同様に、ドレイン領域Ｄ１は、ｎ型の不純物（例えばＰ（リン））が比較的高濃度で導入された低抵抗の拡散層８ｄと、ｎ型の不純物（例えばＰ（リン））が拡散層８ｄよりも低濃度で導入された、拡散層８ｄよりも高抵抗なエクステンション領域７ｄとにより構成されている。エクステンション領域７ｓ、７ｄ、拡散層８ｓおよび８ｄはいずれも半導体基板ＳＢの上面に形成されており、ここでは、エクステンション領域７ｓ、７ｄは、拡散層８ｓ、８ｄよりも深い接合深さで形成されている。このように、拡散層８ｓ、８ｄとウエル６との間に低濃度で高抵抗のエクステンション領域７ｓ、７ｄを配置することで、拡散層８ｓ、８ｄとウエル６との間の電界を緩和し、耐圧を向上するためである。したがって、拡散層８ｓ、８ｄとウエル６との間に高い耐圧を必要とせず、耐圧が容易に保てるような場合は、拡散層８ｓ、８ｄの接合深さをエクステンション領域７ｓ、７ｄよりも深く形成しても構わない。
【００２７】
ゲート電極Ｇ１の両側の側壁には、例えば酸化シリコン膜を主に含むサイドウォール９が形成されており、拡散層８ｓ、８ｄ、ゲート電極Ｇ１および給電部１ｐの上面には、ニッケルシリサイド膜などからなるシリサイド層１０が形成されている。ゲート電極Ｇ１、サイドウォール９およびシリサイド層１０を含む半導体基板ＳＢの主面上にはストッパ絶縁膜１１が形成され、ストッパ絶縁膜１１上には層間絶縁膜１２が形成されている。層間絶縁膜１２およびストッパ絶縁膜１１上には、層間絶縁膜１２の上面からシリサイド層１０に達するコンタクトホール１３ａが形成され、コンタクトホール１３ａの内部には、ゲート電極Ｇ１、ソース領域Ｓ１、ドレイン領域Ｄ１、給電部１ｐおよびガードリング領域１ｇのそれぞれに所定の電位を供給するための導体からなるコンタクトプラグ１３が形成されている。
【００２８】
層間絶縁膜１２上には、ストッパ絶縁膜１４を介して層間絶縁膜１５が形成されており、層間絶縁膜１５およびストッパ絶縁膜１４は、層間絶縁膜１５の上面から層間絶縁膜１２に達する配線溝１６ａを有しており、配線溝１６ａ内には、それぞれのコンタクトプラグ１３と電気的に接続された金属配線１６が形成されている。
【００２９】
なお、図１のＡ−Ａ線はゲート電極Ｇ１上のコンタクトプラグ１３と平面的に重なっていないため、図２に示す断面図にはゲート電極Ｇ１上のコンタクトホール１３ａおよびコンタクトプラグ１３は示されていない。
【００３０】
また、図１では、拡散層８ｄの輪郭を破線で示している。図１および図２に示すように、拡散層８ｄは拡散層８ｓよりもゲート電極Ｇ１から離れた位置に形成されている。これは、ゲート電極Ｇ１のゲート長方向におけるエクステンション領域７ｄの長さを長くすることで、ゲート電極Ｇ１の下部のウエル６と拡散層８ｄとの間の抵抗値を高めることにより、ゲート電極Ｇ１および拡散層８ｄ間、ならびにウエル６および拡散層８ｄ間のそれぞれにおいて耐圧を高め、リーク電流が発生することを防ぐためである。本実施の形態の高耐圧ＭＯＳＦＥＴＭｎでは、ソース領域Ｓ１よりもドレイン領域Ｄ１の方が高い電圧が印加され、より高い耐圧を必要とするので、図２に示すように、ゲート電極Ｇ１からの距離は、拡散層８ｄの方が拡散層８ｓよりも遠い。また、拡散層８ｓのゲート電極Ｇ１に近い方の端部は、サイドウォール９の側壁であってゲート電極Ｇ１に接していない側壁の直下の近傍に位置しているが、拡散層８ｄのゲート電極Ｇ１に近い方の端部は、サイドウォール９の側壁であってゲート電極Ｇ１に接していない側壁の直下の近傍よりもゲート電極Ｇ１から離れた位置にある。
【００３１】
また、図１に示すように、ゲート電極Ｇ１、ソース領域Ｓ１、ドレイン領域Ｄ１、給電部１ｐおよびガードリング領域１ｇのそれぞれの上部には、コンタクトプラグ１３が複数形成されている。ただし、図２に示すように、エクステンション領域７ｓ、７ｄのそれぞれの上部にはコンタクトプラグ１３は形成されていない。また、ソース領域Ｓ１とドレイン領域Ｄ１との間の領域のゲート電極Ｇ１上にはコンタクトプラグ１３は形成されておらず、ゲート電極Ｇ１に所定の電位を供給するコンタクトプラグ１３はゲート電極Ｇ１の端部の上部に配置されている。ここでは、ゲート電極Ｇ１に所定の電位を供給するコンタクトプラグ１３は、素子分離領域４ｂの直上にゲート電極Ｇ１を介して形成されているが、コンタクトプラグ１３は素子分離領域４ａの直上にゲート電極Ｇ１を介して形成されていても構わない。
【００３２】
上記のように、ソース領域Ｓ１とドレイン領域Ｄ１との間の領域のゲート電極Ｇ１上にコンタクトプラグ１３を配置せず、ゲート電極Ｇ１の端部上にコンタクトプラグ１３を設けている。これは、図２に示すコンタクトホール１３ａおよびコンタクトプラグ１３を形成する工程において、コンタクトホール１３ａを形成するエッチング処理によってゲート電極Ｇ１およびその下部のゲート絶縁膜５までエッチングされ、コンタクトプラグ１３が高耐圧ＭＯＳＦＥＴＭｎのチャネル領域（ソース領域Ｓ１とドレイン領域Ｄ１との間のウエル６）と直接導通することを防ぐためである。ソース領域Ｓ１とドレイン領域Ｄ１との間のチャネル領域が高耐圧ＭＯＳＦＥＴＭｎに所定の電位を供給するコンタクトプラグ１３と電気的に接続された場合、高耐圧ＭＯＳＦＥＴＭｎを正常に動作させることができなくなる。
【００３３】
また、ガードリング領域１ｇ上のコンタクトプラグ１３は、リング状のガードリング領域１ｇの一または複数の領域に偏って配置されているのではなく、ガードリング領域１ｇ上にほぼ均等に、密に多数配置されている。
【００３４】
図１に示す半導体装置の平面での各部のサイズとしては、給電部１ｐの中心を通る線上において、例えば、円形の給電部１ｐの半径は１μｍ、給電部１ｐの端部から最も近いソース領域Ｓ１またはドレイン領域Ｄ１までの距離は２μｍ、ソース領域Ｓ１またはドレイン領域Ｄ１の幅は１０μｍ、ソース領域Ｓ１またはドレイン領域Ｄ１の外周部からガードリング領域１ｇの内周部までの距離を２μｍ、ガードリング領域１ｇの幅を２μｍとして設計できる。すなわち、この場合、一つのガードリング領域１ｇとその内側の複数の高耐圧ＭＯＳＦＥＴＭｎを含む素子は、給電部１ｐの中心からガードリング領域１ｇの外周までの半径が例えば１７μｍとなるため、平面的に半径１７μｍ程度の円形の形状を有するものとなる。
【００３５】
次に、本実施の形態のＭＯＳＦＥＴおよび半導体基板の給電部の効果について説明する。
【００３６】
まず、比較例として、ＭＯＳＦＥＴを一方向に複数並べて配置し、その周囲をガードリング領域で囲んだ場合の半導体装置について、図２５および図２６を用いて説明する。図２５は比較例である半導体装置の平面レイアウトである。図２６は図２５のＣ−Ｃ線における半導体装置の断面図である。
【００３７】
図２５に示すように、比較例の半導体装置では、半導体基板ＳＢ（図２６参照）上に、半導体基板の主面に沿う方向に延在するゲート電極Ｇｏが、ゲート電極Ｇｏのゲート長方向（ゲート電極Ｇｏが延在する方向に直交する方向）に複数並んで配置されている。ゲート電極Ｇｏの両側の半導体基板の主面にはｎ型の半導体領域であるソース領域Ｓｏおよびドレイン領域Ｄｏがそれぞれ形成されており、前記ゲート長方向において、ソース領域Ｓｏとドレイン領域Ｄｏとは交互に配置されており、それぞれのソース領域Ｓｏとドレイン領域Ｄｏとの間にゲート電極Ｇｏが配置されている。つまり、ゲート電極Ｇｏは隣り合うゲート電極Ｇｏとソース領域Ｓｏまたはドレイン領域Ｄｏを共有している。ゲート電極Ｇｏおよびその両側のソース領域Ｓｏおよびドレイン領域Ｄｏは高耐圧ＭＯＳＦＥＴＭｏを構成しており、前記ゲート長方向に複数の高耐圧ＭＯＳＦＥＴＭｏが並んで配置されている。
【００３８】
複数の高耐圧ＭＯＳＦＥＴＭｏは、ｎ型の不純物（例えばＰ（リン））が導入されたウエルＮｓを有する半導体基板ＳＢ（図２６参照）の上面に形成された素子分離領域４ｏに囲まれており、さらにその周囲をガードリング領域５ｇに囲まれている。ガードリング領域５ｇは半導体基板の上面に形成されたｐ＋型の半導体領域であり、高耐圧ＭＯＳＦＥＴＭｏの下部のウエル６ｏ（図２６参照）の電位を制御する目的でも設けられ、一方向に複数並ぶ高耐圧ＭＯＳＦＥＴＭｏを囲むために矩形の形状を有している。矩形のガードリング領域５ｇの角部およびその対角の角部の近傍の上面上にはガードリング領域５ｇに電位を供給するコンタクトプラグ１３が形成形成されている。
【００３９】
ここで、比較例として図２５に示す半導体装置において、矩形のガードリング領域５ｇの内側には、ウエル６ｏ（図２６参照）の電位を制御するための給電部は設けられていない。すなわち、高耐圧ＭＯＳＦＥＴＭｏとガードリング領域５ｇとの間または高耐圧ＭＯＳＦＥＴＭｏ同士の間などには、半導体基板に電位を供給する給電部が形成されていない。
【００４０】
このような半導体装置を動作させ、ドレイン領域Ｄｏに例えば１８Ｖ程度の高い電圧を印加すると、図２６に示すドレイン領域Ｄｏとウエル６ｏとの間に高い電位差が生じ、ドレイン領域Ｄｏとウエル６ｏとの間にリーク電流が流れる虞がある。これを防ぐためにｐ型のウエル６ｏの不純物濃度を低くし、ウエル６ｏをさらに高抵抗にした場合、ウエル６ｏの電気抵抗により基板（ウエル６ｏ）の電位が浮いてしまう。つまり、ガードリング領域５ｇに０Ｖの電圧を印加して基板（ウエル６ｏ）の電位を０Ｖにしようとしても、ウエル６ｏの抵抗値が高いため、高耐圧ＭＯＳＦＥＴＭｏの下部のウエル６ｏには部分的に例えば０．５Ｖなどの電位が生じてしまう。
【００４１】
これにより、図２６に示すように、ウエル６ｏ、ソース領域Ｓｏおよびドレイン領域Ｄｏはバイポーラトランジスタのような動作をする。この寄生バイポーラトランジスタにより、ソース−ドレイン間には容易に電流が流れてしまい、ソース−ドレイン間の耐圧が極端に低くなってしまうため、半導体装置の耐圧が低下する問題がある。
【００４２】
このようにガードリング領域５ｇと高耐圧ＭＯＳＦＥＴＭｏの下部のウエル６ｏとで電位に差が生じる現象は、高耐圧ＭＯＳＦＥＴＭｏの直下の領域のウエル６ｏがガードリング領域５ｇなどのウエル６ｏに対する給電部から離れている程生じやすくなる。すなわち、矩形のガードリング領域５ｇの内側では、特に矩形のガードリング領域５ｇに囲まれた中央部の高耐圧ＭＯＳＦＥＴＭｏの下部のウエル６ｏにおいて、ガードリング領域５ｇの電位に対して局所的に電位差が発生しやすい。これは、高耐圧ＭＯＳＦＥＴＭｏの直下の領域のウエル６ｏがガードリング領域５ｇから離れている程ガードリング領域５ｇとの間の距離が長くなり、その距離の分だけガードリング領域５ｇと高耐圧ＭＯＳＦＥＴＭｏの直下の領域のウエル６ｏとの間の抵抗値が高まるためである。
【００４３】
すなわち、一方向に並ぶＭＯＳＦＥＴを矩形のガードリング領域で囲った半導体装置の場合、一部のＭＯＳＦＥＴが所望の耐圧を得られなくなる問題がある。このような問題を回避するために、ガードリング領域から近い位置に高耐圧ＭＯＳＦＥＴを配置することが考えられるが、その場合、図２５に示す比較例よりも少ない数の高耐圧ＭＯＳＦＥＴを一つの単位として、より小さい矩形のガードリング領域で囲むことになる。その場合、半導体装置においてガードリング領域の占める面積が多くなるため、半導体装置の微細化および半導体素子の高集積化の妨げとなる。
【００４４】
これに対し、本実施の形態では、図１に示すように給電部１ｐを中心として放射状に延在するゲート電極Ｇ１を有する複数の高耐圧ＭＯＳＦＥＴＭｎをリング状（環状）に並べて配置し、その周囲をリング状のガードリング領域１ｇにより囲っている。これにより、それぞれの高耐圧ＭＯＳＦＥＴＭｎとガードリング領域（給電部）１ｇとの距離がいずれも均等になるため、局所的に高耐圧ＭＯＳＦＥＴＭｎの耐圧が低下することがない。しかし、それだけではガードリング領域１ｇから高耐圧ＭＯＳＦＥＴＭｎまでの距離が長いことは比較例と同様であり、高耐圧ＭＯＳＦＥＴＭｎのソース−ドレイン間の耐圧が低下する虞があるため、本実施の形態では、さらに給電部を密に形成するために、リング状に並べられた高耐圧ＭＯＳＦＥＴＭｎの中央に、ウエル６（図２参照）に所定の電位を供給する給電部１ｐを設けている。
【００４５】
このように、図２５に示した比較例に比べてウエル６の電位を制御するための給電部である給電部１ｐおよびガードリング領域１ｇが密に形成されるため、給電部１ｐと高耐圧ＭＯＳＦＥＴＭｎとの距離が近くなる。したがって、高耐圧ＭＯＳＦＥＴＭｎの下部のウエル６の電位がガードリング領域１ｇおよび給電部１ｐの電位と異なる電位となることを防ぐことで図２６に示す寄生バイポーラトランジスタが形成されることを防ぎ、高耐圧ＭＯＳＦＥＴＭｎの耐圧を高めることができる。つまり、図２に示すドレイン領域Ｄ１とウエル６との間にリーク電流が流れることを防ぐためにウエル６の不純物濃度を下げて高抵抗化したとしても、高耐圧ＭＯＳＦＥＴＭｎの近傍に密にガードリング領域１ｇおよび給電部１ｐが形成されているため、ウエル６の電位が浮くことを防ぐことができ、ソース領域Ｓ１とドレイン領域Ｄ１との間の耐圧を高めることができる。
【００４６】
なお、図２５に示す比較例では、ガードリング領域５ｇ上の特定の領域に偏ってコンタクトプラグ１３が配置されているのに対し、本実施の形態の半導体装置では、図１に示すようにガードリング領域１ｇ上には、ほぼ均一にコンタクトプラグ１３が配置されているため、ガードリング領域１ｇの全体に均一に電位を供給することができる。また、ガードリング領域１ｇ上にはコンタクトプラグ１３が密に形成されているため、比較例のように一または複数の領域に偏ってコンタクトプラグ１３を配置する場合に比べて用意にガードリング領域１ｇに電位を供給することができる。
【００４７】
次に、本実施の形態の半導体装置の製造方法について、図３〜図１５を用いて説明する。図３〜図５、図７〜図１０および図１２〜図１５は本実施の形態の半導体装置の製造工程中の断面図であり、図１のＡ−Ａ線における断面と同じ位置の断面を示している。図６および図１１は本実施の形態の半導体装置の製造工程中の平面レイアウトである。
【００４８】
まず、図３に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備する。続いて、半導体基板ＳＢの主面に素子分離領域４ａ、４ｂおよび４ｃを形成する。素子分離領域４ａ、４ｂおよび４ｃは酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法などにより形成される。例えば、半導体基板ＳＢの上面に形成された溝（素子分離溝）１ａに埋め込まれた絶縁膜により、素子分離領域４ａ、４ｂおよび４ｃを形成することができる。ここで、素子分離領域４ａおよび４ｂは、それぞれ平面的に同心円状に配置されたリング状の領域として形成される（図６参照）。
【００４９】
その後、熱処理により半導体基板ＳＢの上面に酸化シリコン膜を形成する。続いて、半導体基板ＳＢの上面にｎ型のウエルＮｓを形成した後、ｐ型のウエル６を形成する。このとき、ウエルＮｓは、例えばリン（Ｐ）などのｎ型の不純物を半導体基板ＳＢの主面にイオン注入することなどによって形成される。ウエル６は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢの主面にイオン注入することなどによって形成される。なお、フォトリソグラフィ技術を用いて、高耐圧ＭＯＳＦＥＴを形成する領域とその他の給電部などを形成する領域とで、不純物の濃度を変えて打ち分けることも可能である。前記酸化シリコン膜はスルー膜として、ウエル６などを形成する工程でのイオン注入の際に、半導体基板ＳＢの上面に打ち込まれるイオンにより半導体基板ＳＢの上面がダメージを受けることを防ぐ働きを有する。
【００５０】
続いて、ウェットエッチングにより、前記酸化シリコン膜を除去する。この際、半導体基板ＳＢの上面の酸化シリコン膜が除去されるが、素子分離領域４ａ〜４ｃも主に酸化シリコン膜からなるため、このウェットエッチング工程により素子分離領域４ａ〜４ｃの上面の一部が除去される。したがって、素子分離領域４ａ〜４ｃの上面はウエル６が形成された半導体基板ＳＢの最も高い上面よりも低くなり、素子分離領域４ａ〜４ｃの形成されている領域だけ半導体基板ＳＢの主面が凹むような構成となる。つまり、素子分離領域４ａ〜４ｃのそれぞれの端部には、素子分離領域４ａ〜４ｃよりも高い位置に上面を有する半導体基板ＳＢとの界面近傍において段差が形成されている。
【００５１】
次に、図４に示すように、半導体基板ＳＢの主面上の全面に比較的厚い酸化シリコン膜からなる絶縁膜５ａをＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法、ウェット酸化法、または熱酸化法により形成した後、ＣＶＤ法などにより半導体基板ＳＢの主面の全面上に、導体膜であるポリシリコン膜Ｇａを堆積する。
【００５２】
次に、図５に示すように、フォトリソグラフィ技術およびドライエッチングを用いて、ポリシリコン膜Ｇａおよび絶縁膜５ａを選択的に除去することで、半導体基板ＳＢ上に絶縁膜５ａからなるゲート絶縁膜５と、ゲート絶縁膜５上に配置されたポリシリコン膜Ｇａからなるゲート電極Ｇ１を形成する。
【００５３】
図６には、半導体基板ＳＢ（図示しない）上にゲート電極Ｇ１を形成した時点での製造工程中の半導体装置の平面レイアウトを示している。図６に示すように、半導体基板ＳＢの上面には同心円のリング状の素子分離領域４ａ、４ｂが形成されており、リング形状の素子分離領域４ａ、４ｂの中心の位置から半導体基板ＳＢの主面に沿って放射状に延びる方向に延在するゲート電極Ｇ１が複数形成されている。ゲート電極Ｇ１はリング状の素子分離領域４ａ、４ｂの中心部を中心とした円周上に並んで複数配置されている。前記中心部から放射状に延在して設けられた各ゲート電極Ｇ１の延在方向の一方の端部はリング状の素子分離領域４ａ上に配置され、ゲート電極Ｇ１のもう一方の端部は他のリング状の素子分離領域４ｂ上に配置されている。
【００５４】
次に、図７に示すように、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））をイオン注入することにより、半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域７ｓ、７ｄを形成する。この工程では、フォトリソグラフィ技術により、高耐圧ＭＯＳＦＥＴＭｎが形成される領域以外の領域をフォトレジスト膜により覆った状態でｎ型の不純物（例えばＰ（リン））を半導体基板ＳＢの主面に導入するため、ゲート電極Ｇ１の近傍の半導体基板ＳＢの上面のみにエクステンション領域７ｓ、７ｄが形成される。すなわち、このイオン注入工程によりイオンが打ち込まれるのは、素子分離領域４ａと素子分離領域４ｂとの間の領域のみである。
【００５５】
次に、図８に示すように、例えばＣＶＤ法により半導体基板ＳＢの主面上の全面に酸化シリコン膜からなる絶縁膜を形成（堆積）した後、異方性エッチングにより前記絶縁膜を一部除去してエクステンション領域７ｓ、７ｄの上面を露出させることにより、ゲート電極Ｇ１の両側の側壁に前記絶縁膜からなるサイドウォール９を形成する。なお、このサイドウォール９は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次ＣＶＤ法などにより形成した積層構造を有する絶縁膜により形成しても構わない。
【００５６】
次に、図９に示すように、高耐圧ＭＯＳＦＥＴを形成する領域以外の領域と、エクステンション領域７ｄの上面の一部をフォトレジスト膜により覆い、前記フォトレジスト膜をマスクとして半導体基板ＳＢの上面にｎ型の不純物（例えばＡｓ（ヒ素））を相対的に高い濃度でイオン注入することにより、半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層８ｓ、８ｄを形成する。その後、フォトレジスト膜をアッシングにより除去する。拡散層８ｓ、８ｄはエクステンション領域７ｓ、７ｄよりも高い不純物濃度を有しているため、エクステンション領域７ｓ、７ｄよりも高い導電率を有している。
【００５７】
このときフォトレジスト膜で覆うエクステンション領域７ｄの一部の領域は、半導体基板ＳＢの主面においてゲート電極Ｇ１およびサイドウォール９から露出しているエクステンション領域７ｄの上面の、ゲート電極Ｇ１のゲート長方向の端部であってサイドウォール９と接している領域である。すなわち、平面的にサイドウォール９に接している領域のエクステンション領域７ｄの上面を前記フォトレジスト膜により覆い、平面的にサイドウォール９から離れている領域のエクステンション領域７ｄの上面を前記フォトレジスト膜から露出させる。この状態で、上述したようにイオン注入を行うことで、半導体基板ＳＢの上面のサイドウォール９から離れた位置に拡散層８ｄを形成することができる。
【００５８】
この場合、サイドウォール９をマスクとして形成された拡散層８ｓからゲート電極Ｇ１までの距離よりも、前記フォトレジスト膜をマスクとして形成された拡散層８ｄからゲート電極Ｇ１までの距離の方が長くなる。このように拡散層８ｄをサイドウォール９およびゲート電極Ｇ１から離れた位置に配置し、拡散層８ｄとゲート電極Ｇ１の直下のウエル６までの距離を長くすることにより、拡散層８ｄからゲート電極Ｇ１の直下のウエル６までの間のエクステンション領域７ｄの長さを長くし、エクステンション領域７ｄの抵抗値を高めることで、ドレイン−ウエル間、ドレイン−ゲート間、およびドレイン−ソース間のそれぞれの耐圧を高めることができる。
【００５９】
なお、上述のように、拡散層８ｄをサイドウォール９およびゲート電極Ｇ１から離れた位置に形成することは、必ずしも必要ではない。すなわち、拡散層８ｄを拡散層８ｓと同様に、サイドウォール９に対して自己整合的に形成してもよい。
【００６０】
拡散層８ｓ、８ｄはゲート電極Ｇ１の両側の半導体基板ＳＢの上面に形成されるが、フォトレジスト膜が形成されているその他の領域の半導体基板ＳＢの上面には形成されない。ここでは、拡散層８ｓ、８ｄは、隣接するエクステンション領域７ｓ、７ｄのそれぞれよりも浅い接合深さで形成する。これにより、低抵抗な拡散層８ｓ、８ｄと半導体基板ＳＢとの間に、各拡散層よりも高抵抗なエクステンション領域７ｓ、７ｄをそれぞれ介在させることで、拡散層８ｓ、８ｄと半導体基板ＳＢと間の耐圧を高めることができる。
【００６１】
なお、本実施の形態では拡散層８ｓ、８ｄの接合深さをエクステンション領域７ｓ、７ｄのそれぞれよりも浅い接合深さで形成しているが、拡散層８ｓ、８ｄと半導体基板ＳＢとの耐圧が確保できるのであれば、拡散層８ｓ、８ｄの接合深さをエクステンション領域７ｓ、７ｄのそれぞれよりも深い接合深さで形成して形成しても構わない。
【００６２】
以上の工程により、半導体基板ＳＢ上には、ゲート電極Ｇ１と、エクステンション領域７ｓおよび拡散層８ｓからなるソース領域Ｓ１と、エクステンション領域７ｄおよび拡散層８ｄからなるドレイン領域Ｄ１とを有する高耐圧ＭＯＳＦＥＴＭｎが複数形成される。複数のゲート電極Ｇ１は平面的にリング状に並べて配置されており、それぞれのゲート電極Ｇ１の両側の半導体基板ＳＢの上面にソース領域Ｓ１およびドレイン領域Ｄ１が形成される。ソース領域Ｓ１およびドレイン領域Ｄ１はいずれも二つのゲート電極Ｇ１に挟まれる領域の半導体基板ＳＢの上面に形成されるため、隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士はソース領域Ｓ１またはドレイン領域Ｄ１を共有している。複数の高耐圧ＭＯＳＦＥＴＭｎは、それぞれの高耐圧ＭＯＳＦＥＴＭｎを構成するゲート電極のゲート幅方向の延長線が交わる点を中心とした円周上に並べて配置されている。
【００６３】
次に、図１０に示すように、高耐圧ＭＯＳＦＥＴＭｎをフォトレジスト膜により覆い、前記フォトレジスト膜をマスクとして半導体基板ＳＢの上面にｐ型の不純物（例えばＢ（ホウ素））を相対的に高い濃度でイオン注入することにより、半導体基板ＳＢの主面にｐ＋型の半導体領域であるガードリング領域１ｇおよび給電部１ｐを形成する。その後、フォトレジスト膜をアッシングにより除去する。このとき、ゲート電極Ｇ１、エクステンション領域７ｓ、７ｄおよび拡散層８ｓ、８ｄはフォトレジスト膜により覆われているため、ｐ型の不純物（例えばＢ（ホウ素））は導入されない。すなわち、ｐ型の不純物（例えばＢ（ホウ素））が導入されるのはリング状の平面形状を有する素子分離領域４ａの内側の半導体基板ＳＢの上面と、素子分離領域４ｂと素子分離領域４ｃとの間の半導体基板ＳＢの上面のみである。
【００６４】
ここで、ガードリング領域１ｇおよび給電部１ｐが形成された製造工程中の半導体装置を図１１に示す。図１１に示すように、ガードリング領域１ｇは、リング状に複数配置されたゲート電極Ｇ１よりも外側の領域にリング状の素子分離領域４ｂを介してリング状に形成されている。また、給電部１ｐは、リング状に複数配置されたゲート電極Ｇ１よりも内側の領域にリング状の素子分離領域４ａを介して形成されており、リング状のガードリング領域１ｇ、素子分離領域４ａ、４ｂおよび高耐圧ＭＯＳＦＥＴＭｎのそれぞれの輪の中心に位置している。
【００６５】
次に、図１２に示すように、周知のサリサイドプロセスにより、ガードリング領域１ｇ、給電部１ｐ、ゲート電極Ｇ１、拡散層８ｓおよび８ｄのそれぞれの表面をシリサイド化し、シリサイド層１０を形成する。シリサイド化の手順としては、まず半導体基板ＳＢの上面にＣＶＤ法により酸化シリコン膜を堆積し、続いてフォトリソグラフィ技術およびエッチングを用いて、エクステンション領域７ｄの上面を覆う前記酸化シリコン膜以外の領域の前記酸化シリコン膜を除去する。このとき、拡散層８ｄでは前記酸化シリコン膜を除去する領域を拡散層８ｄよりも内側に形成する。すなわち、拡散層８ｄの上面の端部は前記酸化シリコン膜で覆ったままにし、拡散層８ｄの上面の中央部のみを前記酸化シリコン膜から露出させる。また、前記酸化シリコン膜が拡散層８ｓ、８ｄ、給電部１ｐ、ガードリング領域１ｇおよびゲート電極Ｇ１では前記酸化シリコン膜がそれぞれの上面を覆わないように前記酸化シリコン膜を加工する。なお、図１２では前記酸化シリコン膜の図示を省略している。
【００６６】
その後、半導体基板ＳＢの主面の全面上にスパッタリングで金属膜を堆積し、続いて半導体基板ＳＢを熱処理した後、未反応の金属膜をウェットエッチングで除去することで、シリサイド層１０を形成する。その後、エクステンション領域７ｄ上の残りの前記酸化シリコン膜をウェットエッチングにより除去する。このとき、上述したように、拡散層８ｄの上面の端部は前記酸化シリコン膜により覆われていたため、シリサイド層１０は拡散層８ｄの上面の端部には形成されない。シリサイド層１０の部材としては、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを例示することができる。
【００６７】
上記シリサイド層１０の形成工程において、前記酸化シリコン膜をエクステンション領域７ｄ上に形成するのは、シリサイド層１０がエクステンション領域７ｄ上にまで形成されることを防ぐためである。また、拡散層８ｄの上面の中央部のみを前記酸化シリコン膜から露出させたのは、前記酸化シリコン膜が形成されていない領域にシリサイド層１０を形成する際、前記酸化シリコン膜を除去される位置の合わせずれによりエクステンション領域７ｄの上面にシリサイド層１０が形成されることを防ぐためである。この結果、シリサイド層１０は平面的に拡散層８ｄの端部より内側に形成されるため、シリサイド層１０がエクステンション領域７ｄの上面に形成されること防ぐことができ、高耐圧ＭＯＳＦＥＴＭｎの耐圧を向上させることができる。
【００６８】
次に、図１３に示すように、半導体基板ＳＢの主面上の全面に、例えばＣＶＤ法により窒化シリコン膜からなるストッパ絶縁膜１１および酸化シリコン膜からなる層間絶縁膜１２を順次形成（堆積）する。
【００６９】
次に、図１４に示すように、層間絶縁膜１２の上面からガードリング領域１ｇ、給電部１ｐ、拡散層８ｓおよび８ｄのそれぞれの上面に形成されたシリサイド層１０に達するコンタクトホール１３ａを形成する。
【００７０】
続いて、コンタクトホール１３ａ内にチタンまたは窒化チタン等の薄いバリア導体膜を形成した後、コンタクトホール１３ａ内にタングステン膜を充填することにより、前記タングステン膜からなるコンタクトプラグ１３を形成する。なお、図示していない他の領域では、同工程によって、層間絶縁膜１２の上面からゲート電極Ｇ１の上部に形成されたシリサイド層１０に達するコンタクトホールおよびコンタクトプラグが形成される。
【００７１】
次に、図１５に示すように、周知の技術であるダマシンプロセスによって、層間絶縁膜１２およびコンタクトプラグ１３上にストッパ絶縁膜１４、層間絶縁膜１５および金属配線１６を形成することで、図１５および図１に示す本実施の形態の半導体装置が完成する。
【００７２】
なお、本実施の形態では拡散層８ｓ、８ｄを形成した後にガードリング領域１ｇおよび給電部１ｐを形成しているが、この手順を逆に行っても良い。すなわち、図９を用いて説明した拡散層８ｓ、８ｄの形成工程の前に、図１０を用いて説明したガードリング領域１ｇおよび給電部１ｐの形成工程を行っても構わない。
【００７３】
前述の通り、本実施の形態の半導体装置の特徴は、図１に示すように高耐圧ＭＯＳＦＥＴＭｎをリング状に並べて配置し、それぞれの高耐圧ＭＯＳＦＥＴＭｎの下部のウエル６（図２参照）の電位を制御するために、ウエル６への給電部であるガードリング領域１ｇで複数の高耐圧ＭＯＳＦＥＴＭｎの周囲を囲い、さらに、リング状に配置された複数の高耐圧ＭＯＳＦＥＴＭｎの中心部にウエル６への給電部１ｐを設けていることにある。
【００７４】
これにより、リング状のガードリング領域１ｇと、その中心に形成された給電部１ｐとを介してウエル６の電位を制御することで、ウエル６の電位が上昇することを防ぐことができるため、ドレイン、ソースおよびウエルの間に寄生バイポーラトランジスタが形成されることを防ぎ、高耐圧ＭＯＳＦＥＴＭｎのソース−ドレイン間の耐圧を高めることができる。
【００７５】
上述したガードリング領域１ｇに囲まれた複数の高耐圧ＭＯＳＦＥＴＭｎおよび給電部１ｐとガードリング領域１ｇとを一単位のＭＯＳＦＥＴＭｓとすると、半導体基板ＳＢ（図示しない）上には、図１６に示すように一単位のＭＯＳＦＥＴＭｓが複数配置されることが考えられる。なお、図１６は本実施の形態の半導体装置を示す平面レイアウトである。
【００７６】
半導体基板ＳＢ（図示しない）上に複数のＭＯＳＦＥＴＭｓをできるだけ密に配置するためには、図１６に示すように三つのＭＯＳＦＥＴＭｓのそれぞれの中心を結ぶ線（図１６に示す破線）が正三角形を形成するようにＭＯＳＦＥＴＭｓを配置することが望ましい。
【００７７】
このように、複数のＭＯＳＦＥＴＭｓをマトリクス状に縦と横とに並べて配置するのではなく、ある第１方向に並べた複数のＭＯＳＦＥＴＭｓの列を複数並べて配置する際、隣り合う第１列と第２列のそれぞれのＭＯＳＦＥＴＭｓ同士の中心を結ぶ線が前記第１方向に直交する第２方向に平行にならないように、第１列と第２列とをずらして並べることが望ましい。
【００７８】
つまり、給電部１ｐ、高耐圧ＭＯＳＦＥＴＭｎおよびガードリング領域１ｇを有するＭＯＳＦＥＴＭｓは、半導体基板ＳＢ（図示しない）の主面において第１方向に延在する列を構成して複数配置されており、前記列は第１方向に直交する第２方向に複数並んで配置されている。隣り合う二つの列の一方の列を構成する一つのＭＯＳＦＥＴＭｓの中心である給電部１ｐは、隣り合う前記二つの列のもう一方の列を構成する二つのＭＯＳＦＥＴＭｓであって、前記第１方向に隣り合うＭＯＳＦＥＴＭｓのそれぞれの給電部１ｐ同士の中間点から前記第２方向に延在する直線上に配置されている。
【００７９】
したがって、隣り合う二つの列の一方の列を構成する一つの給電部１ｐと、隣り合う二つの列のもう一方の列を構成し、且つ前記第１方向に隣り合う二つの給電部１ｐとは、一つの正三角形のそれぞれの各頂点に位置するように形成されている。
【００８０】
この場合、例えば一つのＭＯＳＦＥＴＭｓの周りを囲むように形成された六つのＭＯＳＦＥＴＭｓの中心は、中央のＭＯＳＦＥＴＭｓを中心とした正六角形のそれぞれの角に配置される。つまり、隣り合うＭＯＳＦＥＴＭｓ同士の中心を結ぶ距離を半径とする円をあるＭＯＳＦＥＴＭｓの中心部を中心として描くと、前記円の円周上には六つのＭＯＳＦＥＴＭｓの中心が位置することになる。なお、図１６には示していないが、ここではＭＯＳＦＥＴＭｓ同士の間の半導体基板の上面には素子分離領域が形成されている。
【００８１】
上記のようにＭＯＳＦＥＴＭｓを平面的に正三角形の頂点に位置するように配置することで、ＭＯＳＦＥＴＭｓを密に配置し、ＭＯＳＦＥＴＭｓをマトリクス状に配置する場合に比べて半導体装置の面積を縮小し、また半導体装置を高集積化することができる。
【００８２】
本実施の形態では、一つのリング状に配置された高耐圧ＭＯＳＦＥＴＭｎについて説明したが、図１７に示すように、さらに複数のリング状に配置された高耐圧ＭＯＳＦＥＴＭｎを形成しても良い。図１７は本実施の形態の半導体装置の変形例を示す平面レイアウトである。
【００８３】
すなわち、リング状のガードリング領域１ｇの外側にさらにリング状に並べられた高耐圧ＭＯＳＦＥＴＭｎを形成し、その周りをガードリング領域２ｇにより囲んでも良い。例えば、図１７に示すように、ガードリング領域１ｇの外側に素子分離領域４ｃを介して複数の高耐圧ＭＯＳＦＥＴＭｎが給電部１ｐを中心とする円周上に並んで配置されており、さらにその外側に素子分離領域４ｄを介してリング状（環状）のガードリング領域２ｇが形成され、その外側に素子分離領域４ｅが形成されている構造とすることができる。
【００８４】
つまり、給電部１ｐと、給電部１ｐを中心として環状に形成されたガードリング領域２ｇとの間に、給電部１ｐを中心として環状に形成されたガードリング領域１ｇが形成され、給電部１ｐとガードリング領域１ｇとの間およびガードリング領域１ｇとガードリング領域２ｇとの間のそれぞれに高耐圧ＭＯＳＦＥＴＭｎを形成しても良い。
【００８５】
この場合も、図１に示した半導体装置と同様に、ガードリング領域１ｇおよび２ｇに挟まれた高耐圧ＭＯＳＦＥＴＭｎはその近傍に密にウエルの給電部であるガードリング領域１ｇおよび２ｇが配置されることで、高耐圧ＭＯＳＦＥＴＭｎの下部のウエルの電位を制御することを可能とし、高耐圧ＭＯＳＦＥＴＭｎのソース−ドレイン間の耐圧を高めることができる。
【００８６】
また、図１に示す半導体装置では、リング状に並んで配置され、隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士がソース領域Ｓ１またはドレイン領域Ｄ１を共有しているため、それぞれを互いに独立して制御することが難しい。これに対し、一つのガードリング領域１ｇ内の高耐圧ＭＯＳＦＥＴＭｎを個別に制御する場合は、図１８に示すように、リング状に並んで配置されて隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士の間に素子分離領域４ｔを形成すると良い。図１８は本実施の形態の半導体装置の変形例を示す平面レイアウトである。
【００８７】
すなわち、隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士で共有しているソース領域Ｓ１またはドレイン領域Ｄ１を素子分離領域４ｔにより分割し、前記隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士がソース領域Ｓ１またはドレイン領域Ｄ１を共有せず、前記隣り合う高耐圧ＭＯＳＦＥＴＭｎのそれぞれが電気的に絶縁されて独立したソース領域Ｓ１またはドレイン領域Ｄ１を有する構造とする。ここでは、上記のように隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士の間に素子分離領域４ｔが形成されている箇所が、給電部１ｐを中心とする円周上に２箇所形成されているものとする。
【００８８】
図１８の平面レイアウトに示すように、給電部１ｐを中心とする円周上に並び、隣り合うゲート電極Ｇ１同士の間の半導体基板ＳＢ（図示しない）の上面に素子分離領域４ｔを形成することにより、ガードリング領域１ｇ内の高耐圧ＭＯＳＦＥＴＭｎを分割し、それぞれの高耐圧ＭＯＳＦＥＴＭｎを個別に動作させることができる。このように隣り合うゲート電極Ｇ１同士の間に素子分離領域４ｔを形成して当該ゲート電極Ｇ１同士の間に十分な面積を有するソース領域Ｓ１またはドレイン領域Ｄ１を形成できない場合、素子分量域を挟むように配置されたそれぞれのゲート電極Ｇ１はＭＯＳＦＥＴのゲート電極としては機能しないダミーゲート電極となる場合が考えられる。このように、複数の高耐圧ＭＯＳＦＥＴＭｎは、給電部１ｐを中心とする円周上の２箇所の領域に形成された素子分離領域４ｔによって分割されているが、素子分離領域４ｔが形成される領域は同円周上において、３箇所以上あっていても構わない。
【００８９】
素子分離領域４ｔは例えば給電部１ｐを中心として放射状に延在する２本以上のフィールド領域であり、素子分離領域４ｔの延在方向の一方の端部は素子分離領域４ａに接続され、もう一方の端部は素子分離領域４ｂに接続されている。このため、素子分離領域４ａおよび４ｂは素子分離領域４ｔを介して一体となっている。
【００９０】
また、本実施の形態の半導体装置の変形例を示す平面レイアウトである図１９に示すように、リング状に配置されたソース領域Ｓ１およびドレイン領域Ｄ１のうち、いずれか一つまたは複数のソース領域Ｓ１またはドレイン領域Ｄ１を、ウエル６（図２参照）の電位を制御するための給電部２ｐとしても良い。すなわち、給電部１ｐを中心とする円周上において隣り合うゲート電極Ｇ１同士の間に、給電部２ｐを形成する。図１９では、図を分かりやすくするために、給電部であるガードリング領域１ｇ、給電部１ｐおよび給電部２ｐにハッチングを付して示している。
【００９１】
この場合、給電部２ｐはｎ＋型の半導体領域ではなく、ガードリング領域１ｇおよび給電部１ｐと同じ工程で形成されたｐ＋型の半導体領域とする。このようにウエル６に所定の電位を供給する給電部をさらに増やすことで、給電部を密に配置し、ウエル６の電位の上昇をさらに容易に抑えることができる。
【００９２】
（実施の形態２）
前記実施の形態１では、図１に示すようにリング状のガードリング領域１ｇの中心に形成された給電部１ｐから放射状に延びる方向に延在するゲート電極Ｇ１を有する高耐圧ＭＯＳＦＥＴＭｎを有する半導体装置について説明した。本実施の形態では、半導体基板上に中心の給電部から順に同心円状に形成されたゲート電極を有する高耐圧ＭＯＳＦＥＴおよびガードリング領域を含む半導体装置について説明する。
【００９３】
まず、図２０および図２１を用いて本実施の形態の半導体装置を説明する。図２０は本実施の形態の半導体装置であって、半導体基板上に形成された高耐圧ＭＯＳＦＥＴおよび半導体基板への給電部を示す平面レイアウトである。なお、半導体基板上にはサイドウォール、シリサイド層、ストッパ絶縁膜、層間絶縁膜、ストッパ絶縁膜および金属配線などが形成されているが、図２０ではこれらの構造体の図示は省略している。図２１は、図２０のＢ−Ｂ線における断面図である。
【００９４】
図２０に示すように、本実施の形態の半導体装置は半導体基板（図示しない）上に形成された給電部１ｐと、給電部１ｐを中心として順に同心円状に形成された素子分離領域４ａ、ドレイン領域Ｄ２、ゲート電極Ｇ２、ソース領域Ｓ２、素子分離領域４ｂおよびガードリング領域１ｇとを有している。ガードリング領域１ｇの内側の素子分離領域４ａ、ドレイン領域Ｄ２、ゲート電極Ｇ２、ソース領域Ｓ２および素子分離領域４ｂとガードリング領域１ｇとは平面的にリング状（環状）の形状を有し、給電部１ｐは円形の平面形状を有している。
【００９５】
すなわち、平面において、円形の給電部１ｐはリング状の素子分離領域４ａに囲まれており、素子分離領域４ａはリング状のドレイン領域Ｄ２に囲まれており、ドレイン領域Ｄ２はリング状のゲート電極Ｇ２に囲まれており、ゲート電極Ｇ２はリング状のソース領域Ｓ２に囲まれており、ソース領域Ｓ２はリング状の素子分離領域４ｂに囲まれており、素子分離領域４ｂはリング状のガードリング領域１ｇに囲まれている。
【００９６】
図２０に示す半導体装置の平面での各部のサイズとしては、給電部１ｐの中心を通る線上において、例えば、円形の給電部１ｐの中心からドレイン領域Ｄ２の外周までの距離は６μｍ、ゲート電極Ｇ２のゲート長は２μｍ、ソース領域Ｓ２の幅は２μｍ、ソース領域Ｓ２の外周部からガードリング領域１ｇの外周部までの距離を２μｍとして設計できる。すなわち、この場合、一つのガードリング領域１ｇとその内側の複数の高耐圧ＭＯＳＦＥＴＭｎを含む素子は、ガードリング領域１ｇの中心からガードリング領域１ｇの外周までの半径が例えば１２μｍとなるため、平面的に半径１２μｍ程度の円形の形状を有するものとなる。
【００９７】
リング状のゲート電極Ｇ２、リング状のソース領域Ｓ２およびドレイン領域Ｄ２は高耐圧ＭＯＳＦＥＴＭｎを構成しており、図２１に示すように、ソース領域Ｓ２はエクステンション領域７ｓおよび拡散層８ｓにより構成され、ドレイン領域Ｄ２はエクステンション領域７ｄおよび拡散層８ｄにより構成されている。図２１に示す断面図は、図２に示す断面図とほぼ同様の構造を有している。
【００９８】
次に、本実施の形態の半導体装置の効果について説明する。
【００９９】
まず、比較例として示した図２５のＤ−Ｄ線における断面図を図２７に示す。図２７は、図２５に示すゲート電極Ｇｏの端部を示す比較例の半導体装置の断面図である。
【０１００】
図２７に示すように、ゲート電極Ｇｏの端部は半導体基板ＳＢの上面の素子分離領域４ｏ上にゲート絶縁膜５を介して形成されている。ここで、素子分離領域（フィールド領域）４ｏの上面は、いずれも半導体基板ＳＢの主面に沿う方向の端部以外の領域が半導体基板ＳＢの下側の方向に凹む形状を有している。すなわち、素子分離領域４ｏの前記端部の近傍では、半導体基板ＳＢの上面に段差が形成されているため、アクティブ領域のウエル６ｏ上のゲート電極Ｇｏよりもフィールド領域である素子分離領域４ｏ上のゲート電極Ｇｏの方が低い位置に形成される。
【０１０１】
このとき、素子分離領域４ｏの端部の前記段差の近傍（図２７に破線で示す領域）では、ウエル６ｏとゲート電極Ｇｏとの間の絶縁膜の絶縁性が低下し、ウエル６ｏとゲート電極Ｇｏとの間でリーク電流が発生しやすくなる問題がある。このような問題は、段差が形成される素子分離領域４ｏ上にゲート電極Ｇｏの一部が形成されることにより発生する。
【０１０２】
これに対し、本実施の形態では図２０に示すように半導体基板ＳＢ（図２１参照）上にはリング状のゲート電極Ｇ２が形成されており、ゲート電極Ｇ２の輪の内側には、ゲート電極Ｇ２の内周に沿って半導体基板ＳＢの上面にドレイン領域Ｄ２が形成されており、ゲート電極Ｇ２の輪の外側には、ゲート電極Ｇ２の外周に沿って半導体基板ＳＢの上面にソース領域Ｓ２が形成されている。すなわち、ゲート電極Ｇ２はいずれの領域においても素子分離領域４ａ、４ｂおよび４ｃの直上には配置されていない。したがって、本実施の形態では、段差を有する素子分離領域４ａ上、素子分離領域４ｂ上および素子分離領域４ｃ上にゲート電極Ｇ２が形成されていないため、ウエル６（図２１参照）とゲート電極Ｇ２との間でリーク電流が発生することを防ぐことができる。
【０１０３】
また、本実施の形態では、前記実施の形態１と同様に、リング状のガードリング領域１ｇと、その中心に形成された給電部１ｐとを介してウエル６の電位を制御することで、ウエル６の電位が上昇することを防ぐことができるため、ドレイン、ソースおよびウエルの間に寄生バイポーラトランジスタが形成されることを防ぎ、高耐圧ＭＯＳＦＥＴＭｎのソース−ドレイン間の耐圧を高めることができる。
【０１０４】
また、前記実施の形態１と同様に、ゲート電極Ｇ２、ソース領域Ｓ２、ドレイン領域Ｄ２、ガードリング領域１ｇおよび給電部１ｐに所定の電位を供給するコンタクトプラグ１３を、ゲート電極Ｇ２上、ソース領域Ｓ２上、ドレイン領域Ｄ２上、ガードリング領域１ｇ上および給電部１ｐ上にそれぞれ密に複数形成することにより電位の供給を容易にしている。したがって、例えばガードリング領域１ｇ上の一部の領域にのみコンタクトプラグ１３を形成した場合に比べて、よりウエル６の電位の上昇を抑えることができる。
【０１０５】
本実施の形態の半導体装置は、前記実施の形態１の半導体装置と異なる点は平面レイアウトのみであり、製造工程は同様であるのでここでは図２０および図２１に示す半導体装置の製造工程の説明は省略する。
【０１０６】
なお、ここではリング状のゲート電極Ｇ２の内側にドレイン領域Ｄ２を配置し、ゲート電極Ｇ２の外側にソース領域Ｓ２を配置したが、逆にゲート電極Ｇ２の内側にソース領域Ｓ２を配置し、ゲート電極Ｇ２の外側にドレイン領域Ｄ２を配置しても構わない。
【０１０７】
また、ここでは図２０および図２１を用いて、ガードリング領域１ｇの内側に一つのリング状のゲート電極Ｇ２が形成された半導体装置について説明したが、一つのガードリング領域１ｇの内側には複数のゲート電極Ｇ２を形成し、複数の高耐圧ＭＯＳＦＥＴＭｎを形成しても良い。
【０１０８】
すなわち、本実施の形態の半導体装置の変形例を示す平面レイアウトである図２２に示すように、給電部１ｐを中心として、給電部１ｐから順に素子分離領域４ａ、ソース領域Ｓ２、ゲート電極Ｇ２、ドレイン領域Ｄ２、ゲート電極Ｇ２、ソース領域Ｓ２、素子分離領域４ｂ、ガードリング領域１ｇおよび、素子分離領域４ｃを形成することができる。つまり、半導体基板の上面に形成された給電部１ｐと、給電部１ｐを中心とするリング状のガードリング領域１ｇとの間に、給電部１ｐを中心とする異なる二つのリング状の高耐圧ＭＯＳＦＥＴＭｎが同心円状に形成されており、二つの高耐圧ＭＯＳＦＥＴＭｎは互いのゲート電極Ｇ２同士の間の半導体基板の上面のドレイン領域Ｄ２を共有している。
【０１０９】
図２２に示すようにドレイン領域Ｄ２を共有する二つの高耐圧ＭＯＳＦＥＴＭｎをリング状に形成した場合、ドレイン領域Ｄ２は平面的に二つのリング状のゲート電極の間の領域の半導体基板の上面に形成されている。すなわち、半導体基板の上面において、ドレイン領域Ｄ２は二つのゲート電極の間に形成されており、素子分離領域４ａ、４ｂおよび４ｃのいずれとも接していない。
【０１１０】
ここで、図２５および図２８を用いて、前述した比較例の半導体装置の問題点について説明する。図２８は、図２５に示す比較例の半導体装置のＥ−Ｅ線における断面図である。
【０１１１】
図２８に示すように、比較例の半導体装置では、半導体基板ＳＢの上面に形成されたドレイン領域Ｄｏの拡散層８ｄは素子分離領域４ｏとオフセットして形成されているため、拡散層８ｄは素子分離領域４ｏに直接接していないが、エクステンション領域７ｄは素子分離４ｏと接している。図２５に示すように、各ゲート電極Ｇｏのゲート長方向ではドレイン領域Ｄｏは隣り合うゲート電極Ｇｏ同士の間に形成されているが、各ゲート電極Ｇｏのゲート幅方向ではドレイン領域Ｄｏの端部は素子分離領域４ｏに直接接して形成されている。
【０１１２】
このように、図２８に示す素子分離領域４ｏとドレイン領域Ｄｏのエクステンション領域７ｄとが接している場合、高耐圧ＭＯＳＦＥＴＭｏを動作させてドレイン領域Ｄｏに高い電圧を印加しようとすると、エクステンション領域７ｄと素子分離領域４ｏとの接する界面の近傍（図２８に破線で示す領域）でエクステンション領域７ｄとウエル６ｏとの間にリーク電流が流れやすいという問題がある。このようなリーク電流の発生を防ぐ方法としては、ドレイン領域Ｄｏを形成する前の素子分離領域４ｏの上面の後退量（酸化膜の削れ量）を抑えることが考えられる。つまり、素子分離領域４ｏの酸化膜の削れ量が多い場合、エクステンション領域７ｄの注入工程では半導体基板ＳＢの上面からより深い領域にエクステンション領域７ｄが形成されることになり、この部分の接合耐圧低下に繋がるため素子分離領域４ｏの酸化膜の削れを抑えることで耐圧低下を防ぐことが考えられる。
【０１１３】
しかし、本実施の形態のよるに、半導体基板ＳＢの上面に複数のゲート酸化膜を形成するプロセスでは、酸化膜を除去する工程が増えるため素子分離領域４ｏの後退量が増えることになる。
【０１１４】
これに対し本実施の形態では、図２２を用いて説明したように、ドレイン領域Ｄ２の拡散層７ｄが素子分離領域４ａ、４ｂおよび４ｃと直接接していないため、耐圧低下を防ぐことができる。
【０１１５】
なお、本実施の形態の高耐圧ＭＯＳＦＥＴは、図１６に示す前記実施の形態１のＭＯＳＦＥＴＭｓと同様に、ガードリング領域１ｇとその内側の高耐圧ＭＯＳＦＥＴＭｎおよび給電部１ｐを１単位とする構造体を半導体基板上に密に配置するために、複数の前記構造体の中心を結ぶ線が正三角形を構成するように、前記構造体を配置しても良い。これにより、半導体装置を微細化し、また高集積化することができる。
【０１１６】
また、本実施の形態の高耐圧ＭＯＳＦＥＴは、図１７に示す前記実施の形態１の高耐圧ＭＯＳＦＥＴＭｎと同様に、ガードリング領域１ｇの外側にさらにリング状の高耐圧ＭＯＳＦＥＴＭｎを形成し、その外側にさらにガードリング領域を形成しても良い。
【０１１７】
つまり、図２３に示すように、給電部１ｐと、給電部１ｐを中心として環状に形成されたガードリング領域２ｇとの間に、給電部１ｐを中心として環状に形成されたガードリング領域１ｇが形成され、給電部１ｐとガードリング領域１ｇとの間およびガードリング領域１ｇとガードリング領域２ｇとの間のそれぞれに高耐圧ＭＯＳＦＥＴＭｎを形成しても良い。図２３は本実施の形態の半導体装置の変形例を示す平面レイアウトである。
【０１１８】
なお、ガードリング領域１ｇと、ガードリング領域１ｇの外側の高耐圧ＭＯＳＦＥＴＭｎとの間には素子分離領域４ｃが形成され、ガードリング領域１ｇの外側の高耐圧ＭＯＳＦＥＴＭｎとガードリング領域２ｇとの間には素子分離領域４ｄが形成され、ガードリング領域２ｇの外側には素子分離領域４ｅが形成される。
【０１１９】
図１７の半導体装置と異なり、図２３に示す半導体装置では、ガードリング領域１ｇの内側および外側のそれぞれの高耐圧ＭＯＳＦＥＴＭｎは、給電部１ｐを中心として同心円状に形成されたドレイン領域Ｄ２、ゲート電極Ｇ２およびソース領域Ｓ２をそれぞれ有している。これにより、ガードリング領域１ｇとガードリング領域２ｇとの間の高耐圧ＭＯＳＦＥＴＭｎも、図２０および図２１に示す高耐圧ＭＯＳＦＥＴＭｎと同様にソース−ドレイン間の耐圧およびゲート−ウエル間の耐圧を高めることができる。
【０１２０】
（実施の形態３）
本実施の形態では、図２４を用いてリング状の高耐圧ＭＯＳＦＥＴを分割し、複数のＭ高耐圧ＭＯＳＦＥＴをガードリング領域内に形成する半導体装置について説明する。図２４は本実施の形態の半導体装置の平面レイアウトである。
【０１２１】
図２４に示すように、本実施の形態の半導体装置は、前記実施の形態２で図２０を用いて説明した高耐圧ＭＯＳＦＥＴとほぼ同様の構造を有しているが、ゲート電極Ｇ３とゲート電極Ｇ３の両側のソース領域Ｓ３およびドレイン領域Ｄ３とは環状になっておらず、素子分離領域４ｕによって分割されている。すなわち、ゲート電極Ｇ３は給電部１ｐを中心とした円周上に形成され、ソース領域Ｓ３およびドレイン領域Ｄ３は平面的にゲート電極Ｇ３を挟むようにゲート電極Ｇ３に沿って形成されているが、ゲート電極Ｇ３、ソース領域Ｓ３およびドレイン領域Ｄ３は、いずれも給電部１ｐを挟んで対向する２箇所の領域において途切れており、完全に環状にはなっていない。
【０１２２】
つまり、ソース領域Ｓ３は給電部１ｐを中心した円周部の半導体基板の主面に形成されているが、前記円周部の一部にはソース領域Ｓ３が形成されておらず、代わりに素子分離領域４ｕが形成されている。同様に、ドレイン領域Ｄ３は給電部１ｐを中心した円周部の半導体基板の主面に形成されているが、前記円周部の一部にはドレイン領域Ｄ３が形成されておらず、代わりに素子分離領域４ｕが形成されている。さらに同様に、ゲート電極Ｇ３は給電部１ｐを中心した円周部の半導体基板上に形成されているが、前記円周部の一部にはゲート電極Ｇ３が形成されていない。
【０１２３】
このように、本実施の形態の半導体装置では、給電部１ｐを中心とした円周上に沿って弧を描くように延在する複数のゲート電極Ｇ３と、各ゲート電極Ｇ３の延在方向に沿ってそれぞれの前記複数のゲート電極の両側の前記半導体基板の主面に形成されたソース領域Ｓ３およびドレイン領域Ｄ３とを有する。また、各ゲート電極Ｇ３の延在方向のゲート電極Ｇ３同士の間、ソース領域Ｓ３の延在方向のソース領域Ｓ３同士の間、およびドレイン領域Ｄ３の延在方向のドレイン領域Ｄ３同士の間には、素子分離領域４ｕが形成されている。
【０１２４】
ここでは、給電部１ｐに接し、給電部１ｐを中心にリング状に形成された素子分離領域４ａと、素子分離領域４ａのさらに外側に形成された、給電部１ｐを中心にリング状に形成された素子分離領域４ｂとの間にかけて、給電部１ｐを中心として放射状に延在する素子分離領域４ｕがさらに２本形成されている。２本の素子分離領域４ｕは給電部１ｐを挟んで対向する位置に形成されているため、２本の素子分離領域４ｕはそれぞれ同一の直線状に延在して形成されている。２本の素子分離領域４ｕが形成されている領域においてソース領域Ｓ３およびドレイン領域Ｄ３は途切れており、ゲート電極Ｇ３は２本の素子分離領域４ｕ上にゲート電極Ｇ３の延在方向（ゲート幅方向）の両端部を有する。
【０１２５】
すなわち、半導体基板上には半径が異なるリング状の素子分離領域４ｕが二つ形成されており、リング状の素子分離領域４ａ、４ｂの中心には給電部１ｐが形成されている。また、リング状の素子分離領域４ａ、４ｂは、給電部１ｐを中心として放射線状に延在するように形成された２本の素子分離領域４ｕにより接続されて一体となっている。２本の素子分離領域４ｕのそれぞれの直上に端部を有するゲート電極Ｇ３が給電部１ｐを中心とする同一円周上に弧を描くように二つ形成されており、それぞれのゲート電極Ｇ３と、最も給電部１ｐに近いリング状の素子分離領域４ａとの間にはドレイン領域Ｄ３が形成されている。また、それぞれのゲート電極Ｇ３と、リング状の素子分離領域４ａの外側に形成されたリング状の素子分離領域４ｂとの間にはソース領域Ｓ３が形成されている。素子分離領域４ｂの外側にはさらに素子分離領域４ｃが形成されており、素子分離領域４ｂと素子分離領域４ｃとの間にはリング状のガードリング領域１ｇが形成されている。
【０１２６】
ゲート電極Ｇ３は、そのゲート長方向において当該ゲート電極Ｇ３を平面的に挟むように形成されたソース領域Ｓ３およびドレイン領域Ｄ３とによって高耐圧ＭＯＳＦＥＴＭｎを構成している。すなわち、リング状のガードリング領域１ｇとその中心の給電部１ｐとの間には、給電部１ｐを中心とした円周上に形成された二つの高耐圧ＭＯＳＦＥＴＭｎが弧を描くように形成されてる。
【０１２７】
図２４に示すように、ゲート電極Ｇ３の両側のソース領域Ｓ３とドレイン領域Ｄ３の間の領域には、ゲート電極Ｇ３に所定の電位を供給するためのコンタクトプラグは配置されておらず、ゲート電極Ｇ３上のコンタクトプラグ１３は、ゲート電極Ｇ３の延在方向の両端部の直上に配置されている。ゲート電極Ｇ３の延在方向の両端部はそれぞれ素子分離領域４ｕ上に配置されているため、ゲート電極Ｇ３に所定の電位を供給するためのコンタクトプラグ１３は素子分離領域４ｕの直上にゲート電極Ｇ３を介して形成されている。これにより、ゲート電極Ｇ３上にコンタクトプラグ１３を形成する工程において、コンタクトプラグ１３を埋め込むコンタクトホールを形成するエッチング処理によってゲート電極Ｇ３およびその下部のゲート絶縁膜までエッチングされ、コンタクトプラグ１３が高耐圧ＭＯＳＦＥＴＭｎのチャネル領域（ソース領域Ｓ３とドレイン領域Ｄ３との間のウエル）と直接導通することを防ぐことができる。
【０１２８】
上記の半導体装置では、前記実施の形態２の半導体装置に比べ、リング状のガードリング領域１ｇ内に配置するゲート電極Ｇ３、ソース領域Ｓ３およびドレイン領域Ｄ３を分割することで、ガードリング領域１ｇの内側の高耐圧ＭＯＳＦＥＴＭｎの数を増やし、半導体装置の高集積化を実現することができる。
【０１２９】
本実施の形態の半導体装置は、前記実施の形態１の半導体装置と異なる点は平面レイアウトのみであり、製造工程は同様であるのでここでは図２４に示す半導体装置の製造工程の説明は省略する。
【０１３０】
なお、本実施の形態の高耐圧ＭＯＳＦＥＴは、図１６に示す前記実施の形態１のＭＯＳＦＥＴＭｓと同様に、ガードリング領域１ｇとその内側の高耐圧ＭＯＳＦＥＴＭｎおよび給電部１ｐを１単位とする構造体を半導体基板上に密に配置するために、複数の前記構造体の中心を結ぶ線が正三角形を構成するように、前記構造体を配置しても良い。これにより、半導体装置を微細化し、また高集積化することができる。
【０１３１】
また、本実施の形態の高耐圧ＭＯＳＦＥＴは、図１７に示す前記実施の形態１の高耐圧ＭＯＳＦＥＴＭｎと同様に、ガードリング領域１ｇの外側にさらにリング状の高耐圧ＭＯＳＦＥＴＭｎを形成し、その外側にさらにガードリング領域を形成しても良い。
【０１３２】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３３】
本発明は、電界効果トランジスタを有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１３４】
１ｇ ガードリング領域
１ｐ 給電部
２ｇ ガードリング領域
２ｐ 給電部
４ａ〜４ｅ 素子分離領域
４ｏ、４ｔ、４ｕ 素子分離領域
５ ゲート絶縁膜
５ａ 絶縁膜
５ｇ ガードリング領域
６ ウエル
６ｏ ウエル
７ｄ エクステンション領域
７ｓ エクステンション領域
８ｄ 拡散層
８ｓ 拡散層
９ サイドウォール
１０ シリサイド層
１１ ストッパ絶縁膜
１２ 層間絶縁膜
１３ コンタクトプラグ
１３ａ コンタクトホール
１４ ストッパ絶縁膜
１５ 層間絶縁膜
１６ 金属配線
１６ａ 配線溝
Ｄ１ ドレイン領域
Ｄ２ ドレイン領域
Ｄ３ ドレイン領域
Ｄｏ ドレイン領域
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
Ｇａ ポリシリコン膜
Ｇｏ ゲート電極
Ｍｎ 高耐圧ＭＯＳＦＥＴ
Ｍｏ 高耐圧ＭＯＳＦＥＴ
Ｍｓ ＭＯＳＦＥＴ
Ｎｓ ウエル
Ｓ１ ソース領域
Ｓ２ ソース領域
Ｓ３ ソース領域
ＳＢ 半導体基板
Ｓｏ ソース領域
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、相対的に高い耐圧を必要とする半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特許文献１（特開平５−２１８４０６号公報）には、平面的にリング状に形成されたゲート電極と、ゲート電極の内側および外側のシリコン基板に形成されたソース・ドレイン電極とを有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成することが記載されている。ただし、特許文献１には、半導体基板またはウエルに給電するための給電部に関する記載はない。
【０００３】
特許文献２（特開平７−１７６６２５号公報）には、平面的に矩形の形状を有するゲート電極と、ゲート電極の内側および外側のシリコン基板に形成されたソース・ドレイン電極を有するＭＯＳＦＥＴを形成することが記載されている。特許文献２では、半導体基板またはウエルに給電するための給電部が矩形のＭＯＳＦＥＴの外側のシリコン基板に形成されており、矩形のＭＯＳＦＥＴの内側に給電部が形成されている旨の記載または示唆は無い。
【０００４】
特許文献３（特開平１０−２１４９７１号公報）には、平面的にリング状に形成されたゲート電極と、ゲート電極の内側および外側のシリコン基板に形成されたソース・ドレイン電極とを有するＭＯＳＦＥＴを形成することが記載されている。特許文献３では、半導体基板またはウエルに給電するための給電部がリング状のＭＯＳＦＥＴの外側のシリコン基板に形成されており、リング状のＭＯＳＦＥＴの内側に給電部が形成されている旨の記載または示唆は無い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２１８４０６号公報
【特許文献２】特開平７−１７６６２５号公報
【特許文献３】特開平１０−２１４９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非接触で使用されるＩＣカードでは、ＩＣカード内のコイルで発生する高い電圧で駆動する高耐圧ＭＯＳＦＥＴが用いられている。このような高耐圧ＭＯＳＦＥＴでは、素子の耐圧を高める方法として、高耐圧ＭＯＳＦＥＴが形成されている領域の近傍に、半導体基板（ウエル）の電位を制御するための給電部を設け、半導体基板（ウエル）に所定の電位供給することで半導体基板の電界を弱めることが考えられる。このようなウエルへの給電方法の一つとして、高耐圧ＭＯＳＦＥＴが形成されている領域の周囲を平面的に囲む導体からなるガードリング領域を形成し、高耐圧ＭＯＳＦＥＴが形成されている半導体基板の電界を弱めることが考えられる。
【０００７】
半導体基板上の一方向に延在するゲート電極を有し、その両側の半導体基板の上面にソース・ドレイン領域を有する高耐圧ＭＯＳＦＥＴでは、ゲート電極のゲート長方向に並んで配置された複数の高耐圧ＭＯＳＦＥＴを囲むようにガードリング領域を形成することが考えられる。
【０００８】
この場合、ガードリング領域（給電部）に比較的近い領域の高耐圧ＭＯＳＦＥＴはウエルの電界が緩和されて高い耐圧を得ることができるが、ガードリング領域（給電部）から比較的遠い位置に配置された高耐圧ＭＯＳＦＥＴは、ウエルの抵抗値に起因して基板電圧が浮く（ガードリング領域の給電部と絶縁される）ことによりウエルの電界が強まり、ソース−ドレイン間の耐圧が弱まる問題がある。
【０００９】
すなわち、例えばガードリング領域の中央部に形成された高耐圧ＭＯＳＦＥＴは、ガードリング領域から独立した電位を有するウエルと、ソース領域およびドレイン領域とが寄生バイポーラトランジスタのような動作をするため、ソース−ドレイン間に電流が流れやすくなり、耐圧が極端に低下してしまう。
【００１０】
本発明の目的は、半導体装置の耐圧を向上させることにある。
【００１１】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の好ましい一実施の形態である半導体装置は、
半導体基板の主面に形成され、前記半導体基板に所定の電位を供給する第１給電部と、
前記半導体基板の主面に、前記第１給電部を中心として環状に形成された、前記半導体基板に所定の電位を供給する第２給電部と、
前記第１給電部および前記第２給電部の間の前記半導体基板の主面に、前記第１給電部を中心とした円周上に形成された電界効果トランジスタと、
を有し、
前記第１給電部と前記電界効果トランジスタとの間に第１素子分離領域が形成され、前記電界効果トランジスタと前記第２給電部との間に第２素子分離領域が形成されているものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
上記した本発明の好ましい一実施の形態によれば、半導体装置の耐圧を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１である半導体装置の平面レイアウトである。
【図２】図１に示す半導体装置のＡ−Ａ線における断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図４に続く半導体装置の製造方法を示す平面レイアウトである。
【図７】図５に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図９に続く半導体装置の製造方法を示す平面レイアウトである。
【図１２】図１０に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】本発明の実施の形態１である半導体装置の平面レイアウトである。
【図１７】本発明の実施の形態１である半導体装置の変形例を示す平面レイアウトである。
【図１８】本発明の実施の形態１である半導体装置の変形例を示す平面レイアウトである。
【図１９】本発明の実施の形態１である半導体装置の変形例を示す平面レイアウトである。
【図２０】本発明の実施の形態２である半導体装置の平面レイアウトである。
【図２１】図２０に示す半導体装置のＢ−Ｂ線における断面図である。
【図２２】本発明の実施の形態２である半導体装置の変形例を示す平面レイアウトである。
【図２３】本発明の実施の形態２である半導体装置の変形例を示す平面レイアウトである。
【図２４】本発明の実施の形態３である半導体装置の平面レイアウトである。
【図２５】比較例を示す平面レイアウトである。
【図２６】図２５に示す半導体装置のＣ−Ｃ線における断面図である。
【図２７】図２５に示す半導体装置のＤ−Ｄ線における断面図である。
【図２８】図２５に示す半導体装置のＥ−Ｅ線における断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１８】
なお、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００１９】
（実施の形態１）
本発明の実施の形態による半導体装置の一例を図１および図２を用いて説明する。図１は半導体基板上に電界効果トランジスタであるＭＯＳＦＥＴを有する半導体装置の一部を平面的に示す平面レイアウトである。図２は、図１に示す半導体装置のＡ−Ａ線における断面図である。ここでは、高耐圧ＭＯＳＦＥＴはｎチャネル型のＦＥＴであるものとする。なお、図２に示すように、半導体基板ＳＢ上にはサイドウォール９、シリサイド層１０、ストッパ絶縁膜１１、層間絶縁膜１２、ストッパ絶縁膜１４、層間絶縁膜１５および金属配線１６が形成されているが、図１ではこれらの構造体の図示は省略している。また、図１では図を分かりやすくするために、フィールド領域である素子分離領域４ａ、４ｂおよび４ｃにハッチングを付して示している。
【００２０】
図１に示すように、本実施の形態の半導体装置は半導体基板ＳＢ（図２参照）を有し、半導体基板ＳＢの上面には、リング状（環状）に形成された導電部からなるガードリング領域（給電部）１ｇが形成され、リング状のガードリング領域１ｇの中央の半導体基板ＳＢの上面には、ガードリング領域１ｇと同様に導電部である給電部１ｐが形成されている。ガードリング領域１ｇと給電部１ｐとの間の半導体基板ＳＢ上には、給電部１ｐを中心として放射状に延在する複数のゲート電極Ｇ１が形成されている。ここでは、給電部１ｐは平面的に円形の形状を有しているものとするが、円形以外の形状であっても構わない。
【００２１】
複数のゲート電極Ｇ１は給電部１ｐの周囲を囲む円周上に並んで形成されており、隣り合うゲート電極Ｇ１同士の間の半導体基板ＳＢの上面には、ｎ型の不純物（例えばＰ（リン））が導入された半導体領域であるソース領域Ｓ１またはドレイン領域Ｄ１が形成されている。すなわち、それぞれのゲート電極Ｇ１の両側の半導体基板ＳＢの上面の一方にはソース領域Ｓ１が形成され、もう一方にはドレイン領域Ｄ１が形成されている。
【００２２】
本実施の形態の高耐圧ＭＯＳＦＥＴＭｎは、ゲート電極Ｇ１と、ゲート電極Ｇ１の両側の半導体基板ＳＢの上面に形成されたソース領域Ｓ１およびドレイン領域Ｄ１とを有している。隣り合う高耐圧ＭＯＳＦＥＴＭｎは、それぞれを構成するソース領域Ｓ１またはドレイン領域Ｄ１を共有している。すなわち、一つのドレイン領域Ｄ１または一つのソース領域Ｓ１は給電部１ｐを中心とした円周上の隣り合うゲート電極Ｇ１同士の間の半導体基板ＳＢの上面に形成されている。つまり、ガードリング領域１ｇと給電部１ｐとの間の半導体基板ＳＢの上面には、給電部１ｐを中心とした円周上にソース領域Ｓ１とドレイン領域Ｄ１とが交互に並んで配置されており、隣り合うソース領域Ｓ１とドレイン領域Ｄ１との間の半導体基板ＳＢ上にはゲート電極Ｇ１が形成されている。したがって、高耐圧ＭＯＳＦＥＴＭｎは、給電部１ｐを中心とする円周上に複数並んで配置されている。
【００２３】
給電部１ｐを中心とした半導体基板ＳＢ（図示しない）の主面に沿う放射状の方向において、ゲート電極Ｇ１のゲート幅の長さは、そのゲート電極Ｇ１の隣に形成されているソース領域Ｓ１およびドレイン領域Ｄ１のいずれの長さよりも長く、それぞれのゲート電極Ｇ１の延在方向の両端部の両側の半導体基板ＳＢの上面にはソース領域Ｓ１もドレイン領域Ｄ１も形成されておらず、素子分離領域（フィールド領域）が形成されている。つまり、ゲート電極Ｇ１の一部はソース領域Ｓ１とドレイン領域Ｄ１との間の半導体基板ＳＢ上に配置されているが、ゲート電極Ｇ１の端部はその三方向を素子分離領域４ｂに囲まれた位置の半導体基板ＳＢ上に配置されている。このとき、ゲート電極Ｇ１の両端部の一方は素子分離領域４ａの直上に位置し、ゲート電極Ｇ１の両端部のもう一方は素子分離領域４ｂの直上に位置する。
【００２４】
また、ゲート電極Ｇ１、ソース領域Ｓ１およびドレイン領域Ｄ１と給電部１ｐとの間の半導体基板ＳＢの上面にはリング状の素子分離領域４ａが形成されており、同様に、ソース領域Ｓ１およびドレイン領域Ｄ１とガードリング領域１ｇとの間およびリング状のガードリング領域１ｇの外側の半導体基板ＳＢの上面にも、素子分離領域４ｂ、４ｃがそれぞれ形成されている。なお、図１ではガードリング領域１ｇの外側にリング状の素子分離領域４ｃを示しているが、４ｃはリング状ではなく、ガードリング領域１ｇの外周に接してガードリング領域１ｇを囲んでいれば、他の平面形状を有していても構わない。
【００２５】
図２の断面図に示すように、ゲート電極Ｇ１は半導体基板ＳＢの主面上にゲート絶縁膜５を介して形成されており、ゲート電極Ｇ１、ソース領域Ｓ１およびドレイン領域Ｄ１を有する高耐圧ＭＯＳＦＥＴＭｎの下部の半導体基板ＳＢにはｎ型の不純物（例えばＰ（リン））が導入されたウエルＮｓと、ｐ型の不純物（例えばホウ素（Ｂ））が導入されたウエル６とが形成されている。ウエルＮｓはウエル６よりも深い接合深さに形成されている。ウエルＮｓを形成することにより、ウエル６の電位をより容易に、より効果的に制御することが可能となる。また、ウエルＮｓを形成することにより、他のＭＯＳＦＥＴであって高耐圧ＭＯＳＦＥＴＭｎよりも低い電圧で駆動するＭＯＳＦＥＴ（図示しない）の下部のウエルと高耐圧ＭＯＳＦＥＴＭｎの下部のウエル６とを分離することができる。
【００２６】
ソース領域Ｓ１は、ｎ型の不純物（例えばＰ（リン））が比較的高濃度で導入された低抵抗の拡散層８ｓと、ｎ型の不純物（例えばＰ（リン））が拡散層８ｓよりも低濃度で導入された、拡散層８ｓよりも高抵抗なエクステンション領域７ｓとにより構成されている。同様に、ドレイン領域Ｄ１は、ｎ型の不純物（例えばＰ（リン））が比較的高濃度で導入された低抵抗の拡散層８ｄと、ｎ型の不純物（例えばＰ（リン））が拡散層８ｄよりも低濃度で導入された、拡散層８ｄよりも高抵抗なエクステンション領域７ｄとにより構成されている。エクステンション領域７ｓ、７ｄ、拡散層８ｓおよび８ｄはいずれも半導体基板ＳＢの上面に形成されており、ここでは、エクステンション領域７ｓ、７ｄは、拡散層８ｓ、８ｄよりも深い接合深さで形成されている。このように、拡散層８ｓ、８ｄとウエル６との間に低濃度で高抵抗のエクステンション領域７ｓ、７ｄを配置することで、拡散層８ｓ、８ｄとウエル６との間の電界を緩和し、耐圧を向上するためである。したがって、拡散層８ｓ、８ｄとウエル６との間に高い耐圧を必要とせず、耐圧が容易に保てるような場合は、拡散層８ｓ、８ｄの接合深さをエクステンション領域７ｓ、７ｄよりも深く形成しても構わない。
【００２７】
ゲート電極Ｇ１の両側の側壁には、例えば酸化シリコン膜を主に含むサイドウォール９が形成されており、拡散層８ｓ、８ｄ、ゲート電極Ｇ１および給電部１ｐの上面には、ニッケルシリサイド膜などからなるシリサイド層１０が形成されている。ゲート電極Ｇ１、サイドウォール９およびシリサイド層１０を含む半導体基板ＳＢの主面上にはストッパ絶縁膜１１が形成され、ストッパ絶縁膜１１上には層間絶縁膜１２が形成されている。層間絶縁膜１２およびストッパ絶縁膜１１上には、層間絶縁膜１２の上面からシリサイド層１０に達するコンタクトホール１３ａが形成され、コンタクトホール１３ａの内部には、ゲート電極Ｇ１、ソース領域Ｓ１、ドレイン領域Ｄ１、給電部１ｐおよびガードリング領域１ｇのそれぞれに所定の電位を供給するための導体からなるコンタクトプラグ１３が形成されている。
【００２８】
層間絶縁膜１２上には、ストッパ絶縁膜１４を介して層間絶縁膜１５が形成されており、層間絶縁膜１５およびストッパ絶縁膜１４は、層間絶縁膜１５の上面から層間絶縁膜１２に達する配線溝１６ａを有しており、配線溝１６ａ内には、それぞれのコンタクトプラグ１３と電気的に接続された金属配線１６が形成されている。
【００２９】
なお、図１のＡ−Ａ線はゲート電極Ｇ１上のコンタクトプラグ１３と平面的に重なっていないため、図２に示す断面図にはゲート電極Ｇ１上のコンタクトホール１３ａおよびコンタクトプラグ１３は示されていない。
【００３０】
また、図１では、拡散層８ｄの輪郭を破線で示している。図１および図２に示すように、拡散層８ｄは拡散層８ｓよりもゲート電極Ｇ１から離れた位置に形成されている。これは、ゲート電極Ｇ１のゲート長方向におけるエクステンション領域７ｄの長さを長くすることで、ゲート電極Ｇ１の下部のウエル６と拡散層８ｄとの間の抵抗値を高めることにより、ゲート電極Ｇ１および拡散層８ｄ間、ならびにウエル６および拡散層８ｄ間のそれぞれにおいて耐圧を高め、リーク電流が発生することを防ぐためである。本実施の形態の高耐圧ＭＯＳＦＥＴＭｎでは、ソース領域Ｓ１よりもドレイン領域Ｄ１の方が高い電圧が印加され、より高い耐圧を必要とするので、図２に示すように、ゲート電極Ｇ１からの距離は、拡散層８ｄの方が拡散層８ｓよりも遠い。また、拡散層８ｓのゲート電極Ｇ１に近い方の端部は、サイドウォール９の側壁であってゲート電極Ｇ１に接していない側壁の直下の近傍に位置しているが、拡散層８ｄのゲート電極Ｇ１に近い方の端部は、サイドウォール９の側壁であってゲート電極Ｇ１に接していない側壁の直下の近傍よりもゲート電極Ｇ１から離れた位置にある。
【００３１】
また、図１に示すように、ゲート電極Ｇ１、ソース領域Ｓ１、ドレイン領域Ｄ１、給電部１ｐおよびガードリング領域１ｇのそれぞれの上部には、コンタクトプラグ１３が複数形成されている。ただし、図２に示すように、エクステンション領域７ｓ、７ｄのそれぞれの上部にはコンタクトプラグ１３は形成されていない。また、ソース領域Ｓ１とドレイン領域Ｄ１との間の領域のゲート電極Ｇ１上にはコンタクトプラグ１３は形成されておらず、ゲート電極Ｇ１に所定の電位を供給するコンタクトプラグ１３はゲート電極Ｇ１の端部の上部に配置されている。ここでは、ゲート電極Ｇ１に所定の電位を供給するコンタクトプラグ１３は、素子分離領域４ｂの直上にゲート電極Ｇ１を介して形成されているが、コンタクトプラグ１３は素子分離領域４ａの直上にゲート電極Ｇ１を介して形成されていても構わない。
【００３２】
上記のように、ソース領域Ｓ１とドレイン領域Ｄ１との間の領域のゲート電極Ｇ１上にコンタクトプラグ１３を配置せず、ゲート電極Ｇ１の端部上にコンタクトプラグ１３を設けている。これは、図２に示すコンタクトホール１３ａおよびコンタクトプラグ１３を形成する工程において、コンタクトホール１３ａを形成するエッチング処理によってゲート電極Ｇ１およびその下部のゲート絶縁膜５までエッチングされ、コンタクトプラグ１３が高耐圧ＭＯＳＦＥＴＭｎのチャネル領域（ソース領域Ｓ１とドレイン領域Ｄ１との間のウエル６）と直接導通することを防ぐためである。ソース領域Ｓ１とドレイン領域Ｄ１との間のチャネル領域が高耐圧ＭＯＳＦＥＴＭｎに所定の電位を供給するコンタクトプラグ１３と電気的に接続された場合、高耐圧ＭＯＳＦＥＴＭｎを正常に動作させることができなくなる。
【００３３】
また、ガードリング領域１ｇ上のコンタクトプラグ１３は、リング状のガードリング領域１ｇの一または複数の領域に偏って配置されているのではなく、ガードリング領域１ｇ上にほぼ均等に、密に多数配置されている。
【００３４】
図１に示す半導体装置の平面での各部のサイズとしては、給電部１ｐの中心を通る線上において、例えば、円形の給電部１ｐの半径は１μｍ、給電部１ｐの端部から最も近いソース領域Ｓ１またはドレイン領域Ｄ１までの距離は２μｍ、ソース領域Ｓ１またはドレイン領域Ｄ１の幅は１０μｍ、ソース領域Ｓ１またはドレイン領域Ｄ１の外周部からガードリング領域１ｇの内周部までの距離を２μｍ、ガードリング領域１ｇの幅を２μｍとして設計できる。すなわち、この場合、一つのガードリング領域１ｇとその内側の複数の高耐圧ＭＯＳＦＥＴＭｎを含む素子は、給電部１ｐの中心からガードリング領域１ｇの外周までの半径が例えば１７μｍとなるため、平面的に半径１７μｍ程度の円形の形状を有するものとなる。
【００３５】
次に、本実施の形態のＭＯＳＦＥＴおよび半導体基板の給電部の効果について説明する。
【００３６】
まず、比較例として、ＭＯＳＦＥＴを一方向に複数並べて配置し、その周囲をガードリング領域で囲んだ場合の半導体装置について、図２５および図２６を用いて説明する。図２５は比較例である半導体装置の平面レイアウトである。図２６は図２５のＣ−Ｃ線における半導体装置の断面図である。
【００３７】
図２５に示すように、比較例の半導体装置では、半導体基板ＳＢ（図２６参照）上に、半導体基板の主面に沿う方向に延在するゲート電極Ｇｏが、ゲート電極Ｇｏのゲート長方向（ゲート電極Ｇｏが延在する方向に直交する方向）に複数並んで配置されている。ゲート電極Ｇｏの両側の半導体基板の主面にはｎ型の半導体領域であるソース領域Ｓｏおよびドレイン領域Ｄｏがそれぞれ形成されており、前記ゲート長方向において、ソース領域Ｓｏとドレイン領域Ｄｏとは交互に配置されており、それぞれのソース領域Ｓｏとドレイン領域Ｄｏとの間にゲート電極Ｇｏが配置されている。つまり、ゲート電極Ｇｏは隣り合うゲート電極Ｇｏとソース領域Ｓｏまたはドレイン領域Ｄｏを共有している。ゲート電極Ｇｏおよびその両側のソース領域Ｓｏおよびドレイン領域Ｄｏは高耐圧ＭＯＳＦＥＴＭｏを構成しており、前記ゲート長方向に複数の高耐圧ＭＯＳＦＥＴＭｏが並んで配置されている。
【００３８】
複数の高耐圧ＭＯＳＦＥＴＭｏは、ｎ型の不純物（例えばＰ（リン））が導入されたウエルＮｓを有する半導体基板ＳＢ（図２６参照）の上面に形成された素子分離領域４ｏに囲まれており、さらにその周囲をガードリング領域５ｇに囲まれている。ガードリング領域５ｇは半導体基板の上面に形成されたｐ＋型の半導体領域であり、高耐圧ＭＯＳＦＥＴＭｏの下部のウエル６ｏ（図２６参照）の電位を制御する目的でも設けられ、一方向に複数並ぶ高耐圧ＭＯＳＦＥＴＭｏを囲むために矩形の形状を有している。矩形のガードリング領域５ｇの角部およびその対角の角部の近傍の上面上にはガードリング領域５ｇに電位を供給するコンタクトプラグ１３が形成形成されている。
【００３９】
ここで、比較例として図２５に示す半導体装置において、矩形のガードリング領域５ｇの内側には、ウエル６ｏ（図２６参照）の電位を制御するための給電部は設けられていない。すなわち、高耐圧ＭＯＳＦＥＴＭｏとガードリング領域５ｇとの間または高耐圧ＭＯＳＦＥＴＭｏ同士の間などには、半導体基板に電位を供給する給電部が形成されていない。
【００４０】
このような半導体装置を動作させ、ドレイン領域Ｄｏに例えば１８Ｖ程度の高い電圧を印加すると、図２６に示すドレイン領域Ｄｏとウエル６ｏとの間に高い電位差が生じ、ドレイン領域Ｄｏとウエル６ｏとの間にリーク電流が流れる虞がある。これを防ぐためにｐ型のウエル６ｏの不純物濃度を低くし、ウエル６ｏをさらに高抵抗にした場合、ウエル６ｏの電気抵抗により基板（ウエル６ｏ）の電位が浮いてしまう。つまり、ガードリング領域５ｇに０Ｖの電圧を印加して基板（ウエル６ｏ）の電位を０Ｖにしようとしても、ウエル６ｏの抵抗値が高いため、高耐圧ＭＯＳＦＥＴＭｏの下部のウエル６ｏには部分的に例えば０．５Ｖなどの電位が生じてしまう。
【００４１】
これにより、図２６に示すように、ウエル６ｏ、ソース領域Ｓｏおよびドレイン領域Ｄｏはバイポーラトランジスタのような動作をする。この寄生バイポーラトランジスタにより、ソース−ドレイン間には容易に電流が流れてしまい、ソース−ドレイン間の耐圧が極端に低くなってしまうため、半導体装置の耐圧が低下する問題がある。
【００４２】
このようにガードリング領域５ｇと高耐圧ＭＯＳＦＥＴＭｏの下部のウエル６ｏとで電位に差が生じる現象は、高耐圧ＭＯＳＦＥＴＭｏの直下の領域のウエル６ｏがガードリング領域５ｇなどのウエル６ｏに対する給電部から離れている程生じやすくなる。すなわち、矩形のガードリング領域５ｇの内側では、特に矩形のガードリング領域５ｇに囲まれた中央部の高耐圧ＭＯＳＦＥＴＭｏの下部のウエル６ｏにおいて、ガードリング領域５ｇの電位に対して局所的に電位差が発生しやすい。これは、高耐圧ＭＯＳＦＥＴＭｏの直下の領域のウエル６ｏがガードリング領域５ｇから離れている程ガードリング領域５ｇとの間の距離が長くなり、その距離の分だけガードリング領域５ｇと高耐圧ＭＯＳＦＥＴＭｏの直下の領域のウエル６ｏとの間の抵抗値が高まるためである。
【００４３】
すなわち、一方向に並ぶＭＯＳＦＥＴを矩形のガードリング領域で囲った半導体装置の場合、一部のＭＯＳＦＥＴが所望の耐圧を得られなくなる問題がある。このような問題を回避するために、ガードリング領域から近い位置に高耐圧ＭＯＳＦＥＴを配置することが考えられるが、その場合、図２５に示す比較例よりも少ない数の高耐圧ＭＯＳＦＥＴを一つの単位として、より小さい矩形のガードリング領域で囲むことになる。その場合、半導体装置においてガードリング領域の占める面積が多くなるため、半導体装置の微細化および半導体素子の高集積化の妨げとなる。
【００４４】
これに対し、本実施の形態では、図１に示すように給電部１ｐを中心として放射状に延在するゲート電極Ｇ１を有する複数の高耐圧ＭＯＳＦＥＴＭｎをリング状（環状）に並べて配置し、その周囲をリング状のガードリング領域１ｇにより囲っている。これにより、それぞれの高耐圧ＭＯＳＦＥＴＭｎとガードリング領域（給電部）１ｇとの距離がいずれも均等になるため、局所的に高耐圧ＭＯＳＦＥＴＭｎの耐圧が低下することがない。しかし、それだけではガードリング領域１ｇから高耐圧ＭＯＳＦＥＴＭｎまでの距離が長いことは比較例と同様であり、高耐圧ＭＯＳＦＥＴＭｎのソース−ドレイン間の耐圧が低下する虞があるため、本実施の形態では、さらに給電部を密に形成するために、リング状に並べられた高耐圧ＭＯＳＦＥＴＭｎの中央に、ウエル６（図２参照）に所定の電位を供給する給電部１ｐを設けている。
【００４５】
このように、図２５に示した比較例に比べてウエル６の電位を制御するための給電部である給電部１ｐおよびガードリング領域１ｇが密に形成されるため、給電部１ｐと高耐圧ＭＯＳＦＥＴＭｎとの距離が近くなる。したがって、高耐圧ＭＯＳＦＥＴＭｎの下部のウエル６の電位がガードリング領域１ｇおよび給電部１ｐの電位と異なる電位となることを防ぐことで図２６に示す寄生バイポーラトランジスタが形成されることを防ぎ、高耐圧ＭＯＳＦＥＴＭｎの耐圧を高めることができる。つまり、図２に示すドレイン領域Ｄ１とウエル６との間にリーク電流が流れることを防ぐためにウエル６の不純物濃度を下げて高抵抗化したとしても、高耐圧ＭＯＳＦＥＴＭｎの近傍に密にガードリング領域１ｇおよび給電部１ｐが形成されているため、ウエル６の電位が浮くことを防ぐことができ、ソース領域Ｓ１とドレイン領域Ｄ１との間の耐圧を高めることができる。
【００４６】
なお、図２５に示す比較例では、ガードリング領域５ｇ上の特定の領域に偏ってコンタクトプラグ１３が配置されているのに対し、本実施の形態の半導体装置では、図１に示すようにガードリング領域１ｇ上には、ほぼ均一にコンタクトプラグ１３が配置されているため、ガードリング領域１ｇの全体に均一に電位を供給することができる。また、ガードリング領域１ｇ上にはコンタクトプラグ１３が密に形成されているため、比較例のように一または複数の領域に偏ってコンタクトプラグ１３を配置する場合に比べて用意にガードリング領域１ｇに電位を供給することができる。
【００４７】
次に、本実施の形態の半導体装置の製造方法について、図３〜図１５を用いて説明する。図３〜図５、図７〜図１０および図１２〜図１５は本実施の形態の半導体装置の製造工程中の断面図であり、図１のＡ−Ａ線における断面と同じ位置の断面を示している。図６および図１１は本実施の形態の半導体装置の製造工程中の平面レイアウトである。
【００４８】
まず、図３に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備する。続いて、半導体基板ＳＢの主面に素子分離領域４ａ、４ｂおよび４ｃを形成する。素子分離領域４ａ、４ｂおよび４ｃは酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法などにより形成される。例えば、半導体基板ＳＢの上面に形成された溝（素子分離溝）１ａに埋め込まれた絶縁膜により、素子分離領域４ａ、４ｂおよび４ｃを形成することができる。ここで、素子分離領域４ａおよび４ｂは、それぞれ平面的に同心円状に配置されたリング状の領域として形成される（図６参照）。
【００４９】
その後、熱処理により半導体基板ＳＢの上面に酸化シリコン膜を形成する。続いて、半導体基板ＳＢの上面にｎ型のウエルＮｓを形成した後、ｐ型のウエル６を形成する。このとき、ウエルＮｓは、例えばリン（Ｐ）などのｎ型の不純物を半導体基板ＳＢの主面にイオン注入することなどによって形成される。ウエル６は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢの主面にイオン注入することなどによって形成される。なお、フォトリソグラフィ技術を用いて、高耐圧ＭＯＳＦＥＴを形成する領域とその他の給電部などを形成する領域とで、不純物の濃度を変えて打ち分けることも可能である。前記酸化シリコン膜はスルー膜として、ウエル６などを形成する工程でのイオン注入の際に、半導体基板ＳＢの上面に打ち込まれるイオンにより半導体基板ＳＢの上面がダメージを受けることを防ぐ働きを有する。
【００５０】
続いて、ウェットエッチングにより、前記酸化シリコン膜を除去する。この際、半導体基板ＳＢの上面の酸化シリコン膜が除去されるが、素子分離領域４ａ〜４ｃも主に酸化シリコン膜からなるため、このウェットエッチング工程により素子分離領域４ａ〜４ｃの上面の一部が除去される。したがって、素子分離領域４ａ〜４ｃの上面はウエル６が形成された半導体基板ＳＢの最も高い上面よりも低くなり、素子分離領域４ａ〜４ｃの形成されている領域だけ半導体基板ＳＢの主面が凹むような構成となる。つまり、素子分離領域４ａ〜４ｃのそれぞれの端部には、素子分離領域４ａ〜４ｃよりも高い位置に上面を有する半導体基板ＳＢとの界面近傍において段差が形成されている。
【００５１】
次に、図４に示すように、半導体基板ＳＢの主面上の全面に比較的厚い酸化シリコン膜からなる絶縁膜５ａをＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法、ウェット酸化法、または熱酸化法により形成した後、ＣＶＤ法などにより半導体基板ＳＢの主面の全面上に、導体膜であるポリシリコン膜Ｇａを堆積する。
【００５２】
次に、図５に示すように、フォトリソグラフィ技術およびドライエッチングを用いて、ポリシリコン膜Ｇａおよび絶縁膜５ａを選択的に除去することで、半導体基板ＳＢ上に絶縁膜５ａからなるゲート絶縁膜５と、ゲート絶縁膜５上に配置されたポリシリコン膜Ｇａからなるゲート電極Ｇ１を形成する。
【００５３】
図６には、半導体基板ＳＢ（図示しない）上にゲート電極Ｇ１を形成した時点での製造工程中の半導体装置の平面レイアウトを示している。図６に示すように、半導体基板ＳＢの上面には同心円のリング状の素子分離領域４ａ、４ｂが形成されており、リング形状の素子分離領域４ａ、４ｂの中心の位置から半導体基板ＳＢの主面に沿って放射状に延びる方向に延在するゲート電極Ｇ１が複数形成されている。ゲート電極Ｇ１はリング状の素子分離領域４ａ、４ｂの中心部を中心とした円周上に並んで複数配置されている。前記中心部から放射状に延在して設けられた各ゲート電極Ｇ１の延在方向の一方の端部はリング状の素子分離領域４ａ上に配置され、ゲート電極Ｇ１のもう一方の端部は他のリング状の素子分離領域４ｂ上に配置されている。
【００５４】
次に、図７に示すように、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））をイオン注入することにより、半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域７ｓ、７ｄを形成する。この工程では、フォトリソグラフィ技術により、高耐圧ＭＯＳＦＥＴＭｎが形成される領域以外の領域をフォトレジスト膜により覆った状態でｎ型の不純物（例えばＰ（リン））を半導体基板ＳＢの主面に導入するため、ゲート電極Ｇ１の近傍の半導体基板ＳＢの上面のみにエクステンション領域７ｓ、７ｄが形成される。すなわち、このイオン注入工程によりイオンが打ち込まれるのは、素子分離領域４ａと素子分離領域４ｂとの間の領域のみである。
【００５５】
次に、図８に示すように、例えばＣＶＤ法により半導体基板ＳＢの主面上の全面に酸化シリコン膜からなる絶縁膜を形成（堆積）した後、異方性エッチングにより前記絶縁膜を一部除去してエクステンション領域７ｓ、７ｄの上面を露出させることにより、ゲート電極Ｇ１の両側の側壁に前記絶縁膜からなるサイドウォール９を形成する。なお、このサイドウォール９は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次ＣＶＤ法などにより形成した積層構造を有する絶縁膜により形成しても構わない。
【００５６】
次に、図９に示すように、高耐圧ＭＯＳＦＥＴを形成する領域以外の領域と、エクステンション領域７ｄの上面の一部をフォトレジスト膜により覆い、前記フォトレジスト膜をマスクとして半導体基板ＳＢの上面にｎ型の不純物（例えばＡｓ（ヒ素））を相対的に高い濃度でイオン注入することにより、半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層８ｓ、８ｄを形成する。その後、フォトレジスト膜をアッシングにより除去する。拡散層８ｓ、８ｄはエクステンション領域７ｓ、７ｄよりも高い不純物濃度を有しているため、エクステンション領域７ｓ、７ｄよりも高い導電率を有している。
【００５７】
このときフォトレジスト膜で覆うエクステンション領域７ｄの一部の領域は、半導体基板ＳＢの主面においてゲート電極Ｇ１およびサイドウォール９から露出しているエクステンション領域７ｄの上面の、ゲート電極Ｇ１のゲート長方向の端部であってサイドウォール９と接している領域である。すなわち、平面的にサイドウォール９に接している領域のエクステンション領域７ｄの上面を前記フォトレジスト膜により覆い、平面的にサイドウォール９から離れている領域のエクステンション領域７ｄの上面を前記フォトレジスト膜から露出させる。この状態で、上述したようにイオン注入を行うことで、半導体基板ＳＢの上面のサイドウォール９から離れた位置に拡散層８ｄを形成することができる。
【００５８】
この場合、サイドウォール９をマスクとして形成された拡散層８ｓからゲート電極Ｇ１までの距離よりも、前記フォトレジスト膜をマスクとして形成された拡散層８ｄからゲート電極Ｇ１までの距離の方が長くなる。このように拡散層８ｄをサイドウォール９およびゲート電極Ｇ１から離れた位置に配置し、拡散層８ｄとゲート電極Ｇ１の直下のウエル６までの距離を長くすることにより、拡散層８ｄからゲート電極Ｇ１の直下のウエル６までの間のエクステンション領域７ｄの長さを長くし、エクステンション領域７ｄの抵抗値を高めることで、ドレイン−ウエル間、ドレイン−ゲート間、およびドレイン−ソース間のそれぞれの耐圧を高めることができる。
【００５９】
なお、上述のように、拡散層８ｄをサイドウォール９およびゲート電極Ｇ１から離れた位置に形成することは、必ずしも必要ではない。すなわち、拡散層８ｄを拡散層８ｓと同様に、サイドウォール９に対して自己整合的に形成してもよい。
【００６０】
拡散層８ｓ、８ｄはゲート電極Ｇ１の両側の半導体基板ＳＢの上面に形成されるが、フォトレジスト膜が形成されているその他の領域の半導体基板ＳＢの上面には形成されない。ここでは、拡散層８ｓ、８ｄは、隣接するエクステンション領域７ｓ、７ｄのそれぞれよりも浅い接合深さで形成する。これにより、低抵抗な拡散層８ｓ、８ｄと半導体基板ＳＢとの間に、各拡散層よりも高抵抗なエクステンション領域７ｓ、７ｄをそれぞれ介在させることで、拡散層８ｓ、８ｄと半導体基板ＳＢと間の耐圧を高めることができる。
【００６１】
なお、本実施の形態では拡散層８ｓ、８ｄの接合深さをエクステンション領域７ｓ、７ｄのそれぞれよりも浅い接合深さで形成しているが、拡散層８ｓ、８ｄと半導体基板ＳＢとの耐圧が確保できるのであれば、拡散層８ｓ、８ｄの接合深さをエクステンション領域７ｓ、７ｄのそれぞれよりも深い接合深さで形成して形成しても構わない。
【００６２】
以上の工程により、半導体基板ＳＢ上には、ゲート電極Ｇ１と、エクステンション領域７ｓおよび拡散層８ｓからなるソース領域Ｓ１と、エクステンション領域７ｄおよび拡散層８ｄからなるドレイン領域Ｄ１とを有する高耐圧ＭＯＳＦＥＴＭｎが複数形成される。複数のゲート電極Ｇ１は平面的にリング状に並べて配置されており、それぞれのゲート電極Ｇ１の両側の半導体基板ＳＢの上面にソース領域Ｓ１およびドレイン領域Ｄ１が形成される。ソース領域Ｓ１およびドレイン領域Ｄ１はいずれも二つのゲート電極Ｇ１に挟まれる領域の半導体基板ＳＢの上面に形成されるため、隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士はソース領域Ｓ１またはドレイン領域Ｄ１を共有している。複数の高耐圧ＭＯＳＦＥＴＭｎは、それぞれの高耐圧ＭＯＳＦＥＴＭｎを構成するゲート電極のゲート幅方向の延長線が交わる点を中心とした円周上に並べて配置されている。
【００６３】
次に、図１０に示すように、高耐圧ＭＯＳＦＥＴＭｎをフォトレジスト膜により覆い、前記フォトレジスト膜をマスクとして半導体基板ＳＢの上面にｐ型の不純物（例えばＢ（ホウ素））を相対的に高い濃度でイオン注入することにより、半導体基板ＳＢの主面にｐ＋型の半導体領域であるガードリング領域１ｇおよび給電部１ｐを形成する。その後、フォトレジスト膜をアッシングにより除去する。このとき、ゲート電極Ｇ１、エクステンション領域７ｓ、７ｄおよび拡散層８ｓ、８ｄはフォトレジスト膜により覆われているため、ｐ型の不純物（例えばＢ（ホウ素））は導入されない。すなわち、ｐ型の不純物（例えばＢ（ホウ素））が導入されるのはリング状の平面形状を有する素子分離領域４ａの内側の半導体基板ＳＢの上面と、素子分離領域４ｂと素子分離領域４ｃとの間の半導体基板ＳＢの上面のみである。
【００６４】
ここで、ガードリング領域１ｇおよび給電部１ｐが形成された製造工程中の半導体装置を図１１に示す。図１１に示すように、ガードリング領域１ｇは、リング状に複数配置されたゲート電極Ｇ１よりも外側の領域にリング状の素子分離領域４ｂを介してリング状に形成されている。また、給電部１ｐは、リング状に複数配置されたゲート電極Ｇ１よりも内側の領域にリング状の素子分離領域４ａを介して形成されており、リング状のガードリング領域１ｇ、素子分離領域４ａ、４ｂおよび高耐圧ＭＯＳＦＥＴＭｎのそれぞれの輪の中心に位置している。
【００６５】
次に、図１２に示すように、周知のサリサイドプロセスにより、ガードリング領域１ｇ、給電部１ｐ、ゲート電極Ｇ１、拡散層８ｓおよび８ｄのそれぞれの表面をシリサイド化し、シリサイド層１０を形成する。シリサイド化の手順としては、まず半導体基板ＳＢの上面にＣＶＤ法により酸化シリコン膜を堆積し、続いてフォトリソグラフィ技術およびエッチングを用いて、エクステンション領域７ｄの上面を覆う前記酸化シリコン膜以外の領域の前記酸化シリコン膜を除去する。このとき、拡散層８ｄでは前記酸化シリコン膜を除去する領域を拡散層８ｄよりも内側に形成する。すなわち、拡散層８ｄの上面の端部は前記酸化シリコン膜で覆ったままにし、拡散層８ｄの上面の中央部のみを前記酸化シリコン膜から露出させる。また、前記酸化シリコン膜が拡散層８ｓ、８ｄ、給電部１ｐ、ガードリング領域１ｇおよびゲート電極Ｇ１では前記酸化シリコン膜がそれぞれの上面を覆わないように前記酸化シリコン膜を加工する。なお、図１２では前記酸化シリコン膜の図示を省略している。
【００６６】
その後、半導体基板ＳＢの主面の全面上にスパッタリングで金属膜を堆積し、続いて半導体基板ＳＢを熱処理した後、未反応の金属膜をウェットエッチングで除去することで、シリサイド層１０を形成する。その後、エクステンション領域７ｄ上の残りの前記酸化シリコン膜をウェットエッチングにより除去する。このとき、上述したように、拡散層８ｄの上面の端部は前記酸化シリコン膜により覆われていたため、シリサイド層１０は拡散層８ｄの上面の端部には形成されない。シリサイド層１０の部材としては、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを例示することができる。
【００６７】
上記シリサイド層１０の形成工程において、前記酸化シリコン膜をエクステンション領域７ｄ上に形成するのは、シリサイド層１０がエクステンション領域７ｄ上にまで形成されることを防ぐためである。また、拡散層８ｄの上面の中央部のみを前記酸化シリコン膜から露出させたのは、前記酸化シリコン膜が形成されていない領域にシリサイド層１０を形成する際、前記酸化シリコン膜を除去される位置の合わせずれによりエクステンション領域７ｄの上面にシリサイド層１０が形成されることを防ぐためである。この結果、シリサイド層１０は平面的に拡散層８ｄの端部より内側に形成されるため、シリサイド層１０がエクステンション領域７ｄの上面に形成されること防ぐことができ、高耐圧ＭＯＳＦＥＴＭｎの耐圧を向上させることができる。
【００６８】
次に、図１３に示すように、半導体基板ＳＢの主面上の全面に、例えばＣＶＤ法により窒化シリコン膜からなるストッパ絶縁膜１１および酸化シリコン膜からなる層間絶縁膜１２を順次形成（堆積）する。
【００６９】
次に、図１４に示すように、層間絶縁膜１２の上面からガードリング領域１ｇ、給電部１ｐ、拡散層８ｓおよび８ｄのそれぞれの上面に形成されたシリサイド層１０に達するコンタクトホール１３ａを形成する。
【００７０】
続いて、コンタクトホール１３ａ内にチタンまたは窒化チタン等の薄いバリア導体膜を形成した後、コンタクトホール１３ａ内にタングステン膜を充填することにより、前記タングステン膜からなるコンタクトプラグ１３を形成する。なお、図示していない他の領域では、同工程によって、層間絶縁膜１２の上面からゲート電極Ｇ１の上部に形成されたシリサイド層１０に達するコンタクトホールおよびコンタクトプラグが形成される。
【００７１】
次に、図１５に示すように、周知の技術であるダマシンプロセスによって、層間絶縁膜１２およびコンタクトプラグ１３上にストッパ絶縁膜１４、層間絶縁膜１５および金属配線１６を形成することで、図１５および図１に示す本実施の形態の半導体装置が完成する。
【００７２】
なお、本実施の形態では拡散層８ｓ、８ｄを形成した後にガードリング領域１ｇおよび給電部１ｐを形成しているが、この手順を逆に行っても良い。すなわち、図９を用いて説明した拡散層８ｓ、８ｄの形成工程の前に、図１０を用いて説明したガードリング領域１ｇおよび給電部１ｐの形成工程を行っても構わない。
【００７３】
前述の通り、本実施の形態の半導体装置の特徴は、図１に示すように高耐圧ＭＯＳＦＥＴＭｎをリング状に並べて配置し、それぞれの高耐圧ＭＯＳＦＥＴＭｎの下部のウエル６（図２参照）の電位を制御するために、ウエル６への給電部であるガードリング領域１ｇで複数の高耐圧ＭＯＳＦＥＴＭｎの周囲を囲い、さらに、リング状に配置された複数の高耐圧ＭＯＳＦＥＴＭｎの中心部にウエル６への給電部１ｐを設けていることにある。
【００７４】
これにより、リング状のガードリング領域１ｇと、その中心に形成された給電部１ｐとを介してウエル６の電位を制御することで、ウエル６の電位が上昇することを防ぐことができるため、ドレイン、ソースおよびウエルの間に寄生バイポーラトランジスタが形成されることを防ぎ、高耐圧ＭＯＳＦＥＴＭｎのソース−ドレイン間の耐圧を高めることができる。
【００７５】
上述したガードリング領域１ｇに囲まれた複数の高耐圧ＭＯＳＦＥＴＭｎおよび給電部１ｐとガードリング領域１ｇとを一単位のＭＯＳＦＥＴＭｓとすると、半導体基板ＳＢ（図示しない）上には、図１６に示すように一単位のＭＯＳＦＥＴＭｓが複数配置されることが考えられる。なお、図１６は本実施の形態の半導体装置を示す平面レイアウトである。
【００７６】
半導体基板ＳＢ（図示しない）上に複数のＭＯＳＦＥＴＭｓをできるだけ密に配置するためには、図１６に示すように三つのＭＯＳＦＥＴＭｓのそれぞれの中心を結ぶ線（図１６に示す破線）が正三角形を形成するようにＭＯＳＦＥＴＭｓを配置することが望ましい。
【００７７】
このように、複数のＭＯＳＦＥＴＭｓをマトリクス状に縦と横とに並べて配置するのではなく、ある第１方向に並べた複数のＭＯＳＦＥＴＭｓの列を複数並べて配置する際、隣り合う第１列と第２列のそれぞれのＭＯＳＦＥＴＭｓ同士の中心を結ぶ線が前記第１方向に直交する第２方向に平行にならないように、第１列と第２列とをずらして並べることが望ましい。
【００７８】
つまり、給電部１ｐ、高耐圧ＭＯＳＦＥＴＭｎおよびガードリング領域１ｇを有するＭＯＳＦＥＴＭｓは、半導体基板ＳＢ（図示しない）の主面において第１方向に延在する列を構成して複数配置されており、前記列は第１方向に直交する第２方向に複数並んで配置されている。隣り合う二つの列の一方の列を構成する一つのＭＯＳＦＥＴＭｓの中心である給電部１ｐは、隣り合う前記二つの列のもう一方の列を構成する二つのＭＯＳＦＥＴＭｓであって、前記第１方向に隣り合うＭＯＳＦＥＴＭｓのそれぞれの給電部１ｐ同士の中間点から前記第２方向に延在する直線上に配置されている。
【００７９】
したがって、隣り合う二つの列の一方の列を構成する一つの給電部１ｐと、隣り合う二つの列のもう一方の列を構成し、且つ前記第１方向に隣り合う二つの給電部１ｐとは、一つの正三角形のそれぞれの各頂点に位置するように形成されている。
【００８０】
この場合、例えば一つのＭＯＳＦＥＴＭｓの周りを囲むように形成された六つのＭＯＳＦＥＴＭｓの中心は、中央のＭＯＳＦＥＴＭｓを中心とした正六角形のそれぞれの角に配置される。つまり、隣り合うＭＯＳＦＥＴＭｓ同士の中心を結ぶ距離を半径とする円をあるＭＯＳＦＥＴＭｓの中心部を中心として描くと、前記円の円周上には六つのＭＯＳＦＥＴＭｓの中心が位置することになる。なお、図１６には示していないが、ここではＭＯＳＦＥＴＭｓ同士の間の半導体基板の上面には素子分離領域が形成されている。
【００８１】
上記のようにＭＯＳＦＥＴＭｓを平面的に正三角形の頂点に位置するように配置することで、ＭＯＳＦＥＴＭｓを密に配置し、ＭＯＳＦＥＴＭｓをマトリクス状に配置する場合に比べて半導体装置の面積を縮小し、また半導体装置を高集積化することができる。
【００８２】
本実施の形態では、一つのリング状に配置された高耐圧ＭＯＳＦＥＴＭｎについて説明したが、図１７に示すように、さらに複数のリング状に配置された高耐圧ＭＯＳＦＥＴＭｎを形成しても良い。図１７は本実施の形態の半導体装置の変形例を示す平面レイアウトである。
【００８３】
すなわち、リング状のガードリング領域１ｇの外側にさらにリング状に並べられた高耐圧ＭＯＳＦＥＴＭｎを形成し、その周りをガードリング領域２ｇにより囲んでも良い。例えば、図１７に示すように、ガードリング領域１ｇの外側に素子分離領域４ｃを介して複数の高耐圧ＭＯＳＦＥＴＭｎが給電部１ｐを中心とする円周上に並んで配置されており、さらにその外側に素子分離領域４ｄを介してリング状（環状）のガードリング領域２ｇが形成され、その外側に素子分離領域４ｅが形成されている構造とすることができる。
【００８４】
つまり、給電部１ｐと、給電部１ｐを中心として環状に形成されたガードリング領域２ｇとの間に、給電部１ｐを中心として環状に形成されたガードリング領域１ｇが形成され、給電部１ｐとガードリング領域１ｇとの間およびガードリング領域１ｇとガードリング領域２ｇとの間のそれぞれに高耐圧ＭＯＳＦＥＴＭｎを形成しても良い。
【００８５】
この場合も、図１に示した半導体装置と同様に、ガードリング領域１ｇおよび２ｇに挟まれた高耐圧ＭＯＳＦＥＴＭｎはその近傍に密にウエルの給電部であるガードリング領域１ｇおよび２ｇが配置されることで、高耐圧ＭＯＳＦＥＴＭｎの下部のウエルの電位を制御することを可能とし、高耐圧ＭＯＳＦＥＴＭｎのソース−ドレイン間の耐圧を高めることができる。
【００８６】
また、図１に示す半導体装置では、リング状に並んで配置され、隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士がソース領域Ｓ１またはドレイン領域Ｄ１を共有しているため、それぞれを互いに独立して制御することが難しい。これに対し、一つのガードリング領域１ｇ内の高耐圧ＭＯＳＦＥＴＭｎを個別に制御する場合は、図１８に示すように、リング状に並んで配置されて隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士の間に素子分離領域４ｔを形成すると良い。図１８は本実施の形態の半導体装置の変形例を示す平面レイアウトである。
【００８７】
すなわち、隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士で共有しているソース領域Ｓ１またはドレイン領域Ｄ１を素子分離領域４ｔにより分割し、前記隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士がソース領域Ｓ１またはドレイン領域Ｄ１を共有せず、前記隣り合う高耐圧ＭＯＳＦＥＴＭｎのそれぞれが電気的に絶縁されて独立したソース領域Ｓ１またはドレイン領域Ｄ１を有する構造とする。ここでは、上記のように隣り合う高耐圧ＭＯＳＦＥＴＭｎ同士の間に素子分離領域４ｔが形成されている箇所が、給電部１ｐを中心とする円周上に２箇所形成されているものとする。
【００８８】
図１８の平面レイアウトに示すように、給電部１ｐを中心とする円周上に並び、隣り合うゲート電極Ｇ１同士の間の半導体基板ＳＢ（図示しない）の上面に素子分離領域４ｔを形成することにより、ガードリング領域１ｇ内の高耐圧ＭＯＳＦＥＴＭｎを分割し、それぞれの高耐圧ＭＯＳＦＥＴＭｎを個別に動作させることができる。このように隣り合うゲート電極Ｇ１同士の間に素子分離領域４ｔを形成して当該ゲート電極Ｇ１同士の間に十分な面積を有するソース領域Ｓ１またはドレイン領域Ｄ１を形成できない場合、素子分量域を挟むように配置されたそれぞれのゲート電極Ｇ１はＭＯＳＦＥＴのゲート電極としては機能しないダミーゲート電極となる場合が考えられる。このように、複数の高耐圧ＭＯＳＦＥＴＭｎは、給電部１ｐを中心とする円周上の２箇所の領域に形成された素子分離領域４ｔによって分割されているが、素子分離領域４ｔが形成される領域は同円周上において、３箇所以上あっていても構わない。
【００８９】
素子分離領域４ｔは例えば給電部１ｐを中心として放射状に延在する２本以上のフィールド領域であり、素子分離領域４ｔの延在方向の一方の端部は素子分離領域４ａに接続され、もう一方の端部は素子分離領域４ｂに接続されている。このため、素子分離領域４ａおよび４ｂは素子分離領域４ｔを介して一体となっている。
【００９０】
また、本実施の形態の半導体装置の変形例を示す平面レイアウトである図１９に示すように、リング状に配置されたソース領域Ｓ１およびドレイン領域Ｄ１のうち、いずれか一つまたは複数のソース領域Ｓ１またはドレイン領域Ｄ１を、ウエル６（図２参照）の電位を制御するための給電部２ｐとしても良い。すなわち、給電部１ｐを中心とする円周上において隣り合うゲート電極Ｇ１同士の間に、給電部２ｐを形成する。図１９では、図を分かりやすくするために、給電部であるガードリング領域１ｇ、給電部１ｐおよび給電部２ｐにハッチングを付して示している。
【００９１】
この場合、給電部２ｐはｎ＋型の半導体領域ではなく、ガードリング領域１ｇおよび給電部１ｐと同じ工程で形成されたｐ＋型の半導体領域とする。このようにウエル６に所定の電位を供給する給電部をさらに増やすことで、給電部を密に配置し、ウエル６の電位の上昇をさらに容易に抑えることができる。
【００９２】
（実施の形態２）
前記実施の形態１では、図１に示すようにリング状のガードリング領域１ｇの中心に形成された給電部１ｐから放射状に延びる方向に延在するゲート電極Ｇ１を有する高耐圧ＭＯＳＦＥＴＭｎを有する半導体装置について説明した。本実施の形態では、半導体基板上に中心の給電部から順に同心円状に形成されたゲート電極を有する高耐圧ＭＯＳＦＥＴおよびガードリング領域を含む半導体装置について説明する。
【００９３】
まず、図２０および図２１を用いて本実施の形態の半導体装置を説明する。図２０は本実施の形態の半導体装置であって、半導体基板上に形成された高耐圧ＭＯＳＦＥＴおよび半導体基板への給電部を示す平面レイアウトである。なお、半導体基板上にはサイドウォール、シリサイド層、ストッパ絶縁膜、層間絶縁膜、ストッパ絶縁膜および金属配線などが形成されているが、図２０ではこれらの構造体の図示は省略している。図２１は、図２０のＢ−Ｂ線における断面図である。
【００９４】
図２０に示すように、本実施の形態の半導体装置は半導体基板（図示しない）上に形成された給電部１ｐと、給電部１ｐを中心として順に同心円状に形成された素子分離領域４ａ、ドレイン領域Ｄ２、ゲート電極Ｇ２、ソース領域Ｓ２、素子分離領域４ｂおよびガードリング領域１ｇとを有している。ガードリング領域１ｇの内側の素子分離領域４ａ、ドレイン領域Ｄ２、ゲート電極Ｇ２、ソース領域Ｓ２および素子分離領域４ｂとガードリング領域１ｇとは平面的にリング状（環状）の形状を有し、給電部１ｐは円形の平面形状を有している。
【００９５】
すなわち、平面において、円形の給電部１ｐはリング状の素子分離領域４ａに囲まれており、素子分離領域４ａはリング状のドレイン領域Ｄ２に囲まれており、ドレイン領域Ｄ２はリング状のゲート電極Ｇ２に囲まれており、ゲート電極Ｇ２はリング状のソース領域Ｓ２に囲まれており、ソース領域Ｓ２はリング状の素子分離領域４ｂに囲まれており、素子分離領域４ｂはリング状のガードリング領域１ｇに囲まれている。
【００９６】
図２０に示す半導体装置の平面での各部のサイズとしては、給電部１ｐの中心を通る線上において、例えば、円形の給電部１ｐの中心からドレイン領域Ｄ２の外周までの距離は６μｍ、ゲート電極Ｇ２のゲート長は２μｍ、ソース領域Ｓ２の幅は２μｍ、ソース領域Ｓ２の外周部からガードリング領域１ｇの外周部までの距離を２μｍとして設計できる。すなわち、この場合、一つのガードリング領域１ｇとその内側の複数の高耐圧ＭＯＳＦＥＴＭｎを含む素子は、ガードリング領域１ｇの中心からガードリング領域１ｇの外周までの半径が例えば１２μｍとなるため、平面的に半径１２μｍ程度の円形の形状を有するものとなる。
【００９７】
リング状のゲート電極Ｇ２、リング状のソース領域Ｓ２およびドレイン領域Ｄ２は高耐圧ＭＯＳＦＥＴＭｎを構成しており、図２１に示すように、ソース領域Ｓ２はエクステンション領域７ｓおよび拡散層８ｓにより構成され、ドレイン領域Ｄ２はエクステンション領域７ｄおよび拡散層８ｄにより構成されている。図２１に示す断面図は、図２に示す断面図とほぼ同様の構造を有している。
【００９８】
次に、本実施の形態の半導体装置の効果について説明する。
【００９９】
まず、比較例として示した図２５のＤ−Ｄ線における断面図を図２７に示す。図２７は、図２５に示すゲート電極Ｇｏの端部を示す比較例の半導体装置の断面図である。
【０１００】
図２７に示すように、ゲート電極Ｇｏの端部は半導体基板ＳＢの上面の素子分離領域４ｏ上にゲート絶縁膜５を介して形成されている。ここで、素子分離領域（フィールド領域）４ｏの上面は、いずれも半導体基板ＳＢの主面に沿う方向の端部以外の領域が半導体基板ＳＢの下側の方向に凹む形状を有している。すなわち、素子分離領域４ｏの前記端部の近傍では、半導体基板ＳＢの上面に段差が形成されているため、アクティブ領域のウエル６ｏ上のゲート電極Ｇｏよりもフィールド領域である素子分離領域４ｏ上のゲート電極Ｇｏの方が低い位置に形成される。
【０１０１】
このとき、素子分離領域４ｏの端部の前記段差の近傍（図２７に破線で示す領域）では、ウエル６ｏとゲート電極Ｇｏとの間の絶縁膜の絶縁性が低下し、ウエル６ｏとゲート電極Ｇｏとの間でリーク電流が発生しやすくなる問題がある。このような問題は、段差が形成される素子分離領域４ｏ上にゲート電極Ｇｏの一部が形成されることにより発生する。
【０１０２】
これに対し、本実施の形態では図２０に示すように半導体基板ＳＢ（図２１参照）上にはリング状のゲート電極Ｇ２が形成されており、ゲート電極Ｇ２の輪の内側には、ゲート電極Ｇ２の内周に沿って半導体基板ＳＢの上面にドレイン領域Ｄ２が形成されており、ゲート電極Ｇ２の輪の外側には、ゲート電極Ｇ２の外周に沿って半導体基板ＳＢの上面にソース領域Ｓ２が形成されている。すなわち、ゲート電極Ｇ２はいずれの領域においても素子分離領域４ａ、４ｂおよび４ｃの直上には配置されていない。したがって、本実施の形態では、段差を有する素子分離領域４ａ上、素子分離領域４ｂ上および素子分離領域４ｃ上にゲート電極Ｇ２が形成されていないため、ウエル６（図２１参照）とゲート電極Ｇ２との間でリーク電流が発生することを防ぐことができる。
【０１０３】
また、本実施の形態では、前記実施の形態１と同様に、リング状のガードリング領域１ｇと、その中心に形成された給電部１ｐとを介してウエル６の電位を制御することで、ウエル６の電位が上昇することを防ぐことができるため、ドレイン、ソースおよびウエルの間に寄生バイポーラトランジスタが形成されることを防ぎ、高耐圧ＭＯＳＦＥＴＭｎのソース−ドレイン間の耐圧を高めることができる。
【０１０４】
また、前記実施の形態１と同様に、ゲート電極Ｇ２、ソース領域Ｓ２、ドレイン領域Ｄ２、ガードリング領域１ｇおよび給電部１ｐに所定の電位を供給するコンタクトプラグ１３を、ゲート電極Ｇ２上、ソース領域Ｓ２上、ドレイン領域Ｄ２上、ガードリング領域１ｇ上および給電部１ｐ上にそれぞれ密に複数形成することにより電位の供給を容易にしている。したがって、例えばガードリング領域１ｇ上の一部の領域にのみコンタクトプラグ１３を形成した場合に比べて、よりウエル６の電位の上昇を抑えることができる。
【０１０５】
本実施の形態の半導体装置は、前記実施の形態１の半導体装置と異なる点は平面レイアウトのみであり、製造工程は同様であるのでここでは図２０および図２１に示す半導体装置の製造工程の説明は省略する。
【０１０６】
なお、ここではリング状のゲート電極Ｇ２の内側にドレイン領域Ｄ２を配置し、ゲート電極Ｇ２の外側にソース領域Ｓ２を配置したが、逆にゲート電極Ｇ２の内側にソース領域Ｓ２を配置し、ゲート電極Ｇ２の外側にドレイン領域Ｄ２を配置しても構わない。
【０１０７】
また、ここでは図２０および図２１を用いて、ガードリング領域１ｇの内側に一つのリング状のゲート電極Ｇ２が形成された半導体装置について説明したが、一つのガードリング領域１ｇの内側には複数のゲート電極Ｇ２を形成し、複数の高耐圧ＭＯＳＦＥＴＭｎを形成しても良い。
【０１０８】
すなわち、本実施の形態の半導体装置の変形例を示す平面レイアウトである図２２に示すように、給電部１ｐを中心として、給電部１ｐから順に素子分離領域４ａ、ソース領域Ｓ２、ゲート電極Ｇ２、ドレイン領域Ｄ２、ゲート電極Ｇ２、ソース領域Ｓ２、素子分離領域４ｂ、ガードリング領域１ｇおよび、素子分離領域４ｃを形成することができる。つまり、半導体基板の上面に形成された給電部１ｐと、給電部１ｐを中心とするリング状のガードリング領域１ｇとの間に、給電部１ｐを中心とする異なる二つのリング状の高耐圧ＭＯＳＦＥＴＭｎが同心円状に形成されており、二つの高耐圧ＭＯＳＦＥＴＭｎは互いのゲート電極Ｇ２同士の間の半導体基板の上面のドレイン領域Ｄ２を共有している。
【０１０９】
図２２に示すようにドレイン領域Ｄ２を共有する二つの高耐圧ＭＯＳＦＥＴＭｎをリング状に形成した場合、ドレイン領域Ｄ２は平面的に二つのリング状のゲート電極の間の領域の半導体基板の上面に形成されている。すなわち、半導体基板の上面において、ドレイン領域Ｄ２は二つのゲート電極の間に形成されており、素子分離領域４ａ、４ｂおよび４ｃのいずれとも接していない。
【０１１０】
ここで、図２５および図２８を用いて、前述した比較例の半導体装置の問題点について説明する。図２８は、図２５に示す比較例の半導体装置のＥ−Ｅ線における断面図である。
【０１１１】
図２８に示すように、比較例の半導体装置では、半導体基板ＳＢの上面に形成されたドレイン領域Ｄｏの拡散層８ｄは素子分離領域４ｏとオフセットして形成されているため、拡散層８ｄは素子分離領域４ｏに直接接していないが、エクステンション領域７ｄは素子分離４ｏと接している。図２５に示すように、各ゲート電極Ｇｏのゲート長方向ではドレイン領域Ｄｏは隣り合うゲート電極Ｇｏ同士の間に形成されているが、各ゲート電極Ｇｏのゲート幅方向ではドレイン領域Ｄｏの端部は素子分離領域４ｏに直接接して形成されている。
【０１１２】
このように、図２８に示す素子分離領域４ｏとドレイン領域Ｄｏのエクステンション領域７ｄとが接している場合、高耐圧ＭＯＳＦＥＴＭｏを動作させてドレイン領域Ｄｏに高い電圧を印加しようとすると、エクステンション領域７ｄと素子分離領域４ｏとの接する界面の近傍（図２８に破線で示す領域）でエクステンション領域７ｄとウエル６ｏとの間にリーク電流が流れやすいという問題がある。このようなリーク電流の発生を防ぐ方法としては、ドレイン領域Ｄｏを形成する前の素子分離領域４ｏの上面の後退量（酸化膜の削れ量）を抑えることが考えられる。つまり、素子分離領域４ｏの酸化膜の削れ量が多い場合、エクステンション領域７ｄの注入工程では半導体基板ＳＢの上面からより深い領域にエクステンション領域７ｄが形成されることになり、この部分の接合耐圧低下に繋がるため素子分離領域４ｏの酸化膜の削れを抑えることで耐圧低下を防ぐことが考えられる。
【０１１３】
しかし、本実施の形態のよるに、半導体基板ＳＢの上面に複数のゲート酸化膜を形成するプロセスでは、酸化膜を除去する工程が増えるため素子分離領域４ｏの後退量が増えることになる。
【０１１４】
これに対し本実施の形態では、図２２を用いて説明したように、ドレイン領域Ｄ２の拡散層７ｄが素子分離領域４ａ、４ｂおよび４ｃと直接接していないため、耐圧低下を防ぐことができる。
【０１１５】
なお、本実施の形態の高耐圧ＭＯＳＦＥＴは、図１６に示す前記実施の形態１のＭＯＳＦＥＴＭｓと同様に、ガードリング領域１ｇとその内側の高耐圧ＭＯＳＦＥＴＭｎおよび給電部１ｐを１単位とする構造体を半導体基板上に密に配置するために、複数の前記構造体の中心を結ぶ線が正三角形を構成するように、前記構造体を配置しても良い。これにより、半導体装置を微細化し、また高集積化することができる。
【０１１６】
また、本実施の形態の高耐圧ＭＯＳＦＥＴは、図１７に示す前記実施の形態１の高耐圧ＭＯＳＦＥＴＭｎと同様に、ガードリング領域１ｇの外側にさらにリング状の高耐圧ＭＯＳＦＥＴＭｎを形成し、その外側にさらにガードリング領域を形成しても良い。
【０１１７】
つまり、図２３に示すように、給電部１ｐと、給電部１ｐを中心として環状に形成されたガードリング領域２ｇとの間に、給電部１ｐを中心として環状に形成されたガードリング領域１ｇが形成され、給電部１ｐとガードリング領域１ｇとの間およびガードリング領域１ｇとガードリング領域２ｇとの間のそれぞれに高耐圧ＭＯＳＦＥＴＭｎを形成しても良い。図２３は本実施の形態の半導体装置の変形例を示す平面レイアウトである。
【０１１８】
なお、ガードリング領域１ｇと、ガードリング領域１ｇの外側の高耐圧ＭＯＳＦＥＴＭｎとの間には素子分離領域４ｃが形成され、ガードリング領域１ｇの外側の高耐圧ＭＯＳＦＥＴＭｎとガードリング領域２ｇとの間には素子分離領域４ｄが形成され、ガードリング領域２ｇの外側には素子分離領域４ｅが形成される。
【０１１９】
図１７の半導体装置と異なり、図２３に示す半導体装置では、ガードリング領域１ｇの内側および外側のそれぞれの高耐圧ＭＯＳＦＥＴＭｎは、給電部１ｐを中心として同心円状に形成されたドレイン領域Ｄ２、ゲート電極Ｇ２およびソース領域Ｓ２をそれぞれ有している。これにより、ガードリング領域１ｇとガードリング領域２ｇとの間の高耐圧ＭＯＳＦＥＴＭｎも、図２０および図２１に示す高耐圧ＭＯＳＦＥＴＭｎと同様にソース−ドレイン間の耐圧およびゲート−ウエル間の耐圧を高めることができる。
【０１２０】
（実施の形態３）
本実施の形態では、図２４を用いてリング状の高耐圧ＭＯＳＦＥＴを分割し、複数のＭ高耐圧ＭＯＳＦＥＴをガードリング領域内に形成する半導体装置について説明する。図２４は本実施の形態の半導体装置の平面レイアウトである。
【０１２１】
図２４に示すように、本実施の形態の半導体装置は、前記実施の形態２で図２０を用いて説明した高耐圧ＭＯＳＦＥＴとほぼ同様の構造を有しているが、ゲート電極Ｇ３とゲート電極Ｇ３の両側のソース領域Ｓ３およびドレイン領域Ｄ３とは環状になっておらず、素子分離領域４ｕによって分割されている。すなわち、ゲート電極Ｇ３は給電部１ｐを中心とした円周上に形成され、ソース領域Ｓ３およびドレイン領域Ｄ３は平面的にゲート電極Ｇ３を挟むようにゲート電極Ｇ３に沿って形成されているが、ゲート電極Ｇ３、ソース領域Ｓ３およびドレイン領域Ｄ３は、いずれも給電部１ｐを挟んで対向する２箇所の領域において途切れており、完全に環状にはなっていない。
【０１２２】
つまり、ソース領域Ｓ３は給電部１ｐを中心した円周部の半導体基板の主面に形成されているが、前記円周部の一部にはソース領域Ｓ３が形成されておらず、代わりに素子分離領域４ｕが形成されている。同様に、ドレイン領域Ｄ３は給電部１ｐを中心した円周部の半導体基板の主面に形成されているが、前記円周部の一部にはドレイン領域Ｄ３が形成されておらず、代わりに素子分離領域４ｕが形成されている。さらに同様に、ゲート電極Ｇ３は給電部１ｐを中心した円周部の半導体基板上に形成されているが、前記円周部の一部にはゲート電極Ｇ３が形成されていない。
【０１２３】
このように、本実施の形態の半導体装置では、給電部１ｐを中心とした円周上に沿って弧を描くように延在する複数のゲート電極Ｇ３と、各ゲート電極Ｇ３の延在方向に沿ってそれぞれの前記複数のゲート電極の両側の前記半導体基板の主面に形成されたソース領域Ｓ３およびドレイン領域Ｄ３とを有する。また、各ゲート電極Ｇ３の延在方向のゲート電極Ｇ３同士の間、ソース領域Ｓ３の延在方向のソース領域Ｓ３同士の間、およびドレイン領域Ｄ３の延在方向のドレイン領域Ｄ３同士の間には、素子分離領域４ｕが形成されている。
【０１２４】
ここでは、給電部１ｐに接し、給電部１ｐを中心にリング状に形成された素子分離領域４ａと、素子分離領域４ａのさらに外側に形成された、給電部１ｐを中心にリング状に形成された素子分離領域４ｂとの間にかけて、給電部１ｐを中心として放射状に延在する素子分離領域４ｕがさらに２本形成されている。２本の素子分離領域４ｕは給電部１ｐを挟んで対向する位置に形成されているため、２本の素子分離領域４ｕはそれぞれ同一の直線状に延在して形成されている。２本の素子分離領域４ｕが形成されている領域においてソース領域Ｓ３およびドレイン領域Ｄ３は途切れており、ゲート電極Ｇ３は２本の素子分離領域４ｕ上にゲート電極Ｇ３の延在方向（ゲート幅方向）の両端部を有する。
【０１２５】
すなわち、半導体基板上には半径が異なるリング状の素子分離領域４ｕが二つ形成されており、リング状の素子分離領域４ａ、４ｂの中心には給電部１ｐが形成されている。また、リング状の素子分離領域４ａ、４ｂは、給電部１ｐを中心として放射線状に延在するように形成された２本の素子分離領域４ｕにより接続されて一体となっている。２本の素子分離領域４ｕのそれぞれの直上に端部を有するゲート電極Ｇ３が給電部１ｐを中心とする同一円周上に弧を描くように二つ形成されており、それぞれのゲート電極Ｇ３と、最も給電部１ｐに近いリング状の素子分離領域４ａとの間にはドレイン領域Ｄ３が形成されている。また、それぞれのゲート電極Ｇ３と、リング状の素子分離領域４ａの外側に形成されたリング状の素子分離領域４ｂとの間にはソース領域Ｓ３が形成されている。素子分離領域４ｂの外側にはさらに素子分離領域４ｃが形成されており、素子分離領域４ｂと素子分離領域４ｃとの間にはリング状のガードリング領域１ｇが形成されている。
【０１２６】
ゲート電極Ｇ３は、そのゲート長方向において当該ゲート電極Ｇ３を平面的に挟むように形成されたソース領域Ｓ３およびドレイン領域Ｄ３とによって高耐圧ＭＯＳＦＥＴＭｎを構成している。すなわち、リング状のガードリング領域１ｇとその中心の給電部１ｐとの間には、給電部１ｐを中心とした円周上に形成された二つの高耐圧ＭＯＳＦＥＴＭｎが弧を描くように形成されてる。
【０１２７】
図２４に示すように、ゲート電極Ｇ３の両側のソース領域Ｓ３とドレイン領域Ｄ３の間の領域には、ゲート電極Ｇ３に所定の電位を供給するためのコンタクトプラグは配置されておらず、ゲート電極Ｇ３上のコンタクトプラグ１３は、ゲート電極Ｇ３の延在方向の両端部の直上に配置されている。ゲート電極Ｇ３の延在方向の両端部はそれぞれ素子分離領域４ｕ上に配置されているため、ゲート電極Ｇ３に所定の電位を供給するためのコンタクトプラグ１３は素子分離領域４ｕの直上にゲート電極Ｇ３を介して形成されている。これにより、ゲート電極Ｇ３上にコンタクトプラグ１３を形成する工程において、コンタクトプラグ１３を埋め込むコンタクトホールを形成するエッチング処理によってゲート電極Ｇ３およびその下部のゲート絶縁膜までエッチングされ、コンタクトプラグ１３が高耐圧ＭＯＳＦＥＴＭｎのチャネル領域（ソース領域Ｓ３とドレイン領域Ｄ３との間のウエル）と直接導通することを防ぐことができる。
【０１２８】
上記の半導体装置では、前記実施の形態２の半導体装置に比べ、リング状のガードリング領域１ｇ内に配置するゲート電極Ｇ３、ソース領域Ｓ３およびドレイン領域Ｄ３を分割することで、ガードリング領域１ｇの内側の高耐圧ＭＯＳＦＥＴＭｎの数を増やし、半導体装置の高集積化を実現することができる。
【０１２９】
本実施の形態の半導体装置は、前記実施の形態１の半導体装置と異なる点は平面レイアウトのみであり、製造工程は同様であるのでここでは図２４に示す半導体装置の製造工程の説明は省略する。
【０１３０】
なお、本実施の形態の高耐圧ＭＯＳＦＥＴは、図１６に示す前記実施の形態１のＭＯＳＦＥＴＭｓと同様に、ガードリング領域１ｇとその内側の高耐圧ＭＯＳＦＥＴＭｎおよび給電部１ｐを１単位とする構造体を半導体基板上に密に配置するために、複数の前記構造体の中心を結ぶ線が正三角形を構成するように、前記構造体を配置しても良い。これにより、半導体装置を微細化し、また高集積化することができる。
【０１３１】
また、本実施の形態の高耐圧ＭＯＳＦＥＴは、図１７に示す前記実施の形態１の高耐圧ＭＯＳＦＥＴＭｎと同様に、ガードリング領域１ｇの外側にさらにリング状の高耐圧ＭＯＳＦＥＴＭｎを形成し、その外側にさらにガードリング領域を形成しても良い。
【０１３２】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３３】
本発明は、電界効果トランジスタを有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１３４】
１ｇ ガードリング領域
１ｐ 給電部
２ｇ ガードリング領域
２ｐ 給電部
４ａ〜４ｅ 素子分離領域
４ｏ、４ｔ、４ｕ 素子分離領域
５ ゲート絶縁膜
５ａ 絶縁膜
５ｇ ガードリング領域
６ ウエル
６ｏ ウエル
７ｄ エクステンション領域
７ｓ エクステンション領域
８ｄ 拡散層
８ｓ 拡散層
９ サイドウォール
１０ シリサイド層
１１ ストッパ絶縁膜
１２ 層間絶縁膜
１３ コンタクトプラグ
１３ａ コンタクトホール
１４ ストッパ絶縁膜
１５ 層間絶縁膜
１６ 金属配線
１６ａ 配線溝
Ｄ１ ドレイン領域
Ｄ２ ドレイン領域
Ｄ３ ドレイン領域
Ｄｏ ドレイン領域
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
Ｇａ ポリシリコン膜
Ｇｏ ゲート電極
Ｍｎ 高耐圧ＭＯＳＦＥＴ
Ｍｏ 高耐圧ＭＯＳＦＥＴ
Ｍｓ ＭＯＳＦＥＴ
Ｎｓ ウエル
Ｓ１ ソース領域
Ｓ２ ソース領域
Ｓ３ ソース領域
ＳＢ 半導体基板
Ｓｏ ソース領域
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成され、前記半導体基板に所定の電位を供給する第１給電部と、
前記半導体基板の主面に、前記第１給電部を中心として環状に形成された、前記半導体基板に所定の電位を供給する第２給電部と、
前記第１給電部および前記第２給電部の間の前記半導体基板の主面に、前記第１給電部を中心とした円周上に形成された電界効果トランジスタと、
を有し、
前記第１給電部と前記電界効果トランジスタとの間に第１素子分離領域が形成され、前記電界効果トランジスタと前記第２給電部との間に第２素子分離領域が形成されていることを特徴とする半導体装置。
【請求項２】
前記電界効果トランジスタは、
前記第１給電部をを中心として放射状に延在し、前記第１給電部を中心とした前記円周上に並べて配置された複数のゲート電極と、
前記円周上において隣り合う前記複数のゲート電極同士の間の前記半導体基板の主面に形成されたソース・ドレイン領域と、
を有し、前記円周上に複数並んで形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
隣り合う前記電界効果トランジスタ同士は、それぞれを構成する前記ソース・ドレイン領域のいずれか一方を共有していることを特徴とする請求項２記載の半導体装置。
【請求項４】
一部の隣り合う前記複数のゲート電極同士の間に、前記半導体基板に所定の電位を供給する第３給電部が形成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
それぞれの前記複数のゲート電極の延在方向の端部は前記第１素子分離領域または前記第２素子分離領域の少なくとも一方の直上にあり、前記端部の直上にそれぞれの前記複数のゲート電極に所定の電位を供給する接続部材が形成されていることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記電界効果トランジスタは前記第１給電部を中心とした前記円周上の２以上の領域に形成された第３素子分離領域により分割されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記電界効果トランジスタは、前記第１給電部を中心として環状に形成されたゲート電極と、
前記第１給電部を中心として前記ゲート電極の外側および内側に、それぞれ前記第１給電部を中心として環状に形成されたソース・ドレイン領域と、
を有することを特徴とする請求項１記載の半導体装置。
【請求項８】
前記電界効果トランジスタは前記第１給電部を中心とした前記円周上に沿って延在する複数のゲート電極と、
それぞれの前記複数のゲート電極の延在方向に沿ってそれぞれの前記複数のゲート電極の両側の前記半導体基板の主面に形成されたソース領域・ドレイン領域と、
を有し、
前記複数のゲート電極の延在方向の前記複数のゲート電極同士の間、および前記ソース領域・ドレイン領域の延在方向の前記ソース領域・ドレイン領域同士の間には、第４素子分離領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項９】
それぞれの前記複数のゲート電極の端部は前記第４素子分離領域の直上に配置され、前記端部の直上にそれぞれの前記複数のゲート電極に所定の電位を供給する接続部材が形成されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１素子分離領域および前記第２素子分離領域は前記第４素子分離領域を介して一体になっていることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記電界効果トランジスタは、前記第１給電部を中心として環状に形成された複数のゲート電極と、
前記第１給電部を中心としてそれぞれの前記複数のゲート電極の外側および内側に、それぞれ前記第１給電部を中心として環状に形成されたソース領域およびドレイン領域と、
を有し、
隣り合う前記電界効果トランジスタ同士はそれぞれを構成する前記ソース領域および前記ドレイン領域のいずれか一方を共有していることを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記電界効果トランジスタ、前記第１給電部および前記第２給電部は、前記半導体基板の主面において第１方向に延在する列を構成して複数配置され、
前記列は第１方向に直交する第２方向に複数並んで配置され、
隣り合う前記列の一方を構成する一の前記第１給電部は、隣り合う前記列のもう一方を構成し、且つ前記第１方向に隣り合う前記第１給電部同士の中間点から前記第２方向に延在する直線上に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項１３】
隣り合う前記列の一方を構成する一つの前記第１給電部と、隣り合う前記列のもう一方を構成し、且つ隣り合う二つの前記第１給電部とは、一つの正三角形のそれぞれの各頂点に位置することを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第１給電部および前記第２給電部の間の前記半導体基板の主面には、前記半導体基板に所定の電位を供給する第４給電部が前記第１給電部を中心として環状に形成されており、
前記電界効果トランジスタは、前記第１給電部と前記第２給電部との間および前記第２給電部と前記第４給電部と間のいずれにも成されていることを特徴とする請求項１記載の半導体装置。
【請求項１】
半導体基板の主面に形成され、前記半導体基板に所定の電位を供給する第１給電部と、
前記半導体基板の主面に、前記第１給電部を中心として環状に形成された、前記半導体基板に所定の電位を供給する第２給電部と、
前記第１給電部および前記第２給電部の間の前記半導体基板の主面に、前記第１給電部を中心とした円周上に形成された電界効果トランジスタと、
を有し、
前記第１給電部と前記電界効果トランジスタとの間に第１素子分離領域が形成され、前記電界効果トランジスタと前記第２給電部との間に第２素子分離領域が形成されていることを特徴とする半導体装置。
【請求項２】
前記電界効果トランジスタは、
前記第１給電部をを中心として放射状に延在し、前記第１給電部を中心とした前記円周上に並べて配置された複数のゲート電極と、
前記円周上において隣り合う前記複数のゲート電極同士の間の前記半導体基板の主面に形成されたソース・ドレイン領域と、
を有し、前記円周上に複数並んで形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
隣り合う前記電界効果トランジスタ同士は、それぞれを構成する前記ソース・ドレイン領域のいずれか一方を共有していることを特徴とする請求項２記載の半導体装置。
【請求項４】
一部の隣り合う前記複数のゲート電極同士の間に、前記半導体基板に所定の電位を供給する第３給電部が形成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
それぞれの前記複数のゲート電極の延在方向の端部は前記第１素子分離領域または前記第２素子分離領域の少なくとも一方の直上にあり、前記端部の直上にそれぞれの前記複数のゲート電極に所定の電位を供給する接続部材が形成されていることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記電界効果トランジスタは前記第１給電部を中心とした前記円周上の２以上の領域に形成された第３素子分離領域により分割されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記電界効果トランジスタは、前記第１給電部を中心として環状に形成されたゲート電極と、
前記第１給電部を中心として前記ゲート電極の外側および内側に、それぞれ前記第１給電部を中心として環状に形成されたソース・ドレイン領域と、
を有することを特徴とする請求項１記載の半導体装置。
【請求項８】
前記電界効果トランジスタは前記第１給電部を中心とした前記円周上に沿って延在する複数のゲート電極と、
それぞれの前記複数のゲート電極の延在方向に沿ってそれぞれの前記複数のゲート電極の両側の前記半導体基板の主面に形成されたソース領域・ドレイン領域と、
を有し、
前記複数のゲート電極の延在方向の前記複数のゲート電極同士の間、および前記ソース領域・ドレイン領域の延在方向の前記ソース領域・ドレイン領域同士の間には、第４素子分離領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項９】
それぞれの前記複数のゲート電極の端部は前記第４素子分離領域の直上に配置され、前記端部の直上にそれぞれの前記複数のゲート電極に所定の電位を供給する接続部材が形成されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１素子分離領域および前記第２素子分離領域は前記第４素子分離領域を介して一体になっていることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記電界効果トランジスタは、前記第１給電部を中心として環状に形成された複数のゲート電極と、
前記第１給電部を中心としてそれぞれの前記複数のゲート電極の外側および内側に、それぞれ前記第１給電部を中心として環状に形成されたソース領域およびドレイン領域と、
を有し、
隣り合う前記電界効果トランジスタ同士はそれぞれを構成する前記ソース領域および前記ドレイン領域のいずれか一方を共有していることを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記電界効果トランジスタ、前記第１給電部および前記第２給電部は、前記半導体基板の主面において第１方向に延在する列を構成して複数配置され、
前記列は第１方向に直交する第２方向に複数並んで配置され、
隣り合う前記列の一方を構成する一の前記第１給電部は、隣り合う前記列のもう一方を構成し、且つ前記第１方向に隣り合う前記第１給電部同士の中間点から前記第２方向に延在する直線上に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項１３】
隣り合う前記列の一方を構成する一つの前記第１給電部と、隣り合う前記列のもう一方を構成し、且つ隣り合う二つの前記第１給電部とは、一つの正三角形のそれぞれの各頂点に位置することを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第１給電部および前記第２給電部の間の前記半導体基板の主面には、前記半導体基板に所定の電位を供給する第４給電部が前記第１給電部を中心として環状に形成されており、
前記電界効果トランジスタは、前記第１給電部と前記第２給電部との間および前記第２給電部と前記第４給電部と間のいずれにも成されていることを特徴とする請求項１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１２−６９７５９（Ｐ２０１２−６９７５９Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１３６４２（Ｐ２０１０−２１３６４２）
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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