半導体装置及びその製造方法
【課題】パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現する。
【解決手段】実施形態に係わる半導体装置は、半導体基板101内のソース領域107A、ドレイン領域107B、及びドレイン領域107Bに接したドリフト領域105と、ソース領域107A及びドレイン領域107B間のドリフト領域105内のSTI絶縁層I−2と、STI絶縁層I−2上、ドリフト領域105上、並びに、ソース領域107A及びドレイン領域107B間のチャネル領域上のゲート電極110とを備える。STI絶縁層I−2は、第1及び第2のトレンチの内面上の第1の酸化膜102及び窒化膜103と、第1及び第2のトレンチを満たす窒化膜103上の第2の酸化膜104とを備える。第2のトレンチは、第1のトレンチ内に形成され、第1のトレンチの底面よりも低い底面を有し、第1のトレンチの幅よりも狭い幅を有する。
【解決手段】実施形態に係わる半導体装置は、半導体基板101内のソース領域107A、ドレイン領域107B、及びドレイン領域107Bに接したドリフト領域105と、ソース領域107A及びドレイン領域107B間のドリフト領域105内のSTI絶縁層I−2と、STI絶縁層I−2上、ドリフト領域105上、並びに、ソース領域107A及びドレイン領域107B間のチャネル領域上のゲート電極110とを備える。STI絶縁層I−2は、第1及び第2のトレンチの内面上の第1の酸化膜102及び窒化膜103と、第1及び第2のトレンチを満たす窒化膜103上の第2の酸化膜104とを備える。第2のトレンチは、第1のトレンチ内に形成され、第1のトレンチの底面よりも低い底面を有し、第1のトレンチの幅よりも狭い幅を有する。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
パワーデバイス、例えば、横型DMOS(Lateral type double-diffused MOSFET)に要求される特性は、高耐圧とオン抵抗(スイッチング損失)の低減である。しかし、両者は、トレードオフの関係にあり、これらを同時に実現することが難しい。
【0003】
例えば、横型DMOSのソース領域とドレイン領域との間にSTI(shallow trench isolation)を形成する技術が知られている。この技術は、MOSFETのソース領域とドレイン領域との間の電流経路を長くし、高耐圧を実現することを目的とする。
【0004】
しかし、高耐圧を実現するために、STIの幅又は深さは大きくなる傾向にある。STIの幅が大きくなると、オン抵抗が増加すると共に微細化にも不利となる。また、STIの深さが大きくなると、STIの幅を大きくする場合に比べてオン抵抗の増加が顕著となる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許第7,646,059号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
実施形態は、パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現する技術について提案する。
【課題を解決するための手段】
【0007】
実施形態の製造方法は、半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のSTI絶縁層と、前記STI絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを備える半導体装置を対象とする。そして、前記STI絶縁層は、マスク材をマスクにして半導体基板をエッチングし、前記半導体基板に第1のトレンチを形成する工程と、前記第1のトレンチの側壁にサイドウォールを形成する工程と、前記マスク材及び前記サイドウォールをマスクにして前記半導体基板をエッチングし、前記第1のトレンチ内に、前記第1のトレンチの底面よりも低い底面を有し、前記第1のトレンチの幅よりも狭い幅を有する第2のトレンチを形成する工程と、前記マスク材及び前記サイドウォールを除去する工程と、前記半導体基板上及び前記第1及び第2のトレンチの内面上に第1の酸化膜及び窒化膜を形成する工程と、前記窒化膜上に前記第1及び第2のトレンチを満たす第2の酸化膜を形成する工程と、前記窒化膜をエッチングストッパとして前記第2の酸化膜を研磨し、前記第2の酸化膜を前記第1及び第2のトレンチ内に残存させる工程とにより形成される。
【0008】
実施の形態の半導体装置は、半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のSTI絶縁層と、前記STI絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを備え、前記STI絶縁層は、第1及び第2のトレンチの内面上の第1の酸化膜及び窒化膜と、前記第1及び第2のトレンチを満たす前記窒化膜上の第2の酸化膜とを備え、前記第2のトレンチは、前記第1のトレンチ内に形成され、前記第1のトレンチの底面よりも低い底面を有し、前記第1のトレンチの幅よりも狭い幅を有する。
【図面の簡単な説明】
【0009】
【図1】実施形態の半導体装置を示す平面図。
【図2】図1のII−II線に沿う断面図。
【図3A】実施形態の製造方法を示す断面図。
【図3B】実施形態の製造方法を示す断面図。
【図3C】実施形態の製造方法を示す断面図。
【図3D】実施形態の製造方法を示す断面図。
【図3E】実施形態の製造方法を示す断面図。
【図3F】実施形態の製造方法を示す断面図。
【図3G】実施形態の製造方法を示す断面図。
【図3H】実施形態の製造方法を示す断面図。
【図3I】実施形態の製造方法を示す断面図。
【図3J】実施形態の製造方法を示す断面図。
【図4】第1の変形例を示す断面図。
【図5】第2の変形例を示す断面図。
【図6】第3の変形例を示す断面図。
【発明を実施するための形態】
【0010】
以下、図面を参照しながら実施形態を説明する。
【0011】
図1は、実施形態の横型DMOSの平面図を示している。図2は、図1のII−II線に沿う断面図である。
【0012】
半導体基板101は、例えば、P型半導体基板(例えば、シリコン基板)101Aと、P型半導体基板101A内に形成されるN型埋め込み不純物領域101Bと、N型埋め込み不純物領域101B上に形成されるN型エピタキシャル層101Cとを備える。
【0013】
N型エピタキシャル層101C内には、STI絶縁層I−1,I−2が形成される。STI絶縁層I−1は、素子分離絶縁層として機能する。図1及び図2では、1つのDMOSがSTI絶縁層I−1により取り囲まれている。STI絶縁層I−2は、MOSFETのソース領域とドレイン領域との間の電流経路を長くし、高耐圧を実現することを目的として設けられる。
【0014】
STI絶縁層I−1,I−2は、共に、いわゆる逆凸形状を有する。即ち、STI絶縁層I−1,I−2は、第1及び第2のトレンチ内に満たされる絶縁層により構成され、第2のトレンチは、第1のトレンチ内に形成され、第1のトレンチの底面よりも低い底面を有し、第1のトレンチの幅よりも狭い幅を有する。さらに、第2のトレンチは、第1のトレンチの底面の中央部に配置される。
【0015】
実施形態では、STI絶縁層I−1,I−2は、第1及び第2のトレンチの内面上の第1の酸化膜(例えば、シリコン酸化膜)102、第1の酸化膜102上の窒化膜(例えば、シリコン窒化膜)103と、第1及び第2のトレンチを満たす窒化膜103上の第2の酸化膜(例えば、シリコン酸化膜)104とを備える。
【0016】
但し、STI絶縁層I−1,I−2は、互いに異なる形状又は構造を有していてもよい。例えば、素子分離を目的とするSTI絶縁層I−1については、一般的なSTI絶縁層の形状(例えば、逆台形)とし、耐圧確保のためのSTI絶縁層I−2については、逆凸形状としてもよい。
【0017】
しかし、製造プロセスの簡略化を考慮すると、STI絶縁層I−1,I−2は、互いに同じ形状及び構造を有しているのが望ましい。
【0018】
N型エピタキシャル層101C内には、P型ウェル領域106が形成される。また、P型ウェル領域106内には、ソース領域としてのN+型拡散層107A及びP型ウェル領域106に対するコンタクト層としてのP+型拡散層108が形成される。
【0019】
N+型拡散層107A及びP+型拡散層108は、共に、ソース端子112に接続される。P+型拡散層108は、DMOSの動作時に、N型エピタキシャル層101Cにバックゲートバイアスを与えるために使用される。
【0020】
STI絶縁層I−2は、N型エピタキシャル層101C内のN型ドリフト層105により覆われ、ドレイン領域としてのN+型拡散層107Bは、N型ドリフト層105内の2つのSTI絶縁層I−2の間に配置される。N型ドリフト層105は、N+型拡散層107Bよりも不純物濃度が低く、高抵抗である。N+型拡散層107Bは、ドレイン端子113に接続される。
【0021】
ゲート絶縁層109及びゲート電極110は、STI絶縁層I−2上、並びに、ソース領域としてのN+型拡散層107A及びドレイン領域としてのN+型拡散層107B間のチャネル領域上に配置される。また、サイドウォール111は、ゲート絶縁層109及びゲート電極110の側壁上に形成される。
【0022】
このような構造によれば、ソース領域及びドレイン領域間のSTI絶縁層I−2によりDMOSの高耐圧化を図ることができる。また、STI絶縁層I−2を逆凸形状とすることにより、STI絶縁層I−2の幅及び深さのいずれか一方を極端に大きくすることなしに、高耐圧化を実現することができる。
【0023】
また、STI絶縁層I−2が逆凸形状であるため、逆台形のSTI絶縁層の深さで耐圧を確保する場合に比べて、電流経路がなだらかになり、オン抵抗(スイッチング損失)の低減を図ることができる。
【0024】
さらに、逆凸形状のSTI絶縁層I−2は、ソース領域及びドレイン領域間に4つのエッジを有するため、それらの間において2つのエッジを有する逆台形のSTI絶縁層よりも、1つのエッジに集中する電界を緩和できる。このため、DMOSの特性変動を抑制できる。
【0025】
次に、図1及び図2の横型DMOSにおいて、STI絶縁層I−1,I−2を形成する方法の例について説明する。
【0026】
まず、図3Aに示すように、半導体基板101上に、例えば、酸化膜114及び窒化膜115を形成する。この後、PEP(photo engraving process)により、レジストパターン116を形成し、このレジストパターン116をマスクにして、RIE(reactive ion etching)により、窒化膜115及び酸化膜114をエッチングする。また、レジストパターン116を除去する。
【0027】
その結果、図3Bに示すように、レジストパターンのレイアウトが酸化膜114及び窒化膜115に転写され、酸化膜114及び窒化膜115から構成されるマスク材(ハードマスク)が形成される。
【0028】
次に、図3Cに示すように、酸化膜114及び窒化膜115から構成されるマスク材をマスクにして半導体基板101をエッチングし、半導体基板101に第1のトレンチ117Aを形成する。第1のトレンチ117Aは、側面にテーパが形成され、底部に向かうほど幅が狭くなる逆台形を有する。
【0029】
次に、図3Dに示すように、第1のトレンチ117Aの内面上及び窒化膜115上に、酸化膜118及び窒化膜119を形成する。この後、酸化膜118及び窒化膜119をRIEによりエッチングすると、図3Eに示すように、第1のトレンチ117Aの側壁に、酸化膜118及び窒化膜119から構成されるサイドウォールが形成される。
【0030】
次に、図3Fに示すように、酸化膜114及び窒化膜115から構成されるマスク材及び酸化膜118及び窒化膜119から構成されるサイドウォールをマスクにして半導体基板101をエッチングし、半導体基板101に第2のトレンチ117Bを形成する。第2のトレンチ117Bも、側面にテーパが形成され、底部に向かうほど幅が狭くなる逆台形を有する。
【0031】
この後、酸化膜114及び窒化膜115から構成されるマスク材及び酸化膜118及び窒化膜119から構成されるサイドウォールを除去すると、図3Gに示すように、半導体基板101内には、全体として逆凸形状を有する第1及び第2のトレンチ117A,117Bが形成される。
【0032】
即ち、第2のトレンチ117Bは、第1のトレンチ117Aの底面の中央部に形成される。また、第2のトレンチ117Bは、第1のトレンチ117Aの底面よりも低い底面を有し、第1のトレンチ117Aの幅よりも狭い幅を有する。
【0033】
次に、図3Hに示すように、半導体基板101上及び第1及び第2のトレンチ117A,117Bの内面上に、再び、酸化膜102及び窒化膜103を形成する。続けて、図3Iに示すように、窒化膜103上に第1及び第2のトレンチ117A,117Bを満たす酸化膜104を形成する。
【0034】
最後に、図3Jに示すように、例えば、CMP(chemical mechanical polishing)により、窒化膜103をエッチングストッパとして酸化膜104を研磨し、酸化膜104を第1及び第2のトレンチ107A,107B内に残存させる。
【0035】
以上のステップにより、図1及び図2の横型DMOSのSTI絶縁層I−1,I−2を形成することができる。
【0036】
このような製造プロセスによれば、2段構造のSTI絶縁層をセルフアラインで形成できる。即ち、マスク材をマスクにして第1のトレンチを形成した後に、第1のトレンチの側壁にサイドウォールを形成し、マスク材とサイドウォールとをマスクにして第2のトレンチを形成することにより、第1のトレンチと第2のトレンチとの合わせずれをなくすことができる。
【0037】
従って、以上の製造プロセスによれば、例えば、2段構造のSTI絶縁層を2回のPEPで形成する場合に比べて、合わせマージン(製造上のばらつき)を小さくでき、製造コストの低減と共に、DMOSの特性の均一化及び微細化を図ることが可能である。また、合わせマージンによるソース領域及びドレイン領域間の余分な距離をなくすことができるため、保証された一定耐圧においてオン抵抗を小さくすることができる。
【0038】
図4は、第1の変形例を示している。
【0039】
この変形例の特徴は、STI絶縁層I−2が第1及び第2のトレンチ内に形成され、第2のトレンチが、第1のトレンチのソース領域(N+拡散層107A)側の側面に隣接する点にある。即ち、STI絶縁層I−2の深さは、ソース領域側において最も深くなっている。
【0040】
その他の点は、図1及び図2の実施形態と同じであるため、ここでの詳細な説明については省略する。
【0041】
図5は、第2の変形例を示している。
【0042】
この変形例の特徴は、STI絶縁層I−2が第1及び第2のトレンチ内に形成され、第2のトレンチが、第1のトレンチのドレイン領域(N+拡散層107B)側の側面に隣接する点にある。即ち、STI絶縁層I−2の深さは、ドレイン領域側において最も深くなっている。
【0043】
その他の点は、図1及び図2の実施形態と同じであるため、ここでの詳細な説明については省略する。
【0044】
図6は、第3の変形例を示している。
【0045】
この変形例は、STI絶縁層I−2が第1及び第2のトレンチ内に形成され、ドレイン領域(N+拡散層107B)が第1のトレンチの底面よりも深いことにある。この場合、ドレイン領域は、第2のトレンチの底面よりも上にあることが望ましい。
【0046】
以上の実施形態は、Nチャネル型DMOSに関するが、実施形態に係わるSTI絶縁層は、Pチャネル型DMOSに適用することも可能である。この場合、例えば、図2、図4乃至図6において、p型とn型とを互いに入れ替えればよい。また、この実施形態は、横型パワーデバイスに関するが、電流経路を長くして耐圧を確保することを目的にSTI絶縁層が存在するパワーデバイスであれば、縦型パワーデバイスに実施形態に係わるSTI絶縁層を適用することも可能である。
【0047】
また、ソース領域とドレイン領域との間の電流経路に逆凸形状のSTI絶縁層が存在する第1のDMOSと、ソース領域とドレイン領域との間の電流経路に逆台形のSTI絶縁層が存在する第2のDMOSとを、1チップ内に混載し、1チップ内に耐圧の異なる複数のDMOSを形成することも可能である。
【0048】
以上、実施形態によれば、パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現することができる。
【0049】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0050】
101: 半導体基板、 101A: P型半導体基板、 101B: N型埋め込み不純物領域、 101C: N型エピタキシャル層、 102,104,114,118: 酸化膜、 103,115,119: 窒化膜、 105: N型ドリフト層、 106: P型ウェル領域、 107A: N+型拡散層(ソース領域)、 107B: N+型拡散層(ドレイン領域)、 108: P+型拡散層、 109: ゲート絶縁層、 110: ゲート電極、 111: サイドウォール、 112: ソース端子、 113: ドレイン端子、 116: レジストパターン、 117A: 第1のトレンチ、 117B: 第2のトレンチ。
【技術分野】
【0001】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
パワーデバイス、例えば、横型DMOS(Lateral type double-diffused MOSFET)に要求される特性は、高耐圧とオン抵抗(スイッチング損失)の低減である。しかし、両者は、トレードオフの関係にあり、これらを同時に実現することが難しい。
【0003】
例えば、横型DMOSのソース領域とドレイン領域との間にSTI(shallow trench isolation)を形成する技術が知られている。この技術は、MOSFETのソース領域とドレイン領域との間の電流経路を長くし、高耐圧を実現することを目的とする。
【0004】
しかし、高耐圧を実現するために、STIの幅又は深さは大きくなる傾向にある。STIの幅が大きくなると、オン抵抗が増加すると共に微細化にも不利となる。また、STIの深さが大きくなると、STIの幅を大きくする場合に比べてオン抵抗の増加が顕著となる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許第7,646,059号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
実施形態は、パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現する技術について提案する。
【課題を解決するための手段】
【0007】
実施形態の製造方法は、半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のSTI絶縁層と、前記STI絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを備える半導体装置を対象とする。そして、前記STI絶縁層は、マスク材をマスクにして半導体基板をエッチングし、前記半導体基板に第1のトレンチを形成する工程と、前記第1のトレンチの側壁にサイドウォールを形成する工程と、前記マスク材及び前記サイドウォールをマスクにして前記半導体基板をエッチングし、前記第1のトレンチ内に、前記第1のトレンチの底面よりも低い底面を有し、前記第1のトレンチの幅よりも狭い幅を有する第2のトレンチを形成する工程と、前記マスク材及び前記サイドウォールを除去する工程と、前記半導体基板上及び前記第1及び第2のトレンチの内面上に第1の酸化膜及び窒化膜を形成する工程と、前記窒化膜上に前記第1及び第2のトレンチを満たす第2の酸化膜を形成する工程と、前記窒化膜をエッチングストッパとして前記第2の酸化膜を研磨し、前記第2の酸化膜を前記第1及び第2のトレンチ内に残存させる工程とにより形成される。
【0008】
実施の形態の半導体装置は、半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のSTI絶縁層と、前記STI絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを備え、前記STI絶縁層は、第1及び第2のトレンチの内面上の第1の酸化膜及び窒化膜と、前記第1及び第2のトレンチを満たす前記窒化膜上の第2の酸化膜とを備え、前記第2のトレンチは、前記第1のトレンチ内に形成され、前記第1のトレンチの底面よりも低い底面を有し、前記第1のトレンチの幅よりも狭い幅を有する。
【図面の簡単な説明】
【0009】
【図1】実施形態の半導体装置を示す平面図。
【図2】図1のII−II線に沿う断面図。
【図3A】実施形態の製造方法を示す断面図。
【図3B】実施形態の製造方法を示す断面図。
【図3C】実施形態の製造方法を示す断面図。
【図3D】実施形態の製造方法を示す断面図。
【図3E】実施形態の製造方法を示す断面図。
【図3F】実施形態の製造方法を示す断面図。
【図3G】実施形態の製造方法を示す断面図。
【図3H】実施形態の製造方法を示す断面図。
【図3I】実施形態の製造方法を示す断面図。
【図3J】実施形態の製造方法を示す断面図。
【図4】第1の変形例を示す断面図。
【図5】第2の変形例を示す断面図。
【図6】第3の変形例を示す断面図。
【発明を実施するための形態】
【0010】
以下、図面を参照しながら実施形態を説明する。
【0011】
図1は、実施形態の横型DMOSの平面図を示している。図2は、図1のII−II線に沿う断面図である。
【0012】
半導体基板101は、例えば、P型半導体基板(例えば、シリコン基板)101Aと、P型半導体基板101A内に形成されるN型埋め込み不純物領域101Bと、N型埋め込み不純物領域101B上に形成されるN型エピタキシャル層101Cとを備える。
【0013】
N型エピタキシャル層101C内には、STI絶縁層I−1,I−2が形成される。STI絶縁層I−1は、素子分離絶縁層として機能する。図1及び図2では、1つのDMOSがSTI絶縁層I−1により取り囲まれている。STI絶縁層I−2は、MOSFETのソース領域とドレイン領域との間の電流経路を長くし、高耐圧を実現することを目的として設けられる。
【0014】
STI絶縁層I−1,I−2は、共に、いわゆる逆凸形状を有する。即ち、STI絶縁層I−1,I−2は、第1及び第2のトレンチ内に満たされる絶縁層により構成され、第2のトレンチは、第1のトレンチ内に形成され、第1のトレンチの底面よりも低い底面を有し、第1のトレンチの幅よりも狭い幅を有する。さらに、第2のトレンチは、第1のトレンチの底面の中央部に配置される。
【0015】
実施形態では、STI絶縁層I−1,I−2は、第1及び第2のトレンチの内面上の第1の酸化膜(例えば、シリコン酸化膜)102、第1の酸化膜102上の窒化膜(例えば、シリコン窒化膜)103と、第1及び第2のトレンチを満たす窒化膜103上の第2の酸化膜(例えば、シリコン酸化膜)104とを備える。
【0016】
但し、STI絶縁層I−1,I−2は、互いに異なる形状又は構造を有していてもよい。例えば、素子分離を目的とするSTI絶縁層I−1については、一般的なSTI絶縁層の形状(例えば、逆台形)とし、耐圧確保のためのSTI絶縁層I−2については、逆凸形状としてもよい。
【0017】
しかし、製造プロセスの簡略化を考慮すると、STI絶縁層I−1,I−2は、互いに同じ形状及び構造を有しているのが望ましい。
【0018】
N型エピタキシャル層101C内には、P型ウェル領域106が形成される。また、P型ウェル領域106内には、ソース領域としてのN+型拡散層107A及びP型ウェル領域106に対するコンタクト層としてのP+型拡散層108が形成される。
【0019】
N+型拡散層107A及びP+型拡散層108は、共に、ソース端子112に接続される。P+型拡散層108は、DMOSの動作時に、N型エピタキシャル層101Cにバックゲートバイアスを与えるために使用される。
【0020】
STI絶縁層I−2は、N型エピタキシャル層101C内のN型ドリフト層105により覆われ、ドレイン領域としてのN+型拡散層107Bは、N型ドリフト層105内の2つのSTI絶縁層I−2の間に配置される。N型ドリフト層105は、N+型拡散層107Bよりも不純物濃度が低く、高抵抗である。N+型拡散層107Bは、ドレイン端子113に接続される。
【0021】
ゲート絶縁層109及びゲート電極110は、STI絶縁層I−2上、並びに、ソース領域としてのN+型拡散層107A及びドレイン領域としてのN+型拡散層107B間のチャネル領域上に配置される。また、サイドウォール111は、ゲート絶縁層109及びゲート電極110の側壁上に形成される。
【0022】
このような構造によれば、ソース領域及びドレイン領域間のSTI絶縁層I−2によりDMOSの高耐圧化を図ることができる。また、STI絶縁層I−2を逆凸形状とすることにより、STI絶縁層I−2の幅及び深さのいずれか一方を極端に大きくすることなしに、高耐圧化を実現することができる。
【0023】
また、STI絶縁層I−2が逆凸形状であるため、逆台形のSTI絶縁層の深さで耐圧を確保する場合に比べて、電流経路がなだらかになり、オン抵抗(スイッチング損失)の低減を図ることができる。
【0024】
さらに、逆凸形状のSTI絶縁層I−2は、ソース領域及びドレイン領域間に4つのエッジを有するため、それらの間において2つのエッジを有する逆台形のSTI絶縁層よりも、1つのエッジに集中する電界を緩和できる。このため、DMOSの特性変動を抑制できる。
【0025】
次に、図1及び図2の横型DMOSにおいて、STI絶縁層I−1,I−2を形成する方法の例について説明する。
【0026】
まず、図3Aに示すように、半導体基板101上に、例えば、酸化膜114及び窒化膜115を形成する。この後、PEP(photo engraving process)により、レジストパターン116を形成し、このレジストパターン116をマスクにして、RIE(reactive ion etching)により、窒化膜115及び酸化膜114をエッチングする。また、レジストパターン116を除去する。
【0027】
その結果、図3Bに示すように、レジストパターンのレイアウトが酸化膜114及び窒化膜115に転写され、酸化膜114及び窒化膜115から構成されるマスク材(ハードマスク)が形成される。
【0028】
次に、図3Cに示すように、酸化膜114及び窒化膜115から構成されるマスク材をマスクにして半導体基板101をエッチングし、半導体基板101に第1のトレンチ117Aを形成する。第1のトレンチ117Aは、側面にテーパが形成され、底部に向かうほど幅が狭くなる逆台形を有する。
【0029】
次に、図3Dに示すように、第1のトレンチ117Aの内面上及び窒化膜115上に、酸化膜118及び窒化膜119を形成する。この後、酸化膜118及び窒化膜119をRIEによりエッチングすると、図3Eに示すように、第1のトレンチ117Aの側壁に、酸化膜118及び窒化膜119から構成されるサイドウォールが形成される。
【0030】
次に、図3Fに示すように、酸化膜114及び窒化膜115から構成されるマスク材及び酸化膜118及び窒化膜119から構成されるサイドウォールをマスクにして半導体基板101をエッチングし、半導体基板101に第2のトレンチ117Bを形成する。第2のトレンチ117Bも、側面にテーパが形成され、底部に向かうほど幅が狭くなる逆台形を有する。
【0031】
この後、酸化膜114及び窒化膜115から構成されるマスク材及び酸化膜118及び窒化膜119から構成されるサイドウォールを除去すると、図3Gに示すように、半導体基板101内には、全体として逆凸形状を有する第1及び第2のトレンチ117A,117Bが形成される。
【0032】
即ち、第2のトレンチ117Bは、第1のトレンチ117Aの底面の中央部に形成される。また、第2のトレンチ117Bは、第1のトレンチ117Aの底面よりも低い底面を有し、第1のトレンチ117Aの幅よりも狭い幅を有する。
【0033】
次に、図3Hに示すように、半導体基板101上及び第1及び第2のトレンチ117A,117Bの内面上に、再び、酸化膜102及び窒化膜103を形成する。続けて、図3Iに示すように、窒化膜103上に第1及び第2のトレンチ117A,117Bを満たす酸化膜104を形成する。
【0034】
最後に、図3Jに示すように、例えば、CMP(chemical mechanical polishing)により、窒化膜103をエッチングストッパとして酸化膜104を研磨し、酸化膜104を第1及び第2のトレンチ107A,107B内に残存させる。
【0035】
以上のステップにより、図1及び図2の横型DMOSのSTI絶縁層I−1,I−2を形成することができる。
【0036】
このような製造プロセスによれば、2段構造のSTI絶縁層をセルフアラインで形成できる。即ち、マスク材をマスクにして第1のトレンチを形成した後に、第1のトレンチの側壁にサイドウォールを形成し、マスク材とサイドウォールとをマスクにして第2のトレンチを形成することにより、第1のトレンチと第2のトレンチとの合わせずれをなくすことができる。
【0037】
従って、以上の製造プロセスによれば、例えば、2段構造のSTI絶縁層を2回のPEPで形成する場合に比べて、合わせマージン(製造上のばらつき)を小さくでき、製造コストの低減と共に、DMOSの特性の均一化及び微細化を図ることが可能である。また、合わせマージンによるソース領域及びドレイン領域間の余分な距離をなくすことができるため、保証された一定耐圧においてオン抵抗を小さくすることができる。
【0038】
図4は、第1の変形例を示している。
【0039】
この変形例の特徴は、STI絶縁層I−2が第1及び第2のトレンチ内に形成され、第2のトレンチが、第1のトレンチのソース領域(N+拡散層107A)側の側面に隣接する点にある。即ち、STI絶縁層I−2の深さは、ソース領域側において最も深くなっている。
【0040】
その他の点は、図1及び図2の実施形態と同じであるため、ここでの詳細な説明については省略する。
【0041】
図5は、第2の変形例を示している。
【0042】
この変形例の特徴は、STI絶縁層I−2が第1及び第2のトレンチ内に形成され、第2のトレンチが、第1のトレンチのドレイン領域(N+拡散層107B)側の側面に隣接する点にある。即ち、STI絶縁層I−2の深さは、ドレイン領域側において最も深くなっている。
【0043】
その他の点は、図1及び図2の実施形態と同じであるため、ここでの詳細な説明については省略する。
【0044】
図6は、第3の変形例を示している。
【0045】
この変形例は、STI絶縁層I−2が第1及び第2のトレンチ内に形成され、ドレイン領域(N+拡散層107B)が第1のトレンチの底面よりも深いことにある。この場合、ドレイン領域は、第2のトレンチの底面よりも上にあることが望ましい。
【0046】
以上の実施形態は、Nチャネル型DMOSに関するが、実施形態に係わるSTI絶縁層は、Pチャネル型DMOSに適用することも可能である。この場合、例えば、図2、図4乃至図6において、p型とn型とを互いに入れ替えればよい。また、この実施形態は、横型パワーデバイスに関するが、電流経路を長くして耐圧を確保することを目的にSTI絶縁層が存在するパワーデバイスであれば、縦型パワーデバイスに実施形態に係わるSTI絶縁層を適用することも可能である。
【0047】
また、ソース領域とドレイン領域との間の電流経路に逆凸形状のSTI絶縁層が存在する第1のDMOSと、ソース領域とドレイン領域との間の電流経路に逆台形のSTI絶縁層が存在する第2のDMOSとを、1チップ内に混載し、1チップ内に耐圧の異なる複数のDMOSを形成することも可能である。
【0048】
以上、実施形態によれば、パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現することができる。
【0049】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0050】
101: 半導体基板、 101A: P型半導体基板、 101B: N型埋め込み不純物領域、 101C: N型エピタキシャル層、 102,104,114,118: 酸化膜、 103,115,119: 窒化膜、 105: N型ドリフト層、 106: P型ウェル領域、 107A: N+型拡散層(ソース領域)、 107B: N+型拡散層(ドレイン領域)、 108: P+型拡散層、 109: ゲート絶縁層、 110: ゲート電極、 111: サイドウォール、 112: ソース端子、 113: ドレイン端子、 116: レジストパターン、 117A: 第1のトレンチ、 117B: 第2のトレンチ。
【特許請求の範囲】
【請求項1】
半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のSTI絶縁層と、前記STI絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを具備する半導体装置の製造方法において、
前記STI絶縁層は、
マスク材をマスクにして半導体基板をエッチングし、前記半導体基板に第1のトレンチを形成する工程と、
前記第1のトレンチの側壁にサイドウォールを形成する工程と、
前記マスク材及び前記サイドウォールをマスクにして前記半導体基板をエッチングし、前記第1のトレンチ内に、前記第1のトレンチの底面よりも低い底面を有し、前記第1のトレンチの幅よりも狭い幅を有する第2のトレンチを形成する工程と、
前記マスク材及び前記サイドウォールを除去する工程と、
前記半導体基板上及び前記第1及び第2のトレンチの内面上に第1の酸化膜及び窒化膜を形成する工程と、
前記窒化膜上に前記第1及び第2のトレンチを満たす第2の酸化膜を形成する工程と、
前記窒化膜をエッチングストッパとして前記第2の酸化膜を研磨し、前記第2の酸化膜を前記第1及び第2のトレンチ内に残存させる工程と
により形成されることを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のSTI絶縁層と、前記STI絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを具備し、
前記STI絶縁層は、
第1及び第2のトレンチの内面上の第1の酸化膜及び窒化膜と、前記第1及び第2のトレンチを満たす前記窒化膜上の第2の酸化膜とを備え、
前記第2のトレンチは、前記第1のトレンチ内に形成され、前記第1のトレンチの底面よりも低い底面を有し、前記第1のトレンチの幅よりも狭い幅を有する
ことを特徴とする半導体装置。
【請求項3】
前記第2のトレンチは、前記第1のトレンチの前記ソース領域側の側面又は前記ドレイン領域側の側面に隣接することを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記ドレイン領域は、前記第1のトレンチの底面よりも深いことを特徴とする請求項2又は3に記載の半導体装置。
【請求項5】
前記ドレイン領域及び前記ドリフト領域は、同一導電型であり、前記ドリフト領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも低く、前記ドレイン領域は、前記ドリフト領域内にあることを特徴とする請求項2乃至4のいずれか1項に記載の半導体装置。
【請求項1】
半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のSTI絶縁層と、前記STI絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを具備する半導体装置の製造方法において、
前記STI絶縁層は、
マスク材をマスクにして半導体基板をエッチングし、前記半導体基板に第1のトレンチを形成する工程と、
前記第1のトレンチの側壁にサイドウォールを形成する工程と、
前記マスク材及び前記サイドウォールをマスクにして前記半導体基板をエッチングし、前記第1のトレンチ内に、前記第1のトレンチの底面よりも低い底面を有し、前記第1のトレンチの幅よりも狭い幅を有する第2のトレンチを形成する工程と、
前記マスク材及び前記サイドウォールを除去する工程と、
前記半導体基板上及び前記第1及び第2のトレンチの内面上に第1の酸化膜及び窒化膜を形成する工程と、
前記窒化膜上に前記第1及び第2のトレンチを満たす第2の酸化膜を形成する工程と、
前記窒化膜をエッチングストッパとして前記第2の酸化膜を研磨し、前記第2の酸化膜を前記第1及び第2のトレンチ内に残存させる工程と
により形成されることを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板内のソース領域、ドレイン領域、及び前記ドレイン領域に接したドリフト領域と、前記ソース領域及び前記ドレイン領域間の前記ドリフト領域内のSTI絶縁層と、前記STI絶縁層上、前記ドリフト領域上、並びに、前記ソース領域及び前記ドレイン領域間のチャネル領域上のゲート電極とを具備し、
前記STI絶縁層は、
第1及び第2のトレンチの内面上の第1の酸化膜及び窒化膜と、前記第1及び第2のトレンチを満たす前記窒化膜上の第2の酸化膜とを備え、
前記第2のトレンチは、前記第1のトレンチ内に形成され、前記第1のトレンチの底面よりも低い底面を有し、前記第1のトレンチの幅よりも狭い幅を有する
ことを特徴とする半導体装置。
【請求項3】
前記第2のトレンチは、前記第1のトレンチの前記ソース領域側の側面又は前記ドレイン領域側の側面に隣接することを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記ドレイン領域は、前記第1のトレンチの底面よりも深いことを特徴とする請求項2又は3に記載の半導体装置。
【請求項5】
前記ドレイン領域及び前記ドリフト領域は、同一導電型であり、前記ドリフト領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも低く、前記ドレイン領域は、前記ドリフト領域内にあることを特徴とする請求項2乃至4のいずれか1項に記載の半導体装置。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図4】
【図5】
【図6】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図4】
【図5】
【図6】
【公開番号】特開2012−69693(P2012−69693A)
【公開日】平成24年4月5日(2012.4.5)
【国際特許分類】
【出願番号】特願2010−212629(P2010−212629)
【出願日】平成22年9月22日(2010.9.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年4月5日(2012.4.5)
【国際特許分類】
【出願日】平成22年9月22日(2010.9.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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