【課題】有機半導体層の形成に際して、不所望の領域への有機半導体層の形成を抑制し、且つ、隣接する開口部間でのインクの混合を抑制することにより、高い品質を備える薄膜トランジスタ装置とその製造方法、有機ＥＬ表示素子、および有機ＥＬ表示装置を提供する。
【解決手段】隔壁１０１６には、３つの開口部１０１６ａ，１０１６ｂ，１０１６ｃが開けられている。開口部１０１６ｂ，１０１６ｃの各底部には、ソース電極１０１４ａ，１０１４ｂ、ドレイン電極１０１４ｃ，１０１４ｄが露出し、各々がチャネル部として機能する部分である。開口部１０１６ｂを臨む側面部のうち、側面部１０１６ｄ，１０１６ｅは、側面部１０１６ｉに比べ、傾斜が相対的に急峻な斜面である。開口部１０１６ｃを臨む側面部のうち、側面部１０１６ｆは、側面部１０１６ｊに比べ、傾斜が相対的に急峻な斜面である。 （もっと読む）

【課題】ＳＴＩの形成によるウェル拡散層の不純物濃度の変化を抑制し、かつ、ウェル拡散層のドーズロスを抑制した半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。メモリセル領域には、複数のメモリセルが半導体基板上に形成されている。周辺回路領域には、複数のメモリ素子を制御する複数の半導体素子が形成されている。素子分離領域は、複数のメモリセル間を分離し、あるいは、複数の半導体素子間を分離する。周辺回路領域において半導体素子が形成されているアクティブエリアの不純物濃度は、半導体基板の表面に対して水平方向に素子分離領域の側面からアクティブエリアの内部へ向かって低下している。 （もっと読む）

【課題】酸化物半導体を用いるトランジスタにおいて、電気的特性の良好なトランジスタ及びその作製方法を提供することを課題の一とする。
【解決手段】基板上に酸化物半導体膜及び絶縁膜を有し、酸化物半導体膜の端部は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、サイドウォール絶縁膜、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極とを有する半導体装置である。 （もっと読む）

【課題】ＳＯＩ−ＭＩＳＦＥＴにおいて、多結晶シリコンの残存による電気的な短絡、ゲート電極の寄生容量の増大を防止する。逆狭チャネル効果の抑制。
【解決手段】シリコン膜１３を有するＳＯＩ基板上にゲート絶縁膜１４、第１の多結晶シリコン膜１５、ストッパー窒化膜（１６）を順次堆積する。シリコン膜１３、第１の多結晶シリコン膜１５の側面に逆テーパー面（テーパー角θが鈍角）が形成されるようにエッチングして素子分離溝を形成する。ＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰにより平坦化した後、等速性のＲＩＥによりストッパー窒化膜（１６）と絶縁膜１７をエッチングして平坦な表面を得、その上に第２の多結晶シリコン膜１８を堆積し（ｅ）、積層多結晶シリコン膜をエッチングして積層ゲート電極（１５、１８）を形成する（ｆ）。以下、ソース・ドレイン領域２１、シリサイド膜２２、層間絶縁膜２３及びメタル配線２４等を形成する（ｇ）。 （もっと読む）

【課題】パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現する。
【解決手段】実施形態に係わる半導体装置は、半導体基板１０１内のソース領域１０７Ａ、ドレイン領域１０７Ｂ、及びドレイン領域１０７Ｂに接したドリフト領域１０５と、ソース領域１０７Ａ及びドレイン領域１０７Ｂ間のドリフト領域１０５内のＳＴＩ絶縁層Ｉ−２と、ＳＴＩ絶縁層Ｉ−２上、ドリフト領域１０５上、並びに、ソース領域１０７Ａ及びドレイン領域１０７Ｂ間のチャネル領域上のゲート電極１１０とを備える。ＳＴＩ絶縁層Ｉ−２は、第１及び第２のトレンチの内面上の第１の酸化膜１０２及び窒化膜１０３と、第１及び第２のトレンチを満たす窒化膜１０３上の第２の酸化膜１０４とを備える。第２のトレンチは、第１のトレンチ内に形成され、第１のトレンチの底面よりも低い底面を有し、第１のトレンチの幅よりも狭い幅を有する。 （もっと読む）

【課題】チャネル領域となるＳＯＩ構造を有する半導体線条突出部の形状のばらつきを抑制し、トランジスタ特性のばらつきを減少することができる半導体装置を提供する。
【解決手段】半導体基板１の素子分離用の溝に埋込み絶縁膜が埋め込まれてなる素子分離領域２と、素子分離領域２によって区画されてなり、素子分離用の溝を区画する側壁面と半導体基板の１一面とを有し、かつ側壁面には埋込み絶縁膜に向けて突出した半導体線条突出部１aが素子分離用の溝に沿って設けられてなる活性領域Ｔと、半導体線条突出部１aを残して活性領域Ｔを分断するように設けられたゲート電極用のゲート溝３と、ゲート溝３の内面に形成されたゲート絶縁膜４と、ゲート溝３に埋め込まれたゲート電極５と、ゲート電極５のゲート長方向両側の活性領域Ｔにそれぞれ形成され、半導体線条突出部１aによって連結される不純物拡散領域７と、を具備してなることを特徴とする。 （もっと読む）

【課題】ＳＯＩ基板に形成され、ＳＯＩ基板を構成する半導体層の素子領域の周囲が素子分離により囲まれた半導体装置において、素子分離に起因する信頼度の低下を防ぐことのできる技術を提供する。
【解決手段】トレンチ分離を構成するディープトレンチ４の上部のトレンチ幅を、１．２μｍよりも狭くすることにより、ディープトレンチ４の内部を絶縁膜５で埋め込んだ際に生じる中空７が、絶縁膜５の上面に現れるのを防ぐことができる。ディープトレンチ４の上部のトレンチ幅が狭くなることにより懸念される互いに隣接する素子領域間の耐圧の低下は、ディープトレンチ４の上部に、ディープトレンチ４の内部に埋め込まれた絶縁膜５と繋がるＬＯＣＯＳ絶縁膜６を形成することによって回避する。 （もっと読む）

【課題】製造工程を簡略化しつつ、絶縁分離トレンチの破壊耐圧を向上させることができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体層１３の素子形成領域に半導体素子が形成された半導体基板１０を用意する工程と、半導体層１３に、素子形成領域を取り囲み、絶縁膜１２側と反対側の表面から当該絶縁膜１２に達するトレンチ２０を形成する工程と、トレンチ２０の壁面に側壁絶縁膜２１を形成する工程と、トレンチ２０に、不純物を含む埋込絶縁膜２２をＣＶＤ法により、当該埋込絶縁膜２２にて囲まれる空洞２２ａを形成しつつ配置する工程と、半導体基板１０を熱処理する工程と、を含む工程を行う。 （もっと読む）

【課題】 フォトリソグラフィ技術の分解能にディープトレンチの大きさが依存しない、ディープトレンチを備える半導体装置の製造方法を提供する。
【解決手段】この発明によれば、半導体基板上にシャロートレンチを形成する工程と、前記シャロートレンチ内に絶縁層を形成する工程と、前記シャロートレンチ内に前記絶縁層を貫通し、前記シャロートレンチよりも深いディープトレンチを形成する工程と、を備え、前記ディープトレンチを形成する工程は、前記ディープトレンチの側面が前記半導体基板に対して第１テーパー角となる第１ディープトレンチを形成する工程と、その後、前記ディープトレンチの側面が前記半導体基板に対して第２テーパー角となる第２ディープトレンチを形成する工程と、で構成され、第２テーパー角が第１テーパー角と異なる角度であることを特徴とする半導体装置の製造方法が提供される。 （もっと読む）

【課題】複数の素子分離領域で分離された複数の素子形成領域を有する半導体装置及びその製造方法において、素子分離領域に形成される膜厚の厚い素子分離膜による素子形成領域の表面のバーズビークの発生を防ぐこと、並びに素子分離膜の端部近傍の半導体層に結晶欠陥が発生することを防止し、且つ該半導体層が受けるストレスの低減を図る。
【解決手段】素子形成領域１に、半導体層１１をエッチングして側壁５、５ａを有する素子形成半導体層４を形成する。次に、前記素子形成領域１を被覆するポリシリ窒化膜マスク９ａに加えて、前記ポリシリ窒化膜マスク９ａの側壁及び底面、前記素子形成半導体層４の側壁５、５ａ及び前記半導体層１１の一部を被覆するポリシリコンサイドスペーサ１２ｂ及び窒化膜サイドスペーサ１３を形成する。その後、素子分離領域２に、前記素子形成領域１を取り囲む素子分離膜３を形成する。 （もっと読む）

【課題】基板表面上のナノメートルレベルの開口幅を有し、アスペクト比が大きいトレンチ（溝）への埋め込み性に優れ、ボイドなどの欠陥の発生が抑制され、電気的絶縁性に優れたアイソレーション構造を製造するのに好適なトレンチ埋め込み用組成物、および該組成物を用いたトレンチ・アイソレーション構造の製造方法の提供。
【解決手段】アルキルトリアルコキシシランを５０モル％以上含むアルコキシシラン原料を加水分解、縮合して得られる加水分解縮合物を含有し、該加水分解縮合物の重量平均分子量が１０００〜５００００であり、該加水分解縮合物の含有量が組成物全量に対して１４質量％超３０質量％以下であるトレンチ埋め込み用組成物の塗膜１４により、基板１０表面上に形成されたトレンチ１２を埋め込む。 （もっと読む）

【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法では、まず支持基板ＳＳと、埋め込み絶縁膜ＢＯＸと半導体層ＳＬとがこの順で積層された構成を有する半導体基板ＳＵＢが準備される。半導体層ＳＬの主表面に、導電部分を有する素子が完成される。上記素子を平面視において取り囲む溝ＤＴＲが、半導体層ＳＬの主表面から埋め込み絶縁膜ＢＯＸに達するように形成される。上記素子上を覆うように、かつ溝ＤＴＲ内に中空を形成するように素子上および溝ＤＴＲ内に第１の絶縁膜（層間絶縁膜ＩＩ）が形成される。上記第１の絶縁膜に素子の導電部分に達する孔であるコンタクトホールＣＨが形成される。 （もっと読む）

半導体装置が、第１の基板（１０２、２０２）と、第１の基板の第１の部分の上に位置し、埋め込み層（１０４、２０４）によって第１の基板から分離される第２の基板とを含む。この半導体装置はまた、第１の基板の第２の部分の上に位置し、第２の基板から隔離されるエピタキシャル層（１０８、２２０）を含む。この半導体装置はさらに、少なくとも部分的に第２の基板内に形成される第１のトランジスタ（１１６）と、少なくとも部分的にエピタキシャル層内またはその上に形成される第２のトランジスタ（１２８）とを含む。第２の基板およびエピタキシャル層は、異なる電子および正孔移動度を有するバルク特性を有する。トランジスタの少なくとも１つは、少なくとも約５Ｖの１つまたは複数の信号を受け取るように構成される。第１の基板は第１の結晶面方位を有し、第２の基板は第２の結晶面方位を有し得る。
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【課題】フィン型電界効果トランジスタを提供する。
【解決手段】本発明は、フィン型電界効果トランジスタの分離構造に関する。フィン型電界効果トランジスタの例は、主表面からなる基板と、基板の主表面から突出する複数のフィン構造と、フィン構造の間に位置する複数の分離構造と、からなる。各フィン構造は、変化位置により分けられる上部分と下部分からなり、この変化位置は、フィン構造の側壁と基板の主表面の角度８５度のところにあり、上部分は、この基板の主表面と実質上、垂直な側壁、及び、第一幅を有する頂面を有し、下部分は、上部分の両側のテーパ型側壁、及び、第一幅より大きい第二幅を有する底部を有する。複数の分離構造は、それぞれ、基板の主表面から、変化位置上の点に延伸する。 （もっと読む）

【課題】トレンチ溝を挟んで隣接する同一の導電型の拡散層同士の間の耐圧の低下を防止できるようにする。
【解決手段】半導体基板１００には、ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとが形成されている。ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとは、該ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとを電気的に分離するための絶縁膜が充填された第１のトレンチ溝１０５によって区画されている。第１のトレンチ溝１０５は、その底部の幅が上部の幅よりも大きい。これにより、ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとの間の耐圧の劣化を防止することができる。 （もっと読む）

【課題】チャネル領域を拡大し、駆動電流の増大を図ることを可能とした半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２に埋め込まれた埋込み絶縁膜３により絶縁分離された活性領域５と、活性領域５上に形成されたゲート絶縁膜６を介して当該活性領域５を跨ぐように形成されたゲート電極７と、ゲート電極７を挟んだ両側の活性領域５にイオン注入することによって形成されたソース領域８及びドレイン領域９とを備え、活性領域５に溝部１０が設けられて、この溝部１０の内側にゲート絶縁膜６を介してゲート電極７の一部が埋め込まれてなるトレンチ型のチャネル構造を有し、活性領域５の両側面に凹部１１が対向して設けられて、これら凹部１１の間に幅狭部１２が形成されることによって、少なくとも溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となるチャネル領域１３が形成されている。 （もっと読む）

【課題】薄膜ＢＯＸ−ＳＯＩ基板に形成される電界効果型トランジスタの信頼性および動作特性の劣化を防ぐことのできる技術を提供する。
【解決手段】薄膜ＢＯＸ−ＳＯＩ基板の主面上に所定の間隔で配置されたｎウェルｎｗおよびｐウェルｐｗが形成されており、ｐウェルｐｗに形成されたｎＭＩＳ１ｎは、ＳＯＩ層１ｉの主面上に所定の距離を隔てて積み上げられた半導体層に形成された一対のｎ型ソース・ドレイン領域２ｎと、一対のｎ型ソース・ドレイン領域２ｎに挟まれたゲート絶縁膜３、ゲート電極４、およびサイドウォール５とを有しており、ｎウェルｎｗとｐウェルｐｗとの間に素子分離１０を形成し、素子分離１０の側端部が、ｎ型ソース・ドレイン領域２ｎの側端部（ＢＯＸ層１ｂの側壁部）よりもゲート電極４側に広がっている。 （もっと読む）

【課題】 ＳＯＩウェーハを使用する集積化半導体装置の結晶欠陥の低減、耐圧向上、リーク電流の低減が要求されている。
【解決手段】 ＳＯＩウェーハにトレンチ１６を形成する時に、トレンチ１６の底に傾斜面１７を有するように半導体層１３を残存させる。この傾斜面１７に沿って厚いシリコン酸化膜（第２の絶縁膜）２５ａを形成する。この厚いシリコン酸化膜（第２の絶縁膜）２５ａによって埋込み絶縁層１２と半導体層１３との界面への酸素の侵入を防ぐ。 （もっと読む）

【課題】不揮発性記憶装置の記憶セル間のショートを抑制し、その特性のばらつきを抑制する。
【解決手段】基板上に配置させた第１の配線層の上層に、記憶セル層を形成し、記憶セル層を第２の方向に分離すると共に、第１の方向に延在する第１の配線を基板上に形成するために、第１の方向に連通する第１のトレンチを形成し、第１のトレンチ内に第１の素子分離層を埋設し、記憶セル層及び第１の素子分離層の上層に、第２の配線層を形成し、第２の配線層を加工し、第２の方向に延在する第２の配線を形成し、第１の素子分離層をエッチングして、第１の素子分離層の上面を所定の位置まで降下させて、記憶セル層を第１の方向に分離するために、第２の方向に連通する第２のトレンチを形成する。 （もっと読む）

半導体基板上に酸化物層を形成するための方法及び装置を開示する。１つ又は複数の実施形態では、半導体基板の温度を約１００℃未満に制御することによって、プラズマ酸化を使用して、共形酸化物層を形成することができる。１つ又は複数の実施形態による半導体基板の温度を制御するための方法は、静電チャックならびに冷却剤及びガス対流を利用することを含む。
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