半導体装置及びその製造方法
【課題】チャネル領域を拡大し、駆動電流の増大を図ることを可能とした半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２に埋め込まれた埋込み絶縁膜３により絶縁分離された活性領域５と、活性領域５上に形成されたゲート絶縁膜６を介して当該活性領域５を跨ぐように形成されたゲート電極７と、ゲート電極７を挟んだ両側の活性領域５にイオン注入することによって形成されたソース領域８及びドレイン領域９とを備え、活性領域５に溝部１０が設けられて、この溝部１０の内側にゲート絶縁膜６を介してゲート電極７の一部が埋め込まれてなるトレンチ型のチャネル構造を有し、活性領域５の両側面に凹部１１が対向して設けられて、これら凹部１１の間に幅狭部１２が形成されることによって、少なくとも溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となるチャネル領域１３が形成されている。
【解決手段】半導体基板２に埋め込まれた埋込み絶縁膜３により絶縁分離された活性領域５と、活性領域５上に形成されたゲート絶縁膜６を介して当該活性領域５を跨ぐように形成されたゲート電極７と、ゲート電極７を挟んだ両側の活性領域５にイオン注入することによって形成されたソース領域８及びドレイン領域９とを備え、活性領域５に溝部１０が設けられて、この溝部１０の内側にゲート絶縁膜６を介してゲート電極７の一部が埋め込まれてなるトレンチ型のチャネル構造を有し、活性領域５の両側面に凹部１１が対向して設けられて、これら凹部１１の間に幅狭部１２が形成されることによって、少なくとも溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となるチャネル領域１３が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴って、トランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタのショートチャネル効果がより顕著になってきている。例えば、ＤＲＡＭ（Dynamic Random Access Memory）などでは、メモリーセル寸法の縮小化によって、トランジスタのチャネル長も縮小されるため、トランジスタのパフォーマンスが低下してしまい、メモリーセルのリテンションや書き込み特性の悪化などが問題となってきている。
【０００３】
そこで、このような問題を解決するために、半導体基板に溝（トレンチ）を形成してチャネルを３次元構造としたリセス（トレンチ）型ＦＥＴ（Field Effect Transistor）や、シリコンのフィンを形成してチャネルを３次元構造としたフィン型ＦＥＴなどが開発されている（例えば、特許文献１〜３を参照）。
【０００４】
具体的に、トレンチ型ＦＥＴは、半導体基板に溝を形成し、この溝内にゲート絶縁膜を介してゲート電極を形成することで、チャネルを３次元構造としたものである。一方、フィン型ＦＥＴは、半導体基板上にシリコンのフィンを形成し、このフィンを跨ぐようにゲート電極を形成してチャネルを３次元構造としたものである。何れ場合も、ゲート長を長くすることができるため、短チャネル効果を抑制することが可能となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−０６４５００号公報
【特許文献２】特開２００７−０２７７５３号公報
【特許文献３】特開２００７−３０５８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述した従来のトレンチ型ＦＥＴでは、活性領域の溝部の両側面に対で形成されるフィン状の側壁がチャネル領域として機能するものの、溝部の底部については側壁のチャネル領域よりも閾値電圧が高くなるために、チャネル領域として機能させることが困難であった。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、半導体基板に埋め込まれた埋込み絶縁膜により絶縁分離された活性領域と、活性領域上に形成されたゲート絶縁膜を介して当該活性領域を跨ぐように形成されたゲート電極と、ゲート電極を挟んだ両側の活性領域にイオン注入することによって形成されたソース領域及びドレイン領域とを備え、活性領域に溝部が設けられて、この溝部の内側にゲート絶縁膜を介してゲート電極の一部が埋め込まれてなるトレンチ型のチャネル構造を有し、活性領域の両側面に凹部が対向して設けられて、これら凹部の間に幅狭部が形成されることによって、少なくとも溝部の底面と幅狭部との間に当該幅狭部よりも幅広となるチャネル領域が形成されていることを特徴とする。
【０００８】
また、本発明に係る半導体装置の製造方法は、半導体基板に埋め込まれた埋込み絶縁膜により絶縁分離された活性領域と、活性領域上に形成されたゲート絶縁膜を介して当該活性領域を跨ぐように形成されたゲート電極と、ゲート電極を挟んだ両側の活性領域にイオン注入することによって形成されたドレイン領域及びソース領域とを備える半導体装置を製造する際に、半導体基板に埋込み絶縁膜が埋め込まれる溝部を形成した後に、この溝部の下方に等方性エッチングにより当該溝部よりも幅広となる凹部を形成することによって、活性領域の両側面において対向する凹部の間に幅狭部を形成する工程と、活性領域の上面に溝部を凹部の手前に至る深さで形成することによって、少なくとも溝部の底面と幅狭部との間に当該幅狭部よりも幅広となるチャネル領域を形成する工程とを含むことを特徴とする。
【発明の効果】
【０００９】
以上のように、本発明では、少なくとも溝部の底面と幅狭部との間に当該幅狭部よりも幅広となるチャネル領域を形成することで、このチャネル領域を拡大し、駆動電流の増大を図ることが可能である。また、ゲート電極によるトランジスタのオン／オフの制御性が向上するため、スイッチング特性に優れた半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施形態として示すトレンチゲートトランジスタの構造を示す平面図である。
【図２】図２は、第１の実施形態として示すトレンチゲートトランジスタの構造を示す断面図である。
【図３】図３は、第１の実施形態として示すトレンチゲートトランジスタの動作を示す断面図である。
【図４】図４は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図５】図５は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図６】図６は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図７】図７は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図８】図８は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図９】図９は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１０】図１０は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１１】図１１は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１２】図１２は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１３】図１３は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１４】図１４は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１５】図１５は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１６】図１６は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１７】図１７は、第２の実施形態として示すトレンチゲートトランジスタの構造を示す断面図である。
【図１８】図１８は、第２の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１９】図１９は、第２の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２０】図２０は、第２の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２１】図２１は、第２の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２２】図２２は、第３の実施形態として示すトレンチゲートトランジスタの構造を示す平面図である。
【図２３】図２３は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２４】図２４は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２５】図２５は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２６】図２６は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２７】図２７は、第３の実施形態として示すトレンチゲートトランジスタの構造を示す断面図である。
【図２８】図２８は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２９】図２９は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００１２】
（第１の実施形態）
先ず、本発明の第１の実施形態として図１及び図２（ａ）〜（ｃ）に示すトレンチゲートトランジスタ１を備えた半導体装置について説明する。なお、図２（ａ）は、図１中に示す線分Ａ−Ａ’による断面図、図２（ｂ）は、図１中に示す線分Ｂ−Ｂ’による断面図、図２（ｃ）は、図１中に示す線分Ｃ−Ｃ’による断面図を示す。
【００１３】
このトレンチゲートトランジスタ１は、図１及び図２（ａ）〜（ｃ）に示すように、半導体基板２と、この半導体基板２に形成された溝部２ａに埋込み絶縁膜３を埋め込むことによって形成された素子分離領域４と、この素子分離領域４によって絶縁分離された活性領域５と、この活性領域５上に形成されたゲート絶縁膜６と、このゲート絶縁膜６を介して当該活性領域５を跨ぐように形成されたゲート電極７と、このゲート電極７を挟んだ両側の活性領域５に不純物イオンを注入することによって形成されたソース領域８及びドレイン領域９とを備え、活性領域５に溝部１０が設けられて、この溝部１０の内側にゲート絶縁膜６を介してゲート電極７の一部が埋め込まれてなるトレンチ型のチャネル構造を有している。
【００１４】
トレンチゲートトランジスタ１では、このようなトレンチ型のチャネル構造を採用することによって、ゲート電極７の水平面積を増加させずに、このトレンチゲートトランジスタ１のチャネル長を長くすることができ、その結果、短チャネル効果を抑制することが可能である。
【００１５】
半導体基板２は、所定濃度の不純物を含有する基板、例えばシリコン基板により形成されている。また、半導体基板２は、少なくとも表層がシリコンからなる基板であればよく、そのような基板としては、シリコン基板の他にも、埋め込み酸化(ＢＯＸ:Buried Oxide)膜上にシリコン薄膜を形成したＳＯＩ(Silicon on Insulator)基板を用いてもよい。このようなＳＯＩ基板を用いた場合には、ソース・ドレイン間の接合容量を低減できることから、更なる微細化に対応することが可能である。
【００１６】
素子分離領域４は、ＳＴＩ(Shallow Trench Isolation)と呼ばれるものであり、埋込み絶縁膜３を半導体基板２の表層に形成された溝部２ａに埋め込むことによって、複数の活性領域５を区画形成している。
【００１７】
活性領域５は、埋込み絶縁膜３（素子分離領域４）によって絶縁分離された半導体基板２の一部であって、その平面視形状は、例えば矩形の両端が丸みを帯びた形状である。また、この活性領域５は、半導体基板２の面内において横方向Ｘと縦方向Ｙとにそれぞれ所定の間隔で複数並んで設けられている。
【００１８】
ゲート絶縁膜６は、例えば活性領域５の表面（上面）を熱酸化法により酸化したシリコン酸化膜からなり、ゲート電極７は、例えば不純物がドープされたシリコン膜２９、窒化チタンなどのバリアメタル膜３０、及びタングステン膜３１を積層した少なくとも１層以上の導電膜からなる。さらに、タングステン膜３１の上には、シリコン窒化膜３２が設けられている。
【００１９】
ソース領域８及びドレイン領域９は、各活性領域５のゲート電極７を挟んだ中央部と両端部に、それぞれイオン注入による不純物拡散層を形成しており、これら不純物拡散層のうち、中央部がドレイン領域９、両端部がソース領域８を形成している。
【００２０】
なお、このトレンチゲートトランジスタ１は、例えばＤＲＡＭ（Dynamic Random Access Memory）のセルアレイ領域内に配置されるメモリーセルの選択用トランジスタに用いられ、このセルアレイ領域は、１つの活性領域に２ビットのメモリーセルが配置された構造を有している。このため、上記ゲート電極７は、図１に示すように、活性領域５と交差する方向に所定の間隔で複数並んで設けられ、このうち、活性領域５を跨ぐ２つのゲート電極７がＤＲＡＭのワード線７ａとして機能し、残りがダミーワード線７ｂとして機能することになる。
【００２１】
また、このトレンチゲートトランジスタ１は、図示を省略するものの、更に、ゲート電極７の両側面を覆うサイドウォールスペイサと、ゲート電極７上に積層されたハードマスクと、ゲート電極７、ソース領域８及びドレイン領域９が形成された面上を覆う層間絶縁膜と、層間絶縁膜に形成されたコンタクトホールに埋め込まれたコンタクトプラグとを備えることによって、ＤＲＡＭ内のセルトランジスタを構成している。また、ＤＲＡＭ内には、周辺トランジスタや、ゲート線、ビット線、ワード線（ゲート電極７）、容量コンタクトプラグ、キャパシタ、配線等が設けられている。
【００２２】
ところで、本発明を適用したトレンチゲートトランジスタ１では、活性領域５の両側面に凹部１１が対向して設けられて、これら凹部１１の間に幅狭部１２が形成されることによって、少なくとも溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となるチャネル領域１３が形成されていることを特徴とする。また、第１の実施形態では、このチャネル領域１３が溝部１０の底面から当該溝部１０の両側面に亘って形成されている。
【００２３】
具体的に、活性領域５の長手方向と直交する方向の断面において、この活性領域５の互いに対向する側面から内方に向かって凹部１１が形成されることによって、これら凹部１１の間に括れた形状の幅狭部１２が形成されている。また、これら凹部１１には、上記埋込み絶縁膜３が埋め込まれている。なお、この凹部１１には、上記埋込み絶縁膜３を埋め込まずに、空隙とすることも可能である。また、幅狭部１２は、半導体基板２の一部であることから、この半導体基板２にバイアスを印加することも可能である。
【００２４】
チャネル領域１３は、活性領域５の上面に溝部１０を凹部１１の手前に至る深さで形成することによって、この溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となる底部チャネル領域１３ａと、この底部チャネル領域１３ａの両端から上方に向かって立ち上がる一対の側部チャネル領域１３ｂとを有して構成されている。
【００２５】
また、側部チャネル領域１３ｂの上部には、溝部１０に埋め込まれたゲート電極７の側面を覆う第１のサイドウォール１４が設けられ、さらに、この第１のサイドウォール及び側部チャネル領域１３ｂの側面を覆う第２のサイドウォール１５が設けられている。
【００２６】
以上のような構造を有するトレンチゲートトランジスタ１では、図３に示すように、ゲート電極７に閾値電圧を印加することで、チャネル領域１３のゲート電極側の表面に、底部チャネル領域１３ａから側部チャネル領域１３ｂに亘って反転層領域Ｔが形成される。これにより、ソース領域８とドレイン領域９との間を高コンダクタンスとすることができる。
【００２７】
一方、このトレンチゲートトランジスタ１では、動作時にチャネル領域１３の半導体基板２側に、底部チャネル領域１３ａから側部チャネル領域１３ｂに亘って完全空乏化領域Ｓが形成される。これにより、活性領域５をＳＯＩ構造とし、良好なサブスレッショナル特性を得ることが可能である。すなわち、小さい閾値電圧、高い駆動能力という特性を持つことになる。
【００２８】
以上のように、本発明では、少なくとも溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となるチャネル領域１３を形成することで、このチャネル領域１３を拡大し、駆動電流の増大を図ることが可能である。また、ゲート電極７によるトランジスタのオン／オフの制御性が向上するため、スイッチング特性に優れた半導体装置を提供することが可能となる。
【００２９】
次に、本発明を適用した半導体装置の製造方法として、上記トレンチゲートトランジスタ１を製造する場合について、図４〜図１６を参照しながら説明する。
なお、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００３０】
上記トレンチゲートトランジスタ１を製造する際は、先ず、図４に示すように、加工前の上記半導体基板２としてシリコン基板を用意し、この半導体基板２の表面を例えば熱酸化により酸化させてシリコン酸化膜（第１の酸化膜）２１を形成した後に、その上に例えばＬＰ−ＣＶＤ法によりシリコン窒化膜（第１の窒化膜）２２を成膜する。
【００３１】
そして、シリコン窒化膜２２上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記活性領域５に対応した形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、シリコン窒化膜２２及びシリコン酸化膜２１を異方性ドライエッチングによりパターニングした後、レジストパターンを除去する。これにより、半導体基板２上には、上記活性領域５に対応した形状にパターニングされたシリコン酸化膜２１及びシリコン窒化膜２２が残存した状態となる。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２１と、厚さ約１００ｎｍのシリコン窒化膜２２とを形成した。
【００３２】
次に、図５（ａ），（ｂ）に示すように、パターニングされたシリコン窒化膜２２をマスクとして、半導体基板２の表層を異方性ドライエッチングによりパターニングする。これにより、半導体基板２の表層には、第１の溝部２３が形成されることになる。なお、本例では、深さ約１００ｎｍの第１の溝部２３を形成した。その結果、第１の溝部２３の間には、上記活性領域５に対応した形状を有するシリコンピラーが約８０ｎｍの幅Ｗで形成された。なお、図５（ａ）は、半導体基板２の表面を示す平面図であり、図５（ｂ）は、図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００３３】
次に、図６に示すように、半導体基板２上に、例えばＣＶＤ法によりシリコン酸化膜（第２の酸化膜）２４を成膜した後、異方性ドライエッチングによりエッチバックを行い、第１の溝部２３の側面にシリコン酸化膜２４が残存した第１のサイドウォール１４を形成する。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２４を形成した。なお、図６は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００３４】
次に、図７に示すように、半導体基板２を異方性ドライエッチングによりパターニングしながら、半導体基板２に第２の溝部２５を形成する。なお、本例では、深さ約５０ｎｍの第２の溝部２５を形成した。なお、図７は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００３５】
次に、図８に示すように、半導体基板２上に、例えばＣＶＤ法によりシリコン酸化膜（第３の酸化膜）２６を成膜した後、異方性ドライエッチングによりエッチバックを行い、第２の溝部２５の側面にシリコン酸化膜２６が残存した第２のサイドウォール１５を形成する。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２６を形成した。なお、図８は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００３６】
次に、図９に示すように、半導体基板２を等方性エッチングによりパターニングしながら、第２の溝部２５の下方に当該第２の溝部２５よりも幅広となる凹部１１を形成する。具体的に、等方性エッチングは、例えばアンモニア水、過酸化水素水、純水の混合液であるアンモニア過水液を用いたウェットエッチングにより行うことができる。なお、図９は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００３７】
本例では、反応速度を２ｎｍ／分としたアンモニア過水液を用いて、２５分のウェットエッチングを行った。その結果、第２の溝部２５の下方には、深さ方向と幅方向に亘って約５０ｎｍの凹部１１が形成された。また、上記シリコンピラーの互いに対向する側面から内方に向かって凹部１１が形成されることで、これら凹部１１の間に括れた形状の幅狭部１２が約４０ｎｍの幅で形成された。
【００３８】
なお、等方性エッチングは、このようなウェットエッチングで行う以外に、ドライエッチングにより行うことが可能であり、具体的に、ドライエッチングで行う場合は、例えば、塩素ガスと六フッ化硫黄ガスを含む混合ガスや、塩素ガスと臭化水素を含む混合ガスなどを用いることができる。
【００３９】
次に、図１０に示すように、半導体基板２上に埋込み絶縁膜３を成膜しながら、この埋込み絶縁膜３を第１及び第２の溝部２３，２５、並びに凹部１１内に埋め込み形成する。なお、本例では、埋込み絶縁膜３にＳＯＤ(Spin On Dielectric)膜を用いたが、ＣＶＤ法により成膜したシリコン酸化膜などを用いてもよい。また、埋込み絶縁膜３の上面からシリコンピラーの上面までの距離は約３０ｎｍである。なお、図１０は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００４０】
次に、図１１に示すように、埋込み絶縁膜３が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜２２の表面が露出するまで平坦化を行う。これにより、凹部２ａに埋込み絶縁膜３が埋め込まれてなる上記素子分離領域４と、この素子分離領域４により絶縁分離された複数の上記活性領域５が形成されることになる。なお、図１１は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００４１】
次に、図１２に示すように、活性領域５上のシリコン窒化膜２２を熱燐酸液により除去すると共に、シリコン酸化膜２１をフッ酸液により除去した後、露出した活性領域５の表面（上面）を酸化させることによりシリコン酸化膜（第４の酸化膜）２７を形成する。なお、本例では、熱酸化により厚さ１０ｎｍのシリコン酸化膜２７を形成した。なお、図１２は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００４２】
次に、図１３（ａ）〜（ｄ）に示すように、この上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記溝部１０に対応した部分に開口部２８ａを有するレジストパターン２８を形成する。なお、本例では、厚さ約３５０ｎｍのレジストパターン２８を形成した。また、レジストパターン２８の開口部２８ａの幅は５０ｎｍである。なお、図１３（ａ）は、本工程時における半導体基板２の表面を示す平面図であり、図１３（ｂ）は、図１３（ａ）中の線分Ａ−Ａ’による断面図、図１３（ｃ）は、図１３（ａ）中の線分Ｂ−Ｂ’による断面図、図１３（ｄ）は、図１３（ａ）中の線分Ｄ−Ｄ’による断面図を示す。
【００４３】
次に、図１４（ａ）〜（ｃ）に示すように、このレジストパターン２８をマスクとして、その開口部２８ａから露出した活性領域５を異方性ドライエッチングによりパターニングしながら、凹部１１の手前に至る深さの溝部１０を形成する。これにより、活性領域５には、溝部１０の底面と幅狭部１２との間で当該幅狭部１２よりも幅広となる底部チャネル領域１３ａと、この底部チャネル領域１３ａの両端から上方に向かって立ち上がる一対の側部チャネル領域１３ｂとを有するチャネル領域１３が形成される。
【００４４】
なお、本例では、活性領域５の上面から１２０±１０ｎｍの深さでエッチングを行い、底部チャネル領域１３ａの最薄部の厚さｔｈが３０ｎｍ±１０ｎｍ、側部チャネル領域１３ｂの厚さｔｗが２０ｎｍとなるようにエッチングを行った。なお、図１４（ａ）は、本工程時における図１３（ａ）中の線分Ａ−Ａ’による断面図、図１４（ｂ）は、図１３（ａ）中の線分Ｂ−Ｂ’による断面図、図１４（ｃ）は、図１３（ａ）中の線分Ｃ−Ｃ’による断面図を示す。
【００４５】
次に、図１５に示すように、レジストパターン２８を除去した後、シリコン酸化膜２７をフッ酸液により除去した後、露出した活性領域５の表面（上面）を酸化させることによりゲート絶縁膜（シリコン酸化膜）６を形成する。また、ゲート絶縁膜６は、熱酸化によるシリコン酸化膜に限定せれず、ＣＶＤ法により形成される高温酸化シリコン膜（ＨＴＯ）や、高誘電率膜などであってもよい。なお、本例では、熱酸化により厚さ５ｎｍのゲート絶縁膜６を形成した。
【００４６】
そして、この上に上記ゲート電極７となるシリコン膜２９を例えばＬＰ−ＣＶＤ法、バリアメタル膜３０及びタングステン膜３１を例えばプラズマスパッタリング法により順次積層しながら、シリコン膜２９の一部を溝部１０に埋め込み形成する。さらに、この上に例えばＬＰ−ＣＶＤ法によりシリコン窒化膜（第２の窒化膜）３２を形成する。なお、本例では、厚さ８０ｎｍのシリコン膜２９、厚さ１０ｎｍのバリアメタル膜３０、厚さ５０ｎｍのタングステン膜３１を形成し、厚さ２００ｎｍのシリコン窒化膜３２を形成した。なお、図１５は、本工程時における図１３（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００４７】
次に、図１６（ａ）〜（ｃ）に示すように、シリコン窒化膜３２上に上記ゲート電極７に対応した形状のレジストパターンを形成し、このレジストパターンをマスクとして、シリコン窒化膜３２、タングステン膜３１、バリアメタル膜３０、シリコン膜２９を異方性ドライエッチングによりパターニングした後、レジストパターンを除去する。これにより、上記ゲート電極７が形成される。
【００４８】
その後、このゲート電極７を挟んだ両側の活性領域５に不純物イオン注入することによって上記ソース領域８及びドレイン領域９を形成する。なお、本例では、活性領域５のゲート電極７を挟んだ中央部にＰ又はＡｓイオン若しくはその両イオンを注入することによってドレイン領域９を形成すると共に、活性領域５のゲート電極７を挟んだ両端部にＰ又はＡｓイオン若しくはその両イオンを注入することによってソース領域８を形成した。なお、図１６（ａ）は、本工程時における図１３（ａ）中の線分Ａ−Ａ’による断面図、図１６（ｂ）は、本工程時における図１３（ａ）中の線分Ｂ−Ｂ’による断面図、図１６（ｃ）は、本工程時における図１３（ａ）中の線分Ｃ−Ｃ’による断面図を示す。
【００４９】
以上のような工程を経ることによって、上記トレンチゲートトランジスタ１を製造することができる。
【００５０】
以上のように、本発明では、半導体基板２に埋込み絶縁膜３が埋め込まれる溝部２ａ（第１及び第２の溝部２３，２５）を形成した後に、この溝部２ａの下方に等方性エッチングにより当該溝部２ａよりも幅広となる凹部１１を形成することによって、活性領域５の両側面において対向する凹部１１の間に幅狭部１２を形成する工程と、活性領域５の上面に溝部１０を凹部１１の手前に至る深さで形成することによって、少なくとも溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となるチャネル領域１３を形成する工程とを経ることによって、活性領域５をＳＯＩ構造とし、良好なサブスレッショナル特性が得られるトレンチゲートトランジスタ１を製造することが可能である。
【００５１】
（第２の実施形態）
次に、第２の実施形態として図１７（ａ）〜（ｃ）に示すトレンチゲートトランジスタ５０について説明する。
なお、図１７（ａ）は、図１中に示す線分Ａ−Ａ’による断面図、図１７（ｂ）は、図１中に示す線分Ｂ−Ｂ’による断面図、図１９（ｃ）は、図１中に示す線分Ｃ−Ｃ’による断面図にそれぞれ対応する。
また、以下の説明では、上記トレンチゲートトランジスタ１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００５２】
このトレンチゲートトランジスタ５０は、溝部１０に埋め込まれたゲート電極７の側面を覆う第１のサイドウォール１４を短くし、底部チャネル領域１３ａの両端から上方に向かって立ち上がる一対の側部チャネル領域１３ｂを長く形成した以外は、上記トレンチゲートトランジスタ１とほぼ同様の構成を有している。
【００５３】
以上のような構造を有するトレンチゲートトランジスタ５０では、上記図３に示すトレンチゲートトランジスタ１と同様に、ゲート電極７に閾値電圧を印加することで、チャネル領域１３のゲート電極側の表面に、底部チャネル領域１３ａから側部チャネル領域１３ｂに亘って反転層領域Ｔが形成される。これにより、ソース領域８とドレイン領域９との間を高コンダクタンスとすることができる。
【００５４】
一方、このトレンチゲートトランジスタ５０では、動作時にチャネル領域１３の半導体基板２側に、底部チャネル領域１３ａから側部チャネル領域１３ｂに亘って完全空乏化領域Ｓが形成される。これにより、活性領域５をＳＯＩ構造とし、良好なサブスレッショナル特性を得ることが可能である。すなわち、小さい閾値電圧、高い駆動能力という特性を持つことになる。
【００５５】
上記トレンチゲートトランジスタ５０を製造する際は、上記図４（ａ），（ｂ）に示す工程の後に、図１８に示すように、パターニングされたシリコン窒化膜２２をマスクとして、半導体基板２の表層を異方性ドライエッチングによりパターニングする。このとき、上記図５に示す工程の場合よりも、半導体基板２の表層に形成される第１の溝部２３の深さを浅くする。なお、本例では、深さ約３０ｎｍの第１の溝部２３を形成した。その結果、第１の溝部２３の底面は、シリコン酸化膜２１の僅かに下方に位置することになる。なお、図１８は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００５６】
次に、図１９に示すように、半導体基板２上に、例えばＣＶＤ法によりシリコン酸化膜（第２の酸化膜）２４を成膜した後、異方性ドライエッチングによりエッチバックを行い、第１の溝部２３の側面にシリコン酸化膜２４が残存した第１のサイドウォール１４を形成する。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２４を形成した。なお、図１９は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００５７】
次に、図２０に示すように、半導体基板２を異方性ドライエッチングによりパターニングしながら、半導体基板２に第２の溝部２５を形成する。なお、図２０は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００５８】
次に、図２１に示すように、半導体基板２上に、例えばＣＶＤ法によりシリコン酸化膜（第３の酸化膜）２６を成膜した後、異方性ドライエッチングによりエッチバックを行い、第２の溝部２５の側面にシリコン酸化膜２６が残存した第２のサイドウォール１５を形成する。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２６を形成した。なお、図２１は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００５９】
なお、以降の工程については、上記トレンチゲートトランジスタ１を製造する場合と同様の工程、すなわち上記図９〜図１６に示す工程を経ることによって、上記トレンチゲートトランジスタ５０を製造することが可能である。
【００６０】
以上のような工程を経ることによって製造されたトレンチゲートトランジスタ５０では、上記トレンチゲートトランジスタ１の側部チャネル領域１３ｂの高さが約５０ｎｍであるのに対して、約１２０ｎｍの高さで側部チャネル領域１３ｂを形成することができ、その結果、駆動能力を更に向上させることが可能である。
【００６１】
（第３の実施形態）
次に、第３の実施形態として図２２及び図２３（ａ）〜（ｃ）に示すトレンチゲートトランジスタ６０について説明する。
なお、図２３（ａ）は、図２２中に示す線分Ａ−Ａ’による断面図、図２３（ｂ）は、図２２中に示す線分Ｂ−Ｂ’による断面図、図２３（ｃ）は、図２２中に示す線分Ｃ−Ｃ’による断面図にそれぞれ対応する。
また、以下の説明では、上記トレンチゲートトランジスタ１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００６２】
このトレンチゲートトランジスタ６０は、溝部１０に埋め込まれたゲート電極７の側面を覆う第１のサイドウォール１４を省略し、側部チャネル領域１３ｂを無くして底部チャネル領域１３ａのみとした以外は、上記トレンチゲートトランジスタ１とほぼ同様の構成を有している。
【００６３】
以上のような構造を有するトレンチゲートトランジスタ６０では、上記図３に示すトレンチゲートトランジスタ１と同様に、ゲート電極７に閾値電圧を印加することで、チャネル領域１３（底部チャネル領域１３ａ）のゲート電極側の表面に反転層領域Ｔが形成される。これにより、ソース領域８とドレイン領域９との間を高コンダクタンスとすることができる。
【００６４】
一方、このトレンチゲートトランジスタ６０では、動作時にチャネル領域１３（底部チャネル領域１３ａ）の半導体基板２側に完全空乏化領域Ｓが形成される。これにより、活性領域５をＳＯＩ構造とし、良好なサブスレッショナル特性を得ることが可能である。すなわち、小さい閾値電圧、高い駆動能力という特性を持つことになる。
【００６５】
上記トレンチゲートトランジスタ６０を製造する際は、上記図４（ａ），（ｂ）に示す工程の後に、図２４に示すように、パターニングされたシリコン窒化膜２２をマスクとして、半導体基板２の表層を異方性ドライエッチングによりパターニングする。このとき、上記図５に示す工程の場合よりも、半導体基板２の表層に形成される第１の溝部２３の深さを深くする。なお、本例では、深さ約１５０ｎｍの第１の溝部２３を形成した。その結果、第１の溝部２３の底面は、上記第２の溝部２５の底面とほぼ同じ位置にある。なお、図２４は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００６６】
次に、図２５に示すように、半導体基板２上に、例えばＣＶＤ法によりシリコン酸化膜（第３の酸化膜）２６を成膜した後、異方性ドライエッチングによりエッチバックを行い、第１の溝部２３の側面にシリコン酸化膜２６が残存した第２のサイドウォール１５を形成する。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２６を形成した。なお、図２５は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００６７】
次に、図２６に示すように、半導体基板２を等方性エッチングによりパターニングしながら、第１の溝部２３の下方に当該第１の溝部２３よりも幅広となる凹部１１を形成する。具体的に、等方性エッチングは、例えばアンモニア水、過酸化水素水、純水の混合液であるアンモニア過水液を用いたウェットエッチングにより行うことができる。なお、図２６は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００６８】
なお、本例では、反応速度を２ｎｍ／分としたアンモニア過水液を用いて、１７分のウェットエッチングを行った。その結果、第１の溝部２３の下方には、深さ方向と幅方向に亘って約３５ｎｍの凹部１１が形成された。また、上記シリコンピラーの互いに対向する側面から内方に向かって凹部１１が形成されることで、これら凹部１１の間に括れた形状の幅狭部１２が約３０ｎｍの幅で形成された。
【００６９】
次に、図２７に示すように、半導体基板２上に埋込み絶縁膜３を成膜しながら、この埋込み絶縁膜３を第１の溝部２３及び凹部１１内に埋め込み形成する。なお、図２７は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００７０】
次に、図２８に示すように、埋込み絶縁膜３が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜２２の表面が露出するまで平坦化を行う。そして、活性領域５上のシリコン窒化膜２２を熱燐酸液により除去すると共に、シリコン酸化膜２１をフッ酸液により除去した後、露出した活性領域５の表面（上面）を酸化させることによりシリコン酸化膜（第４の酸化膜）２７を形成する。なお、図２８は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００７１】
次に、図２９（ａ）〜（ｃ）に示すように、この上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記溝部１０に対応した部分に開口部２８ａを有するレジストパターン２８を形成する。そして、このレジストパターン２８をマスクとして、その開口部２８ａから露出した活性領域５を異方性ドライエッチングによりパターニングしながら、凹部１１の手前に至る深さの溝部１０を形成する。これにより、活性領域５には、溝部１０の底面と幅狭部１２との間で当該幅狭部１２よりも幅広となる底部チャネル領域１３ａ（チャネル領域１３）が形成される。
【００７２】
なお、本例では、上記凹部１１を形成する際のエッチング量が少ないことを反映して、活性領域５の上面から上記トレンチゲートトランジスタ１の場合よりも５ｎｍほど深い約１２５ｎｍの深さでエッチングを行い、底部チャネル領域１３ａの最薄部の厚さｔｈが３０ｎｍ±１０ｎｍとなるようにエッチングを行った。なお、図２９（ａ）は、本工程時における図１３（ａ）中の線分Ａ−Ａ’による断面図、図２９（ｂ）は、図１３（ａ）中の線分Ｂ−Ｂ’による断面図、図２９（ｃ）は、図１３（ａ）中の線分Ｃ−Ｃ’による断面図に対応する。
【００７３】
なお、以降の工程については、上記トレンチゲートトランジスタ１を製造する場合と同様の工程、すなわち上記図１５及び図１６に示す工程を経ることによって、上記トレンチゲートトランジスタ６０を製造することが可能である。
【００７４】
以上のような工程を経ることによって製造されたトレンチゲートトランジスタ６０では、底部チャネル領域１３ａのみが形成された構造のため、この底部チャネル領域１３ａにおいて高い駆動能力を得ることが可能である。
【００７５】
なお、本発明は、上記トレンチゲートトランジスタ１，５０，６０をＤＲＡＭのメモリーセルに適用した場合に限らず、トレンチゲートトランジスタを備える半導体装置に対して幅広く適用することが可能であり、例えばメモリーセルを有しないロジック品等の半導体デバイス一般においても、本発明を適用することが可能である。
【符号の説明】
【００７６】
１…トレンチゲートトランジスタ（第１の実施形態） ２…半導体基板 ２ａ…溝部 ３…埋込み絶縁膜 ４…素子分離領域 ５…活性領域 ６…ゲート絶縁膜 ７…ゲート電極 ７ａ…ワード線 ７ｂ…ダミーワード線 ８…ソース領域 ９…ドレイン領域 １０…溝部 １１…凹部 １２…幅狭部 １３…チャネル領域 １３ａ…底部チャネル領域 １３ｂ…側部チャネル領域 １４…第１のサイドウォール １５…第２のサイドウォール ２１…シリコン酸化膜（第１の酸化膜） ２２…シリコン窒化膜 ２３…第１の溝部 ２４…シリコン酸化膜（第２の酸化膜） ２５…第２の溝部 ２６…シリコン酸化膜（第３の酸化膜） ２７…シリコン酸化膜（第４の酸化膜） ２８…レジストパターン ２８ａ…開口部 ２９…シリコン膜 ３０…バリアメタル膜 ３１…タングステン膜 ３２…シリコン窒化膜（第２の窒化膜） ５０…トレンチゲートトランジスタ（第２の実施形態） ６０…トレンチゲートトランジスタ（第３の実施形態）
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴って、トランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタのショートチャネル効果がより顕著になってきている。例えば、ＤＲＡＭ（Dynamic Random Access Memory）などでは、メモリーセル寸法の縮小化によって、トランジスタのチャネル長も縮小されるため、トランジスタのパフォーマンスが低下してしまい、メモリーセルのリテンションや書き込み特性の悪化などが問題となってきている。
【０００３】
そこで、このような問題を解決するために、半導体基板に溝（トレンチ）を形成してチャネルを３次元構造としたリセス（トレンチ）型ＦＥＴ（Field Effect Transistor）や、シリコンのフィンを形成してチャネルを３次元構造としたフィン型ＦＥＴなどが開発されている（例えば、特許文献１〜３を参照）。
【０００４】
具体的に、トレンチ型ＦＥＴは、半導体基板に溝を形成し、この溝内にゲート絶縁膜を介してゲート電極を形成することで、チャネルを３次元構造としたものである。一方、フィン型ＦＥＴは、半導体基板上にシリコンのフィンを形成し、このフィンを跨ぐようにゲート電極を形成してチャネルを３次元構造としたものである。何れ場合も、ゲート長を長くすることができるため、短チャネル効果を抑制することが可能となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−０６４５００号公報
【特許文献２】特開２００７−０２７７５３号公報
【特許文献３】特開２００７−３０５８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述した従来のトレンチ型ＦＥＴでは、活性領域の溝部の両側面に対で形成されるフィン状の側壁がチャネル領域として機能するものの、溝部の底部については側壁のチャネル領域よりも閾値電圧が高くなるために、チャネル領域として機能させることが困難であった。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、半導体基板に埋め込まれた埋込み絶縁膜により絶縁分離された活性領域と、活性領域上に形成されたゲート絶縁膜を介して当該活性領域を跨ぐように形成されたゲート電極と、ゲート電極を挟んだ両側の活性領域にイオン注入することによって形成されたソース領域及びドレイン領域とを備え、活性領域に溝部が設けられて、この溝部の内側にゲート絶縁膜を介してゲート電極の一部が埋め込まれてなるトレンチ型のチャネル構造を有し、活性領域の両側面に凹部が対向して設けられて、これら凹部の間に幅狭部が形成されることによって、少なくとも溝部の底面と幅狭部との間に当該幅狭部よりも幅広となるチャネル領域が形成されていることを特徴とする。
【０００８】
また、本発明に係る半導体装置の製造方法は、半導体基板に埋め込まれた埋込み絶縁膜により絶縁分離された活性領域と、活性領域上に形成されたゲート絶縁膜を介して当該活性領域を跨ぐように形成されたゲート電極と、ゲート電極を挟んだ両側の活性領域にイオン注入することによって形成されたドレイン領域及びソース領域とを備える半導体装置を製造する際に、半導体基板に埋込み絶縁膜が埋め込まれる溝部を形成した後に、この溝部の下方に等方性エッチングにより当該溝部よりも幅広となる凹部を形成することによって、活性領域の両側面において対向する凹部の間に幅狭部を形成する工程と、活性領域の上面に溝部を凹部の手前に至る深さで形成することによって、少なくとも溝部の底面と幅狭部との間に当該幅狭部よりも幅広となるチャネル領域を形成する工程とを含むことを特徴とする。
【発明の効果】
【０００９】
以上のように、本発明では、少なくとも溝部の底面と幅狭部との間に当該幅狭部よりも幅広となるチャネル領域を形成することで、このチャネル領域を拡大し、駆動電流の増大を図ることが可能である。また、ゲート電極によるトランジスタのオン／オフの制御性が向上するため、スイッチング特性に優れた半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施形態として示すトレンチゲートトランジスタの構造を示す平面図である。
【図２】図２は、第１の実施形態として示すトレンチゲートトランジスタの構造を示す断面図である。
【図３】図３は、第１の実施形態として示すトレンチゲートトランジスタの動作を示す断面図である。
【図４】図４は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図５】図５は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図６】図６は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図７】図７は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図８】図８は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図９】図９は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１０】図１０は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１１】図１１は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１２】図１２は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１３】図１３は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１４】図１４は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１５】図１５は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１６】図１６は、第１の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１７】図１７は、第２の実施形態として示すトレンチゲートトランジスタの構造を示す断面図である。
【図１８】図１８は、第２の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図１９】図１９は、第２の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２０】図２０は、第２の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２１】図２１は、第２の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２２】図２２は、第３の実施形態として示すトレンチゲートトランジスタの構造を示す平面図である。
【図２３】図２３は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２４】図２４は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２５】図２５は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２６】図２６は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２７】図２７は、第３の実施形態として示すトレンチゲートトランジスタの構造を示す断面図である。
【図２８】図２８は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【図２９】図２９は、第３の実施形態として示すトレンチゲートトランジスタの製造工程を順に示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００１２】
（第１の実施形態）
先ず、本発明の第１の実施形態として図１及び図２（ａ）〜（ｃ）に示すトレンチゲートトランジスタ１を備えた半導体装置について説明する。なお、図２（ａ）は、図１中に示す線分Ａ−Ａ’による断面図、図２（ｂ）は、図１中に示す線分Ｂ−Ｂ’による断面図、図２（ｃ）は、図１中に示す線分Ｃ−Ｃ’による断面図を示す。
【００１３】
このトレンチゲートトランジスタ１は、図１及び図２（ａ）〜（ｃ）に示すように、半導体基板２と、この半導体基板２に形成された溝部２ａに埋込み絶縁膜３を埋め込むことによって形成された素子分離領域４と、この素子分離領域４によって絶縁分離された活性領域５と、この活性領域５上に形成されたゲート絶縁膜６と、このゲート絶縁膜６を介して当該活性領域５を跨ぐように形成されたゲート電極７と、このゲート電極７を挟んだ両側の活性領域５に不純物イオンを注入することによって形成されたソース領域８及びドレイン領域９とを備え、活性領域５に溝部１０が設けられて、この溝部１０の内側にゲート絶縁膜６を介してゲート電極７の一部が埋め込まれてなるトレンチ型のチャネル構造を有している。
【００１４】
トレンチゲートトランジスタ１では、このようなトレンチ型のチャネル構造を採用することによって、ゲート電極７の水平面積を増加させずに、このトレンチゲートトランジスタ１のチャネル長を長くすることができ、その結果、短チャネル効果を抑制することが可能である。
【００１５】
半導体基板２は、所定濃度の不純物を含有する基板、例えばシリコン基板により形成されている。また、半導体基板２は、少なくとも表層がシリコンからなる基板であればよく、そのような基板としては、シリコン基板の他にも、埋め込み酸化(ＢＯＸ:Buried Oxide)膜上にシリコン薄膜を形成したＳＯＩ(Silicon on Insulator)基板を用いてもよい。このようなＳＯＩ基板を用いた場合には、ソース・ドレイン間の接合容量を低減できることから、更なる微細化に対応することが可能である。
【００１６】
素子分離領域４は、ＳＴＩ(Shallow Trench Isolation)と呼ばれるものであり、埋込み絶縁膜３を半導体基板２の表層に形成された溝部２ａに埋め込むことによって、複数の活性領域５を区画形成している。
【００１７】
活性領域５は、埋込み絶縁膜３（素子分離領域４）によって絶縁分離された半導体基板２の一部であって、その平面視形状は、例えば矩形の両端が丸みを帯びた形状である。また、この活性領域５は、半導体基板２の面内において横方向Ｘと縦方向Ｙとにそれぞれ所定の間隔で複数並んで設けられている。
【００１８】
ゲート絶縁膜６は、例えば活性領域５の表面（上面）を熱酸化法により酸化したシリコン酸化膜からなり、ゲート電極７は、例えば不純物がドープされたシリコン膜２９、窒化チタンなどのバリアメタル膜３０、及びタングステン膜３１を積層した少なくとも１層以上の導電膜からなる。さらに、タングステン膜３１の上には、シリコン窒化膜３２が設けられている。
【００１９】
ソース領域８及びドレイン領域９は、各活性領域５のゲート電極７を挟んだ中央部と両端部に、それぞれイオン注入による不純物拡散層を形成しており、これら不純物拡散層のうち、中央部がドレイン領域９、両端部がソース領域８を形成している。
【００２０】
なお、このトレンチゲートトランジスタ１は、例えばＤＲＡＭ（Dynamic Random Access Memory）のセルアレイ領域内に配置されるメモリーセルの選択用トランジスタに用いられ、このセルアレイ領域は、１つの活性領域に２ビットのメモリーセルが配置された構造を有している。このため、上記ゲート電極７は、図１に示すように、活性領域５と交差する方向に所定の間隔で複数並んで設けられ、このうち、活性領域５を跨ぐ２つのゲート電極７がＤＲＡＭのワード線７ａとして機能し、残りがダミーワード線７ｂとして機能することになる。
【００２１】
また、このトレンチゲートトランジスタ１は、図示を省略するものの、更に、ゲート電極７の両側面を覆うサイドウォールスペイサと、ゲート電極７上に積層されたハードマスクと、ゲート電極７、ソース領域８及びドレイン領域９が形成された面上を覆う層間絶縁膜と、層間絶縁膜に形成されたコンタクトホールに埋め込まれたコンタクトプラグとを備えることによって、ＤＲＡＭ内のセルトランジスタを構成している。また、ＤＲＡＭ内には、周辺トランジスタや、ゲート線、ビット線、ワード線（ゲート電極７）、容量コンタクトプラグ、キャパシタ、配線等が設けられている。
【００２２】
ところで、本発明を適用したトレンチゲートトランジスタ１では、活性領域５の両側面に凹部１１が対向して設けられて、これら凹部１１の間に幅狭部１２が形成されることによって、少なくとも溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となるチャネル領域１３が形成されていることを特徴とする。また、第１の実施形態では、このチャネル領域１３が溝部１０の底面から当該溝部１０の両側面に亘って形成されている。
【００２３】
具体的に、活性領域５の長手方向と直交する方向の断面において、この活性領域５の互いに対向する側面から内方に向かって凹部１１が形成されることによって、これら凹部１１の間に括れた形状の幅狭部１２が形成されている。また、これら凹部１１には、上記埋込み絶縁膜３が埋め込まれている。なお、この凹部１１には、上記埋込み絶縁膜３を埋め込まずに、空隙とすることも可能である。また、幅狭部１２は、半導体基板２の一部であることから、この半導体基板２にバイアスを印加することも可能である。
【００２４】
チャネル領域１３は、活性領域５の上面に溝部１０を凹部１１の手前に至る深さで形成することによって、この溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となる底部チャネル領域１３ａと、この底部チャネル領域１３ａの両端から上方に向かって立ち上がる一対の側部チャネル領域１３ｂとを有して構成されている。
【００２５】
また、側部チャネル領域１３ｂの上部には、溝部１０に埋め込まれたゲート電極７の側面を覆う第１のサイドウォール１４が設けられ、さらに、この第１のサイドウォール及び側部チャネル領域１３ｂの側面を覆う第２のサイドウォール１５が設けられている。
【００２６】
以上のような構造を有するトレンチゲートトランジスタ１では、図３に示すように、ゲート電極７に閾値電圧を印加することで、チャネル領域１３のゲート電極側の表面に、底部チャネル領域１３ａから側部チャネル領域１３ｂに亘って反転層領域Ｔが形成される。これにより、ソース領域８とドレイン領域９との間を高コンダクタンスとすることができる。
【００２７】
一方、このトレンチゲートトランジスタ１では、動作時にチャネル領域１３の半導体基板２側に、底部チャネル領域１３ａから側部チャネル領域１３ｂに亘って完全空乏化領域Ｓが形成される。これにより、活性領域５をＳＯＩ構造とし、良好なサブスレッショナル特性を得ることが可能である。すなわち、小さい閾値電圧、高い駆動能力という特性を持つことになる。
【００２８】
以上のように、本発明では、少なくとも溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となるチャネル領域１３を形成することで、このチャネル領域１３を拡大し、駆動電流の増大を図ることが可能である。また、ゲート電極７によるトランジスタのオン／オフの制御性が向上するため、スイッチング特性に優れた半導体装置を提供することが可能となる。
【００２９】
次に、本発明を適用した半導体装置の製造方法として、上記トレンチゲートトランジスタ１を製造する場合について、図４〜図１６を参照しながら説明する。
なお、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００３０】
上記トレンチゲートトランジスタ１を製造する際は、先ず、図４に示すように、加工前の上記半導体基板２としてシリコン基板を用意し、この半導体基板２の表面を例えば熱酸化により酸化させてシリコン酸化膜（第１の酸化膜）２１を形成した後に、その上に例えばＬＰ−ＣＶＤ法によりシリコン窒化膜（第１の窒化膜）２２を成膜する。
【００３１】
そして、シリコン窒化膜２２上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記活性領域５に対応した形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、シリコン窒化膜２２及びシリコン酸化膜２１を異方性ドライエッチングによりパターニングした後、レジストパターンを除去する。これにより、半導体基板２上には、上記活性領域５に対応した形状にパターニングされたシリコン酸化膜２１及びシリコン窒化膜２２が残存した状態となる。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２１と、厚さ約１００ｎｍのシリコン窒化膜２２とを形成した。
【００３２】
次に、図５（ａ），（ｂ）に示すように、パターニングされたシリコン窒化膜２２をマスクとして、半導体基板２の表層を異方性ドライエッチングによりパターニングする。これにより、半導体基板２の表層には、第１の溝部２３が形成されることになる。なお、本例では、深さ約１００ｎｍの第１の溝部２３を形成した。その結果、第１の溝部２３の間には、上記活性領域５に対応した形状を有するシリコンピラーが約８０ｎｍの幅Ｗで形成された。なお、図５（ａ）は、半導体基板２の表面を示す平面図であり、図５（ｂ）は、図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００３３】
次に、図６に示すように、半導体基板２上に、例えばＣＶＤ法によりシリコン酸化膜（第２の酸化膜）２４を成膜した後、異方性ドライエッチングによりエッチバックを行い、第１の溝部２３の側面にシリコン酸化膜２４が残存した第１のサイドウォール１４を形成する。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２４を形成した。なお、図６は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００３４】
次に、図７に示すように、半導体基板２を異方性ドライエッチングによりパターニングしながら、半導体基板２に第２の溝部２５を形成する。なお、本例では、深さ約５０ｎｍの第２の溝部２５を形成した。なお、図７は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００３５】
次に、図８に示すように、半導体基板２上に、例えばＣＶＤ法によりシリコン酸化膜（第３の酸化膜）２６を成膜した後、異方性ドライエッチングによりエッチバックを行い、第２の溝部２５の側面にシリコン酸化膜２６が残存した第２のサイドウォール１５を形成する。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２６を形成した。なお、図８は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００３６】
次に、図９に示すように、半導体基板２を等方性エッチングによりパターニングしながら、第２の溝部２５の下方に当該第２の溝部２５よりも幅広となる凹部１１を形成する。具体的に、等方性エッチングは、例えばアンモニア水、過酸化水素水、純水の混合液であるアンモニア過水液を用いたウェットエッチングにより行うことができる。なお、図９は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００３７】
本例では、反応速度を２ｎｍ／分としたアンモニア過水液を用いて、２５分のウェットエッチングを行った。その結果、第２の溝部２５の下方には、深さ方向と幅方向に亘って約５０ｎｍの凹部１１が形成された。また、上記シリコンピラーの互いに対向する側面から内方に向かって凹部１１が形成されることで、これら凹部１１の間に括れた形状の幅狭部１２が約４０ｎｍの幅で形成された。
【００３８】
なお、等方性エッチングは、このようなウェットエッチングで行う以外に、ドライエッチングにより行うことが可能であり、具体的に、ドライエッチングで行う場合は、例えば、塩素ガスと六フッ化硫黄ガスを含む混合ガスや、塩素ガスと臭化水素を含む混合ガスなどを用いることができる。
【００３９】
次に、図１０に示すように、半導体基板２上に埋込み絶縁膜３を成膜しながら、この埋込み絶縁膜３を第１及び第２の溝部２３，２５、並びに凹部１１内に埋め込み形成する。なお、本例では、埋込み絶縁膜３にＳＯＤ(Spin On Dielectric)膜を用いたが、ＣＶＤ法により成膜したシリコン酸化膜などを用いてもよい。また、埋込み絶縁膜３の上面からシリコンピラーの上面までの距離は約３０ｎｍである。なお、図１０は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００４０】
次に、図１１に示すように、埋込み絶縁膜３が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜２２の表面が露出するまで平坦化を行う。これにより、凹部２ａに埋込み絶縁膜３が埋め込まれてなる上記素子分離領域４と、この素子分離領域４により絶縁分離された複数の上記活性領域５が形成されることになる。なお、図１１は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００４１】
次に、図１２に示すように、活性領域５上のシリコン窒化膜２２を熱燐酸液により除去すると共に、シリコン酸化膜２１をフッ酸液により除去した後、露出した活性領域５の表面（上面）を酸化させることによりシリコン酸化膜（第４の酸化膜）２７を形成する。なお、本例では、熱酸化により厚さ１０ｎｍのシリコン酸化膜２７を形成した。なお、図１２は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００４２】
次に、図１３（ａ）〜（ｄ）に示すように、この上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記溝部１０に対応した部分に開口部２８ａを有するレジストパターン２８を形成する。なお、本例では、厚さ約３５０ｎｍのレジストパターン２８を形成した。また、レジストパターン２８の開口部２８ａの幅は５０ｎｍである。なお、図１３（ａ）は、本工程時における半導体基板２の表面を示す平面図であり、図１３（ｂ）は、図１３（ａ）中の線分Ａ−Ａ’による断面図、図１３（ｃ）は、図１３（ａ）中の線分Ｂ−Ｂ’による断面図、図１３（ｄ）は、図１３（ａ）中の線分Ｄ−Ｄ’による断面図を示す。
【００４３】
次に、図１４（ａ）〜（ｃ）に示すように、このレジストパターン２８をマスクとして、その開口部２８ａから露出した活性領域５を異方性ドライエッチングによりパターニングしながら、凹部１１の手前に至る深さの溝部１０を形成する。これにより、活性領域５には、溝部１０の底面と幅狭部１２との間で当該幅狭部１２よりも幅広となる底部チャネル領域１３ａと、この底部チャネル領域１３ａの両端から上方に向かって立ち上がる一対の側部チャネル領域１３ｂとを有するチャネル領域１３が形成される。
【００４４】
なお、本例では、活性領域５の上面から１２０±１０ｎｍの深さでエッチングを行い、底部チャネル領域１３ａの最薄部の厚さｔｈが３０ｎｍ±１０ｎｍ、側部チャネル領域１３ｂの厚さｔｗが２０ｎｍとなるようにエッチングを行った。なお、図１４（ａ）は、本工程時における図１３（ａ）中の線分Ａ−Ａ’による断面図、図１４（ｂ）は、図１３（ａ）中の線分Ｂ−Ｂ’による断面図、図１４（ｃ）は、図１３（ａ）中の線分Ｃ−Ｃ’による断面図を示す。
【００４５】
次に、図１５に示すように、レジストパターン２８を除去した後、シリコン酸化膜２７をフッ酸液により除去した後、露出した活性領域５の表面（上面）を酸化させることによりゲート絶縁膜（シリコン酸化膜）６を形成する。また、ゲート絶縁膜６は、熱酸化によるシリコン酸化膜に限定せれず、ＣＶＤ法により形成される高温酸化シリコン膜（ＨＴＯ）や、高誘電率膜などであってもよい。なお、本例では、熱酸化により厚さ５ｎｍのゲート絶縁膜６を形成した。
【００４６】
そして、この上に上記ゲート電極７となるシリコン膜２９を例えばＬＰ−ＣＶＤ法、バリアメタル膜３０及びタングステン膜３１を例えばプラズマスパッタリング法により順次積層しながら、シリコン膜２９の一部を溝部１０に埋め込み形成する。さらに、この上に例えばＬＰ−ＣＶＤ法によりシリコン窒化膜（第２の窒化膜）３２を形成する。なお、本例では、厚さ８０ｎｍのシリコン膜２９、厚さ１０ｎｍのバリアメタル膜３０、厚さ５０ｎｍのタングステン膜３１を形成し、厚さ２００ｎｍのシリコン窒化膜３２を形成した。なお、図１５は、本工程時における図１３（ａ）中の線分Ａ−Ａ’による断面図を示す。
【００４７】
次に、図１６（ａ）〜（ｃ）に示すように、シリコン窒化膜３２上に上記ゲート電極７に対応した形状のレジストパターンを形成し、このレジストパターンをマスクとして、シリコン窒化膜３２、タングステン膜３１、バリアメタル膜３０、シリコン膜２９を異方性ドライエッチングによりパターニングした後、レジストパターンを除去する。これにより、上記ゲート電極７が形成される。
【００４８】
その後、このゲート電極７を挟んだ両側の活性領域５に不純物イオン注入することによって上記ソース領域８及びドレイン領域９を形成する。なお、本例では、活性領域５のゲート電極７を挟んだ中央部にＰ又はＡｓイオン若しくはその両イオンを注入することによってドレイン領域９を形成すると共に、活性領域５のゲート電極７を挟んだ両端部にＰ又はＡｓイオン若しくはその両イオンを注入することによってソース領域８を形成した。なお、図１６（ａ）は、本工程時における図１３（ａ）中の線分Ａ−Ａ’による断面図、図１６（ｂ）は、本工程時における図１３（ａ）中の線分Ｂ−Ｂ’による断面図、図１６（ｃ）は、本工程時における図１３（ａ）中の線分Ｃ−Ｃ’による断面図を示す。
【００４９】
以上のような工程を経ることによって、上記トレンチゲートトランジスタ１を製造することができる。
【００５０】
以上のように、本発明では、半導体基板２に埋込み絶縁膜３が埋め込まれる溝部２ａ（第１及び第２の溝部２３，２５）を形成した後に、この溝部２ａの下方に等方性エッチングにより当該溝部２ａよりも幅広となる凹部１１を形成することによって、活性領域５の両側面において対向する凹部１１の間に幅狭部１２を形成する工程と、活性領域５の上面に溝部１０を凹部１１の手前に至る深さで形成することによって、少なくとも溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となるチャネル領域１３を形成する工程とを経ることによって、活性領域５をＳＯＩ構造とし、良好なサブスレッショナル特性が得られるトレンチゲートトランジスタ１を製造することが可能である。
【００５１】
（第２の実施形態）
次に、第２の実施形態として図１７（ａ）〜（ｃ）に示すトレンチゲートトランジスタ５０について説明する。
なお、図１７（ａ）は、図１中に示す線分Ａ−Ａ’による断面図、図１７（ｂ）は、図１中に示す線分Ｂ−Ｂ’による断面図、図１９（ｃ）は、図１中に示す線分Ｃ−Ｃ’による断面図にそれぞれ対応する。
また、以下の説明では、上記トレンチゲートトランジスタ１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００５２】
このトレンチゲートトランジスタ５０は、溝部１０に埋め込まれたゲート電極７の側面を覆う第１のサイドウォール１４を短くし、底部チャネル領域１３ａの両端から上方に向かって立ち上がる一対の側部チャネル領域１３ｂを長く形成した以外は、上記トレンチゲートトランジスタ１とほぼ同様の構成を有している。
【００５３】
以上のような構造を有するトレンチゲートトランジスタ５０では、上記図３に示すトレンチゲートトランジスタ１と同様に、ゲート電極７に閾値電圧を印加することで、チャネル領域１３のゲート電極側の表面に、底部チャネル領域１３ａから側部チャネル領域１３ｂに亘って反転層領域Ｔが形成される。これにより、ソース領域８とドレイン領域９との間を高コンダクタンスとすることができる。
【００５４】
一方、このトレンチゲートトランジスタ５０では、動作時にチャネル領域１３の半導体基板２側に、底部チャネル領域１３ａから側部チャネル領域１３ｂに亘って完全空乏化領域Ｓが形成される。これにより、活性領域５をＳＯＩ構造とし、良好なサブスレッショナル特性を得ることが可能である。すなわち、小さい閾値電圧、高い駆動能力という特性を持つことになる。
【００５５】
上記トレンチゲートトランジスタ５０を製造する際は、上記図４（ａ），（ｂ）に示す工程の後に、図１８に示すように、パターニングされたシリコン窒化膜２２をマスクとして、半導体基板２の表層を異方性ドライエッチングによりパターニングする。このとき、上記図５に示す工程の場合よりも、半導体基板２の表層に形成される第１の溝部２３の深さを浅くする。なお、本例では、深さ約３０ｎｍの第１の溝部２３を形成した。その結果、第１の溝部２３の底面は、シリコン酸化膜２１の僅かに下方に位置することになる。なお、図１８は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００５６】
次に、図１９に示すように、半導体基板２上に、例えばＣＶＤ法によりシリコン酸化膜（第２の酸化膜）２４を成膜した後、異方性ドライエッチングによりエッチバックを行い、第１の溝部２３の側面にシリコン酸化膜２４が残存した第１のサイドウォール１４を形成する。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２４を形成した。なお、図１９は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００５７】
次に、図２０に示すように、半導体基板２を異方性ドライエッチングによりパターニングしながら、半導体基板２に第２の溝部２５を形成する。なお、図２０は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００５８】
次に、図２１に示すように、半導体基板２上に、例えばＣＶＤ法によりシリコン酸化膜（第３の酸化膜）２６を成膜した後、異方性ドライエッチングによりエッチバックを行い、第２の溝部２５の側面にシリコン酸化膜２６が残存した第２のサイドウォール１５を形成する。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２６を形成した。なお、図２１は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００５９】
なお、以降の工程については、上記トレンチゲートトランジスタ１を製造する場合と同様の工程、すなわち上記図９〜図１６に示す工程を経ることによって、上記トレンチゲートトランジスタ５０を製造することが可能である。
【００６０】
以上のような工程を経ることによって製造されたトレンチゲートトランジスタ５０では、上記トレンチゲートトランジスタ１の側部チャネル領域１３ｂの高さが約５０ｎｍであるのに対して、約１２０ｎｍの高さで側部チャネル領域１３ｂを形成することができ、その結果、駆動能力を更に向上させることが可能である。
【００６１】
（第３の実施形態）
次に、第３の実施形態として図２２及び図２３（ａ）〜（ｃ）に示すトレンチゲートトランジスタ６０について説明する。
なお、図２３（ａ）は、図２２中に示す線分Ａ−Ａ’による断面図、図２３（ｂ）は、図２２中に示す線分Ｂ−Ｂ’による断面図、図２３（ｃ）は、図２２中に示す線分Ｃ−Ｃ’による断面図にそれぞれ対応する。
また、以下の説明では、上記トレンチゲートトランジスタ１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００６２】
このトレンチゲートトランジスタ６０は、溝部１０に埋め込まれたゲート電極７の側面を覆う第１のサイドウォール１４を省略し、側部チャネル領域１３ｂを無くして底部チャネル領域１３ａのみとした以外は、上記トレンチゲートトランジスタ１とほぼ同様の構成を有している。
【００６３】
以上のような構造を有するトレンチゲートトランジスタ６０では、上記図３に示すトレンチゲートトランジスタ１と同様に、ゲート電極７に閾値電圧を印加することで、チャネル領域１３（底部チャネル領域１３ａ）のゲート電極側の表面に反転層領域Ｔが形成される。これにより、ソース領域８とドレイン領域９との間を高コンダクタンスとすることができる。
【００６４】
一方、このトレンチゲートトランジスタ６０では、動作時にチャネル領域１３（底部チャネル領域１３ａ）の半導体基板２側に完全空乏化領域Ｓが形成される。これにより、活性領域５をＳＯＩ構造とし、良好なサブスレッショナル特性を得ることが可能である。すなわち、小さい閾値電圧、高い駆動能力という特性を持つことになる。
【００６５】
上記トレンチゲートトランジスタ６０を製造する際は、上記図４（ａ），（ｂ）に示す工程の後に、図２４に示すように、パターニングされたシリコン窒化膜２２をマスクとして、半導体基板２の表層を異方性ドライエッチングによりパターニングする。このとき、上記図５に示す工程の場合よりも、半導体基板２の表層に形成される第１の溝部２３の深さを深くする。なお、本例では、深さ約１５０ｎｍの第１の溝部２３を形成した。その結果、第１の溝部２３の底面は、上記第２の溝部２５の底面とほぼ同じ位置にある。なお、図２４は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００６６】
次に、図２５に示すように、半導体基板２上に、例えばＣＶＤ法によりシリコン酸化膜（第３の酸化膜）２６を成膜した後、異方性ドライエッチングによりエッチバックを行い、第１の溝部２３の側面にシリコン酸化膜２６が残存した第２のサイドウォール１５を形成する。なお、本例では、厚さ約１０ｎｍのシリコン酸化膜２６を形成した。なお、図２５は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００６７】
次に、図２６に示すように、半導体基板２を等方性エッチングによりパターニングしながら、第１の溝部２３の下方に当該第１の溝部２３よりも幅広となる凹部１１を形成する。具体的に、等方性エッチングは、例えばアンモニア水、過酸化水素水、純水の混合液であるアンモニア過水液を用いたウェットエッチングにより行うことができる。なお、図２６は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００６８】
なお、本例では、反応速度を２ｎｍ／分としたアンモニア過水液を用いて、１７分のウェットエッチングを行った。その結果、第１の溝部２３の下方には、深さ方向と幅方向に亘って約３５ｎｍの凹部１１が形成された。また、上記シリコンピラーの互いに対向する側面から内方に向かって凹部１１が形成されることで、これら凹部１１の間に括れた形状の幅狭部１２が約３０ｎｍの幅で形成された。
【００６９】
次に、図２７に示すように、半導体基板２上に埋込み絶縁膜３を成膜しながら、この埋込み絶縁膜３を第１の溝部２３及び凹部１１内に埋め込み形成する。なお、図２７は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００７０】
次に、図２８に示すように、埋込み絶縁膜３が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜２２の表面が露出するまで平坦化を行う。そして、活性領域５上のシリコン窒化膜２２を熱燐酸液により除去すると共に、シリコン酸化膜２１をフッ酸液により除去した後、露出した活性領域５の表面（上面）を酸化させることによりシリコン酸化膜（第４の酸化膜）２７を形成する。なお、図２８は、本工程時における図５（ａ）中の線分Ａ−Ａ’による断面図に対応する。
【００７１】
次に、図２９（ａ）〜（ｃ）に示すように、この上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記溝部１０に対応した部分に開口部２８ａを有するレジストパターン２８を形成する。そして、このレジストパターン２８をマスクとして、その開口部２８ａから露出した活性領域５を異方性ドライエッチングによりパターニングしながら、凹部１１の手前に至る深さの溝部１０を形成する。これにより、活性領域５には、溝部１０の底面と幅狭部１２との間で当該幅狭部１２よりも幅広となる底部チャネル領域１３ａ（チャネル領域１３）が形成される。
【００７２】
なお、本例では、上記凹部１１を形成する際のエッチング量が少ないことを反映して、活性領域５の上面から上記トレンチゲートトランジスタ１の場合よりも５ｎｍほど深い約１２５ｎｍの深さでエッチングを行い、底部チャネル領域１３ａの最薄部の厚さｔｈが３０ｎｍ±１０ｎｍとなるようにエッチングを行った。なお、図２９（ａ）は、本工程時における図１３（ａ）中の線分Ａ−Ａ’による断面図、図２９（ｂ）は、図１３（ａ）中の線分Ｂ−Ｂ’による断面図、図２９（ｃ）は、図１３（ａ）中の線分Ｃ−Ｃ’による断面図に対応する。
【００７３】
なお、以降の工程については、上記トレンチゲートトランジスタ１を製造する場合と同様の工程、すなわち上記図１５及び図１６に示す工程を経ることによって、上記トレンチゲートトランジスタ６０を製造することが可能である。
【００７４】
以上のような工程を経ることによって製造されたトレンチゲートトランジスタ６０では、底部チャネル領域１３ａのみが形成された構造のため、この底部チャネル領域１３ａにおいて高い駆動能力を得ることが可能である。
【００７５】
なお、本発明は、上記トレンチゲートトランジスタ１，５０，６０をＤＲＡＭのメモリーセルに適用した場合に限らず、トレンチゲートトランジスタを備える半導体装置に対して幅広く適用することが可能であり、例えばメモリーセルを有しないロジック品等の半導体デバイス一般においても、本発明を適用することが可能である。
【符号の説明】
【００７６】
１…トレンチゲートトランジスタ（第１の実施形態） ２…半導体基板 ２ａ…溝部 ３…埋込み絶縁膜 ４…素子分離領域 ５…活性領域 ６…ゲート絶縁膜 ７…ゲート電極 ７ａ…ワード線 ７ｂ…ダミーワード線 ８…ソース領域 ９…ドレイン領域 １０…溝部 １１…凹部 １２…幅狭部 １３…チャネル領域 １３ａ…底部チャネル領域 １３ｂ…側部チャネル領域 １４…第１のサイドウォール １５…第２のサイドウォール ２１…シリコン酸化膜（第１の酸化膜） ２２…シリコン窒化膜 ２３…第１の溝部 ２４…シリコン酸化膜（第２の酸化膜） ２５…第２の溝部 ２６…シリコン酸化膜（第３の酸化膜） ２７…シリコン酸化膜（第４の酸化膜） ２８…レジストパターン ２８ａ…開口部 ２９…シリコン膜 ３０…バリアメタル膜 ３１…タングステン膜 ３２…シリコン窒化膜（第２の窒化膜） ５０…トレンチゲートトランジスタ（第２の実施形態） ６０…トレンチゲートトランジスタ（第３の実施形態）
【特許請求の範囲】
【請求項１】
半導体基板に埋め込まれた埋込み絶縁膜により絶縁分離された活性領域と、
前記活性領域上に形成されたゲート絶縁膜を介して当該活性領域を跨ぐように形成されたゲート電極と、
前記ゲート電極を挟んだ両側の活性領域にイオン注入することによって形成されたソース領域及びドレイン領域とを備え、
前記活性領域に溝部が設けられて、この溝部の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチ型のチャネル構造を有し、
前記活性領域の両側面に凹部が対向して設けられて、これら凹部の間に幅狭部が形成されることによって、少なくとも前記溝部の底面と前記幅狭部との間に当該幅狭部よりも幅広となるチャネル領域が形成されていることを特徴とする半導体装置。
【請求項２】
前記チャネル領域は、前記溝部の底面から当該溝部の両側面に亘って形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板に埋め込まれた埋込み絶縁膜により絶縁分離された活性領域と、
前記活性領域上に形成されたゲート絶縁膜を介して当該活性領域を跨ぐように形成されたゲート電極と、
前記ゲート電極を挟んだ両側の活性領域にイオン注入することによって形成されたソース領域及びドレイン領域とを備える半導体装置の製造方法であって、
前記半導体基板に前記埋込み絶縁膜が埋め込まれる溝部を形成した後に、この溝部の下方に等方性エッチングにより当該溝部よりも幅広となる凹部を形成することによって、前記活性領域の両側面において対向する凹部の間に幅狭部を形成する工程と、
前記活性領域の上面に溝部を前記凹部の手前に至る深さで形成することによって、少なくとも前記溝部の底面と前記幅狭部との間に当該幅狭部よりも幅広となるチャネル領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記チャネル領域を前記溝部の底面から当該溝部の両側面に亘って形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１】
半導体基板に埋め込まれた埋込み絶縁膜により絶縁分離された活性領域と、
前記活性領域上に形成されたゲート絶縁膜を介して当該活性領域を跨ぐように形成されたゲート電極と、
前記ゲート電極を挟んだ両側の活性領域にイオン注入することによって形成されたソース領域及びドレイン領域とを備え、
前記活性領域に溝部が設けられて、この溝部の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチ型のチャネル構造を有し、
前記活性領域の両側面に凹部が対向して設けられて、これら凹部の間に幅狭部が形成されることによって、少なくとも前記溝部の底面と前記幅狭部との間に当該幅狭部よりも幅広となるチャネル領域が形成されていることを特徴とする半導体装置。
【請求項２】
前記チャネル領域は、前記溝部の底面から当該溝部の両側面に亘って形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板に埋め込まれた埋込み絶縁膜により絶縁分離された活性領域と、
前記活性領域上に形成されたゲート絶縁膜を介して当該活性領域を跨ぐように形成されたゲート電極と、
前記ゲート電極を挟んだ両側の活性領域にイオン注入することによって形成されたソース領域及びドレイン領域とを備える半導体装置の製造方法であって、
前記半導体基板に前記埋込み絶縁膜が埋め込まれる溝部を形成した後に、この溝部の下方に等方性エッチングにより当該溝部よりも幅広となる凹部を形成することによって、前記活性領域の両側面において対向する凹部の間に幅狭部を形成する工程と、
前記活性領域の上面に溝部を前記凹部の手前に至る深さで形成することによって、少なくとも前記溝部の底面と前記幅狭部との間に当該幅狭部よりも幅広となるチャネル領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記チャネル領域を前記溝部の底面から当該溝部の両側面に亘って形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１１−２９５０９（Ｐ２０１１−２９５０９Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７５６８１（Ｐ２００９−１７５６８１）
【出願日】平成２１年７月２８日（２００９．７．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２８日（２００９．７．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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