半導体装置及びその作製方法
【課題】酸化物半導体を用いるトランジスタにおいて、電気的特性の良好なトランジスタ及びその作製方法を提供することを課題の一とする。
【解決手段】基板上に酸化物半導体膜及び絶縁膜を有し、酸化物半導体膜の端部は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、サイドウォール絶縁膜、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極とを有する半導体装置である。
【解決手段】基板上に酸化物半導体膜及び絶縁膜を有し、酸化物半導体膜の端部は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、サイドウォール絶縁膜、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極とを有する半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置及びその作製方法に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタは、電界効果移動度は高いが、ガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【０００５】
ところで、特に酸化物半導体においては、水素がキャリアの供給源となることが指摘されている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが求められる。また、酸化物半導体のみならず、酸化物半導体に接するゲート絶縁膜の水素を低減することで、酸化物半導体を用いたトランジスタのしきい値電圧の変動を低減している（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２００９−２２４４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
さらに、酸化物半導体において、キャリアの供給源として、酸化物半導体に含まれる水素のほかに酸化物半導体中の酸素欠損（又は、酸素欠陥ともいう）が挙げられる。酸素欠損の一部はドナーとなり、酸化物半導体中にキャリアである電子を生成する。トランジスタのチャネル形成領域に酸素欠損が存在すると、チャネル形成領域中に電子を生じさせるため、トランジスタのしきい値電圧をマイナス方向に変動させる要因となる。
【０００８】
また、酸化物半導体膜を用いた半導体装置を作製するに際し、酸化物半導体膜の側面を所望の形状に加工すると、酸化物半導体膜の側面が活性な状態で反応室内の減圧雰囲気または還元性雰囲気に曝される。そのため、酸化物半導体膜の側面から反応室へと酸素が引き抜かれ、酸素欠損を生じることになる。酸素欠損の一部はドナーとなり、キャリアである電子を生成するため、酸化物半導体膜の側面はｎ型化する。トランジスタのソース電極およびドレイン電極が、ｎ型化した酸化物半導体膜の側面と接することにより、酸化物半導体膜の側面を介して、ソース電極およびドレイン電極間にリーク電流が発生してしまう。該リーク電流は、トランジスタのオフ電流の上昇の原因となる。また、酸化物半導体膜の側面を介して流れる電流は、場合によって、酸化物半導体膜の側面をチャネル形成領域とするトランジスタを形成する可能性がある。
【０００９】
そこで、本発明の一態様は、上述した課題の少なくとも一を解決することを目的とする。つまり、電気的特性の変動が生じにくく、電気的特性の良好な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、酸化物半導体膜を有する半導体装置の作製工程において、酸化物半導体膜から酸素が脱離することを防止するために、酸化物半導体膜に接するように、酸素を含む絶縁膜を設ける。以下、具体的な態様について説明する。
【００１１】
本発明の一態様は、基板上に、第１の絶縁膜、酸化物半導体膜、第２の絶縁膜の順に形成し、第２の絶縁膜、酸化物半導体膜、及び第１の絶縁膜の素子分離領域をエッチングすることにより、第１の絶縁膜に素子分離溝を形成し、第２の絶縁膜及び素子分離溝上に、第３の絶縁膜を形成し、第３の絶縁膜に平坦化処理を行うことにより、第２の絶縁膜を露出させるとともに、素子分離溝に第３の絶縁膜を埋め込み、第２の絶縁膜をエッチングすることにより、酸化物半導体膜を露出させ、第３の絶縁膜及び露出した酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極をマスクとして、酸化物半導体膜に第１の濃度となるようにドーパントを添加することで、酸化物半導体膜に第１のドーパントを含む領域を形成し、ゲート電極の側面にサイドウォール絶縁膜を形成し、ゲート電極及びサイドウォール絶縁膜をマスクとして、第２の濃度となるようにドーパントを添加することにより、酸化物半導体膜に第２のドーパントを含む領域を形成し、第３の絶縁膜及び第２のドーパントを含む領域と接するように、ソース電極及びドレイン電極を形成する、半導体装置の作製方法である。
【００１２】
上記構成において、第１のドーパントを含む領域のドーパントの濃度は、第２のドーパントを含む領域のドーパントの濃度よりも低いことが好ましい。
【００１３】
上記各構成において、ソース電極又はドレイン電極は、第１の導電膜及び第２の導電膜を有し、第１の導電膜は、サイドウォール絶縁膜に接することが好ましい。また、第１の導電膜の膜厚は、第２の導電膜の膜厚よりも薄いことが好ましい。
【００１４】
また、上記各構成において、絶縁膜として、熱が与えられることにより酸素が脱離する絶縁材料を用いることが好ましい。熱が与えられることにより酸素が脱離する絶縁膜として、化学量論比を満たす酸素よりも多くの酸素を含むことが好ましい。酸化物半導体膜と、該絶縁膜とが接して設けられる、又は酸化物半導体膜の近傍に該絶縁膜が設けられることにより、加熱処理の際に、絶縁膜から酸素が脱離し、酸化物半導体膜に拡散（又は供給）させることができる。これにより、酸化物半導体膜の酸素欠損を低減することができる。
【００１５】
熱が与えられることにより酸素が脱離する絶縁膜として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等が挙げられる。
【００１６】
また、上記構成において、第３の絶縁膜として、酸化アルミニウム膜を用いることが好ましい。酸化物半導体膜の側面に接する第３の絶縁膜として酸化アルミニウム膜を用いることにより、酸化物半導体膜の側面から酸素が脱離することを防止することができる。これにより、酸化物半導体膜の側面に酸素欠損が生じることを防止することができる。
【００１７】
また、上記各構成において、酸化物半導体膜として、Ｉｎ、Ｇａ、Ｓｎ、及びＺｎから選ばれた一種以上の元素を含む金属酸化物を用いることが好ましい。
【００１８】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００１９】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００２０】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００２１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００２２】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００２３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００２４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００２５】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【発明の効果】
【００２６】
本発明の一態様に示す構成によって、電気的特性の変動が生じにくく、電気的特性の良好な酸化物半導体を用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一態様に係る半導体装置を説明する上面図及び断面図である。
【図２】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図３】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図４】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図５】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図６】本発明の一態様に係る半導体装置を説明する断面図である。
【図７】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図８】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図９】本発明の一態様に係る半導体装置を説明する断面図及び回路図である。
【図１０】本発明の一態様に係る半導体装置を説明する回路図である。
【図１１】本発明の一態様に係る半導体装置を説明する断面図及び回路図である。
【図１２】本発明の一態様に係る半導体装置を説明する回路図である。
【図１３】本発明の一態様に係る電子機器のブロック図である。
【図１４】本発明の一態様に係る電子機器のブロック図である。
【図１５】本発明の一態様に係る電子機器のブロック図である。
【図１６】本発明の一態様に係る電子機器である。
【発明を実施するための形態】
【００２８】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２９】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３０】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を、「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００３１】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構造及び作製方法について、図１乃至図５を用いて説明する。
【００３２】
〈半導体装置の構成〉
図１は、トランジスタ２００の上面図及び断面図である。図１（Ａ）は、トランジスタ２００の上面図であり、図１（Ｂ）は、図１（Ａ）の破線Ａ１−Ａ２に対応する断面図であり、図１（Ｃ）は、図１（Ａ）の破線Ｂ１−Ｂ２に対応する断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ２００の構成要素の一部（例えば、ゲート絶縁膜１１４ａ、絶縁膜１２０ａ、サイドウォール絶縁膜１２４ａ、１２４ｂ、絶縁膜１３４、絶縁膜１３６など）を省略している。
【００３３】
図１に示すトランジスタ２００は、基板１００上に設けられた絶縁膜１０２ａと、絶縁膜１０２ａ上に設けられた酸化物半導体膜１０８ａと、酸化物半導体膜１０８ａと接するゲート絶縁膜１１４ａと、ゲート絶縁膜１１４ａ上に設けられたゲート電極と、ゲート電極の側面に設けられたサイドウォール絶縁膜１２４ａ、１２４ｂと、サイドウォール絶縁膜１２４ａ、１２４ｂ及び酸化物半導体膜１０８ａと接して形成されたソース電極及びドレイン電極と、を有する。また、トランジスタ２００を覆うように絶縁膜１３４及び絶縁膜１３６が設けられている。
【００３４】
ゲート電極は、導電膜１１６ａ、導電膜１１８ａの二層構造で形成されている。また、ソース電極は、導電膜１３０ａ及び導電膜１３２ａの二層構造、ドレイン電極は、導電膜１３０ｂ及び導電膜１３２ｂの二層構造で形成されている。また、導電膜１３０ａ、１３０ｂは、導電膜１３２ａ、１３２ｂの膜厚よりも薄いことが好ましい。なお、導電膜１３０ａ、１３０ｂを、ソース電極及びドレイン電極として機能させて、導電膜１３２ａ、１３２ｂを引き回し配線として機能させてもよい。
【００３５】
また、トランジスタ２００において、ゲート電極上には絶縁膜１２０ａが設けられている。ゲート電極上に絶縁膜１２０ａが設けられていることにより、ゲート電極と、ソース電極及びドレイン電極とがショートすることを防止することができる。
【００３６】
また、図１に示すトランジスタ２００には、酸化物半導体膜１０８ａに接する絶縁膜として、絶縁膜１０２ａ、絶縁膜１１２ａ、１１２ｂ、及びゲート絶縁膜１１４ａが形成されている。ここで、酸化物半導体膜１０８ａに接する絶縁膜は、熱が与えられることにより酸素が脱離する絶縁膜であることが好ましい。
【００３７】
ここで、「熱が与えられることにより酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００３８】
ここで、ＴＤＳ分析にて、酸素原子に換算した酸素の脱離量の測定方法について、以下に説明する。
【００３９】
ＴＤＳ分析したときの気体の脱離量は、イオン強度の積分値に比例する。このため、測定したイオン強度の積分値と、標準試料の基準値との比により、気体の脱離量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に相当するイオン強度の積分値に対する原子の密度の割合である。
【００４０】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、下記の数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００４１】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
【００４２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００４３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量についても見積もることができる。
【００４４】
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の脱離量は、酸素分子の脱離量の２倍となる。
【００４５】
上記において、熱が与えられることにより酸素が脱離する絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００４６】
酸化物半導体膜１０８ａと、熱が与えられることにより酸素が脱離する絶縁膜とが接して設けられる、又は酸化物半導体膜１０８ａの近傍に、熱が与えられることにより酸素が脱離する絶縁膜が設けられることにより、加熱処理の際に、絶縁膜から酸素が脱離し、酸化物半導体膜１０８ａに拡散（又は供給）させることができる。これにより、酸化物半導体膜１０８ａの酸素欠損を低減することができる。
【００４７】
熱が与えられることにより酸素が脱離する絶縁膜として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等のいずれか一又は複数を用いることができる。
【００４８】
ここで、酸化物半導体膜１０８ａの側面に接する絶縁膜１１２ａ、１１２ｂとして、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる絶縁膜を設けてもよい。酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる絶縁膜として、例えば、酸化アルミニウム膜を用いることができる。酸化物半導体膜１０８ａの側面に酸化アルミニウム膜を接して設けることにより、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる。また、酸化アルミニウム膜は、ドライエッチングに対する耐性が高いため、酸化物半導体膜１０８ａの側面に接して設けることにより、トランジスタ作製工程中に酸化物半導体膜１０８ａの側面が露出することを防止することができる。絶縁膜１１２ａ、１１２ｂとして酸化アルミニウムを設けることにより、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止しつつ、酸化物半導体膜１０８ａの側面が露出することを防止することができるため、酸化物半導体膜１０８ａの側面に酸素欠損が生じることを防止することができる。
【００４９】
酸化物半導体膜１０８ａとして、少なくとも、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含む金属酸化物を用いる。代表的には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物や、一元系金属酸化物であるＺｎＯ、ＳｎＯ、ＩｎＯなどを用いることができる。また、上記金属酸化物に酸化シリコンが含まれていてもよい。
【００５０】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、インジウムとガリウムと亜鉛以外の元素を含んでいてもよい。このとき、上記酸化物半導体膜においては、化学量論比に対し、酸素を過剰にすることが好ましい。酸素を過剰にすることにより、酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００５１】
なお、酸化物半導体膜１０８ａとして用いる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い金属酸化物を、酸化物半導体膜１０８ａとして用いることで、トランジスタのオフ電流を低減することができる。
【００５２】
酸化物半導体膜１０８ａは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状又は金属原子と酸素原子が層状に配列した相を含む材料、即ちｃ軸配向結晶材料を用いて形成することが好ましい。または、酸化物半導体膜１０８ａは、非晶質構造であってもよい。
【００５３】
また、酸化物半導体膜１０８ａには、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【００５４】
ここで、酸化物半導体膜１０８ａにおいて、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【００５５】
また、酸化物半導体膜１０８ａは、チャネル形成領域１２６、チャネル形成領域１２６を挟んで形成されたドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントを含む領域１２２ａ、１２２ｂを挟んで設けられたドーパントを含む領域１２８ａ、１２８ｂを含む。
【００５６】
酸化物半導体膜１０８ａのチャネル形成領域１２６において、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。水素濃度が高いと、酸化物半導体に含まれる元素と水素との結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまうためである。
【００５７】
酸化物半導体膜１０８ａのチャネル形成領域１２６における水素濃度を低減することで、ｉ型（真性）又はｉ型に限りなく近い半導体とすることができる。これにより、トランジスタのオフ電流を極めて小さくすることができる。例えば、室温（２５℃）でのオフ電流を１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下とすることができる。
【００５８】
酸化物半導体膜１０８ａにおいてドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントを含む領域１２８ａ、１２８ｂには、水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくともいずれか一以上のドーパントが含まれている。
【００５９】
また、酸化物半導体膜１０８ａにおいて、ドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントを含む領域１２８ａ、１２８ｂは、ドーパントによりキャリア密度または欠陥が増加する。このため、ドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントを含む領域１２８ａ、１２８ｂは、ドーパントを含まない酸化物半導体領域（チャネル形成領域１２６）と比較して導電性を高めることができる。
【００６０】
本実施の形態では、酸化物半導体膜１０８ａにおいてドーパントを含む領域１２２ａ、１２２ｂは、チャネル形成領域１２６よりも低抵抗であるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。また、ドーパントを含む領域１２８ａ、１２８ｂは、ＬＤＤ領域よりも低抵抗であるソース領域及びドレイン領域として機能する。ＬＤＤ領域として機能するドーパントを含む領域１２２ａ、１２２ｂを設けることにより、チャネル形成領域１２６の端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。なお、本発明の一態様はこれに限定されず、ＬＤＤ領域を設けなくてもよい。
【００６１】
酸化物半導体膜１０８ａにおいてドーパントを含む領域１２２ａ、１２２ｂ、１２８ａ、１２８ｂに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満とする。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントを含む領域１２８ａ、１２８ｂの導電性を低下させることになる。
【００６２】
ＬＤＤ領域としてドーパントを含む領域１２２ａ、１２２ｂと、ソース領域及びドレイン領域としてドーパントを含む領域１２８ａ、１２８ｂとを設ける場合には、ドーパントを含む領域１２８ａ、１２８ｂに含まれるドーパントの濃度を、ドーパントを含む領域１２２ａ、１２２ｂよりも高濃度とすることが好ましい。
【００６３】
ドーパントを含む領域１２２ａ、１２２ｂは、導電率が１×１０６Ω／ｓｑ．以上１×１０８Ω／ｓｑ．以下とすることが好ましい。
【００６４】
本実施の形態では、トランジスタ２００の酸化物半導体膜１０８ａのチャネル形成領域１２６の酸素欠損は低減されている。これにより、酸素欠損に起因するキャリアの生成を抑制することができるため、トランジスタ２００のしきい値電圧の変動を抑制することができる。酸化物半導体膜１０８ａの側面が絶縁膜１１２ａ、１１２ｂと接していることにより、酸化物半導体膜１０８ａの側面はソース電極及びドレイン電極と接しないため、酸化物半導体膜１０８ａの側面において電流が流れにくくすることができる。これにより、トランジスタ２００のオフ電流を低減することができる。
【００６５】
以上により、電気的特性の変動が生じにくく、電気的特性の良好なトランジスタ２００とすることができる。
【００６６】
なお、本実施の形態においては、ソース電極及びドレイン電極の対向領域が矩形状のトランジスタを用いて説明したが、ソース電極及びドレイン電極の対向領域を適宜、Ｕ字状、Ｃ字状等としてもよい。このような構造のトランジスタは、チャネル幅を大きくすることが可能であり、オン電流を高くすることができる。
【００６７】
〈半導体装置の作製方法〉
次に、図１に示すトランジスタの作製方法について、図２乃至図５を用いて説明する。
【００６８】
まず、基板１００上に、絶縁膜１０２、酸化物半導体膜１０４、絶縁膜１０６を順に形成する（図２（Ａ）参照）。
【００６９】
基板１００の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。本実施の形態では、基板１００としてガラス基板を用いる場合について説明する。
【００７０】
また、基板１００として、可撓性基板を用いることもできる。例えば、基板１００とは異なる基板と絶縁膜１０２の間に剥離層を設け、剥離層上に半導体装置を一部あるいは全部完成させた後、半導体装置の上面に基板１００を貼り合わせ、剥離層において基板から分離する。これにより、可撓性を有する基板１００上に半導体装置を設けることができる。
【００７１】
絶縁膜１０２は、スパッタリング法、ＣＶＤ法等により形成する。絶縁膜１０２は、熱が与えられることにより酸素が脱離する絶縁膜であることが好ましい。熱が与えられることにより酸素が脱離する絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。熱が与えられることにより酸素が脱離する絶縁膜は、加熱処理の際に、酸素が脱離することにより、後に形成される酸化物半導体膜に酸素を拡散（又は供給）させることができる。
【００７２】
絶縁膜１０２として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。スパッタリング法を用いて絶縁膜１０２を形成することにより、熱が与えられることにより酸素が脱離しやすい絶縁膜とすることができるため、好ましい。
【００７３】
また、絶縁膜１０２の膜厚は、５０ｎｍ以上８００ｎｍ以下、好ましくは２００ｎｍ以上５００ｎｍ以下とする。絶縁膜１０２を厚く形成することで、絶縁膜１０２から放出される酸素の量を増加させることができると共に、絶縁膜１０２及び後に形成される酸化物半導体膜との界面に発生する欠陥の準位の数を低減することが可能である。
【００７４】
絶縁膜１０２は、単層構造でも積層構造でもよい。例えば、酸化シリコン膜を単層で設けてもよいし、酸化アルミニウム膜、窒化酸化シリコン膜上に酸化シリコン膜を積層してもよい。酸化アルミニウム膜及び窒化酸化シリコン膜は、ブロッキング膜として機能させることができる。これにより、基板１００に含まれる不純物を酸化アルミニウム膜及び窒化酸化シリコン膜にてブロッキングすることができるため、後に形成される酸化物半導体膜に不純物が混入することを防止することができる。本実施の形態では、絶縁膜１０２として、スパッタリング法により、膜厚３００ｎｍで、酸化シリコン膜を形成する場合について説明する。
【００７５】
絶縁膜１０２をスパッタリング法により形成する場合は、成膜ガスとして、酸素ガス、又は酸素及び希ガスの混合ガス等を用いることができる。また、成膜ガス中の酸素量を多くすることにより、絶縁膜１０２に含まれる酸素の量を増加させることができるため、好ましい。例えば、成膜ガス中の酸素濃度を６％以上１００％以下にするとよい。
【００７６】
絶縁膜１０２として、酸化シリコン膜を形成する場合、石英（好ましくは合成石英）をターゲットに用い、基板温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を１％以上１００％以下（好ましくは６％以上１００％以下）として、ＲＦスパッタリング法を用いることが好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素のみを用いてもよい。
【００７７】
酸化物半導体膜１０４は、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等により成膜することができる。また、酸化物半導体膜１０４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上３０ｎｍ以下とする。
【００７８】
酸化物半導体膜１０４として、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。このような酸化物半導体膜は、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物や、一元系金属酸化物であるＺｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物などのターゲットを用いて成膜することができる。また、上記酸化物半導体膜１０４に、ＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【００７９】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【００８０】
また、酸化物半導体膜１０４は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００８１】
酸化物半導体膜１０４としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００８２】
また、酸化物半導体膜１０４としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、更に好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００８３】
次に、酸化物半導体膜１０４を成膜するスパッタリング装置について、詳細に説明する。
【００８４】
酸化物半導体膜１０４を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましい。これにより、スパッタリング法により成膜する際、膜中へ水素を含む不純物の混入を低減することができる。
【００８５】
リークレートを低減するためには、外部リークのみならず内部リークを低減する必要がある。外部リークは、微小な穴やシール不良などによって真空系の外から気体が流入することに起因する。また、内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
【００８６】
外部リークを低減するためには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、又は酸化クロムによって被覆された金属材料を用いることが好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【００８７】
処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケル、またはバナジウムを用いることができる。また、前述の材料を鉄、クロム、及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム、及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述のスパッタリング装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
【００８８】
さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【００８９】
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【００９０】
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度を更に大きくすることができる。
【００９１】
このように、酸化物半導体膜１０４の成膜工程において、好ましくは絶縁膜１０２の成膜工程において、処理室の圧力、処理室のリークレートなどを制御することにより、水素を含む不純物の混入を極力抑えることによって、酸化物半導体膜１０４への、水素を含む不純物の混入を低減することができる。また、絶縁膜１０２から酸化物半導体膜１０４への水素を含む不純物の拡散を低減することができる。
【００９２】
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠陥が形成されてしまう。これを防止するために、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の欠陥を低減することが重要である。
【００９３】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【００９４】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、又は希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
【００９５】
本実施の形態では、酸化物半導体膜１０４として、スパッタリング法により、膜厚２０ｎｍで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物膜を形成する場合について説明する。
【００９６】
まず、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ、水素などの不純物が除去されたスパッタガスを導入し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物をターゲットとして絶縁膜１０２上に膜厚２０ｎｍで酸化物半導体膜１０４を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としてもよい。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜１０４に含まれる水素などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。
【００９７】
成膜条件の一例としては、基板とターゲットとの間の距離を１００ｍｍ、基板温度３００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。この成膜条件を適用することにより、酸化物半導体膜１０４は、ｃ軸配向結晶とすることができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生するパーティクルと呼ばれる塵埃が軽減でき、膜厚分布も均一となるため好ましい。
【００９８】
絶縁膜１０６は、絶縁膜１０２と同様の方法及び材料を用いて形成することができる。本実施の形態では、絶縁膜１０６として、スパッタリング法により、膜厚３０ｎｍで酸化シリコン膜を形成する。
【００９９】
なお、絶縁膜１０２、酸化物半導体膜１０４、絶縁膜１０６は連続的に形成することが好ましい。絶縁膜１０２を形成した後、大気に曝さず酸化物半導体膜１０４及び絶縁膜１０６を形成することで、絶縁膜１０２と酸化物半導体膜１０４との界面、及び酸化物半導体膜１０４と絶縁膜１０６との界面における水素の付着を低減することができる。または、加熱装置を有するマルチチャンバーのスパッタリング装置において、絶縁膜１０２を形成し、加熱装置で絶縁膜１０２を加熱して水素を脱離させた後、絶縁膜１０２上に酸化物半導体膜１０４を形成してもよい。
【０１００】
絶縁膜１０２、酸化物半導体膜１０４、及び絶縁膜１０６の成膜工程において、処理室の圧力、処理室のリークレートなどを制御することにより、水素を含む不純物の混入を極力抑えることによって、絶縁膜１０２、酸化物半導体膜１０４、及び絶縁膜１０６への、水素を含む不純物の混入を低減することができる。また、絶縁膜１０２から酸化物半導体膜１０４へ、及び絶縁膜１０６から酸化物半導体膜１０４へ水素を含む不純物の拡散を低減することができる。
【０１０１】
次に、基板１００に加熱処理を施して、酸化物半導体膜１０４より水素を放出させると共に、絶縁膜１０２及び絶縁膜１０６に含まれる酸素を、酸化物半導体膜１０４と、絶縁膜１０２と酸化物半導体膜１０４との界面近傍、及び酸化物半導体膜１０４と絶縁膜１０６との界面近傍に拡散させる。この結果、図２（Ｂ）に示すように、水素濃度及び酸素欠損が低減された酸化物半導体膜１０８を形成することができる。また、絶縁膜１０２と酸化物半導体膜１０８との界面における界面準位を低減することができる。
【０１０２】
加熱処理の温度は、酸化物半導体膜１０４から水素を放出させると共に、絶縁膜１０２及び絶縁膜１０６に含まれる酸素を脱離させ、更には酸化物半導体膜１０４に拡散させる温度が好ましく、例えば、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
【０１０３】
また、加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板１００の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜１０４からの水素の放出、及び絶縁膜１０２及び絶縁膜１０６から酸化物半導体膜１０４への酸素拡散の時間を短縮することができる。
【０１０４】
加熱処理は、不活性ガス雰囲気で行うことができ、例えば、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。
【０１０５】
本実施の形態に示すように、絶縁膜１０２及び絶縁膜１０６により酸化物半導体膜１０４を挟む状態で加熱処理を行うことで、絶縁膜１０２及び絶縁膜１０６に含まれる酸素が酸化物半導体膜１０４に拡散するため、酸化物半導体膜１０８に含まれる酸素欠損を低減することができる。また、絶縁膜１０２が酸化物半導体膜１０４に覆われており、絶縁膜１０２の表面が露出していないため、絶縁膜１０２から脱離した酸素を効率良く酸化物半導体膜１０４に拡散させることができる。これにより、酸化物半導体膜１０８の酸素欠損、及び絶縁膜１０２及び酸化物半導体膜１０８の界面の界面準位を低減することができる。また、加熱処理を行うことにより、酸化物半導体膜１０８に含まれる水素濃度を低減することができる。これにより、酸化物半導体膜１０８を、ｉ型（真性）又はｉ型に限りなく近い半導体とすることができる。
【０１０６】
次に、絶縁膜１０６上にマスク１１０を形成した後、当該マスク１１０を用いて、絶縁膜１０６、酸化物半導体膜１０８、及び絶縁膜１０２を選択的にエッチングして、島状の絶縁膜１０６ａ、酸化物半導体膜１０８ａ、及び絶縁膜１０２ａを形成する（図２（Ｃ）参照）。これにより、絶縁膜１０６、酸化物半導体膜１０８、及び絶縁膜１０２の素子分離領域はエッチングされ、絶縁膜１０６、酸化物半導体膜１０８、及び絶縁膜１０２には素子分離溝が形成される。
【０１０７】
絶縁膜１０６、酸化物半導体膜１０８、及び絶縁膜１０２をエッチングするためのマスク１１０は、フォトリソグラフィ工程、インクジェット法、印刷法等を適宜用いることができる。
【０１０８】
また、酸化物半導体膜１０８のエッチングはウエットエッチングまたはドライエッチングを用いることができ、ウエットエッチングとドライエッチングを組み合わせて用いてもよい。また、酸化物半導体膜１０８ａの端部がテーパ形状となるようにエッチングすることが好ましい。フォトリソグラフィ工程を用いる場合は、レジストマスクを後退させつつエッチングすることでテーパ形状とすることができる。なお、エッチングの際に、水素を含む不純物が含まれないように行うことが望ましい。
【０１０９】
ウエットエッチングに用いるエッチング液としては、例えば、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２（体積比））などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１１０】
ドライエッチングに用いるエッチングガスとしては、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、３塩化硼素（ＢＣｌ３）、４塩化珪素（ＳｉＣｌ４）、４塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば４弗化炭素（ＣＦ４）、６弗化硫黄（ＳＦ６）、３弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、メタン（ＣＨ４）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１１１】
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度など）を適宜調節する。
【０１１２】
ドライエッチングの条件として、例えば、ＩＣＰ／Ｂｉａｓ＝４５０／１００Ｗ、圧力１．９Ｐａ、エッチングガスは、ＢＣｌ３及びＣｌ２の混合ガスとし、流量は、ＢＣｌ３／Ｃｌ２＝６０／２０ｓｃｃｍとする。このような条件を採用することにより、絶縁膜１０６及び酸化物半導体膜１０８を島状に形成した後、絶縁膜１０２を選択的に除去して、絶縁膜１０６ａ、酸化物半導体膜１０８ａ、及び絶縁膜１０２ａを形成することができる。
【０１１３】
なお、絶縁膜１０２を除去する深さは、絶縁膜１０２の膜厚にもよるが、例えば、絶縁膜１０２の膜厚が３００ｎｍの場合、１００ｎｍ除去することが好ましい。また、除去された絶縁膜１０２ａの側壁は、基板１００に対して垂直であっても良いし、傾斜を有していてもよい。
【０１１４】
この後、マスク１１０を除去する。なお、マスク１１０を除去するために、剥離液を用いると、酸化物半導体膜１０８ａの側面から酸素が脱離する場合があるため、マスク１１０の除去方法としてアッシングを用いてもよい。
【０１１５】
酸化物半導体膜１０８を選択的にエッチングする際、例えば、ドライエッチングにおいて酸化物半導体膜の側面が塩素ラジカル、フッ素ラジカル等を含むプラズマに曝されると、酸化物半導体膜の側面に露出する金属原子と、塩素ラジカル、フッ素ラジカル等とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため、酸化物半導体膜中に当該金属原子と結合していた酸素原子が活性となる。活性となった酸素原子は容易に反応し、脱離しやすい。そのため、酸化物半導体膜の側面には酸素欠損が生じやすい。
【０１１６】
エッチング工程により露出された酸化物半導体膜の側面が活性であると、減圧雰囲気または還元雰囲気、更には減圧雰囲気での加熱処理において、酸素が引き抜かれ、該酸化物半導体膜の側面で酸素欠損を生じる。当該酸素欠損の一部はドナーとなり、キャリアである電子を生成するため、該酸化物半導体膜の側面はｎ型化する。トランジスタのソース電極およびドレイン電極が、ｎ型化した酸化物半導体膜の側面と接することにより、酸化物半導体膜の側面を介して、ソース電極およびドレイン電極間にリーク電流が発生してしまう。該リーク電流は、トランジスタのオフ電流の上昇の原因となる。また、酸化物半導体膜の側面を介して流れる電流は、場合によって、酸化物半導体膜の側面をチャネル形成領域とするトランジスタを形成する可能性がある。
【０１１７】
つまり、エッチング工程により露出された酸化物半導体膜１０８ａの側面は活性であり、酸素欠損が生じているといえる。
【０１１８】
次に、絶縁膜１０２ａ及び酸化物半導体膜１０８ａ上に絶縁膜１１２を形成する（図２（Ｄ）参照）。絶縁膜１１２は、絶縁膜１０２及び絶縁膜１０６と同様に、熱が与えられることにより酸素が脱離する絶縁膜を用いて形成してもよい。また、絶縁膜１１２として、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる絶縁膜を用いることが好ましい。この場合は、絶縁膜１１２として、酸化アルミニウム膜を用いることができる。また、絶縁膜１１２の成膜方法は、絶縁膜１０２と同様の成膜方法及び材料を適宜選択することができる。なお、絶縁膜１１２を成膜する際に、酸化物半導体膜１０８ａの側面から酸素の脱離量を低減するため、絶縁膜１１２の成膜温度は、可能な限り低い温度、好ましくは室温で成膜することが望ましい。また、絶縁膜１１２として、スパッタリング法により形成した窒化シリコン膜、又は窒化アルミニウム膜なども用いることができる。
【０１１９】
本実施の形態では、絶縁膜１１２として、酸化アルミニウム膜の単層構造を用いる場合について説明する。なお、本発明の一態様はこれに限定されず、二層以上の積層構造を用いてもよい。
【０１２０】
次に、絶縁膜１１２に平坦化処理を行うことにより、絶縁膜１１２ａ、１１２ｂを形成する（図３（Ａ）参照）。これにより、絶縁膜１０２ａに形成された素子分離溝に絶縁膜１１２ａ、１１２ｂを埋め込むことができる。なお、素子分離溝に埋め込まれた絶縁膜１１２ａ、１１２ｂを素子分離絶縁膜とも記す。
【０１２１】
平坦化処理は、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ法）等の研磨処理、ドライエッチング又はウエットエッチング等のエッチング処理、または研磨処理とエッチング処理を組み合わせて行うことができる。ここでは、ＣＭＰ処理を用いて、絶縁膜１１２に平坦化処理を行う場合について説明する。絶縁膜１１２の平坦化処理は、絶縁膜１０６ａが露出、又は絶縁膜１０６ａの表面と同じ高さになるまで行う。なお、酸化物半導体膜１０８ａの膜厚が数ｎｍ〜数十ｎｍと薄いため、酸化物半導体膜１０８ａが、平坦化処理によって除去されないようにすることが望ましい。
【０１２２】
絶縁膜１１２にＣＭＰ処理を行う条件は、例えば、ポリウレタン地の研磨布、シリカ系スラリー（粒径６０ｎｍ）を用い、スラリー流量１００ｍｌ／ｍｉｎ以上５００ｍｌ／ｍｉｎ以下、研磨圧０．００５ＭＰａ以上０．０８ＭＰａ以下、スピンドル回転数２０ｒｐｍ以上５０ｒｐｍ以下、テーブル回転数２０ｒｐｍ以上５０ｒｐｍ以下、処理時間０．２ｍｉｎとすることができる。
【０１２３】
酸化物半導体膜１０８ａの側面に、絶縁膜１１２ａ、１１２ｂを接して設けることにより、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる。また、酸化アルミニウム膜はドライエッチングに対して耐性が高いため、酸化物半導体膜１０８ａの側面に接して設けることにより、トランジスタ作製工程中に酸化物半導体膜１０８ａの側面が露出してしまうことを防止することができる。これにより、酸化物半導体膜１０８ａの側面に酸素欠損が生じることを防止することができる。
【０１２４】
次に、絶縁膜１０６ａの露出した箇所を除去して、酸化物半導体膜１０８ａの表面を露出させる（図３（Ｂ）参照）。絶縁膜１０６ａの除去は、エッチング処理を用いて行う。但し、酸化物半導体膜１０８ａの膜厚が数ｎｍ〜数十ｎｍと薄いため、酸化物半導体膜１０８ａに対して選択比が高いエッチング条件を採用することが必要である。また、絶縁膜１０６ａの露出した箇所を除去した後、酸化物半導体膜１０８ａの表面を平坦にしておくことで、トランジスタの電気的特性を向上させることができる。
【０１２５】
ドライエッチングの条件として、例えば、ＩＣＰ／Ｂｉａｓ＝５００／５０Ｗ、圧力１．５Ｐａ、エッチングガスは、ＣＦ４及びＯ２の混合ガスとし、流量比は、ＣＦ４／Ｏ２＝７０／３０ｓｃｃｍとする。このような条件を採用することにより、絶縁膜１０６ａを選択的に除去することができる。また、酸化物半導体膜１０８ａが除去されてしまうことを抑制することができる。エッチングの際に、水素を含む不純物が含まれないように行うことが望ましい。
【０１２６】
ここで、加熱処理を行ってもよい。加熱処理を行うことで、酸化物半導体膜１０８ａ中の水素を含む不純物を除去することができる。また、絶縁膜１０２ａの酸素が脱離することにより、酸化物半導体膜１０８ａと、絶縁膜１０２ａとが接している面から酸素を供給することができるため、酸化物半導体膜１０８ａ中に含まれる酸素欠損を低減することができる。
【０１２７】
次に、酸化物半導体膜１０８ａ、絶縁膜１１２ａ、１１２ｂ上に絶縁膜１１４を成膜する（図３（Ｃ）参照）。絶縁膜１１４は、後にゲート絶縁膜となる。絶縁膜１１４は、絶縁膜１０２と同様に、熱が与えられることにより酸素が脱離する絶縁膜を用いて形成することが好ましい。また、絶縁膜１１４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることにより、ゲートリークを低減することができる。なお、絶縁膜１１４として、ｈｉｇｈ−ｋ材料を用いて形成する場合には、スパッタリング法により形成する。
【０１２８】
絶縁膜１１４の成膜方法は、絶縁膜１０２と同様の成膜方法を適宜選択することができる。また、絶縁膜１１４の膜厚は、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。なお、絶縁膜１１４を形成する際、酸化物半導体膜１０８ａの表面から脱離する酸素の量を低減するため、絶縁膜１１４の成膜温度は、可能な限り低い温度、好ましくは室温で成膜することが望ましい。本実施の形態では、絶縁膜１１４として、ＣＶＤ法により、膜厚１５ｎｍで酸化窒化シリコン膜を形成する。
【０１２９】
次に、導電膜１１６、導電膜１１８、及び絶縁膜１２０を形成する（図３（Ｄ）参照）。導電膜１１６及び導電膜１１８は、後にゲート電極となる。導電膜１１６及び導電膜１１８は、スパッタリング法、ＣＶＤ法、蒸着法等を用いて形成する。また、導電膜１１６及び導電膜１１８は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、又は上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０１３０】
導電膜１１６と導電膜１１８との組み合わせとして、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造などが挙げられる。なお、本実施の形態では、ゲート電極を、導電膜１１６及び導電膜１１８の二層構造で形成する場合について説明するが、本発明の一態様はこれに限定されない。ゲート電極は、単層構造で形成してもよいし、３層以上の積層構造で形成してもよい。ゲート電極を単層構造とする場合には、シリコンを含むアルミニウム膜を用いることもできる。また、ゲート電極を三層構造とする場合には、チタン膜、該チタン膜上にアルミニウム膜を積層し、更にその上にチタン膜を積層すればよい。
【０１３１】
また、導電膜１１６及び導電膜１１８として用いることができる材料として、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１３２】
また、導電膜１１６として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けてもよい。これらの膜は、５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１０８ａより高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いることができる。
【０１３３】
絶縁膜１２０は、絶縁膜１０２と同様の材料及び成膜方法を用いて形成することができる。また、絶縁膜１２０の膜厚は、１０ｎｍ以上１５０ｎｍ以下とする。
【０１３４】
本実施の形態では、導電膜１１６として、スパッタリング法により、膜厚３００ｎｍで、窒化タンタル膜を形成し、導電膜１１８として、スパッタリング法により、膜厚１３５ｎｍで、タングステン膜を形成し、絶縁膜１２０として、ＰＣＶＤ法により、膜厚２００ｎｍで酸化窒化シリコン膜を形成する。導電膜１１６、導電膜１１８、絶縁膜１２０は、連続成膜することが好ましい。
【０１３５】
次に、絶縁膜１２０上にマスクを形成して、導電膜１１６、導電膜１１８、及び絶縁膜１２０をエッチングして、導電膜１１６ａ、導電膜１１８ａ、及び絶縁膜１２０ａを形成する（図４（Ａ）参照）。導電膜１１６ａ及び導電膜１１８ａは、ゲート電極として機能する。また、絶縁膜１２０ａを形成することにより、後に形成されるソース電極及びドレイン電極と、ゲート電極とがショートすることを防止することができる。絶縁膜１２０上に形成するマスクとして、無機材料からなるマスク（所謂ハードマスク）を用いる。マスクとして、例えば、酸化窒化シリコン、窒化酸化シリコンなどを用いることができる。なお、絶縁膜１２０上に形成するマスクの形成には、印刷法、インクジェット法、フォトリソグラフィ法を適宜用いてもよい。なお、導電膜１１６ａ、導電膜１１８ａ、及び絶縁膜１２０ａを形成した後、マスクを除去する。
【０１３６】
導電膜１１６、導電膜１１８、及び絶縁膜１２０のエッチングには、ウエットエッチングまたはドライエッチングを用いることができ、ウエットエッチングとドライエッチングを組み合わせて用いてもよい。導電膜１１６、導電膜１１８、及び絶縁膜１２０を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。ただし、トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いることが好ましい。
【０１３７】
絶縁膜１２０のドライエッチングの条件として、ＩＣＰ／Ｂｉａｓ＝４７５／３００Ｗ、圧力３．５Ｐａ、基板温度７０℃、エッチングガスは、ＣＨＦ３、Ｈｅ、及びＣＨ４の混合ガスとし、流量比は、ＣＨＦ３／Ｈｅ／ＣＨ４＝２２．５／１２７．５／５ｓｃｃｍとする。また、導電膜１１８のドライエッチングの条件として、ＩＣＰ／Ｂｉａｓ＝３０００／１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃、エッチングガスは、Ｃｌ２、ＣＦ４、及びＯ２の混合ガスとし、流量比は、Ｃｌ２／ＣＦ４、／Ｏ２＝４５／５５／５５ｓｃｃｍとする。また、導電膜１１６のドライエッチングの条件として、ＩＣＰ／Ｂｉａｓ＝１０００／２５Ｗ、圧力２．０Ｐａ、基板温度−１０℃、エッチングガスは、Ｃｌ２ガスとし、流量比は、Ｃｌ２＝１００ｓｃｃｍとする。このような条件を採用することにより、導電膜１１６、導電膜１１８、及び絶縁膜１２０を選択的に除去することができる。また、絶縁膜１１４が除去されてしまうことを抑制することができる。エッチングの際に、水素を含む不純物が含まれないように行うことが望ましい。
【０１３８】
次に、酸化物半導体膜１０８ａにドーパントを添加する処理を行って、ドーパントを含む領域１２２ａ、１２２ｂを形成する（図４（Ｂ）参照）。導電膜１１６ａ、導電膜１１８ａ、及び絶縁膜１２０ａをマスクとしてドーパントを添加することにより、セルフアラインでドーパントが添加されたドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントが添加されない酸化物半導体領域（チャネル形成領域１２６）を形成することができる。
【０１３９】
酸化物半導体膜１０８ａにドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、窒素、リン、若しくは砒素などの１５族元素、水素、ヘリウム、ネオン、アルゴン、クリプトン、またはキセノンから少なくとも一つを選択する。ここでは、導電膜１１６ａ、導電膜１１８ａ、及び絶縁膜１２０ａがマスクとなるため、ドーパントが添加される領域であるドーパントを含む領域１２２ａ、１２２ｂと、チャネル形成領域１２６をセルフアラインで形成することができる。
【０１４０】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などにより注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
【０１４１】
ドーピングの条件として、例えば、ドーパントが窒素の場合、加速電圧を２０ｋＶとして行う。また、ドーパントがリンの場合、加速電圧を４０ｋＶとして行う。窒素又はリンのドーズ量が１×１０１４／ｃｍ２以下の場合は、４５０℃未満で熱処理を行うことが好ましい。これにより、ドーパントを含む領域１２２ａ、１２２ｂにおいてシート抵抗を１×１０７Ω／ｓｑ．以下とすることができる。また、ドーズ量が５×１０１４／ｃｍ２以上５×１０１５／ｃｍ２未満の場合は、４５０℃以上６００℃以下で熱処理を行うことが好ましい。
【０１４２】
これにより、ドーパントを含む領域１２２ａ、１２２ｂにおいてシート抵抗を１×１０５Ω／ｓｑ．以下とすることができる。さらに、ドーズ量が５×１０１５／ｃｍ２以上の場合は、６００℃以上で熱処理を行うことがこのましい。これにより、ドーパントを含む領域１２２ａ、１２２ｂにおいてシート抵抗を１×１０５Ω／ｓｑ．以下とすることができる。
【０１４３】
ドーパントを含む領域１２２ａ、１２２ｂにおいて、シート抵抗を低減することにより、ドーパントを含む領域と導電膜１３０ａの間、及びドーパントを含む領域と導電膜１３０ｂの間に形成される抵抗成分を低減することができるため、トランジスタのオン電流及び移動度を向上させることができる。
【０１４４】
次に、導電膜１１６ａ及び導電膜１１８ａの側面にサイドウォール絶縁膜１２４ａ、１２４ｂを形成する（図４（Ｃ）参照）。まず、絶縁膜１１２ａ、１１２ｂ、酸化物半導体膜１０８ａ、及び絶縁膜１２０ａ等を覆うように、絶縁膜を形成する。該絶縁膜は、絶縁膜１０２と同様の材料及び成膜方法を用いて形成することができる。また、窒化シリコン膜上に酸化シリコン膜が成膜された積層構造を採用することもできる。本実施の形態では、サイドウォール絶縁膜１２４ａ、１２４ｂを形成するための絶縁膜として、スパッタリング法により、酸化窒化シリコン膜を形成する。
【０１４５】
次に、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、１５０℃から４５０℃まで、又は２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
【０１４６】
加熱処理を行うことにより、酸化物半導体膜１０８ａに接している絶縁膜１１４から酸化物半導体膜１０８ａに酸素が拡散し、絶縁膜１１４と接する酸化物半導体膜１０８ａの面とその近傍の酸素欠損を低減することができる。また、ドーパントを含む領域１２２ａ、１２２ｂの抵抗を低減することができる。なお、加熱処理を行うことによって、ドーパントを含む領域１２２ａ、１２２ｂは、結晶状態となっても非晶質状態となってもよい。
【０１４７】
その後、絶縁膜に異方性の高いエッチングを行うことにより、サイドウォール絶縁膜１２４ａ、１２４ｂを形成する。このとき、絶縁膜１１４も選択的に除去され、ゲート絶縁膜１１４ａとなる。
【０１４８】
次に、酸化物半導体膜１０８ａにドーパントを添加する処理を行って、ドーパントを含む領域１２８ａ、１２８ｂを形成する（図４（Ｄ）参照）。導電膜１１６ａ、導電膜１１８ａ、絶縁膜１２０ａ、サイドウォール絶縁膜１２４ａ、１２４ｂをマスクとしてドーパントを添加することにより、セルフアラインでドーパントを含む領域１２８ａ、１２８ｂを形成することができる。
【０１４９】
酸化物半導体膜１０８ａにドーパントを添加する方法は、ドーパントを含む領域１２２ａ、１２２ｂを形成する際に説明した方法を適用すればよい。
【０１５０】
なお、ドーパントを含む領域１２８ａ、１２８ｂのドーパント濃度は、ドーパントを含む領域１２２ａ、１２２ｂのドーパント濃度よりも高くなるように、ドーパントを添加することが好ましい。
【０１５１】
次に、絶縁膜１１２ａ、１１２ｂ、酸化物半導体膜１０８ａ、絶縁膜１２０ａ等を覆うように、導電膜１３０を形成し、該導電膜１３０上に導電膜１３２を形成する（図５（Ａ）参照）。導電膜１３０及び導電膜１３２は、後にソース電極及びドレイン電極となる。導電膜１３０及び導電膜１３２として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を用いることができる。また、導電膜１１６及び導電膜１１８と同様に、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１５２】
ソース電極及びドレイン電極として機能する導電膜１３０と導電膜１３２との組み合わせとして、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造などが挙げられる。なお、本実施の形態では、ソース電極及びドレイン電極を、導電膜１３０及び導電膜１３２の二層構造で形成する場合について説明するが、本発明の一態様はこれに限定されない。ソース電極及びドレイン電極は、単層構造で形成してもよいし、三層以上の積層構造で形成してもよい。ソース電極及びドレイン電極を単層構造とする場合には、タングステン膜を用いることができる。また、ソース電極及びドレイン電極を三層構造とする場合には、チタン膜、該チタン膜上にアルミニウム膜を積層し、更にその上にチタン膜を積層すればよい。
【０１５３】
また、本実施の形態において、導電膜１３０の膜厚は、導電膜１３２の膜厚よりも薄いことが好ましい。例えば、導電膜１３０の膜厚は、１０ｎｍ以上５０ｎｍ以下とし、導電膜１３２の膜厚は、５０ｎｍ以上５００ｎｍ以下とする。
【０１５４】
本実施の形態では、導電膜１３０として、スパッタリング法により、膜厚３０ｎｍでタングステン膜を形成し、導電膜１３２として、スパッタリング法により、膜厚１００ｎｍでチタン膜を形成する場合について説明する。
【０１５５】
次に、導電膜１３２上にマスクを形成し、導電膜１３２をエッチングすることにより、導電膜１３２ａ、１３２ｂを形成する（図５（Ｂ）参照）。導電膜１３２のエッチングには、ウエットエッチングまたはドライエッチングを用いることができ、ウエットエッチングとドライエッチングを組み合わせて用いてもよい。導電膜１３２を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。ただし、トランジスタを微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガス、又は、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加しても良い。
【０１５６】
導電膜１３０としてタングステンを用い、導電膜１３２としてチタンを用いた場合のエッチング条件として、例えば、ＩＣＰ／Ｂｉａｓ＝４５０／１００Ｗ、圧力１．９Ｐａ、エッチングガスは、ＢＣｌ３及びＣｌ２の混合ガスとし、流量比は、ＢＣｌ３／Ｃｌ２＝６０／２０ｓｃｃｍとする。このような条件を採用することにより、導電膜１３２は除去され、導電膜１３０が除去されないようにすることが可能である。また、導電膜１３２が除去されることによって、導電膜１３２ａ、１３２ｂを形成することができる。
【０１５７】
次に、導電膜１３２ａ、１３２ｂ、及び導電膜１３０上にマスクを形成し、導電膜１３０をエッチングすることにより、導電膜１３０ａ、１３０ｂを形成する（図５（Ｃ）参照）。これにより、ソース電極及びドレイン電極を形成することができる。導電膜１３０ａ、１３０ｂを、サイドウォール絶縁膜１２４ａ、１２４ｂに接して設けることにより、マスクずれが生じたとしても確実に酸化物半導体膜１０８ａの表面を導電膜で覆うことができる。また、マスクずれに伴うトランジスタの電気的特性のバラツキを抑制することができる。さらに、ソース電極及びドレイン電極を形成する際に、酸化物半導体膜１０８ａがエッチングガスに曝されないため、好ましい。
【０１５８】
エッチング条件として、例えば、ＩＣＰ／Ｂｉａｓ＝５００／１０Ｗ、圧力１．５Ｐａ、エッチングガスは、ＣＦ４、Ｃｌ２及びＯ２の混合ガスとし、流量比は、ＣＦ４／Ｃｌ２／Ｏ２＝２５／２５／１０ｓｃｃｍとする。このような条件を採用することにより、導電膜１３０は除去され、絶縁膜１２０ａ、サイドウォール絶縁膜１２４ａ、１２４ｂが除去されないようにすることが可能である。また、導電膜１３０が除去されることによって、導電膜１３０ａ、１３０ｂを形成することができる。また、導電膜１３０ａ、１３０ｂは、それぞれサイドウォール絶縁膜１２４ａ、１２４ｂに接する構造となる。また、絶縁膜１２０ａが導電膜１１８ａ上に設けられていることにより、導電膜１３０ａ、１３０ｂが、導電膜１１８ａと接することを防止することができる。これにより、ゲート電極と、ソース電極及びドレイン電極とがショートすることを防止することができる。
【０１５９】
次に、導電膜１３０ａ、１３０ｂ、導電膜１３２ａ、１３２ｂ、及び絶縁膜１２０ａ上に絶縁膜１３４を形成し、絶縁膜１３４上に絶縁膜１３６を形成する（図５（Ｄ）参照）。絶縁膜１３４及び絶縁膜１３６は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。ここでは、絶縁膜１３４及び絶縁膜１３６の二層構造としているが、トランジスタを覆う絶縁膜の構成はこれに限定されない。絶縁膜１３６の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化してもよい。
【０１６０】
以上の工程により、本発明の一態様に係るトランジスタ２００を作製することができる（図５（Ｄ）参照）。
【０１６１】
なお、本実施の形態では、トランジスタ２００において、ソース電極及びドレイン電極を、導電膜１３０ａと導電膜１３２ａとの積層、及び導電膜１３０ｂと導電膜１３２ｂとの積層で構成する場合について示したが、本発明の一態様はこれに限定されない。図６に示すトランジスタ２１０のように、ソース電極及びドレイン電極を、導電膜１３２ａ、１３２ｂの単層で構成してもよい。
【０１６２】
本発明の一態様に係る作製方法によれば、酸化物半導体膜に含まれる水素を含む不純物を低減することができる。したがって、該酸化物半導体膜のチャネル形成領域を、ｉ型（真性）又はｉ型に限りなく近い半導体とすることができる。これにより、トランジスタのオフ電流を極めて小さくすることができる。
【０１６３】
また、本発明の一態様に係るトランジスタにおいて、酸化物半導体膜のチャネル形成領域の酸素欠損は低減されている。これにより、酸素欠損に起因するキャリアの生成を抑制することができるため、トランジスタのしきい値電圧の変動を抑制することができる。また、酸化物半導体膜の側面に熱が与えられることにより酸素が脱離する絶縁膜と接していることにより、酸化物半導体膜の側面はソース電極及びドレイン電極と接しないため、酸化物半導体膜の側面において電流を流れにくくすることができる。これにより、トランジスタのオフ電流を低減することができる。
【０１６４】
また、本発明の一態様に係るトランジスタでは、熱が与えられることにより酸素が脱離する絶縁膜上に酸化物半導体膜を形成した後、加熱処理を行うことにより、絶縁膜から酸化物半導体膜に酸素を拡散させるとともに、絶縁膜及び酸化物半導体膜の界面における界面準位を低減することができる。また、酸化物半導体膜を選択的にエッチングした後、エッチングされた酸化物半導体膜の側面と接するように、熱が与えられることにより酸素が脱離する絶縁膜を形成する。これにより、エッチングされた酸化物半導体膜の側面が減圧雰囲気及びエッチャントに曝されないため、酸化物半導体膜の側面における酸素欠損の生成を低減することができる。さらに、ゲート絶縁膜を形成した後の加熱工程により、熱が与えられることにより酸素が脱離する絶縁膜から酸化物半導体膜に酸素が拡散するため、酸化物半導体膜の側面に酸素欠損が生じたとしても、拡散した酸素によって酸素欠損を低減することができる。この結果、トランジスタのしきい値電圧のマイナスシフトを低減すると共に、トランジスタのソース電極及びドレイン電極間にリーク電流が発生することを抑制することが可能である。
【０１６５】
本発明の一態様に示す構成によって、酸化物半導体を用いた半導体装置において、電気的特性の変動が生じにくく、電気的特性の良好な半導体装置を提供することができる。
【０１６６】
（実施の形態２）
本実施の形態では、実施の形態１とは一部異なるトランジスタの作製方法について、図７及び図８を参照して説明する。なお、実施の形態１に示すトランジスタ２００の作製方法と異なる点は、ソース電極及びドレイン電極の形成方法である。従って、実施の形態１と同様の工程の詳細な説明は省略する。
【０１６７】
ゲート電極、及びサイドウォール絶縁膜１２４ａ、１２４ｂをマスクとして酸化物半導体膜１０８ａにドーパントを添加し、ドーパントを含む領域１２８ａ、１２８ｂを形成した後、導電膜１３０と導電膜１３２とを順に積層する（図７（Ａ）参照）。図７に示す作製工程おいて、導電膜１３０としてスパッタリング法により、膜厚３０ｎｍでタングステン膜を形成し、導電膜１３２としてスパッタリング法により、膜厚１００ｎｍで、銅膜を形成する場合について説明する。
【０１６８】
その後、フォトリソグラフィ工程により導電膜１３２上にマスク１４０ａ、１４０ｂを形成し、マスク１４０ａ、１４０ｂを用いて導電膜１３２にエッチングを行うことにより、導電膜１３２ｃ、１３２ｄを形成する（図７（Ｂ）参照）。本実施の形態では、エッチングは、ウエットエッチングを用いて行う。
【０１６９】
次に、マスク１４０ａ、１４０ｂを用いて導電膜１３０にエッチングを行うことにより、導電膜１３０ｃ、１３０ｄを形成する（図７（Ｃ）参照）。本実施の形態では、エッチングは、ドライエッチングを用いて行う。ドライエッチングは、実施の形態１で説明した条件を採用すればよい。なお、導電膜１３０ｃ、１３０ｄを形成した後、マスク１４０ａ、１４０ｂは除去する。
【０１７０】
ここで、導電膜１３０ｃ、１３０ｄを介して、酸化物半導体膜１０８ａにドーパントを更に添加してもよい。
【０１７１】
次に、導電膜１３０ｃ、１３０ｄ、導電膜１３２ｃ、１３２ｄ、及び絶縁膜１２０ａ上に絶縁膜１３４を形成し、絶縁膜１３４上に絶縁膜１３６を形成する（図７（Ｄ）参照）。
【０１７２】
以上の工程により、本発明の一態様に係るトランジスタ２２０を形成することができる。
【０１７３】
次に、トランジスタ２２０の作製方法とは一部が異なるトランジスタ２３０の作製方法について、図８を参照して説明する。
【０１７４】
まず、図７（Ａ）と同様に、ゲート電極、及びサイドウォール絶縁膜１２４ａ、１２４ｂをマスクとして酸化物半導体膜１０８ａにドーパントを添加し、ドーパントを含む領域１２８ａ、１２８ｂを形成した後、導電膜１３０及び導電膜１３２を順に積層する。図８に示す作製工程においては、導電膜１３０としてスパッタリング法により、膜厚３０ｎｍで、タングステン膜を形成し、導電膜１３２としてスパッタリング法により、膜厚１００ｎｍで、チタン膜を形成する場合について説明する。
【０１７５】
その後、フォトリソグラフィ工程により導電膜１３２上にマスク１４２ａ、１４２ｂを形成し、マスク１４２ａ、１４２ｂを用いて導電膜１３２及び導電膜１３０にエッチングを行うことにより、導電膜１３２ｅ、１３２ｆ、導電膜１３０ｅ、１３０ｆを形成する（図８（Ａ）参照）。本実施の形態では、エッチングは、ドライエッチングを用いて行う。
【０１７６】
次に、マスク１４２ａ、１４２ｂにスリミング処理を行うことにより、マスク１４２ａ、１４２ｂを縮小し、マスク１４２ｃ、１４２ｄを形成する。これにより、導電膜１３２ｅ、１３２ｆの一部が露出する。マスク１４２ｃ、１４２ｄを用いて、露出した導電膜１３２ｅ、１３２ｆにエッチングを行うことにより、導電膜１３２ｇ、１３２ｈを形成する（図８（Ｂ）参照）。導電膜１３２ｇ、１３２ｈを形成した後、マスク１４２ｃ、１４２ｄは除去する。
【０１７７】
ここで、導電膜１３２ｇ、１３２ｈを介して酸化物半導体膜１０８ａにドーパントを更に添加してもよい。
【０１７８】
次に、導電膜１３０ｅ、１３０ｆ、導電膜１３２ｇ、１３２ｈ、及び絶縁膜１２０ａ上に絶縁膜１３４を形成し、絶縁膜１３４上に絶縁膜１３６を形成する（図８（Ｃ）参照）。
【０１７９】
以上の工程により、本発明の一態様に係るトランジスタ２３０を形成することができる。
【０１８０】
（実施の形態３）
本実施の形態では、実施の形態１及び２に示すトランジスタを用いた半導体装置の回路構成および動作の例について、図９乃至図１２を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１８１】
〈半導体装置の断面構成〉
はじめに、半導体装置の断面構成の一例について、図９（Ａ）を参照して説明する。図９（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２０を有し、上部に容量素子２５２と、第２の半導体材料を用いたトランジスタ２５０を有する。また、図９に示す半導体装置は、メモリセルとして機能する。
【０１８２】
ここで、トランジスタ３２０に用いられる第１の半導体材料と、トランジスタ２５０に用いられる第２の半導体材料とは、異なる半導体材料とすることが好ましい。例えば、第１の半導体材料として、酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いることが好ましい。また、第２の半導体材料として、酸化物半導体材料を用いることが好ましい。酸化物半導体以外の半導体材料が用いられたトランジスタ３２０は、高速動作が容易となり、酸化物半導体が用いられたトランジスタ２５０は、オフ電流を極めて小さくできるため長時間の電荷の保持が可能となる。
【０１８３】
図９（Ａ）におけるトランジスタ３２０は、基板３００上に、下地として機能する絶縁膜３０１を介して、半導体材料（例えば、シリコンなど）を含むチャネル形成領域３１２と、チャネル形成領域３１２を挟むように設けられた不純物領域３１０ａおよび不純物領域３１０ｂと、チャネル形成領域３１２上に設けられたゲート絶縁膜３０４と、ゲート絶縁膜３０４上に設けられたゲート電極３０８ａと、を有する。
【０１８４】
なお、図９（Ａ）において、ソース電極やドレイン電極を図示しない場合について示すが、便宜上、このような状態を含めてトランジスタと呼ぶ。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書等において、ソース電極との記載には、ソース領域が含まれうる。不純物領域３１０ａは、トランジスタ３２０のソース電極及びドレイン電極の一方として機能する。不純物領域３１０ｂは、トランジスタ３２０のソース電極及びドレイン電極の他方として機能する。
【０１８５】
また、トランジスタ３２０及び、電極３０８ｂと接するように、絶縁膜３１４が設けられている。また、絶縁膜３１４は、トランジスタ３２０のゲート電極３０８ａ及び電極３０８ｂの上面が露出するように設けられている。
【０１８６】
なお、高集積化を実現するためには、図９（Ａ）に示すようにトランジスタ３２０がサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ３２０の特性を重視する場合には、ゲート電極３０８ａの側面にサイドウォール絶縁膜を設け、そのサイドウォール絶縁膜と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域３１０ａ、不純物領域３１０ｂを設けても良い。
【０１８７】
図９（Ａ）におけるトランジスタ２５０は、絶縁膜３１４、ゲート電極３０８ａ、電極３０８ｂ上に設けられている。絶縁膜３１４は、熱が与えられることにより酸素が脱離する絶縁膜であることが好ましい。
【０１８８】
図９（Ａ）におけるトランジスタ２５０には、本発明の一態様に係るトランジスタが適用される。トランジスタ２５０は、チャネル形成領域１２６ａと、ゲート絶縁膜１１４ａと、導電膜１１６ａ及び導電膜１１８ａで形成されるゲート電極と、絶縁膜１２０ａと、サイドウォール絶縁膜１２４ａ、１２４ｂと、ドーパントを含む領域１２２ａ、１２２ｂ、１２８ａ、１２８ｂと、導電膜１３０ａ、１３０ｂと、導電膜１３２ｂと、を有する。
【０１８９】
図９（Ａ）における容量素子２５２は、ゲート電極３０８ａ、酸化物半導体膜においてドーパントが添加されていない領域１２６ｂと、絶縁膜１１４ｂと、導電膜１１６ｂ及び導電膜１１８ｂで形成される電極と、で構成される。すなわち、電極は、容量素子２５２の一方の電極として機能し、ゲート電極３０８ａは、容量素子２５２の他方の電極として機能することになる。
【０１９０】
図９（Ａ）に示すトランジスタ２５０のゲート電極と、容量素子の電極とは、同一工程で形成されるため、容量素子２５２の電極についてもサイドウォール絶縁膜１２４ｃ、１２４ｄ、及び絶縁膜１２０ｂが形成される。また、ドーパントを含む領域１２２ｃ、１２２ｄについては、ドーパントを含む領域１２２ａ、１２２ｂと同一工程で形成され、ドーパントを含む領域１２８ｃについても、ドーパントを含む領域１２８ａ、１２８ｂと同一工程で形成される。
【０１９１】
図９（Ａ）に示す半導体装置において、酸化物半導体膜の側面には、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる絶縁膜１１２ａ、１１２ｂが設けられている。
【０１９２】
また、トランジスタ２５０および容量素子２５２を覆うように絶縁膜１３４が設けられており、絶縁膜１３４の上には絶縁膜１３６が設けられている。そして、導電膜１３２ｂは、絶縁膜１３４および絶縁膜１３６に形成された開口を介して、配線１３８と接続されている。
【０１９３】
また、図９（Ａ）において、不純物領域３１０ｂは、不純物領域３０６、ゲート絶縁膜３０４に形成された開口、電極３０８ｂ、及び酸化物半導体膜のドーパントを含む領域１２８ｂを介して導電膜１３０ｂに接続されている。すなわち、トランジスタ３２０のソース電極またはドレイン電極の他方と、トランジスタ２５０のソース電極またはドレイン電極の一方は電気的に接続されている。
【０１９４】
ただし、本発明の一態様はこれに限られるものではない。メモリセル、トランジスタおよび容量素子の電気的接続は適宜変更することができる。例えば、不純物領域３１０ｂは、不純物領域３０６および不純物領域３１０ｃを介して、他のメモリセルの不純物領域３１０ａと電気的に接続していてもよい。その場合、ゲート絶縁膜３０４には開口が形成されなくてもよい。また電極３０８ｂが形成されなくてもよい。すなわち、トランジスタ３２０のソース電極またはドレイン電極の他方と他のメモリセルのトランジスタ３２０のソース電極またはドレイン電極の一方とが電気的に接続される場合は、トランジスタ３２０のソース電極またはドレイン電極の他方とトランジスタ２５０のソース電極またはドレイン電極の一方は、電気的に接続されていなくてもよい。
【０１９５】
また、電極３０８ｂを設けることにより、絶縁膜３１４をＣＭＰ処理する際に生じるディッシングを防ぐことができ、絶縁膜３１４、ゲート電極３０８ａ、及び電極３０８ｂの上面をより平坦化することができる。これにより、酸化物半導体膜の被形成面を平坦とすることができるため好ましい。
【０１９６】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ２５０に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１９７】
〈基本回路〉
次に、図９（Ａ）で示した半導体装置の基本的な回路構成およびその動作について、図９（Ｂ）を参照して説明する。図９（Ｂ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２０のソース電極またはドレイン電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２０のドレイン電極またはソース電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ２５０のソース電極またはドレイン電極とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ２５０のゲート電極とは、電気的に接続されている。そして、トランジスタ３２０のゲート電極と、トランジスタ２５０のドレイン電極またはソース電極とは、容量素子２５２の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２５２の電極の他方とは電気的に接続されている。なお、第１の配線（１ｓｔ Ｌｉｎｅ）と第３の配線（３ｒｄ Ｌｉｎｅ）は電気的に接続されていてもよい。なお、トランジスタ３２０のゲート電極と、トランジスタ２５０のソース電極またはドレイン電極と、容量素子２５２の電極の一方とが接続された箇所を、ノードＦＧと記す。
【０１９８】
ここで、トランジスタ２５０には、本発明の一態様に係るトランジスタが適用される。本発明の一態様に係るトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ２５０をオフ状態とすることで、トランジスタ３２０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子２５２を有することにより、トランジスタ３２０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０１９９】
なお、トランジスタ３２０に用いられる第１の半導体材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【０２００】
図９（Ｂ）に示す半導体装置では、トランジスタ３２０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２０１】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ２５０がオン状態となる電位にして、トランジスタ２５０をオン状態とする。これにより、第３の配線の電位が、トランジスタ３２０のゲート電極、および容量素子２５２に与えられる。すなわち、トランジスタ３２０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位ＶＬによって与えられる電荷を電荷ＱＬ、高電位ＶＨによって与えられる電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ２５０がオフ状態となる電位にして、トランジスタ２５０をオフ状態とすることにより、トランジスタ３２０のゲート電極に与えられた電荷が保持される（保持）。
【０２０２】
トランジスタ２５０のオフ電流は極めて小さいから、トランジスタ３２０のゲート電極の電荷は長時間にわたって保持される。
【０２０３】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３２０をｎチャネル型とすると、トランジスタ３２０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ３２０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０（たとえばＶ０＝接地電位ＧＮＤ）とすることにより、トランジスタ３２０のゲート電極に与えられた電荷の有無を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２０は「オン状態」となる。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２０４】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ３２０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位（たとえばＶ１）を与えればよい。
【０２０５】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ２５０がオン状態となる電位にして、トランジスタ２５０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ３２０のゲート電極および容量素子２５２に与えられる。その後、第４の配線の電位を、トランジスタ２５０がオフ状態となる電位にして、トランジスタ２５０をオフ状態とすることにより、トランジスタ３２０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０２０６】
このように、本実施の形態に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０２０７】
なお、トランジスタ２５０のドレイン電極（またはソース電極）は、トランジスタ３２０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。したがって、トランジスタ２５０がオフの場合、ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ２５０のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ２５０のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ２５０により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０２０８】
例えば、トランジスタ２５０は、室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子２５２の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０２０９】
また、本実施の形態に係る半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０２１０】
本実施の形態に係る半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
【０２１１】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの基本的な動作原理に起因するものである。
【０２１２】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０２１３】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【０２１４】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ３２０のゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
【０２１５】
次に、図９に示すメモリセルを、メモリセルアレイに適用した場合について、図１０を参照して説明する。
【０２１６】
図１０（Ａ）及び図１０（Ｂ）は、（ｍ×ｎ）個のメモリセル４５０を有する半導体装置の回路図の一例である。図１０（Ａ）及び図１０（Ｂ）中のメモリセル４５０の構成は、図９と同様である。
【０２１７】
図１０（Ａ）において、ソース線ＳＬは、図９（Ｂ）における第１の配線に相当し、ビット線ＢＬは、図９（Ｂ）における第２の配線に相当し、信号線Ｓは、図９（Ｂ）における第３の配線に相当し、書き込みワード線ＷＷＬは、図９（Ｂ）における第４の配線に相当し、読み出しワード線ＲＷＬは、図９（Ｂ）における第５の配線に相当する。
【０２１８】
図１０（Ａ）に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｎ本のソース線ＳＬと、ｎ本の信号線Ｓと、メモリセル４５０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬ及びｎ本の信号線Ｓに接続する第１の駆動回路４９１と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路４９２と、を有する。なお、図１０（Ａ）に示すメモリセルアレイは、メモリセル４５０が直列に接続されたＮＡＮＤ型のメモリセルアレイである。
【０２１９】
図１０（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の書き込みワード線ＷＷＬにトランジスタ２５０がオン状態となる電位を与え、書き込みを行う行のトランジスタ２５０をオン状態にする。これにより、指定した行のトランジスタ３２０のゲート電極に信号線Ｓの電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２２０】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外の読み出しワード線ＲＷＬに、トランジスタ３２０のゲート電極に与えられた電荷によらず、トランジスタ３２０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ３２０をオン状態とする。それから、読み出しを行う行の読み出しワード線ＲＷＬに、トランジスタ３２０のゲート電極が有する電荷によって、トランジスタ３２０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ３２０は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３２０の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ３２０のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２１】
図１０（Ｂ）において、ソース線ＳＬは、図９（Ｂ）における第１の配線に相当し、ビット線ＢＬは、図９（Ｂ）における第２の配線及び第３の配線に相当し、書き込みワード線ＷＷＬは、図９（Ｂ）における第４の配線に相当し、読み出しワード線ＲＷＬは、図９（Ｂ）における第５の配線に相当する。
【０２２２】
また、図１０（Ｂ）に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｎ本のソース線ＳＬと、メモリセル４５０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬに接続する第１の駆動回路４９１と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路４９２と、を有する。なお、図１０（Ｂ）に示すメモリセルアレイは、メモリセル４５０が並列に接続されたＮＯＲ型のメモリセルアレイである。
【０２２３】
その他、図１０（Ａ）及び図１０（Ｂ）において、第２の駆動回路４９２には、アドレス選択信号線Ａが接続されている。アドレス選択信号線Ａは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。
【０２２４】
図１０（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１０（Ａ）に示す半導体装置と同様の方法で行われる。
【０２２５】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外の読み出しワード線ＲＷＬに、トランジスタ３２０のゲート電極に与えられた電荷によらず、トランジスタ３２０がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ３２０をオフ状態とする。それから、読み出しを行う行の読み出しワード線ＲＷＬに、トランジスタ３２０のゲート電極が有する電荷によって、トランジスタ３２０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３２０の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ３２０のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２６】
本発明の一態様である半導体装置において、チャネル形成領域に酸化物半導体を用いたトランジスタのソース電極またはドレイン電極と、チャネル形成領域に単結晶シリコンを用いたトランジスタのゲート電極が接続されている。チャネル形成領域に酸化物半導体を用いたトランジスタのオフ電流は、チャネル形成領域に単結晶シリコンを用いたトランジスタのオフ電流の１０万分の１以下である。これにより、ノードＦＧに蓄積された電荷の消失を極めて小さくすることができる。したがって、図１０（Ａ）及び図１０（Ｂ）に示す半導体装置は、電力の供給がない場合であっても長期にわたって記憶内容を保持することが可能となり、かつ書き換え可能回数に制限のない記憶装置を得ることが可能である。
【０２２７】
〈半導体装置の断面構成〉
次に、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例について、図１１（Ａ）を参照して説明する。図１１（Ａ）に示す半導体装置は、トランジスタ２６０と、容量素子２６２を有するものである。
【０２２８】
図１１（Ａ）におけるトランジスタ２６０は、本発明の一態様であるトランジスタが適用される。トランジスタ２６０は、基板１００上に、絶縁膜１０２ａを介して設けられた酸化物半導体膜におけるチャネル形成領域１２６と、導電膜１１６ａと導電膜１１８ａとで形成されるゲート電極と、ドーパントを含む領域１２２ａ、１２２ｂ、ドーパントを含む領域１２８ａ、１２８ｂと、導電膜１３０ａ、１３０ｂと、サイドウォール絶縁膜１２４ａ、１２４ｂと、ゲート絶縁膜１１４ａと、絶縁膜１２０ａと、を有する。
【０２２９】
また、図１１（Ａ）に示す半導体装置において、酸化物半導体膜の側面には、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる絶縁膜１１２ａ、１１２ｂが設けられている。本実施の形態では、酸化アルミニウム膜が用いられている。
【０２３０】
図１１（Ａ）における容量素子２６２は、導電膜１３０ａ、絶縁膜１３５、及び導電膜１３２ａ、で構成される。すなわち、導電膜１３０ａは、容量素子２６２の一方の電極として機能し、導電膜１３２ａは、容量素子２６２の他方の電極として機能することになる。
【０２３１】
トランジスタ２６０および容量素子２６２を覆うように絶縁膜１３６が設けられている。そして、ドーパントを含む領域１２８ｂは、導電膜１３０ｂと、絶縁膜１３５に形成された開口と、導電膜１３２ｂと、を介して配線１３８と接続されている。なお、図１１（Ａ）では導電膜１３２ｂを用いて導電膜１３０ｂと配線１３８とを接続しているが、開示する発明はこれに限定されない。例えば、配線１３８を直接、導電膜１３０ｂに接触させてもよい。
【０２３２】
〈基本回路〉
次に、図１１（Ａ）で示した半導体装置の基本的な回路構成およびその動作について、図１１（Ｂ）を参照して説明する。図１１（Ｂ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電極またはドレイン電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０のゲート電極とは、電気的に接続され、容量素子２６２の電極の一方とトランジスタ２６０のドレイン電極またはソース電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）と容量素子２６２の電極の他方とは、電気的に接続されている。
【０２３３】
ここで、トランジスタ２６０には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ２６０をオフ状態とすることで、容量素子２６２に与えられた電位を、極めて長時間にわたって保持することが可能である。
【０２３４】
図１１（Ｂ）に示す半導体装置では、容量素子２６２に与えられた電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２３５】
はじめに、情報の書き込みおよび保持について説明する。ここでは簡単のため、第３の配線の電位は固定されているものとする。まず、第２の配線の電位を、トランジスタ２６０がオン状態となる電位にして、トランジスタ２６０をオン状態とする。これにより、第１の配線の電位が、容量素子２６２の電極の一方に与えられる。すなわち、容量素子２６２には、所定の電荷が与えられる（書き込み）。その後、第２の配線の電位を、トランジスタ２６０がオフ状態となる電位にして、トランジスタ２６０をオフ状態とすることにより、容量素子２６２に与えられた電荷が保持される（保持）。トランジスタ２６０は上述のとおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。
【０２３６】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第２の配線の電位を、トランジスタ２６０がオン状態となる電位にすると、容量素子２６２に保持されている電荷量に応じて、第１の配線は異なる電位をとる。このため、第１の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２３７】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第２の配線の電位を、トランジスタ２６０がオン状態となる電位にして、トランジスタ２６０をオン状態とする。これにより、第１の配線の電位（新たな情報に係る電位）が、容量素子２６２の電極の一方に与えられる。その後、第２の配線の電位を、トランジスタ２６０がオフ状態となる電位にして、トランジスタ２６０をオフ状態とすることにより、容量素子２６２は、新たな情報に係る電荷が与えられた状態となる。
【０２３８】
このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。
【０２３９】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０２４０】
図１２に、（ｍ×ｎ）個のメモリセル４６０を有する半導体装置の回路図の一例を示す。図１２中のメモリセル４６０の構成は、図１１に示すメモリセルと同様である。すなわち、図１１における第１の配線が図１２におけるビット線ＢＬに相当し、図１１における第２の配線が図１２におけるワード線ＷＬに相当し、図１１における第３の配線が図１２におけるソース線ＳＬに相当する（図１２参照）。
【０２４１】
図１２に示す半導体装置は、ｎ本のビット線ＢＬと、ｍ本のワード線ＷＬと、メモリセル４６０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬに接続する第１の駆動回路４９６と、ｍ本のワード線ＷＬに接続する第２の駆動回路４９７と、を有する。
【０２４２】
メモリセル４６０は、トランジスタ２６０と、容量素子２６２と、から構成されている。トランジスタ２６０のゲート電極は、ワード線ＷＬと接続されている。また、トランジスタ２６０のソース電極またはドレイン電極の一方は、ビット線ＢＬと接続されており、トランジスタ２６０のソース電極またはドレイン電極の他方は、容量素子２６２の電極の一方と接続されている。また、容量素子２６２の電極の他方はソース線ＳＬと接続され、一定の電位が与えられている。トランジスタ２６０には、先の実施の形態に示すトランジスタが適用される。
【０２４３】
本発明の一態様である半導体装置は、酸化物半導体をチャネル形成領域に用いるトランジスタであるため、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１２に示す半導体装置に当該トランジスタを適用する場合、リフレッシュ期間の間隔がきわめて長いメモリを得ることが可能である。
【０２４４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４５】
（実施の形態４）
本実施の形態では、先の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１３乃至図１５を参照して説明する。
【０２４６】
図１３は携帯機器のブロック図である。図１３に示す携帯機器はＲＦ回路５０１、アナログベースバンド回路５０２、デジタルベースバンド回路５０３、バッテリー５０４、電源回路５０５、アプリケーションプロセッサ５０６、フラッシュメモリ５１０、ディスプレイコントローラ５１１、メモリ回路５１２、ディスプレイ５１３、タッチセンサ５１９、音声回路５１７、キーボード５１８などより構成されている。ディスプレイ５１３は表示部５１４、ソースドライバ５１５、ゲートドライバ５１６によって構成されている。アプリケーションプロセッサ５０６はＣＰＵ５０７、ＤＳＰ５０８、インターフェイス５０９（ＩＦはインターフェイスの略）を有している。一般にメモリ回路５１２はＳＲＡＭまたはＤＲＡＭで構成されるが、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
【０２４７】
次に、図１４はディスプレイのメモリ回路４００に先の実施の形態で説明した半導体装置を使用した例である。図１４に示すメモリ回路４００は、メモリ４０２、メモリ４０３、スイッチ４０４、スイッチ４０５およびメモリコントローラ４０１により構成されている。メモリ４０２、メモリ４０３には、先の実施の形態で説明した半導体装置が適用される。
【０２４８】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される。この形成された画像データ（入力画像データ１）は、スイッチ４０４を介してメモリ４０２に記憶される。そしてメモリ４０２に記憶された画像データ（記憶画像データ１）は、スイッチ４０５、及びディスプレイコントローラ４０６を介してディスプレイ４０７に送られ、表示される。
【０２４９】
入力画像データに変更が無い場合、記憶画像データ１は、通常３０〜６０Ｈｚ程度の周期でメモリ４０２からスイッチ４０５を介して、ディスプレイコントローラ４０６から読み出される。
【０２５０】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ２）を形成する。入力画像データ２はスイッチ４０４を介してメモリ４０３に記憶される。この間も定期的にメモリ４０２からスイッチ４０５を介して記憶画像データ１は読み出されている。メモリ４０３に新たな画像データ（記憶画像データ２）が記憶し終わると、ディスプレイ４０７の次のフレームより、記憶画像データ２は読み出され、スイッチ４０５、及びディスプレイコントローラ４０６を介して、ディスプレイ４０７に記憶画像データ２が送られ、表示がおこなわれる。この読み出しは更に次に新たな画像データがメモリ４０２に記憶されるまで継続される。
【０２５１】
このようにメモリ４０２、及びメモリ４０３は交互にデータの書き込みと、データの読み出しを行うことによって、ディスプレイ４０７の表示をおこなう。なお、メモリ４０２、及びメモリ４０３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ４０２、及びメモリ４０３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
【０２５２】
次に、図１５は電子書籍のブロック図である。図１５はバッテリー７０１、電源回路７０２、マイクロプロセッサ７０３、フラッシュメモリ７０４、音声回路７０５、キーボード７０６、メモリ回路７０７、タッチパネル７０８、ディスプレイ７０９、ディスプレイコントローラ７１０によって構成される。本発明はメモリ回路７０７に使用することができる。メモリ回路７０７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ７０４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２５３】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１６を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２５４】
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体８０１、筐体８０２、表示部８０３、キーボード８０４などによって構成されている。筐体８０１と筐体８０２の少なくとも一の内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２５５】
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体８１１には、表示部８１３と、外部インターフェイス８１５と、操作ボタン８１４等が設けられている。また、携帯情報端末を操作するスタイラス８１２などを備えている。本体８１１内の内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２５６】
図１６（Ｃ）は、電子ペーパーを実装した電子書籍であり、筐体８２１と筐体８２３の２つの筐体で構成されている。筐体８２１および筐体８２３には、それぞれ表示部８２５および表示部８２７が設けられている。筐体８２１と筐体８２３は、軸部８３７により接続されており、該軸部８３７を軸として開閉動作を行うことができる。また、筐体８２１は、電源８３１、操作キー８３３、スピーカー８３５などを備えている。筐体８２１、筐体８２３の少なくとも一の内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２５７】
図１６（Ｄ）は、携帯電話機であり、筐体８４０と筐体８４１の２つの筐体で構成されている。さらに、筐体８４０と筐体８４１は、スライドし、図１６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体８４１は、表示パネル８４２、スピーカー８４３、マイクロフォン８４４、操作キー８４５、ポインティングデバイス８４６、カメラ用レンズ８４７、外部接続端子８４８などを備えている。また、筐体８４０は、携帯電話機の充電を行う太陽電池セル８４９、外部メモリスロット８５０などを備えている。また、アンテナは、筐体８４１に内蔵されている。筐体８４０と筐体８４１の少なくともの内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２５８】
図１６（Ｅ）は、デジタルカメラであり、本体８６１、表示部８６７、接眼部８６３、操作スイッチ８６４、表示部８６５、バッテリー８６６などによって構成されている。本体８６１の内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２５９】
図１６（Ｆ）は、テレビジョン装置８７０であり、筐体８７１、表示部８７３、スタンド８７５などで構成されている。テレビジョン装置８７０の操作は、筐体８７１が備えるスイッチや、リモコン操作機８８０により行うことができる。筐体８７１およびリモコン操作機８８０の内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２６０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２６１】
１００ 基板
１０２ 絶縁膜
１０２ａ 絶縁膜
１０４ 酸化物半導体膜
１０６ 絶縁膜
１０６ａ 絶縁膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１１０ マスク
１１２ 絶縁膜
１１２ａ 絶縁膜
１１２ｂ 絶縁膜
１１４ 絶縁膜
１１４ａ ゲート絶縁膜
１１４ｂ 絶縁膜
１１６ 導電膜
１１６ａ 導電膜
１１６ｂ 導電膜
１１８ 導電膜
１１８ａ 導電膜
１１８ｂ 導電膜
１２０ 絶縁膜
１２０ａ 絶縁膜
１２０ｂ 絶縁膜
１２２ａ ドーパントを含む領域
１２２ｂ ドーパントを含む領域
１２２ｃ ドーパントを含む領域
１２２ｄ ドーパントを含む領域
１２４ａ サイドウォール絶縁膜
１２４ｂ サイドウォール絶縁膜
１２４ｃ サイドウォール絶縁膜
１２４ｄ サイドウォール絶縁膜
１２６ チャネル形成領域
１２６ａ チャネル形成領域
１２６ｂ ドーパントが添加されていない領域
１２８ａ ドーパントを含む領域
１２８ｂ ドーパントを含む領域
１２８ｃ ドーパントを含む領域
１３０ 導電膜
１３０ａ 導電膜
１３０ｂ 導電膜
１３０ｃ 導電膜
１３０ｄ 導電膜
１３０ｅ 導電膜
１３０ｆ 導電膜
１３２ 導電膜
１３２ａ 導電膜
１３２ｂ 導電膜
１３２ｃ 導電膜
１３２ｄ 導電膜
１３２ｅ 導電膜
１３２ｆ 導電膜
１３２ｇ 導電膜
１３２ｈ 導電膜
１３４ 絶縁膜
１３５ 絶縁膜
１３６ 絶縁膜
１３８ 配線
１４０ａ マスク
１４０ｂ マスク
１４２ａ マスク
１４２ｂ マスク
１４２ｃ マスク
１４２ｄ マスク
２００ トランジスタ
２１０ トランジスタ
２２０ トランジスタ
２３０ トランジスタ
２５０ トランジスタ
２５２ 容量素子
２６０ トランジスタ
２６２ 容量素子
３００ 基板
３０１ 絶縁膜
３０４ ゲート絶縁膜
３０６ 不純物領域
３０８ａ ゲート電極
３０８ｂ 電極
３１０ａ 不純物領域
３１０ｂ 不純物領域
３１０ｃ 不純物領域
３１２ チャネル形成領域
３１４ 絶縁膜
３２０ トランジスタ
４００ メモリ回路
４０１ メモリコントローラ
４０２ メモリ
４０３ メモリ
４０４ スイッチ
４０５ スイッチ
４０６ ディスプレイコントローラ
４０７ ディスプレイ
４５０ メモリセル
４６０ メモリセル
４９１ 駆動回路
４９２ 駆動回路
４９６ 駆動回路
４９７ 駆動回路
５０１ ＲＦ回路
５０２ アナログベースバンド回路
５０３ デジタルベースバンド回路
５０４ バッテリー
５０５ 電源回路
５０６ アプリケーションプロセッサ
５０７ ＣＰＵ
５０８ ＤＳＰ
５０９ インターフェイス
５１０ フラッシュメモリ
５１１ ディスプレイコントローラ
５１２ メモリ回路
５１３ ディスプレイ
５１４ 表示部
５１５ ソースドライバ
５１６ ゲートドライバ
５１７ 音声回路
５１８ キーボード
５１９ タッチセンサ
７０１ バッテリー
７０２ 電源回路
７０３ マイクロプロセッサ
７０４ フラッシュメモリ
７０５ 音声回路
７０６ キーボード
７０７ メモリ回路
７０８ タッチパネル
７０９ ディスプレイ
７１０ ディスプレイコントローラ
８０１ 筐体
８０２ 筐体
８０３ 表示部
８０４ キーボード
８１１ 本体
８１２ スタイラス
８１３ 表示部
８１４ 操作ボタン
８１５ 外部インターフェイス
８２１ 筐体
８２３ 筐体
８２５ 表示部
８２７ 表示部
８３１ 電源
８３３ 操作キー
８３５ スピーカー
８３７ 軸部
８４０ 筐体
８４１ 筐体
８４２ 表示パネル
８４３ スピーカー
８４４ マイクロフォン
８４５ 操作キー
８４６ ポインティングデバイス
８４７ カメラ用レンズ
８４８ 外部接続端子
８４９ 太陽電池セル
８５０ 外部メモリスロット
８６１ 本体
８６３ 接眼部
８６４ 操作スイッチ
８６５ 表示部
８６６ バッテリー
８６７ 表示部
８７０ テレビジョン装置
８７１ 筐体
８７３ 表示部
８７５ スタンド
８８０ リモコン操作機
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置及びその作製方法に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタは、電界効果移動度は高いが、ガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【０００５】
ところで、特に酸化物半導体においては、水素がキャリアの供給源となることが指摘されている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが求められる。また、酸化物半導体のみならず、酸化物半導体に接するゲート絶縁膜の水素を低減することで、酸化物半導体を用いたトランジスタのしきい値電圧の変動を低減している（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２００９−２２４４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
さらに、酸化物半導体において、キャリアの供給源として、酸化物半導体に含まれる水素のほかに酸化物半導体中の酸素欠損（又は、酸素欠陥ともいう）が挙げられる。酸素欠損の一部はドナーとなり、酸化物半導体中にキャリアである電子を生成する。トランジスタのチャネル形成領域に酸素欠損が存在すると、チャネル形成領域中に電子を生じさせるため、トランジスタのしきい値電圧をマイナス方向に変動させる要因となる。
【０００８】
また、酸化物半導体膜を用いた半導体装置を作製するに際し、酸化物半導体膜の側面を所望の形状に加工すると、酸化物半導体膜の側面が活性な状態で反応室内の減圧雰囲気または還元性雰囲気に曝される。そのため、酸化物半導体膜の側面から反応室へと酸素が引き抜かれ、酸素欠損を生じることになる。酸素欠損の一部はドナーとなり、キャリアである電子を生成するため、酸化物半導体膜の側面はｎ型化する。トランジスタのソース電極およびドレイン電極が、ｎ型化した酸化物半導体膜の側面と接することにより、酸化物半導体膜の側面を介して、ソース電極およびドレイン電極間にリーク電流が発生してしまう。該リーク電流は、トランジスタのオフ電流の上昇の原因となる。また、酸化物半導体膜の側面を介して流れる電流は、場合によって、酸化物半導体膜の側面をチャネル形成領域とするトランジスタを形成する可能性がある。
【０００９】
そこで、本発明の一態様は、上述した課題の少なくとも一を解決することを目的とする。つまり、電気的特性の変動が生じにくく、電気的特性の良好な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、酸化物半導体膜を有する半導体装置の作製工程において、酸化物半導体膜から酸素が脱離することを防止するために、酸化物半導体膜に接するように、酸素を含む絶縁膜を設ける。以下、具体的な態様について説明する。
【００１１】
本発明の一態様は、基板上に、第１の絶縁膜、酸化物半導体膜、第２の絶縁膜の順に形成し、第２の絶縁膜、酸化物半導体膜、及び第１の絶縁膜の素子分離領域をエッチングすることにより、第１の絶縁膜に素子分離溝を形成し、第２の絶縁膜及び素子分離溝上に、第３の絶縁膜を形成し、第３の絶縁膜に平坦化処理を行うことにより、第２の絶縁膜を露出させるとともに、素子分離溝に第３の絶縁膜を埋め込み、第２の絶縁膜をエッチングすることにより、酸化物半導体膜を露出させ、第３の絶縁膜及び露出した酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極をマスクとして、酸化物半導体膜に第１の濃度となるようにドーパントを添加することで、酸化物半導体膜に第１のドーパントを含む領域を形成し、ゲート電極の側面にサイドウォール絶縁膜を形成し、ゲート電極及びサイドウォール絶縁膜をマスクとして、第２の濃度となるようにドーパントを添加することにより、酸化物半導体膜に第２のドーパントを含む領域を形成し、第３の絶縁膜及び第２のドーパントを含む領域と接するように、ソース電極及びドレイン電極を形成する、半導体装置の作製方法である。
【００１２】
上記構成において、第１のドーパントを含む領域のドーパントの濃度は、第２のドーパントを含む領域のドーパントの濃度よりも低いことが好ましい。
【００１３】
上記各構成において、ソース電極又はドレイン電極は、第１の導電膜及び第２の導電膜を有し、第１の導電膜は、サイドウォール絶縁膜に接することが好ましい。また、第１の導電膜の膜厚は、第２の導電膜の膜厚よりも薄いことが好ましい。
【００１４】
また、上記各構成において、絶縁膜として、熱が与えられることにより酸素が脱離する絶縁材料を用いることが好ましい。熱が与えられることにより酸素が脱離する絶縁膜として、化学量論比を満たす酸素よりも多くの酸素を含むことが好ましい。酸化物半導体膜と、該絶縁膜とが接して設けられる、又は酸化物半導体膜の近傍に該絶縁膜が設けられることにより、加熱処理の際に、絶縁膜から酸素が脱離し、酸化物半導体膜に拡散（又は供給）させることができる。これにより、酸化物半導体膜の酸素欠損を低減することができる。
【００１５】
熱が与えられることにより酸素が脱離する絶縁膜として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等が挙げられる。
【００１６】
また、上記構成において、第３の絶縁膜として、酸化アルミニウム膜を用いることが好ましい。酸化物半導体膜の側面に接する第３の絶縁膜として酸化アルミニウム膜を用いることにより、酸化物半導体膜の側面から酸素が脱離することを防止することができる。これにより、酸化物半導体膜の側面に酸素欠損が生じることを防止することができる。
【００１７】
また、上記各構成において、酸化物半導体膜として、Ｉｎ、Ｇａ、Ｓｎ、及びＺｎから選ばれた一種以上の元素を含む金属酸化物を用いることが好ましい。
【００１８】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００１９】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００２０】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００２１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００２２】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００２３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００２４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００２５】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【発明の効果】
【００２６】
本発明の一態様に示す構成によって、電気的特性の変動が生じにくく、電気的特性の良好な酸化物半導体を用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一態様に係る半導体装置を説明する上面図及び断面図である。
【図２】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図３】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図４】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図５】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図６】本発明の一態様に係る半導体装置を説明する断面図である。
【図７】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図８】本発明の一態様に係る半導体装置の作製方法を説明する断面図である。
【図９】本発明の一態様に係る半導体装置を説明する断面図及び回路図である。
【図１０】本発明の一態様に係る半導体装置を説明する回路図である。
【図１１】本発明の一態様に係る半導体装置を説明する断面図及び回路図である。
【図１２】本発明の一態様に係る半導体装置を説明する回路図である。
【図１３】本発明の一態様に係る電子機器のブロック図である。
【図１４】本発明の一態様に係る電子機器のブロック図である。
【図１５】本発明の一態様に係る電子機器のブロック図である。
【図１６】本発明の一態様に係る電子機器である。
【発明を実施するための形態】
【００２８】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２９】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３０】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を、「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００３１】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構造及び作製方法について、図１乃至図５を用いて説明する。
【００３２】
〈半導体装置の構成〉
図１は、トランジスタ２００の上面図及び断面図である。図１（Ａ）は、トランジスタ２００の上面図であり、図１（Ｂ）は、図１（Ａ）の破線Ａ１−Ａ２に対応する断面図であり、図１（Ｃ）は、図１（Ａ）の破線Ｂ１−Ｂ２に対応する断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ２００の構成要素の一部（例えば、ゲート絶縁膜１１４ａ、絶縁膜１２０ａ、サイドウォール絶縁膜１２４ａ、１２４ｂ、絶縁膜１３４、絶縁膜１３６など）を省略している。
【００３３】
図１に示すトランジスタ２００は、基板１００上に設けられた絶縁膜１０２ａと、絶縁膜１０２ａ上に設けられた酸化物半導体膜１０８ａと、酸化物半導体膜１０８ａと接するゲート絶縁膜１１４ａと、ゲート絶縁膜１１４ａ上に設けられたゲート電極と、ゲート電極の側面に設けられたサイドウォール絶縁膜１２４ａ、１２４ｂと、サイドウォール絶縁膜１２４ａ、１２４ｂ及び酸化物半導体膜１０８ａと接して形成されたソース電極及びドレイン電極と、を有する。また、トランジスタ２００を覆うように絶縁膜１３４及び絶縁膜１３６が設けられている。
【００３４】
ゲート電極は、導電膜１１６ａ、導電膜１１８ａの二層構造で形成されている。また、ソース電極は、導電膜１３０ａ及び導電膜１３２ａの二層構造、ドレイン電極は、導電膜１３０ｂ及び導電膜１３２ｂの二層構造で形成されている。また、導電膜１３０ａ、１３０ｂは、導電膜１３２ａ、１３２ｂの膜厚よりも薄いことが好ましい。なお、導電膜１３０ａ、１３０ｂを、ソース電極及びドレイン電極として機能させて、導電膜１３２ａ、１３２ｂを引き回し配線として機能させてもよい。
【００３５】
また、トランジスタ２００において、ゲート電極上には絶縁膜１２０ａが設けられている。ゲート電極上に絶縁膜１２０ａが設けられていることにより、ゲート電極と、ソース電極及びドレイン電極とがショートすることを防止することができる。
【００３６】
また、図１に示すトランジスタ２００には、酸化物半導体膜１０８ａに接する絶縁膜として、絶縁膜１０２ａ、絶縁膜１１２ａ、１１２ｂ、及びゲート絶縁膜１１４ａが形成されている。ここで、酸化物半導体膜１０８ａに接する絶縁膜は、熱が与えられることにより酸素が脱離する絶縁膜であることが好ましい。
【００３７】
ここで、「熱が与えられることにより酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００３８】
ここで、ＴＤＳ分析にて、酸素原子に換算した酸素の脱離量の測定方法について、以下に説明する。
【００３９】
ＴＤＳ分析したときの気体の脱離量は、イオン強度の積分値に比例する。このため、測定したイオン強度の積分値と、標準試料の基準値との比により、気体の脱離量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に相当するイオン強度の積分値に対する原子の密度の割合である。
【００４０】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、下記の数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００４１】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
【００４２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００４３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量についても見積もることができる。
【００４４】
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の脱離量は、酸素分子の脱離量の２倍となる。
【００４５】
上記において、熱が与えられることにより酸素が脱離する絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００４６】
酸化物半導体膜１０８ａと、熱が与えられることにより酸素が脱離する絶縁膜とが接して設けられる、又は酸化物半導体膜１０８ａの近傍に、熱が与えられることにより酸素が脱離する絶縁膜が設けられることにより、加熱処理の際に、絶縁膜から酸素が脱離し、酸化物半導体膜１０８ａに拡散（又は供給）させることができる。これにより、酸化物半導体膜１０８ａの酸素欠損を低減することができる。
【００４７】
熱が与えられることにより酸素が脱離する絶縁膜として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等のいずれか一又は複数を用いることができる。
【００４８】
ここで、酸化物半導体膜１０８ａの側面に接する絶縁膜１１２ａ、１１２ｂとして、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる絶縁膜を設けてもよい。酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる絶縁膜として、例えば、酸化アルミニウム膜を用いることができる。酸化物半導体膜１０８ａの側面に酸化アルミニウム膜を接して設けることにより、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる。また、酸化アルミニウム膜は、ドライエッチングに対する耐性が高いため、酸化物半導体膜１０８ａの側面に接して設けることにより、トランジスタ作製工程中に酸化物半導体膜１０８ａの側面が露出することを防止することができる。絶縁膜１１２ａ、１１２ｂとして酸化アルミニウムを設けることにより、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止しつつ、酸化物半導体膜１０８ａの側面が露出することを防止することができるため、酸化物半導体膜１０８ａの側面に酸素欠損が生じることを防止することができる。
【００４９】
酸化物半導体膜１０８ａとして、少なくとも、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含む金属酸化物を用いる。代表的には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物や、一元系金属酸化物であるＺｎＯ、ＳｎＯ、ＩｎＯなどを用いることができる。また、上記金属酸化物に酸化シリコンが含まれていてもよい。
【００５０】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、インジウムとガリウムと亜鉛以外の元素を含んでいてもよい。このとき、上記酸化物半導体膜においては、化学量論比に対し、酸素を過剰にすることが好ましい。酸素を過剰にすることにより、酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００５１】
なお、酸化物半導体膜１０８ａとして用いる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い金属酸化物を、酸化物半導体膜１０８ａとして用いることで、トランジスタのオフ電流を低減することができる。
【００５２】
酸化物半導体膜１０８ａは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状又は金属原子と酸素原子が層状に配列した相を含む材料、即ちｃ軸配向結晶材料を用いて形成することが好ましい。または、酸化物半導体膜１０８ａは、非晶質構造であってもよい。
【００５３】
また、酸化物半導体膜１０８ａには、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【００５４】
ここで、酸化物半導体膜１０８ａにおいて、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【００５５】
また、酸化物半導体膜１０８ａは、チャネル形成領域１２６、チャネル形成領域１２６を挟んで形成されたドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントを含む領域１２２ａ、１２２ｂを挟んで設けられたドーパントを含む領域１２８ａ、１２８ｂを含む。
【００５６】
酸化物半導体膜１０８ａのチャネル形成領域１２６において、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。水素濃度が高いと、酸化物半導体に含まれる元素と水素との結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまうためである。
【００５７】
酸化物半導体膜１０８ａのチャネル形成領域１２６における水素濃度を低減することで、ｉ型（真性）又はｉ型に限りなく近い半導体とすることができる。これにより、トランジスタのオフ電流を極めて小さくすることができる。例えば、室温（２５℃）でのオフ電流を１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下とすることができる。
【００５８】
酸化物半導体膜１０８ａにおいてドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントを含む領域１２８ａ、１２８ｂには、水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくともいずれか一以上のドーパントが含まれている。
【００５９】
また、酸化物半導体膜１０８ａにおいて、ドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントを含む領域１２８ａ、１２８ｂは、ドーパントによりキャリア密度または欠陥が増加する。このため、ドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントを含む領域１２８ａ、１２８ｂは、ドーパントを含まない酸化物半導体領域（チャネル形成領域１２６）と比較して導電性を高めることができる。
【００６０】
本実施の形態では、酸化物半導体膜１０８ａにおいてドーパントを含む領域１２２ａ、１２２ｂは、チャネル形成領域１２６よりも低抵抗であるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。また、ドーパントを含む領域１２８ａ、１２８ｂは、ＬＤＤ領域よりも低抵抗であるソース領域及びドレイン領域として機能する。ＬＤＤ領域として機能するドーパントを含む領域１２２ａ、１２２ｂを設けることにより、チャネル形成領域１２６の端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。なお、本発明の一態様はこれに限定されず、ＬＤＤ領域を設けなくてもよい。
【００６１】
酸化物半導体膜１０８ａにおいてドーパントを含む領域１２２ａ、１２２ｂ、１２８ａ、１２８ｂに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満とする。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントを含む領域１２８ａ、１２８ｂの導電性を低下させることになる。
【００６２】
ＬＤＤ領域としてドーパントを含む領域１２２ａ、１２２ｂと、ソース領域及びドレイン領域としてドーパントを含む領域１２８ａ、１２８ｂとを設ける場合には、ドーパントを含む領域１２８ａ、１２８ｂに含まれるドーパントの濃度を、ドーパントを含む領域１２２ａ、１２２ｂよりも高濃度とすることが好ましい。
【００６３】
ドーパントを含む領域１２２ａ、１２２ｂは、導電率が１×１０６Ω／ｓｑ．以上１×１０８Ω／ｓｑ．以下とすることが好ましい。
【００６４】
本実施の形態では、トランジスタ２００の酸化物半導体膜１０８ａのチャネル形成領域１２６の酸素欠損は低減されている。これにより、酸素欠損に起因するキャリアの生成を抑制することができるため、トランジスタ２００のしきい値電圧の変動を抑制することができる。酸化物半導体膜１０８ａの側面が絶縁膜１１２ａ、１１２ｂと接していることにより、酸化物半導体膜１０８ａの側面はソース電極及びドレイン電極と接しないため、酸化物半導体膜１０８ａの側面において電流が流れにくくすることができる。これにより、トランジスタ２００のオフ電流を低減することができる。
【００６５】
以上により、電気的特性の変動が生じにくく、電気的特性の良好なトランジスタ２００とすることができる。
【００６６】
なお、本実施の形態においては、ソース電極及びドレイン電極の対向領域が矩形状のトランジスタを用いて説明したが、ソース電極及びドレイン電極の対向領域を適宜、Ｕ字状、Ｃ字状等としてもよい。このような構造のトランジスタは、チャネル幅を大きくすることが可能であり、オン電流を高くすることができる。
【００６７】
〈半導体装置の作製方法〉
次に、図１に示すトランジスタの作製方法について、図２乃至図５を用いて説明する。
【００６８】
まず、基板１００上に、絶縁膜１０２、酸化物半導体膜１０４、絶縁膜１０６を順に形成する（図２（Ａ）参照）。
【００６９】
基板１００の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。本実施の形態では、基板１００としてガラス基板を用いる場合について説明する。
【００７０】
また、基板１００として、可撓性基板を用いることもできる。例えば、基板１００とは異なる基板と絶縁膜１０２の間に剥離層を設け、剥離層上に半導体装置を一部あるいは全部完成させた後、半導体装置の上面に基板１００を貼り合わせ、剥離層において基板から分離する。これにより、可撓性を有する基板１００上に半導体装置を設けることができる。
【００７１】
絶縁膜１０２は、スパッタリング法、ＣＶＤ法等により形成する。絶縁膜１０２は、熱が与えられることにより酸素が脱離する絶縁膜であることが好ましい。熱が与えられることにより酸素が脱離する絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。熱が与えられることにより酸素が脱離する絶縁膜は、加熱処理の際に、酸素が脱離することにより、後に形成される酸化物半導体膜に酸素を拡散（又は供給）させることができる。
【００７２】
絶縁膜１０２として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。スパッタリング法を用いて絶縁膜１０２を形成することにより、熱が与えられることにより酸素が脱離しやすい絶縁膜とすることができるため、好ましい。
【００７３】
また、絶縁膜１０２の膜厚は、５０ｎｍ以上８００ｎｍ以下、好ましくは２００ｎｍ以上５００ｎｍ以下とする。絶縁膜１０２を厚く形成することで、絶縁膜１０２から放出される酸素の量を増加させることができると共に、絶縁膜１０２及び後に形成される酸化物半導体膜との界面に発生する欠陥の準位の数を低減することが可能である。
【００７４】
絶縁膜１０２は、単層構造でも積層構造でもよい。例えば、酸化シリコン膜を単層で設けてもよいし、酸化アルミニウム膜、窒化酸化シリコン膜上に酸化シリコン膜を積層してもよい。酸化アルミニウム膜及び窒化酸化シリコン膜は、ブロッキング膜として機能させることができる。これにより、基板１００に含まれる不純物を酸化アルミニウム膜及び窒化酸化シリコン膜にてブロッキングすることができるため、後に形成される酸化物半導体膜に不純物が混入することを防止することができる。本実施の形態では、絶縁膜１０２として、スパッタリング法により、膜厚３００ｎｍで、酸化シリコン膜を形成する場合について説明する。
【００７５】
絶縁膜１０２をスパッタリング法により形成する場合は、成膜ガスとして、酸素ガス、又は酸素及び希ガスの混合ガス等を用いることができる。また、成膜ガス中の酸素量を多くすることにより、絶縁膜１０２に含まれる酸素の量を増加させることができるため、好ましい。例えば、成膜ガス中の酸素濃度を６％以上１００％以下にするとよい。
【００７６】
絶縁膜１０２として、酸化シリコン膜を形成する場合、石英（好ましくは合成石英）をターゲットに用い、基板温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を１％以上１００％以下（好ましくは６％以上１００％以下）として、ＲＦスパッタリング法を用いることが好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素のみを用いてもよい。
【００７７】
酸化物半導体膜１０４は、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等により成膜することができる。また、酸化物半導体膜１０４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上３０ｎｍ以下とする。
【００７８】
酸化物半導体膜１０４として、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。このような酸化物半導体膜は、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物や、一元系金属酸化物であるＺｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物などのターゲットを用いて成膜することができる。また、上記酸化物半導体膜１０４に、ＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【００７９】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【００８０】
また、酸化物半導体膜１０４は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００８１】
酸化物半導体膜１０４としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００８２】
また、酸化物半導体膜１０４としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、更に好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００８３】
次に、酸化物半導体膜１０４を成膜するスパッタリング装置について、詳細に説明する。
【００８４】
酸化物半導体膜１０４を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましい。これにより、スパッタリング法により成膜する際、膜中へ水素を含む不純物の混入を低減することができる。
【００８５】
リークレートを低減するためには、外部リークのみならず内部リークを低減する必要がある。外部リークは、微小な穴やシール不良などによって真空系の外から気体が流入することに起因する。また、内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
【００８６】
外部リークを低減するためには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、又は酸化クロムによって被覆された金属材料を用いることが好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【００８７】
処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケル、またはバナジウムを用いることができる。また、前述の材料を鉄、クロム、及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム、及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述のスパッタリング装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
【００８８】
さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【００８９】
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【００９０】
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度を更に大きくすることができる。
【００９１】
このように、酸化物半導体膜１０４の成膜工程において、好ましくは絶縁膜１０２の成膜工程において、処理室の圧力、処理室のリークレートなどを制御することにより、水素を含む不純物の混入を極力抑えることによって、酸化物半導体膜１０４への、水素を含む不純物の混入を低減することができる。また、絶縁膜１０２から酸化物半導体膜１０４への水素を含む不純物の拡散を低減することができる。
【００９２】
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠陥が形成されてしまう。これを防止するために、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の欠陥を低減することが重要である。
【００９３】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【００９４】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、又は希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
【００９５】
本実施の形態では、酸化物半導体膜１０４として、スパッタリング法により、膜厚２０ｎｍで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物膜を形成する場合について説明する。
【００９６】
まず、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ、水素などの不純物が除去されたスパッタガスを導入し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物をターゲットとして絶縁膜１０２上に膜厚２０ｎｍで酸化物半導体膜１０４を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としてもよい。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜１０４に含まれる水素などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。
【００９７】
成膜条件の一例としては、基板とターゲットとの間の距離を１００ｍｍ、基板温度３００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。この成膜条件を適用することにより、酸化物半導体膜１０４は、ｃ軸配向結晶とすることができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生するパーティクルと呼ばれる塵埃が軽減でき、膜厚分布も均一となるため好ましい。
【００９８】
絶縁膜１０６は、絶縁膜１０２と同様の方法及び材料を用いて形成することができる。本実施の形態では、絶縁膜１０６として、スパッタリング法により、膜厚３０ｎｍで酸化シリコン膜を形成する。
【００９９】
なお、絶縁膜１０２、酸化物半導体膜１０４、絶縁膜１０６は連続的に形成することが好ましい。絶縁膜１０２を形成した後、大気に曝さず酸化物半導体膜１０４及び絶縁膜１０６を形成することで、絶縁膜１０２と酸化物半導体膜１０４との界面、及び酸化物半導体膜１０４と絶縁膜１０６との界面における水素の付着を低減することができる。または、加熱装置を有するマルチチャンバーのスパッタリング装置において、絶縁膜１０２を形成し、加熱装置で絶縁膜１０２を加熱して水素を脱離させた後、絶縁膜１０２上に酸化物半導体膜１０４を形成してもよい。
【０１００】
絶縁膜１０２、酸化物半導体膜１０４、及び絶縁膜１０６の成膜工程において、処理室の圧力、処理室のリークレートなどを制御することにより、水素を含む不純物の混入を極力抑えることによって、絶縁膜１０２、酸化物半導体膜１０４、及び絶縁膜１０６への、水素を含む不純物の混入を低減することができる。また、絶縁膜１０２から酸化物半導体膜１０４へ、及び絶縁膜１０６から酸化物半導体膜１０４へ水素を含む不純物の拡散を低減することができる。
【０１０１】
次に、基板１００に加熱処理を施して、酸化物半導体膜１０４より水素を放出させると共に、絶縁膜１０２及び絶縁膜１０６に含まれる酸素を、酸化物半導体膜１０４と、絶縁膜１０２と酸化物半導体膜１０４との界面近傍、及び酸化物半導体膜１０４と絶縁膜１０６との界面近傍に拡散させる。この結果、図２（Ｂ）に示すように、水素濃度及び酸素欠損が低減された酸化物半導体膜１０８を形成することができる。また、絶縁膜１０２と酸化物半導体膜１０８との界面における界面準位を低減することができる。
【０１０２】
加熱処理の温度は、酸化物半導体膜１０４から水素を放出させると共に、絶縁膜１０２及び絶縁膜１０６に含まれる酸素を脱離させ、更には酸化物半導体膜１０４に拡散させる温度が好ましく、例えば、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
【０１０３】
また、加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板１００の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜１０４からの水素の放出、及び絶縁膜１０２及び絶縁膜１０６から酸化物半導体膜１０４への酸素拡散の時間を短縮することができる。
【０１０４】
加熱処理は、不活性ガス雰囲気で行うことができ、例えば、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。
【０１０５】
本実施の形態に示すように、絶縁膜１０２及び絶縁膜１０６により酸化物半導体膜１０４を挟む状態で加熱処理を行うことで、絶縁膜１０２及び絶縁膜１０６に含まれる酸素が酸化物半導体膜１０４に拡散するため、酸化物半導体膜１０８に含まれる酸素欠損を低減することができる。また、絶縁膜１０２が酸化物半導体膜１０４に覆われており、絶縁膜１０２の表面が露出していないため、絶縁膜１０２から脱離した酸素を効率良く酸化物半導体膜１０４に拡散させることができる。これにより、酸化物半導体膜１０８の酸素欠損、及び絶縁膜１０２及び酸化物半導体膜１０８の界面の界面準位を低減することができる。また、加熱処理を行うことにより、酸化物半導体膜１０８に含まれる水素濃度を低減することができる。これにより、酸化物半導体膜１０８を、ｉ型（真性）又はｉ型に限りなく近い半導体とすることができる。
【０１０６】
次に、絶縁膜１０６上にマスク１１０を形成した後、当該マスク１１０を用いて、絶縁膜１０６、酸化物半導体膜１０８、及び絶縁膜１０２を選択的にエッチングして、島状の絶縁膜１０６ａ、酸化物半導体膜１０８ａ、及び絶縁膜１０２ａを形成する（図２（Ｃ）参照）。これにより、絶縁膜１０６、酸化物半導体膜１０８、及び絶縁膜１０２の素子分離領域はエッチングされ、絶縁膜１０６、酸化物半導体膜１０８、及び絶縁膜１０２には素子分離溝が形成される。
【０１０７】
絶縁膜１０６、酸化物半導体膜１０８、及び絶縁膜１０２をエッチングするためのマスク１１０は、フォトリソグラフィ工程、インクジェット法、印刷法等を適宜用いることができる。
【０１０８】
また、酸化物半導体膜１０８のエッチングはウエットエッチングまたはドライエッチングを用いることができ、ウエットエッチングとドライエッチングを組み合わせて用いてもよい。また、酸化物半導体膜１０８ａの端部がテーパ形状となるようにエッチングすることが好ましい。フォトリソグラフィ工程を用いる場合は、レジストマスクを後退させつつエッチングすることでテーパ形状とすることができる。なお、エッチングの際に、水素を含む不純物が含まれないように行うことが望ましい。
【０１０９】
ウエットエッチングに用いるエッチング液としては、例えば、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２（体積比））などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１１０】
ドライエッチングに用いるエッチングガスとしては、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、３塩化硼素（ＢＣｌ３）、４塩化珪素（ＳｉＣｌ４）、４塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば４弗化炭素（ＣＦ４）、６弗化硫黄（ＳＦ６）、３弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、メタン（ＣＨ４）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１１１】
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度など）を適宜調節する。
【０１１２】
ドライエッチングの条件として、例えば、ＩＣＰ／Ｂｉａｓ＝４５０／１００Ｗ、圧力１．９Ｐａ、エッチングガスは、ＢＣｌ３及びＣｌ２の混合ガスとし、流量は、ＢＣｌ３／Ｃｌ２＝６０／２０ｓｃｃｍとする。このような条件を採用することにより、絶縁膜１０６及び酸化物半導体膜１０８を島状に形成した後、絶縁膜１０２を選択的に除去して、絶縁膜１０６ａ、酸化物半導体膜１０８ａ、及び絶縁膜１０２ａを形成することができる。
【０１１３】
なお、絶縁膜１０２を除去する深さは、絶縁膜１０２の膜厚にもよるが、例えば、絶縁膜１０２の膜厚が３００ｎｍの場合、１００ｎｍ除去することが好ましい。また、除去された絶縁膜１０２ａの側壁は、基板１００に対して垂直であっても良いし、傾斜を有していてもよい。
【０１１４】
この後、マスク１１０を除去する。なお、マスク１１０を除去するために、剥離液を用いると、酸化物半導体膜１０８ａの側面から酸素が脱離する場合があるため、マスク１１０の除去方法としてアッシングを用いてもよい。
【０１１５】
酸化物半導体膜１０８を選択的にエッチングする際、例えば、ドライエッチングにおいて酸化物半導体膜の側面が塩素ラジカル、フッ素ラジカル等を含むプラズマに曝されると、酸化物半導体膜の側面に露出する金属原子と、塩素ラジカル、フッ素ラジカル等とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため、酸化物半導体膜中に当該金属原子と結合していた酸素原子が活性となる。活性となった酸素原子は容易に反応し、脱離しやすい。そのため、酸化物半導体膜の側面には酸素欠損が生じやすい。
【０１１６】
エッチング工程により露出された酸化物半導体膜の側面が活性であると、減圧雰囲気または還元雰囲気、更には減圧雰囲気での加熱処理において、酸素が引き抜かれ、該酸化物半導体膜の側面で酸素欠損を生じる。当該酸素欠損の一部はドナーとなり、キャリアである電子を生成するため、該酸化物半導体膜の側面はｎ型化する。トランジスタのソース電極およびドレイン電極が、ｎ型化した酸化物半導体膜の側面と接することにより、酸化物半導体膜の側面を介して、ソース電極およびドレイン電極間にリーク電流が発生してしまう。該リーク電流は、トランジスタのオフ電流の上昇の原因となる。また、酸化物半導体膜の側面を介して流れる電流は、場合によって、酸化物半導体膜の側面をチャネル形成領域とするトランジスタを形成する可能性がある。
【０１１７】
つまり、エッチング工程により露出された酸化物半導体膜１０８ａの側面は活性であり、酸素欠損が生じているといえる。
【０１１８】
次に、絶縁膜１０２ａ及び酸化物半導体膜１０８ａ上に絶縁膜１１２を形成する（図２（Ｄ）参照）。絶縁膜１１２は、絶縁膜１０２及び絶縁膜１０６と同様に、熱が与えられることにより酸素が脱離する絶縁膜を用いて形成してもよい。また、絶縁膜１１２として、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる絶縁膜を用いることが好ましい。この場合は、絶縁膜１１２として、酸化アルミニウム膜を用いることができる。また、絶縁膜１１２の成膜方法は、絶縁膜１０２と同様の成膜方法及び材料を適宜選択することができる。なお、絶縁膜１１２を成膜する際に、酸化物半導体膜１０８ａの側面から酸素の脱離量を低減するため、絶縁膜１１２の成膜温度は、可能な限り低い温度、好ましくは室温で成膜することが望ましい。また、絶縁膜１１２として、スパッタリング法により形成した窒化シリコン膜、又は窒化アルミニウム膜なども用いることができる。
【０１１９】
本実施の形態では、絶縁膜１１２として、酸化アルミニウム膜の単層構造を用いる場合について説明する。なお、本発明の一態様はこれに限定されず、二層以上の積層構造を用いてもよい。
【０１２０】
次に、絶縁膜１１２に平坦化処理を行うことにより、絶縁膜１１２ａ、１１２ｂを形成する（図３（Ａ）参照）。これにより、絶縁膜１０２ａに形成された素子分離溝に絶縁膜１１２ａ、１１２ｂを埋め込むことができる。なお、素子分離溝に埋め込まれた絶縁膜１１２ａ、１１２ｂを素子分離絶縁膜とも記す。
【０１２１】
平坦化処理は、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ法）等の研磨処理、ドライエッチング又はウエットエッチング等のエッチング処理、または研磨処理とエッチング処理を組み合わせて行うことができる。ここでは、ＣＭＰ処理を用いて、絶縁膜１１２に平坦化処理を行う場合について説明する。絶縁膜１１２の平坦化処理は、絶縁膜１０６ａが露出、又は絶縁膜１０６ａの表面と同じ高さになるまで行う。なお、酸化物半導体膜１０８ａの膜厚が数ｎｍ〜数十ｎｍと薄いため、酸化物半導体膜１０８ａが、平坦化処理によって除去されないようにすることが望ましい。
【０１２２】
絶縁膜１１２にＣＭＰ処理を行う条件は、例えば、ポリウレタン地の研磨布、シリカ系スラリー（粒径６０ｎｍ）を用い、スラリー流量１００ｍｌ／ｍｉｎ以上５００ｍｌ／ｍｉｎ以下、研磨圧０．００５ＭＰａ以上０．０８ＭＰａ以下、スピンドル回転数２０ｒｐｍ以上５０ｒｐｍ以下、テーブル回転数２０ｒｐｍ以上５０ｒｐｍ以下、処理時間０．２ｍｉｎとすることができる。
【０１２３】
酸化物半導体膜１０８ａの側面に、絶縁膜１１２ａ、１１２ｂを接して設けることにより、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる。また、酸化アルミニウム膜はドライエッチングに対して耐性が高いため、酸化物半導体膜１０８ａの側面に接して設けることにより、トランジスタ作製工程中に酸化物半導体膜１０８ａの側面が露出してしまうことを防止することができる。これにより、酸化物半導体膜１０８ａの側面に酸素欠損が生じることを防止することができる。
【０１２４】
次に、絶縁膜１０６ａの露出した箇所を除去して、酸化物半導体膜１０８ａの表面を露出させる（図３（Ｂ）参照）。絶縁膜１０６ａの除去は、エッチング処理を用いて行う。但し、酸化物半導体膜１０８ａの膜厚が数ｎｍ〜数十ｎｍと薄いため、酸化物半導体膜１０８ａに対して選択比が高いエッチング条件を採用することが必要である。また、絶縁膜１０６ａの露出した箇所を除去した後、酸化物半導体膜１０８ａの表面を平坦にしておくことで、トランジスタの電気的特性を向上させることができる。
【０１２５】
ドライエッチングの条件として、例えば、ＩＣＰ／Ｂｉａｓ＝５００／５０Ｗ、圧力１．５Ｐａ、エッチングガスは、ＣＦ４及びＯ２の混合ガスとし、流量比は、ＣＦ４／Ｏ２＝７０／３０ｓｃｃｍとする。このような条件を採用することにより、絶縁膜１０６ａを選択的に除去することができる。また、酸化物半導体膜１０８ａが除去されてしまうことを抑制することができる。エッチングの際に、水素を含む不純物が含まれないように行うことが望ましい。
【０１２６】
ここで、加熱処理を行ってもよい。加熱処理を行うことで、酸化物半導体膜１０８ａ中の水素を含む不純物を除去することができる。また、絶縁膜１０２ａの酸素が脱離することにより、酸化物半導体膜１０８ａと、絶縁膜１０２ａとが接している面から酸素を供給することができるため、酸化物半導体膜１０８ａ中に含まれる酸素欠損を低減することができる。
【０１２７】
次に、酸化物半導体膜１０８ａ、絶縁膜１１２ａ、１１２ｂ上に絶縁膜１１４を成膜する（図３（Ｃ）参照）。絶縁膜１１４は、後にゲート絶縁膜となる。絶縁膜１１４は、絶縁膜１０２と同様に、熱が与えられることにより酸素が脱離する絶縁膜を用いて形成することが好ましい。また、絶縁膜１１４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることにより、ゲートリークを低減することができる。なお、絶縁膜１１４として、ｈｉｇｈ−ｋ材料を用いて形成する場合には、スパッタリング法により形成する。
【０１２８】
絶縁膜１１４の成膜方法は、絶縁膜１０２と同様の成膜方法を適宜選択することができる。また、絶縁膜１１４の膜厚は、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。なお、絶縁膜１１４を形成する際、酸化物半導体膜１０８ａの表面から脱離する酸素の量を低減するため、絶縁膜１１４の成膜温度は、可能な限り低い温度、好ましくは室温で成膜することが望ましい。本実施の形態では、絶縁膜１１４として、ＣＶＤ法により、膜厚１５ｎｍで酸化窒化シリコン膜を形成する。
【０１２９】
次に、導電膜１１６、導電膜１１８、及び絶縁膜１２０を形成する（図３（Ｄ）参照）。導電膜１１６及び導電膜１１８は、後にゲート電極となる。導電膜１１６及び導電膜１１８は、スパッタリング法、ＣＶＤ法、蒸着法等を用いて形成する。また、導電膜１１６及び導電膜１１８は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、又は上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０１３０】
導電膜１１６と導電膜１１８との組み合わせとして、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造などが挙げられる。なお、本実施の形態では、ゲート電極を、導電膜１１６及び導電膜１１８の二層構造で形成する場合について説明するが、本発明の一態様はこれに限定されない。ゲート電極は、単層構造で形成してもよいし、３層以上の積層構造で形成してもよい。ゲート電極を単層構造とする場合には、シリコンを含むアルミニウム膜を用いることもできる。また、ゲート電極を三層構造とする場合には、チタン膜、該チタン膜上にアルミニウム膜を積層し、更にその上にチタン膜を積層すればよい。
【０１３１】
また、導電膜１１６及び導電膜１１８として用いることができる材料として、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１３２】
また、導電膜１１６として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けてもよい。これらの膜は、５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１０８ａより高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いることができる。
【０１３３】
絶縁膜１２０は、絶縁膜１０２と同様の材料及び成膜方法を用いて形成することができる。また、絶縁膜１２０の膜厚は、１０ｎｍ以上１５０ｎｍ以下とする。
【０１３４】
本実施の形態では、導電膜１１６として、スパッタリング法により、膜厚３００ｎｍで、窒化タンタル膜を形成し、導電膜１１８として、スパッタリング法により、膜厚１３５ｎｍで、タングステン膜を形成し、絶縁膜１２０として、ＰＣＶＤ法により、膜厚２００ｎｍで酸化窒化シリコン膜を形成する。導電膜１１６、導電膜１１８、絶縁膜１２０は、連続成膜することが好ましい。
【０１３５】
次に、絶縁膜１２０上にマスクを形成して、導電膜１１６、導電膜１１８、及び絶縁膜１２０をエッチングして、導電膜１１６ａ、導電膜１１８ａ、及び絶縁膜１２０ａを形成する（図４（Ａ）参照）。導電膜１１６ａ及び導電膜１１８ａは、ゲート電極として機能する。また、絶縁膜１２０ａを形成することにより、後に形成されるソース電極及びドレイン電極と、ゲート電極とがショートすることを防止することができる。絶縁膜１２０上に形成するマスクとして、無機材料からなるマスク（所謂ハードマスク）を用いる。マスクとして、例えば、酸化窒化シリコン、窒化酸化シリコンなどを用いることができる。なお、絶縁膜１２０上に形成するマスクの形成には、印刷法、インクジェット法、フォトリソグラフィ法を適宜用いてもよい。なお、導電膜１１６ａ、導電膜１１８ａ、及び絶縁膜１２０ａを形成した後、マスクを除去する。
【０１３６】
導電膜１１６、導電膜１１８、及び絶縁膜１２０のエッチングには、ウエットエッチングまたはドライエッチングを用いることができ、ウエットエッチングとドライエッチングを組み合わせて用いてもよい。導電膜１１６、導電膜１１８、及び絶縁膜１２０を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。ただし、トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いることが好ましい。
【０１３７】
絶縁膜１２０のドライエッチングの条件として、ＩＣＰ／Ｂｉａｓ＝４７５／３００Ｗ、圧力３．５Ｐａ、基板温度７０℃、エッチングガスは、ＣＨＦ３、Ｈｅ、及びＣＨ４の混合ガスとし、流量比は、ＣＨＦ３／Ｈｅ／ＣＨ４＝２２．５／１２７．５／５ｓｃｃｍとする。また、導電膜１１８のドライエッチングの条件として、ＩＣＰ／Ｂｉａｓ＝３０００／１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃、エッチングガスは、Ｃｌ２、ＣＦ４、及びＯ２の混合ガスとし、流量比は、Ｃｌ２／ＣＦ４、／Ｏ２＝４５／５５／５５ｓｃｃｍとする。また、導電膜１１６のドライエッチングの条件として、ＩＣＰ／Ｂｉａｓ＝１０００／２５Ｗ、圧力２．０Ｐａ、基板温度−１０℃、エッチングガスは、Ｃｌ２ガスとし、流量比は、Ｃｌ２＝１００ｓｃｃｍとする。このような条件を採用することにより、導電膜１１６、導電膜１１８、及び絶縁膜１２０を選択的に除去することができる。また、絶縁膜１１４が除去されてしまうことを抑制することができる。エッチングの際に、水素を含む不純物が含まれないように行うことが望ましい。
【０１３８】
次に、酸化物半導体膜１０８ａにドーパントを添加する処理を行って、ドーパントを含む領域１２２ａ、１２２ｂを形成する（図４（Ｂ）参照）。導電膜１１６ａ、導電膜１１８ａ、及び絶縁膜１２０ａをマスクとしてドーパントを添加することにより、セルフアラインでドーパントが添加されたドーパントを含む領域１２２ａ、１２２ｂ、及びドーパントが添加されない酸化物半導体領域（チャネル形成領域１２６）を形成することができる。
【０１３９】
酸化物半導体膜１０８ａにドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、窒素、リン、若しくは砒素などの１５族元素、水素、ヘリウム、ネオン、アルゴン、クリプトン、またはキセノンから少なくとも一つを選択する。ここでは、導電膜１１６ａ、導電膜１１８ａ、及び絶縁膜１２０ａがマスクとなるため、ドーパントが添加される領域であるドーパントを含む領域１２２ａ、１２２ｂと、チャネル形成領域１２６をセルフアラインで形成することができる。
【０１４０】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などにより注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
【０１４１】
ドーピングの条件として、例えば、ドーパントが窒素の場合、加速電圧を２０ｋＶとして行う。また、ドーパントがリンの場合、加速電圧を４０ｋＶとして行う。窒素又はリンのドーズ量が１×１０１４／ｃｍ２以下の場合は、４５０℃未満で熱処理を行うことが好ましい。これにより、ドーパントを含む領域１２２ａ、１２２ｂにおいてシート抵抗を１×１０７Ω／ｓｑ．以下とすることができる。また、ドーズ量が５×１０１４／ｃｍ２以上５×１０１５／ｃｍ２未満の場合は、４５０℃以上６００℃以下で熱処理を行うことが好ましい。
【０１４２】
これにより、ドーパントを含む領域１２２ａ、１２２ｂにおいてシート抵抗を１×１０５Ω／ｓｑ．以下とすることができる。さらに、ドーズ量が５×１０１５／ｃｍ２以上の場合は、６００℃以上で熱処理を行うことがこのましい。これにより、ドーパントを含む領域１２２ａ、１２２ｂにおいてシート抵抗を１×１０５Ω／ｓｑ．以下とすることができる。
【０１４３】
ドーパントを含む領域１２２ａ、１２２ｂにおいて、シート抵抗を低減することにより、ドーパントを含む領域と導電膜１３０ａの間、及びドーパントを含む領域と導電膜１３０ｂの間に形成される抵抗成分を低減することができるため、トランジスタのオン電流及び移動度を向上させることができる。
【０１４４】
次に、導電膜１１６ａ及び導電膜１１８ａの側面にサイドウォール絶縁膜１２４ａ、１２４ｂを形成する（図４（Ｃ）参照）。まず、絶縁膜１１２ａ、１１２ｂ、酸化物半導体膜１０８ａ、及び絶縁膜１２０ａ等を覆うように、絶縁膜を形成する。該絶縁膜は、絶縁膜１０２と同様の材料及び成膜方法を用いて形成することができる。また、窒化シリコン膜上に酸化シリコン膜が成膜された積層構造を採用することもできる。本実施の形態では、サイドウォール絶縁膜１２４ａ、１２４ｂを形成するための絶縁膜として、スパッタリング法により、酸化窒化シリコン膜を形成する。
【０１４５】
次に、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、１５０℃から４５０℃まで、又は２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
【０１４６】
加熱処理を行うことにより、酸化物半導体膜１０８ａに接している絶縁膜１１４から酸化物半導体膜１０８ａに酸素が拡散し、絶縁膜１１４と接する酸化物半導体膜１０８ａの面とその近傍の酸素欠損を低減することができる。また、ドーパントを含む領域１２２ａ、１２２ｂの抵抗を低減することができる。なお、加熱処理を行うことによって、ドーパントを含む領域１２２ａ、１２２ｂは、結晶状態となっても非晶質状態となってもよい。
【０１４７】
その後、絶縁膜に異方性の高いエッチングを行うことにより、サイドウォール絶縁膜１２４ａ、１２４ｂを形成する。このとき、絶縁膜１１４も選択的に除去され、ゲート絶縁膜１１４ａとなる。
【０１４８】
次に、酸化物半導体膜１０８ａにドーパントを添加する処理を行って、ドーパントを含む領域１２８ａ、１２８ｂを形成する（図４（Ｄ）参照）。導電膜１１６ａ、導電膜１１８ａ、絶縁膜１２０ａ、サイドウォール絶縁膜１２４ａ、１２４ｂをマスクとしてドーパントを添加することにより、セルフアラインでドーパントを含む領域１２８ａ、１２８ｂを形成することができる。
【０１４９】
酸化物半導体膜１０８ａにドーパントを添加する方法は、ドーパントを含む領域１２２ａ、１２２ｂを形成する際に説明した方法を適用すればよい。
【０１５０】
なお、ドーパントを含む領域１２８ａ、１２８ｂのドーパント濃度は、ドーパントを含む領域１２２ａ、１２２ｂのドーパント濃度よりも高くなるように、ドーパントを添加することが好ましい。
【０１５１】
次に、絶縁膜１１２ａ、１１２ｂ、酸化物半導体膜１０８ａ、絶縁膜１２０ａ等を覆うように、導電膜１３０を形成し、該導電膜１３０上に導電膜１３２を形成する（図５（Ａ）参照）。導電膜１３０及び導電膜１３２は、後にソース電極及びドレイン電極となる。導電膜１３０及び導電膜１３２として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を用いることができる。また、導電膜１１６及び導電膜１１８と同様に、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１５２】
ソース電極及びドレイン電極として機能する導電膜１３０と導電膜１３２との組み合わせとして、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造などが挙げられる。なお、本実施の形態では、ソース電極及びドレイン電極を、導電膜１３０及び導電膜１３２の二層構造で形成する場合について説明するが、本発明の一態様はこれに限定されない。ソース電極及びドレイン電極は、単層構造で形成してもよいし、三層以上の積層構造で形成してもよい。ソース電極及びドレイン電極を単層構造とする場合には、タングステン膜を用いることができる。また、ソース電極及びドレイン電極を三層構造とする場合には、チタン膜、該チタン膜上にアルミニウム膜を積層し、更にその上にチタン膜を積層すればよい。
【０１５３】
また、本実施の形態において、導電膜１３０の膜厚は、導電膜１３２の膜厚よりも薄いことが好ましい。例えば、導電膜１３０の膜厚は、１０ｎｍ以上５０ｎｍ以下とし、導電膜１３２の膜厚は、５０ｎｍ以上５００ｎｍ以下とする。
【０１５４】
本実施の形態では、導電膜１３０として、スパッタリング法により、膜厚３０ｎｍでタングステン膜を形成し、導電膜１３２として、スパッタリング法により、膜厚１００ｎｍでチタン膜を形成する場合について説明する。
【０１５５】
次に、導電膜１３２上にマスクを形成し、導電膜１３２をエッチングすることにより、導電膜１３２ａ、１３２ｂを形成する（図５（Ｂ）参照）。導電膜１３２のエッチングには、ウエットエッチングまたはドライエッチングを用いることができ、ウエットエッチングとドライエッチングを組み合わせて用いてもよい。導電膜１３２を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。ただし、トランジスタを微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガス、又は、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加しても良い。
【０１５６】
導電膜１３０としてタングステンを用い、導電膜１３２としてチタンを用いた場合のエッチング条件として、例えば、ＩＣＰ／Ｂｉａｓ＝４５０／１００Ｗ、圧力１．９Ｐａ、エッチングガスは、ＢＣｌ３及びＣｌ２の混合ガスとし、流量比は、ＢＣｌ３／Ｃｌ２＝６０／２０ｓｃｃｍとする。このような条件を採用することにより、導電膜１３２は除去され、導電膜１３０が除去されないようにすることが可能である。また、導電膜１３２が除去されることによって、導電膜１３２ａ、１３２ｂを形成することができる。
【０１５７】
次に、導電膜１３２ａ、１３２ｂ、及び導電膜１３０上にマスクを形成し、導電膜１３０をエッチングすることにより、導電膜１３０ａ、１３０ｂを形成する（図５（Ｃ）参照）。これにより、ソース電極及びドレイン電極を形成することができる。導電膜１３０ａ、１３０ｂを、サイドウォール絶縁膜１２４ａ、１２４ｂに接して設けることにより、マスクずれが生じたとしても確実に酸化物半導体膜１０８ａの表面を導電膜で覆うことができる。また、マスクずれに伴うトランジスタの電気的特性のバラツキを抑制することができる。さらに、ソース電極及びドレイン電極を形成する際に、酸化物半導体膜１０８ａがエッチングガスに曝されないため、好ましい。
【０１５８】
エッチング条件として、例えば、ＩＣＰ／Ｂｉａｓ＝５００／１０Ｗ、圧力１．５Ｐａ、エッチングガスは、ＣＦ４、Ｃｌ２及びＯ２の混合ガスとし、流量比は、ＣＦ４／Ｃｌ２／Ｏ２＝２５／２５／１０ｓｃｃｍとする。このような条件を採用することにより、導電膜１３０は除去され、絶縁膜１２０ａ、サイドウォール絶縁膜１２４ａ、１２４ｂが除去されないようにすることが可能である。また、導電膜１３０が除去されることによって、導電膜１３０ａ、１３０ｂを形成することができる。また、導電膜１３０ａ、１３０ｂは、それぞれサイドウォール絶縁膜１２４ａ、１２４ｂに接する構造となる。また、絶縁膜１２０ａが導電膜１１８ａ上に設けられていることにより、導電膜１３０ａ、１３０ｂが、導電膜１１８ａと接することを防止することができる。これにより、ゲート電極と、ソース電極及びドレイン電極とがショートすることを防止することができる。
【０１５９】
次に、導電膜１３０ａ、１３０ｂ、導電膜１３２ａ、１３２ｂ、及び絶縁膜１２０ａ上に絶縁膜１３４を形成し、絶縁膜１３４上に絶縁膜１３６を形成する（図５（Ｄ）参照）。絶縁膜１３４及び絶縁膜１３６は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。ここでは、絶縁膜１３４及び絶縁膜１３６の二層構造としているが、トランジスタを覆う絶縁膜の構成はこれに限定されない。絶縁膜１３６の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化してもよい。
【０１６０】
以上の工程により、本発明の一態様に係るトランジスタ２００を作製することができる（図５（Ｄ）参照）。
【０１６１】
なお、本実施の形態では、トランジスタ２００において、ソース電極及びドレイン電極を、導電膜１３０ａと導電膜１３２ａとの積層、及び導電膜１３０ｂと導電膜１３２ｂとの積層で構成する場合について示したが、本発明の一態様はこれに限定されない。図６に示すトランジスタ２１０のように、ソース電極及びドレイン電極を、導電膜１３２ａ、１３２ｂの単層で構成してもよい。
【０１６２】
本発明の一態様に係る作製方法によれば、酸化物半導体膜に含まれる水素を含む不純物を低減することができる。したがって、該酸化物半導体膜のチャネル形成領域を、ｉ型（真性）又はｉ型に限りなく近い半導体とすることができる。これにより、トランジスタのオフ電流を極めて小さくすることができる。
【０１６３】
また、本発明の一態様に係るトランジスタにおいて、酸化物半導体膜のチャネル形成領域の酸素欠損は低減されている。これにより、酸素欠損に起因するキャリアの生成を抑制することができるため、トランジスタのしきい値電圧の変動を抑制することができる。また、酸化物半導体膜の側面に熱が与えられることにより酸素が脱離する絶縁膜と接していることにより、酸化物半導体膜の側面はソース電極及びドレイン電極と接しないため、酸化物半導体膜の側面において電流を流れにくくすることができる。これにより、トランジスタのオフ電流を低減することができる。
【０１６４】
また、本発明の一態様に係るトランジスタでは、熱が与えられることにより酸素が脱離する絶縁膜上に酸化物半導体膜を形成した後、加熱処理を行うことにより、絶縁膜から酸化物半導体膜に酸素を拡散させるとともに、絶縁膜及び酸化物半導体膜の界面における界面準位を低減することができる。また、酸化物半導体膜を選択的にエッチングした後、エッチングされた酸化物半導体膜の側面と接するように、熱が与えられることにより酸素が脱離する絶縁膜を形成する。これにより、エッチングされた酸化物半導体膜の側面が減圧雰囲気及びエッチャントに曝されないため、酸化物半導体膜の側面における酸素欠損の生成を低減することができる。さらに、ゲート絶縁膜を形成した後の加熱工程により、熱が与えられることにより酸素が脱離する絶縁膜から酸化物半導体膜に酸素が拡散するため、酸化物半導体膜の側面に酸素欠損が生じたとしても、拡散した酸素によって酸素欠損を低減することができる。この結果、トランジスタのしきい値電圧のマイナスシフトを低減すると共に、トランジスタのソース電極及びドレイン電極間にリーク電流が発生することを抑制することが可能である。
【０１６５】
本発明の一態様に示す構成によって、酸化物半導体を用いた半導体装置において、電気的特性の変動が生じにくく、電気的特性の良好な半導体装置を提供することができる。
【０１６６】
（実施の形態２）
本実施の形態では、実施の形態１とは一部異なるトランジスタの作製方法について、図７及び図８を参照して説明する。なお、実施の形態１に示すトランジスタ２００の作製方法と異なる点は、ソース電極及びドレイン電極の形成方法である。従って、実施の形態１と同様の工程の詳細な説明は省略する。
【０１６７】
ゲート電極、及びサイドウォール絶縁膜１２４ａ、１２４ｂをマスクとして酸化物半導体膜１０８ａにドーパントを添加し、ドーパントを含む領域１２８ａ、１２８ｂを形成した後、導電膜１３０と導電膜１３２とを順に積層する（図７（Ａ）参照）。図７に示す作製工程おいて、導電膜１３０としてスパッタリング法により、膜厚３０ｎｍでタングステン膜を形成し、導電膜１３２としてスパッタリング法により、膜厚１００ｎｍで、銅膜を形成する場合について説明する。
【０１６８】
その後、フォトリソグラフィ工程により導電膜１３２上にマスク１４０ａ、１４０ｂを形成し、マスク１４０ａ、１４０ｂを用いて導電膜１３２にエッチングを行うことにより、導電膜１３２ｃ、１３２ｄを形成する（図７（Ｂ）参照）。本実施の形態では、エッチングは、ウエットエッチングを用いて行う。
【０１６９】
次に、マスク１４０ａ、１４０ｂを用いて導電膜１３０にエッチングを行うことにより、導電膜１３０ｃ、１３０ｄを形成する（図７（Ｃ）参照）。本実施の形態では、エッチングは、ドライエッチングを用いて行う。ドライエッチングは、実施の形態１で説明した条件を採用すればよい。なお、導電膜１３０ｃ、１３０ｄを形成した後、マスク１４０ａ、１４０ｂは除去する。
【０１７０】
ここで、導電膜１３０ｃ、１３０ｄを介して、酸化物半導体膜１０８ａにドーパントを更に添加してもよい。
【０１７１】
次に、導電膜１３０ｃ、１３０ｄ、導電膜１３２ｃ、１３２ｄ、及び絶縁膜１２０ａ上に絶縁膜１３４を形成し、絶縁膜１３４上に絶縁膜１３６を形成する（図７（Ｄ）参照）。
【０１７２】
以上の工程により、本発明の一態様に係るトランジスタ２２０を形成することができる。
【０１７３】
次に、トランジスタ２２０の作製方法とは一部が異なるトランジスタ２３０の作製方法について、図８を参照して説明する。
【０１７４】
まず、図７（Ａ）と同様に、ゲート電極、及びサイドウォール絶縁膜１２４ａ、１２４ｂをマスクとして酸化物半導体膜１０８ａにドーパントを添加し、ドーパントを含む領域１２８ａ、１２８ｂを形成した後、導電膜１３０及び導電膜１３２を順に積層する。図８に示す作製工程においては、導電膜１３０としてスパッタリング法により、膜厚３０ｎｍで、タングステン膜を形成し、導電膜１３２としてスパッタリング法により、膜厚１００ｎｍで、チタン膜を形成する場合について説明する。
【０１７５】
その後、フォトリソグラフィ工程により導電膜１３２上にマスク１４２ａ、１４２ｂを形成し、マスク１４２ａ、１４２ｂを用いて導電膜１３２及び導電膜１３０にエッチングを行うことにより、導電膜１３２ｅ、１３２ｆ、導電膜１３０ｅ、１３０ｆを形成する（図８（Ａ）参照）。本実施の形態では、エッチングは、ドライエッチングを用いて行う。
【０１７６】
次に、マスク１４２ａ、１４２ｂにスリミング処理を行うことにより、マスク１４２ａ、１４２ｂを縮小し、マスク１４２ｃ、１４２ｄを形成する。これにより、導電膜１３２ｅ、１３２ｆの一部が露出する。マスク１４２ｃ、１４２ｄを用いて、露出した導電膜１３２ｅ、１３２ｆにエッチングを行うことにより、導電膜１３２ｇ、１３２ｈを形成する（図８（Ｂ）参照）。導電膜１３２ｇ、１３２ｈを形成した後、マスク１４２ｃ、１４２ｄは除去する。
【０１７７】
ここで、導電膜１３２ｇ、１３２ｈを介して酸化物半導体膜１０８ａにドーパントを更に添加してもよい。
【０１７８】
次に、導電膜１３０ｅ、１３０ｆ、導電膜１３２ｇ、１３２ｈ、及び絶縁膜１２０ａ上に絶縁膜１３４を形成し、絶縁膜１３４上に絶縁膜１３６を形成する（図８（Ｃ）参照）。
【０１７９】
以上の工程により、本発明の一態様に係るトランジスタ２３０を形成することができる。
【０１８０】
（実施の形態３）
本実施の形態では、実施の形態１及び２に示すトランジスタを用いた半導体装置の回路構成および動作の例について、図９乃至図１２を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１８１】
〈半導体装置の断面構成〉
はじめに、半導体装置の断面構成の一例について、図９（Ａ）を参照して説明する。図９（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２０を有し、上部に容量素子２５２と、第２の半導体材料を用いたトランジスタ２５０を有する。また、図９に示す半導体装置は、メモリセルとして機能する。
【０１８２】
ここで、トランジスタ３２０に用いられる第１の半導体材料と、トランジスタ２５０に用いられる第２の半導体材料とは、異なる半導体材料とすることが好ましい。例えば、第１の半導体材料として、酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いることが好ましい。また、第２の半導体材料として、酸化物半導体材料を用いることが好ましい。酸化物半導体以外の半導体材料が用いられたトランジスタ３２０は、高速動作が容易となり、酸化物半導体が用いられたトランジスタ２５０は、オフ電流を極めて小さくできるため長時間の電荷の保持が可能となる。
【０１８３】
図９（Ａ）におけるトランジスタ３２０は、基板３００上に、下地として機能する絶縁膜３０１を介して、半導体材料（例えば、シリコンなど）を含むチャネル形成領域３１２と、チャネル形成領域３１２を挟むように設けられた不純物領域３１０ａおよび不純物領域３１０ｂと、チャネル形成領域３１２上に設けられたゲート絶縁膜３０４と、ゲート絶縁膜３０４上に設けられたゲート電極３０８ａと、を有する。
【０１８４】
なお、図９（Ａ）において、ソース電極やドレイン電極を図示しない場合について示すが、便宜上、このような状態を含めてトランジスタと呼ぶ。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書等において、ソース電極との記載には、ソース領域が含まれうる。不純物領域３１０ａは、トランジスタ３２０のソース電極及びドレイン電極の一方として機能する。不純物領域３１０ｂは、トランジスタ３２０のソース電極及びドレイン電極の他方として機能する。
【０１８５】
また、トランジスタ３２０及び、電極３０８ｂと接するように、絶縁膜３１４が設けられている。また、絶縁膜３１４は、トランジスタ３２０のゲート電極３０８ａ及び電極３０８ｂの上面が露出するように設けられている。
【０１８６】
なお、高集積化を実現するためには、図９（Ａ）に示すようにトランジスタ３２０がサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ３２０の特性を重視する場合には、ゲート電極３０８ａの側面にサイドウォール絶縁膜を設け、そのサイドウォール絶縁膜と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域３１０ａ、不純物領域３１０ｂを設けても良い。
【０１８７】
図９（Ａ）におけるトランジスタ２５０は、絶縁膜３１４、ゲート電極３０８ａ、電極３０８ｂ上に設けられている。絶縁膜３１４は、熱が与えられることにより酸素が脱離する絶縁膜であることが好ましい。
【０１８８】
図９（Ａ）におけるトランジスタ２５０には、本発明の一態様に係るトランジスタが適用される。トランジスタ２５０は、チャネル形成領域１２６ａと、ゲート絶縁膜１１４ａと、導電膜１１６ａ及び導電膜１１８ａで形成されるゲート電極と、絶縁膜１２０ａと、サイドウォール絶縁膜１２４ａ、１２４ｂと、ドーパントを含む領域１２２ａ、１２２ｂ、１２８ａ、１２８ｂと、導電膜１３０ａ、１３０ｂと、導電膜１３２ｂと、を有する。
【０１８９】
図９（Ａ）における容量素子２５２は、ゲート電極３０８ａ、酸化物半導体膜においてドーパントが添加されていない領域１２６ｂと、絶縁膜１１４ｂと、導電膜１１６ｂ及び導電膜１１８ｂで形成される電極と、で構成される。すなわち、電極は、容量素子２５２の一方の電極として機能し、ゲート電極３０８ａは、容量素子２５２の他方の電極として機能することになる。
【０１９０】
図９（Ａ）に示すトランジスタ２５０のゲート電極と、容量素子の電極とは、同一工程で形成されるため、容量素子２５２の電極についてもサイドウォール絶縁膜１２４ｃ、１２４ｄ、及び絶縁膜１２０ｂが形成される。また、ドーパントを含む領域１２２ｃ、１２２ｄについては、ドーパントを含む領域１２２ａ、１２２ｂと同一工程で形成され、ドーパントを含む領域１２８ｃについても、ドーパントを含む領域１２８ａ、１２８ｂと同一工程で形成される。
【０１９１】
図９（Ａ）に示す半導体装置において、酸化物半導体膜の側面には、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる絶縁膜１１２ａ、１１２ｂが設けられている。
【０１９２】
また、トランジスタ２５０および容量素子２５２を覆うように絶縁膜１３４が設けられており、絶縁膜１３４の上には絶縁膜１３６が設けられている。そして、導電膜１３２ｂは、絶縁膜１３４および絶縁膜１３６に形成された開口を介して、配線１３８と接続されている。
【０１９３】
また、図９（Ａ）において、不純物領域３１０ｂは、不純物領域３０６、ゲート絶縁膜３０４に形成された開口、電極３０８ｂ、及び酸化物半導体膜のドーパントを含む領域１２８ｂを介して導電膜１３０ｂに接続されている。すなわち、トランジスタ３２０のソース電極またはドレイン電極の他方と、トランジスタ２５０のソース電極またはドレイン電極の一方は電気的に接続されている。
【０１９４】
ただし、本発明の一態様はこれに限られるものではない。メモリセル、トランジスタおよび容量素子の電気的接続は適宜変更することができる。例えば、不純物領域３１０ｂは、不純物領域３０６および不純物領域３１０ｃを介して、他のメモリセルの不純物領域３１０ａと電気的に接続していてもよい。その場合、ゲート絶縁膜３０４には開口が形成されなくてもよい。また電極３０８ｂが形成されなくてもよい。すなわち、トランジスタ３２０のソース電極またはドレイン電極の他方と他のメモリセルのトランジスタ３２０のソース電極またはドレイン電極の一方とが電気的に接続される場合は、トランジスタ３２０のソース電極またはドレイン電極の他方とトランジスタ２５０のソース電極またはドレイン電極の一方は、電気的に接続されていなくてもよい。
【０１９５】
また、電極３０８ｂを設けることにより、絶縁膜３１４をＣＭＰ処理する際に生じるディッシングを防ぐことができ、絶縁膜３１４、ゲート電極３０８ａ、及び電極３０８ｂの上面をより平坦化することができる。これにより、酸化物半導体膜の被形成面を平坦とすることができるため好ましい。
【０１９６】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ２５０に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１９７】
〈基本回路〉
次に、図９（Ａ）で示した半導体装置の基本的な回路構成およびその動作について、図９（Ｂ）を参照して説明する。図９（Ｂ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２０のソース電極またはドレイン電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２０のドレイン電極またはソース電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ２５０のソース電極またはドレイン電極とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ２５０のゲート電極とは、電気的に接続されている。そして、トランジスタ３２０のゲート電極と、トランジスタ２５０のドレイン電極またはソース電極とは、容量素子２５２の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２５２の電極の他方とは電気的に接続されている。なお、第１の配線（１ｓｔ Ｌｉｎｅ）と第３の配線（３ｒｄ Ｌｉｎｅ）は電気的に接続されていてもよい。なお、トランジスタ３２０のゲート電極と、トランジスタ２５０のソース電極またはドレイン電極と、容量素子２５２の電極の一方とが接続された箇所を、ノードＦＧと記す。
【０１９８】
ここで、トランジスタ２５０には、本発明の一態様に係るトランジスタが適用される。本発明の一態様に係るトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ２５０をオフ状態とすることで、トランジスタ３２０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子２５２を有することにより、トランジスタ３２０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０１９９】
なお、トランジスタ３２０に用いられる第１の半導体材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【０２００】
図９（Ｂ）に示す半導体装置では、トランジスタ３２０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２０１】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ２５０がオン状態となる電位にして、トランジスタ２５０をオン状態とする。これにより、第３の配線の電位が、トランジスタ３２０のゲート電極、および容量素子２５２に与えられる。すなわち、トランジスタ３２０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位ＶＬによって与えられる電荷を電荷ＱＬ、高電位ＶＨによって与えられる電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ２５０がオフ状態となる電位にして、トランジスタ２５０をオフ状態とすることにより、トランジスタ３２０のゲート電極に与えられた電荷が保持される（保持）。
【０２０２】
トランジスタ２５０のオフ電流は極めて小さいから、トランジスタ３２０のゲート電極の電荷は長時間にわたって保持される。
【０２０３】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３２０をｎチャネル型とすると、トランジスタ３２０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ３２０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０（たとえばＶ０＝接地電位ＧＮＤ）とすることにより、トランジスタ３２０のゲート電極に与えられた電荷の有無を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２０は「オン状態」となる。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２０４】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ３２０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位（たとえばＶ１）を与えればよい。
【０２０５】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ２５０がオン状態となる電位にして、トランジスタ２５０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ３２０のゲート電極および容量素子２５２に与えられる。その後、第４の配線の電位を、トランジスタ２５０がオフ状態となる電位にして、トランジスタ２５０をオフ状態とすることにより、トランジスタ３２０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０２０６】
このように、本実施の形態に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０２０７】
なお、トランジスタ２５０のドレイン電極（またはソース電極）は、トランジスタ３２０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。したがって、トランジスタ２５０がオフの場合、ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ２５０のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ２５０のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ２５０により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０２０８】
例えば、トランジスタ２５０は、室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子２５２の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０２０９】
また、本実施の形態に係る半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０２１０】
本実施の形態に係る半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
【０２１１】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの基本的な動作原理に起因するものである。
【０２１２】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０２１３】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【０２１４】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ３２０のゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
【０２１５】
次に、図９に示すメモリセルを、メモリセルアレイに適用した場合について、図１０を参照して説明する。
【０２１６】
図１０（Ａ）及び図１０（Ｂ）は、（ｍ×ｎ）個のメモリセル４５０を有する半導体装置の回路図の一例である。図１０（Ａ）及び図１０（Ｂ）中のメモリセル４５０の構成は、図９と同様である。
【０２１７】
図１０（Ａ）において、ソース線ＳＬは、図９（Ｂ）における第１の配線に相当し、ビット線ＢＬは、図９（Ｂ）における第２の配線に相当し、信号線Ｓは、図９（Ｂ）における第３の配線に相当し、書き込みワード線ＷＷＬは、図９（Ｂ）における第４の配線に相当し、読み出しワード線ＲＷＬは、図９（Ｂ）における第５の配線に相当する。
【０２１８】
図１０（Ａ）に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｎ本のソース線ＳＬと、ｎ本の信号線Ｓと、メモリセル４５０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬ及びｎ本の信号線Ｓに接続する第１の駆動回路４９１と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路４９２と、を有する。なお、図１０（Ａ）に示すメモリセルアレイは、メモリセル４５０が直列に接続されたＮＡＮＤ型のメモリセルアレイである。
【０２１９】
図１０（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の書き込みワード線ＷＷＬにトランジスタ２５０がオン状態となる電位を与え、書き込みを行う行のトランジスタ２５０をオン状態にする。これにより、指定した行のトランジスタ３２０のゲート電極に信号線Ｓの電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２２０】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外の読み出しワード線ＲＷＬに、トランジスタ３２０のゲート電極に与えられた電荷によらず、トランジスタ３２０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ３２０をオン状態とする。それから、読み出しを行う行の読み出しワード線ＲＷＬに、トランジスタ３２０のゲート電極が有する電荷によって、トランジスタ３２０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ３２０は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３２０の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ３２０のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２１】
図１０（Ｂ）において、ソース線ＳＬは、図９（Ｂ）における第１の配線に相当し、ビット線ＢＬは、図９（Ｂ）における第２の配線及び第３の配線に相当し、書き込みワード線ＷＷＬは、図９（Ｂ）における第４の配線に相当し、読み出しワード線ＲＷＬは、図９（Ｂ）における第５の配線に相当する。
【０２２２】
また、図１０（Ｂ）に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｎ本のソース線ＳＬと、メモリセル４５０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬに接続する第１の駆動回路４９１と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路４９２と、を有する。なお、図１０（Ｂ）に示すメモリセルアレイは、メモリセル４５０が並列に接続されたＮＯＲ型のメモリセルアレイである。
【０２２３】
その他、図１０（Ａ）及び図１０（Ｂ）において、第２の駆動回路４９２には、アドレス選択信号線Ａが接続されている。アドレス選択信号線Ａは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。
【０２２４】
図１０（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１０（Ａ）に示す半導体装置と同様の方法で行われる。
【０２２５】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外の読み出しワード線ＲＷＬに、トランジスタ３２０のゲート電極に与えられた電荷によらず、トランジスタ３２０がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ３２０をオフ状態とする。それから、読み出しを行う行の読み出しワード線ＲＷＬに、トランジスタ３２０のゲート電極が有する電荷によって、トランジスタ３２０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３２０の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ３２０のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２６】
本発明の一態様である半導体装置において、チャネル形成領域に酸化物半導体を用いたトランジスタのソース電極またはドレイン電極と、チャネル形成領域に単結晶シリコンを用いたトランジスタのゲート電極が接続されている。チャネル形成領域に酸化物半導体を用いたトランジスタのオフ電流は、チャネル形成領域に単結晶シリコンを用いたトランジスタのオフ電流の１０万分の１以下である。これにより、ノードＦＧに蓄積された電荷の消失を極めて小さくすることができる。したがって、図１０（Ａ）及び図１０（Ｂ）に示す半導体装置は、電力の供給がない場合であっても長期にわたって記憶内容を保持することが可能となり、かつ書き換え可能回数に制限のない記憶装置を得ることが可能である。
【０２２７】
〈半導体装置の断面構成〉
次に、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例について、図１１（Ａ）を参照して説明する。図１１（Ａ）に示す半導体装置は、トランジスタ２６０と、容量素子２６２を有するものである。
【０２２８】
図１１（Ａ）におけるトランジスタ２６０は、本発明の一態様であるトランジスタが適用される。トランジスタ２６０は、基板１００上に、絶縁膜１０２ａを介して設けられた酸化物半導体膜におけるチャネル形成領域１２６と、導電膜１１６ａと導電膜１１８ａとで形成されるゲート電極と、ドーパントを含む領域１２２ａ、１２２ｂ、ドーパントを含む領域１２８ａ、１２８ｂと、導電膜１３０ａ、１３０ｂと、サイドウォール絶縁膜１２４ａ、１２４ｂと、ゲート絶縁膜１１４ａと、絶縁膜１２０ａと、を有する。
【０２２９】
また、図１１（Ａ）に示す半導体装置において、酸化物半導体膜の側面には、酸化物半導体膜１０８ａの側面から酸素が脱離することを防止することができる絶縁膜１１２ａ、１１２ｂが設けられている。本実施の形態では、酸化アルミニウム膜が用いられている。
【０２３０】
図１１（Ａ）における容量素子２６２は、導電膜１３０ａ、絶縁膜１３５、及び導電膜１３２ａ、で構成される。すなわち、導電膜１３０ａは、容量素子２６２の一方の電極として機能し、導電膜１３２ａは、容量素子２６２の他方の電極として機能することになる。
【０２３１】
トランジスタ２６０および容量素子２６２を覆うように絶縁膜１３６が設けられている。そして、ドーパントを含む領域１２８ｂは、導電膜１３０ｂと、絶縁膜１３５に形成された開口と、導電膜１３２ｂと、を介して配線１３８と接続されている。なお、図１１（Ａ）では導電膜１３２ｂを用いて導電膜１３０ｂと配線１３８とを接続しているが、開示する発明はこれに限定されない。例えば、配線１３８を直接、導電膜１３０ｂに接触させてもよい。
【０２３２】
〈基本回路〉
次に、図１１（Ａ）で示した半導体装置の基本的な回路構成およびその動作について、図１１（Ｂ）を参照して説明する。図１１（Ｂ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電極またはドレイン電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０のゲート電極とは、電気的に接続され、容量素子２６２の電極の一方とトランジスタ２６０のドレイン電極またはソース電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）と容量素子２６２の電極の他方とは、電気的に接続されている。
【０２３３】
ここで、トランジスタ２６０には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ２６０をオフ状態とすることで、容量素子２６２に与えられた電位を、極めて長時間にわたって保持することが可能である。
【０２３４】
図１１（Ｂ）に示す半導体装置では、容量素子２６２に与えられた電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２３５】
はじめに、情報の書き込みおよび保持について説明する。ここでは簡単のため、第３の配線の電位は固定されているものとする。まず、第２の配線の電位を、トランジスタ２６０がオン状態となる電位にして、トランジスタ２６０をオン状態とする。これにより、第１の配線の電位が、容量素子２６２の電極の一方に与えられる。すなわち、容量素子２６２には、所定の電荷が与えられる（書き込み）。その後、第２の配線の電位を、トランジスタ２６０がオフ状態となる電位にして、トランジスタ２６０をオフ状態とすることにより、容量素子２６２に与えられた電荷が保持される（保持）。トランジスタ２６０は上述のとおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。
【０２３６】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第２の配線の電位を、トランジスタ２６０がオン状態となる電位にすると、容量素子２６２に保持されている電荷量に応じて、第１の配線は異なる電位をとる。このため、第１の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２３７】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第２の配線の電位を、トランジスタ２６０がオン状態となる電位にして、トランジスタ２６０をオン状態とする。これにより、第１の配線の電位（新たな情報に係る電位）が、容量素子２６２の電極の一方に与えられる。その後、第２の配線の電位を、トランジスタ２６０がオフ状態となる電位にして、トランジスタ２６０をオフ状態とすることにより、容量素子２６２は、新たな情報に係る電荷が与えられた状態となる。
【０２３８】
このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。
【０２３９】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０２４０】
図１２に、（ｍ×ｎ）個のメモリセル４６０を有する半導体装置の回路図の一例を示す。図１２中のメモリセル４６０の構成は、図１１に示すメモリセルと同様である。すなわち、図１１における第１の配線が図１２におけるビット線ＢＬに相当し、図１１における第２の配線が図１２におけるワード線ＷＬに相当し、図１１における第３の配線が図１２におけるソース線ＳＬに相当する（図１２参照）。
【０２４１】
図１２に示す半導体装置は、ｎ本のビット線ＢＬと、ｍ本のワード線ＷＬと、メモリセル４６０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬに接続する第１の駆動回路４９６と、ｍ本のワード線ＷＬに接続する第２の駆動回路４９７と、を有する。
【０２４２】
メモリセル４６０は、トランジスタ２６０と、容量素子２６２と、から構成されている。トランジスタ２６０のゲート電極は、ワード線ＷＬと接続されている。また、トランジスタ２６０のソース電極またはドレイン電極の一方は、ビット線ＢＬと接続されており、トランジスタ２６０のソース電極またはドレイン電極の他方は、容量素子２６２の電極の一方と接続されている。また、容量素子２６２の電極の他方はソース線ＳＬと接続され、一定の電位が与えられている。トランジスタ２６０には、先の実施の形態に示すトランジスタが適用される。
【０２４３】
本発明の一態様である半導体装置は、酸化物半導体をチャネル形成領域に用いるトランジスタであるため、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１２に示す半導体装置に当該トランジスタを適用する場合、リフレッシュ期間の間隔がきわめて長いメモリを得ることが可能である。
【０２４４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４５】
（実施の形態４）
本実施の形態では、先の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１３乃至図１５を参照して説明する。
【０２４６】
図１３は携帯機器のブロック図である。図１３に示す携帯機器はＲＦ回路５０１、アナログベースバンド回路５０２、デジタルベースバンド回路５０３、バッテリー５０４、電源回路５０５、アプリケーションプロセッサ５０６、フラッシュメモリ５１０、ディスプレイコントローラ５１１、メモリ回路５１２、ディスプレイ５１３、タッチセンサ５１９、音声回路５１７、キーボード５１８などより構成されている。ディスプレイ５１３は表示部５１４、ソースドライバ５１５、ゲートドライバ５１６によって構成されている。アプリケーションプロセッサ５０６はＣＰＵ５０７、ＤＳＰ５０８、インターフェイス５０９（ＩＦはインターフェイスの略）を有している。一般にメモリ回路５１２はＳＲＡＭまたはＤＲＡＭで構成されるが、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
【０２４７】
次に、図１４はディスプレイのメモリ回路４００に先の実施の形態で説明した半導体装置を使用した例である。図１４に示すメモリ回路４００は、メモリ４０２、メモリ４０３、スイッチ４０４、スイッチ４０５およびメモリコントローラ４０１により構成されている。メモリ４０２、メモリ４０３には、先の実施の形態で説明した半導体装置が適用される。
【０２４８】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される。この形成された画像データ（入力画像データ１）は、スイッチ４０４を介してメモリ４０２に記憶される。そしてメモリ４０２に記憶された画像データ（記憶画像データ１）は、スイッチ４０５、及びディスプレイコントローラ４０６を介してディスプレイ４０７に送られ、表示される。
【０２４９】
入力画像データに変更が無い場合、記憶画像データ１は、通常３０〜６０Ｈｚ程度の周期でメモリ４０２からスイッチ４０５を介して、ディスプレイコントローラ４０６から読み出される。
【０２５０】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ２）を形成する。入力画像データ２はスイッチ４０４を介してメモリ４０３に記憶される。この間も定期的にメモリ４０２からスイッチ４０５を介して記憶画像データ１は読み出されている。メモリ４０３に新たな画像データ（記憶画像データ２）が記憶し終わると、ディスプレイ４０７の次のフレームより、記憶画像データ２は読み出され、スイッチ４０５、及びディスプレイコントローラ４０６を介して、ディスプレイ４０７に記憶画像データ２が送られ、表示がおこなわれる。この読み出しは更に次に新たな画像データがメモリ４０２に記憶されるまで継続される。
【０２５１】
このようにメモリ４０２、及びメモリ４０３は交互にデータの書き込みと、データの読み出しを行うことによって、ディスプレイ４０７の表示をおこなう。なお、メモリ４０２、及びメモリ４０３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ４０２、及びメモリ４０３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
【０２５２】
次に、図１５は電子書籍のブロック図である。図１５はバッテリー７０１、電源回路７０２、マイクロプロセッサ７０３、フラッシュメモリ７０４、音声回路７０５、キーボード７０６、メモリ回路７０７、タッチパネル７０８、ディスプレイ７０９、ディスプレイコントローラ７１０によって構成される。本発明はメモリ回路７０７に使用することができる。メモリ回路７０７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ７０４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２５３】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１６を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２５４】
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体８０１、筐体８０２、表示部８０３、キーボード８０４などによって構成されている。筐体８０１と筐体８０２の少なくとも一の内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２５５】
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体８１１には、表示部８１３と、外部インターフェイス８１５と、操作ボタン８１４等が設けられている。また、携帯情報端末を操作するスタイラス８１２などを備えている。本体８１１内の内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２５６】
図１６（Ｃ）は、電子ペーパーを実装した電子書籍であり、筐体８２１と筐体８２３の２つの筐体で構成されている。筐体８２１および筐体８２３には、それぞれ表示部８２５および表示部８２７が設けられている。筐体８２１と筐体８２３は、軸部８３７により接続されており、該軸部８３７を軸として開閉動作を行うことができる。また、筐体８２１は、電源８３１、操作キー８３３、スピーカー８３５などを備えている。筐体８２１、筐体８２３の少なくとも一の内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２５７】
図１６（Ｄ）は、携帯電話機であり、筐体８４０と筐体８４１の２つの筐体で構成されている。さらに、筐体８４０と筐体８４１は、スライドし、図１６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体８４１は、表示パネル８４２、スピーカー８４３、マイクロフォン８４４、操作キー８４５、ポインティングデバイス８４６、カメラ用レンズ８４７、外部接続端子８４８などを備えている。また、筐体８４０は、携帯電話機の充電を行う太陽電池セル８４９、外部メモリスロット８５０などを備えている。また、アンテナは、筐体８４１に内蔵されている。筐体８４０と筐体８４１の少なくともの内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２５８】
図１６（Ｅ）は、デジタルカメラであり、本体８６１、表示部８６７、接眼部８６３、操作スイッチ８６４、表示部８６５、バッテリー８６６などによって構成されている。本体８６１の内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２５９】
図１６（Ｆ）は、テレビジョン装置８７０であり、筐体８７１、表示部８７３、スタンド８７５などで構成されている。テレビジョン装置８７０の操作は、筐体８７１が備えるスイッチや、リモコン操作機８８０により行うことができる。筐体８７１およびリモコン操作機８８０の内部には、実施の形態４に示すメモリ回路が設けられている。また、メモリ回路には、実施の形態３に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２６０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２６１】
１００ 基板
１０２ 絶縁膜
１０２ａ 絶縁膜
１０４ 酸化物半導体膜
１０６ 絶縁膜
１０６ａ 絶縁膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１１０ マスク
１１２ 絶縁膜
１１２ａ 絶縁膜
１１２ｂ 絶縁膜
１１４ 絶縁膜
１１４ａ ゲート絶縁膜
１１４ｂ 絶縁膜
１１６ 導電膜
１１６ａ 導電膜
１１６ｂ 導電膜
１１８ 導電膜
１１８ａ 導電膜
１１８ｂ 導電膜
１２０ 絶縁膜
１２０ａ 絶縁膜
１２０ｂ 絶縁膜
１２２ａ ドーパントを含む領域
１２２ｂ ドーパントを含む領域
１２２ｃ ドーパントを含む領域
１２２ｄ ドーパントを含む領域
１２４ａ サイドウォール絶縁膜
１２４ｂ サイドウォール絶縁膜
１２４ｃ サイドウォール絶縁膜
１２４ｄ サイドウォール絶縁膜
１２６ チャネル形成領域
１２６ａ チャネル形成領域
１２６ｂ ドーパントが添加されていない領域
１２８ａ ドーパントを含む領域
１２８ｂ ドーパントを含む領域
１２８ｃ ドーパントを含む領域
１３０ 導電膜
１３０ａ 導電膜
１３０ｂ 導電膜
１３０ｃ 導電膜
１３０ｄ 導電膜
１３０ｅ 導電膜
１３０ｆ 導電膜
１３２ 導電膜
１３２ａ 導電膜
１３２ｂ 導電膜
１３２ｃ 導電膜
１３２ｄ 導電膜
１３２ｅ 導電膜
１３２ｆ 導電膜
１３２ｇ 導電膜
１３２ｈ 導電膜
１３４ 絶縁膜
１３５ 絶縁膜
１３６ 絶縁膜
１３８ 配線
１４０ａ マスク
１４０ｂ マスク
１４２ａ マスク
１４２ｂ マスク
１４２ｃ マスク
１４２ｄ マスク
２００ トランジスタ
２１０ トランジスタ
２２０ トランジスタ
２３０ トランジスタ
２５０ トランジスタ
２５２ 容量素子
２６０ トランジスタ
２６２ 容量素子
３００ 基板
３０１ 絶縁膜
３０４ ゲート絶縁膜
３０６ 不純物領域
３０８ａ ゲート電極
３０８ｂ 電極
３１０ａ 不純物領域
３１０ｂ 不純物領域
３１０ｃ 不純物領域
３１２ チャネル形成領域
３１４ 絶縁膜
３２０ トランジスタ
４００ メモリ回路
４０１ メモリコントローラ
４０２ メモリ
４０３ メモリ
４０４ スイッチ
４０５ スイッチ
４０６ ディスプレイコントローラ
４０７ ディスプレイ
４５０ メモリセル
４６０ メモリセル
４９１ 駆動回路
４９２ 駆動回路
４９６ 駆動回路
４９７ 駆動回路
５０１ ＲＦ回路
５０２ アナログベースバンド回路
５０３ デジタルベースバンド回路
５０４ バッテリー
５０５ 電源回路
５０６ アプリケーションプロセッサ
５０７ ＣＰＵ
５０８ ＤＳＰ
５０９ インターフェイス
５１０ フラッシュメモリ
５１１ ディスプレイコントローラ
５１２ メモリ回路
５１３ ディスプレイ
５１４ 表示部
５１５ ソースドライバ
５１６ ゲートドライバ
５１７ 音声回路
５１８ キーボード
５１９ タッチセンサ
７０１ バッテリー
７０２ 電源回路
７０３ マイクロプロセッサ
７０４ フラッシュメモリ
７０５ 音声回路
７０６ キーボード
７０７ メモリ回路
７０８ タッチパネル
７０９ ディスプレイ
７１０ ディスプレイコントローラ
８０１ 筐体
８０２ 筐体
８０３ 表示部
８０４ キーボード
８１１ 本体
８１２ スタイラス
８１３ 表示部
８１４ 操作ボタン
８１５ 外部インターフェイス
８２１ 筐体
８２３ 筐体
８２５ 表示部
８２７ 表示部
８３１ 電源
８３３ 操作キー
８３５ スピーカー
８３７ 軸部
８４０ 筐体
８４１ 筐体
８４２ 表示パネル
８４３ スピーカー
８４４ マイクロフォン
８４５ 操作キー
８４６ ポインティングデバイス
８４７ カメラ用レンズ
８４８ 外部接続端子
８４９ 太陽電池セル
８５０ 外部メモリスロット
８６１ 本体
８６３ 接眼部
８６４ 操作スイッチ
８６５ 表示部
８６６ バッテリー
８６７ 表示部
８７０ テレビジョン装置
８７１ 筐体
８７３ 表示部
８７５ スタンド
８８０ リモコン操作機
【特許請求の範囲】
【請求項１】
基板上に、第１の絶縁膜、酸化物半導体膜、第２の絶縁膜の順に形成し、
前記第２の絶縁膜、前記酸化物半導体膜、及び前記第１の絶縁膜の素子分離領域をエッチングすることにより、前記第１の絶縁膜に素子分離溝を形成し、
前記第２の絶縁膜及び前記素子分離溝上に、第３の絶縁膜を形成し、
前記第３の絶縁膜に平坦化処理を行うことにより、前記第２の絶縁膜を露出させるとともに、前記素子分離溝に前記第３の絶縁膜を埋め込み、
前記第２の絶縁膜をエッチングすることにより、前記酸化物半導体膜を露出させ、
前記第３の絶縁膜及び露出した前記酸化物半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして、前記酸化物半導体膜に第１の濃度となるようにドーパントを添加することで、前記酸化物半導体膜に第１のドーパントを含む領域を形成し、
前記ゲート電極の側面にサイドウォール絶縁膜を形成し、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、第２の濃度となるように前記ドーパントを添加することにより、前記酸化物半導体膜に第２のドーパントを含む領域を形成し、
前記第３の絶縁膜及び前記第２のドーパントを含む領域と接するように、ソース電極及びドレイン電極を形成する、半導体装置の作製方法。
【請求項２】
請求項１において、
前記第１のドーパントを含む領域のドーパントの濃度は、前記第２のドーパントを含む領域のドーパントの濃度よりも低い、半導体装置の作製方法。
【請求項３】
請求項１又は２において、
前記ソース電極又はドレイン電極は、第１の導電膜及び第２の導電膜を有し、
前記第１の導電膜は、前記サイドウォール絶縁膜に接する半導体装置の作製方法。
【請求項４】
請求項３において、
前記第１の導電膜の膜厚は、前記第２の導電膜の膜厚よりも薄い半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１の絶縁膜として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウムのいずれか一又は複数を用いる、半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一において、
前記第３の絶縁膜として、酸化アルミニウムを用いる、半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一において、
前記酸化物半導体膜として、Ｉｎ、Ｇａ、Ｓｎ、及びＺｎから選ばれた一種以上の元素を含む金属酸化物を用いる、半導体装置の作製方法。
【請求項１】
基板上に、第１の絶縁膜、酸化物半導体膜、第２の絶縁膜の順に形成し、
前記第２の絶縁膜、前記酸化物半導体膜、及び前記第１の絶縁膜の素子分離領域をエッチングすることにより、前記第１の絶縁膜に素子分離溝を形成し、
前記第２の絶縁膜及び前記素子分離溝上に、第３の絶縁膜を形成し、
前記第３の絶縁膜に平坦化処理を行うことにより、前記第２の絶縁膜を露出させるとともに、前記素子分離溝に前記第３の絶縁膜を埋め込み、
前記第２の絶縁膜をエッチングすることにより、前記酸化物半導体膜を露出させ、
前記第３の絶縁膜及び露出した前記酸化物半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして、前記酸化物半導体膜に第１の濃度となるようにドーパントを添加することで、前記酸化物半導体膜に第１のドーパントを含む領域を形成し、
前記ゲート電極の側面にサイドウォール絶縁膜を形成し、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、第２の濃度となるように前記ドーパントを添加することにより、前記酸化物半導体膜に第２のドーパントを含む領域を形成し、
前記第３の絶縁膜及び前記第２のドーパントを含む領域と接するように、ソース電極及びドレイン電極を形成する、半導体装置の作製方法。
【請求項２】
請求項１において、
前記第１のドーパントを含む領域のドーパントの濃度は、前記第２のドーパントを含む領域のドーパントの濃度よりも低い、半導体装置の作製方法。
【請求項３】
請求項１又は２において、
前記ソース電極又はドレイン電極は、第１の導電膜及び第２の導電膜を有し、
前記第１の導電膜は、前記サイドウォール絶縁膜に接する半導体装置の作製方法。
【請求項４】
請求項３において、
前記第１の導電膜の膜厚は、前記第２の導電膜の膜厚よりも薄い半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１の絶縁膜として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウムのいずれか一又は複数を用いる、半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一において、
前記第３の絶縁膜として、酸化アルミニウムを用いる、半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一において、
前記酸化物半導体膜として、Ｉｎ、Ｇａ、Ｓｎ、及びＺｎから選ばれた一種以上の元素を含む金属酸化物を用いる、半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−１９９５２７（Ｐ２０１２−１９９５２７Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１２−４２７１９（Ｐ２０１２−４２７１９）
【出願日】平成２４年２月２９日（２０１２．２．２９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２４年２月２９日（２０１２．２．２９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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