【課題】有機半導体層の形成に際して、不所望の領域への有機半導体層の形成を抑制し、且つ、隣接する開口部間でのインクの混合を抑制することにより、高い品質を備える薄膜トランジスタ装置とその製造方法、有機ＥＬ表示素子、および有機ＥＬ表示装置を提供する。
【解決手段】隔壁１０１６には、３つの開口部１０１６ａ，１０１６ｂ，１０１６ｃが開けられている。開口部１０１６ｂ，１０１６ｃの各底部には、ソース電極１０１４ａ，１０１４ｂ、ドレイン電極１０１４ｃ，１０１４ｄが露出し、各々がチャネル部として機能する部分である。開口部１０１６ｂを臨む側面部のうち、側面部１０１６ｄ，１０１６ｅは、側面部１０１６ｉに比べ、傾斜が相対的に急峻な斜面である。開口部１０１６ｃを臨む側面部のうち、側面部１０１６ｆは、側面部１０１６ｊに比べ、傾斜が相対的に急峻な斜面である。 （もっと読む）

【課題】半導体基板の転移を防止しつつ、絶縁膜の埋め込み性を確保するとともに、エッチング耐性を向上させる。
【解決手段】シリコン含有無機ポリマー膜８にアルカリ金属元素またはアルカリ土類金属元素を含有させ、塗布法などの方法にてトレンチ６内に埋め込まれるようにしてシリコン含有無機ポリマー膜８をライナー膜７上に形成し、水蒸気を含む雰囲気中でシリコン含有無機ポリマー膜８の酸化処理を行うことにより、シリコン含有無機ポリマー膜８をシリコン酸化膜９に変化させる。 （もっと読む）

【課題】酸化物半導体を用いるトランジスタにおいて、電気的特性の良好なトランジスタ及びその作製方法を提供することを課題の一とする。
【解決手段】基板上に酸化物半導体膜及び絶縁膜を有し、酸化物半導体膜の端部は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、サイドウォール絶縁膜、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極とを有する半導体装置である。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、素子形成領域における化合物半導体と同時に、しかもその結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上の素子分離領域に初期層３を選択的に形成し、初期層３上を含むＳｉ基板１上の全面に化合物半導体の積層構造４を形成して、積層構造４は、素子分離領域では初期層３と共に素子分離構造４Ｂとなり、素子形成領域ではソース電極５、ドレイン電極６及びゲート電極７が形成される素子形成層４Ａとなる。 （もっと読む）

【課題】包囲型ゲート電極付きの歪みＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】
半導体基板１上に第１の絶縁膜２が設けられ、第１の絶縁膜２上に第２の絶縁膜３が選択的に設けられ、第２の絶縁膜３上に設けられた第１の半導体層５間に、第２の絶縁膜３が設けられていない部分上に設けられた第２の半導体層６が挟まれた構造からなる半導体層が島状に絶縁分離されて設けられ、第２の半導体層６の周囲にはゲート絶縁膜１２を介して包囲型ゲート電極１３が設けられ、第１の半導体層５には概略高濃度ソースドレイン領域（８、１１）及び低濃度ソースドレイン領域（９、１０）が設けられ、第２の半導体層６には概略チャネル領域が設けられ、高濃度のソースドレイン領域（８、１１）及び包囲型ゲート電極１３には配線体（１７、１８、２０、２１）が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】電極間絶縁膜７下において、埋め込み絶縁膜９が上下に分離されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、空隙ＡＧ１にて分離された上側の埋め込み絶縁膜９は電極間絶縁膜７下に積層し、下側の埋め込み絶縁膜９はトレンチ２内に配置する。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】空隙ＡＧ１の埋め込み絶縁膜４が除去される前に側壁保護膜３´にてトンネル絶縁膜５の側壁を覆うことにより、埋め込み絶縁膜４とトンネル絶縁膜５との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜５を保護できるようにする。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】トレンチ２内に埋め込まれた第２の埋め込み絶縁膜４の一部が除去されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間にカバー絶縁膜１０が掛け渡されることで、ビット線方向にＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】レンチ２内に埋め込まれた埋め込み絶縁膜３の一部を除去することで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１を形成し、空隙ＡＧ１は、制御ゲート電極８下に潜るようにしてトレンチ２に沿って連続して形成する。 （もっと読む）

【課題】転位ループが発生するおそれがあるダミーパターン領域を有しながらも、転位ループによる基板上の他の素子等への悪影響が抑えられた半導体装置を提供する。
【解決手段】一実施の形態による半導体装置は、基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜により前記基板上に区画された素子領域およびダミーパターン領域と、前記素子領域内の前記基板上に形成された第１のエピタキシャル結晶層と、前記ダミーパターン領域内の前記基板上に形成された第２のエピタキシャル結晶層と、を有する。第１のエピタキシャル結晶層は前記基板を構成する結晶と異なる格子定数を有する結晶からなる。第２のエピタキシャル結晶層は前記第１のエピタキシャル結晶層と同じ結晶からなる。前記第２のエピタキシャル結晶層と前記基板との界面上の任意の点を含む前記基板の（１１１）面は、前記第２のエピタキシャル結晶層よりも深い領域で前記素子分離絶縁膜に囲まれる。 （もっと読む）

【課題】作製工程を削減し、低コストで生産性の良い液晶表示装置を提供する。消費電力が少なく、信頼性の高い液晶表示装置を提供する。
【解決手段】島状半導体層を形成するためのフォトリソグラフィ工程及びエッチング工程を省略し、ゲート電極（同一層で形成される配線等を含む）を形成する工程、ソース電極及びドレイン電極（同一層で形成される配線等含む）を形成する工程、コンタクトホールを形成する（コンタクトホール以外の絶縁層等の除去を含む）工程、画素電極（同一層で形成される配線等を含む）を形成する工程の４つのフォトリソグラフィ工程で液晶表示装置を作製する。コンタクトホールを形成する工程において、半導体層が除去された溝部を形成することで、寄生チャネルの形成を防ぐ。 （もっと読む）

【課題】埋込ゲート層とゲート配線とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置を提供する。
【解決手段】埋込ゲート層１０とゲート配線１２との電気的な接続をトレンチ１３内に形成したｐ⁺型コンタクト埋込層１４によって行うようにする。これにより、ｐ⁺型コンタクト埋込層１４のみしか配置されないトレンチ１３の幅を、従来の半導体装置のように層間絶縁膜やゲート配線などが配置されるトレンチと比較して、狭くすることが可能となる。したがって、埋込ゲート層１０とゲート配線１２とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置とすることが可能となる。 （もっと読む）

【課題】ＳＯＩ構造の単結晶半導体層（ＳｉＧｅ層／歪みＳｉ層／ＳｉＧｅ層）上のＭＩＳＦＥＴの提供
【解決手段】半導体基板１に選択的に設けられた第１のトレンチの下部側面及び底面に絶縁膜３が設けられ、側面絶縁膜３間の底面絶縁膜３上に空孔４が設けられ、空孔４及び側面絶縁膜３上には単結晶半導体層が設けられ、半導体層は絶縁膜２が埋め込まれた第２のトレンチにより、島状に絶縁分離され、歪みＳｉ層６直上にはゲート酸化膜１１を介してゲート電極１２が設けられ、半導体層には、ゲート電極１２に自己整合してｎ型ソースドレイン領域（８、９）が、ゲート電極１２の側壁のサイドウォール１３に自己整合して、ｎ^＋型ソースドレイン領域（７、１０）がそれぞれ設けられ、ゲート電極１２（配線図示せず）及びｎ^＋型ソースドレイン領域にはバリアメタル１６を有する導電プラグ１７を介してバリアメタル１９を有する配線２０が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】 生産性に優れる空洞半導体基板、ならびに空洞半導体基板および半導体素子の製造方法を提供する。
【解決手段】 空洞半導体基板１は、支持基板１０と、半導体基板２０と、を有する。この半導体基板２０は、下主面２１ｂの上に一体的に形成され且つ当該下主面２１ｂから突出している脚部２２を介して支持基板１０の上に張り合わされている。この半導体基板２０は、下主面２１ｂが支持基板１０から離隔している。 （もっと読む）

【課題】製造工程において半導体膜の膜質を低下させることなくその性能を維持し、少ない工程数によって、かつ、製造上の歩留まり及びスループットの優れた構造を有する薄膜トランジスタ及びその製造方法等を提供する。
【解決手段】薄膜トランジスタ１００は、酸化物半導体膜１２０を有し、当該酸化物半導体膜１２０は、各薄膜半導体毎に、ゲート電極１６０下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第１領域１２１及び１２２と、ソース電極１４０及びドレイン電極１５０下であって第１領域１２１の前記水平方向におけるそれぞれの両端に並設されており、ソース電極１４０及びドレイン電極１５０にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域１２１及び１２２より低抵抗である第２領域１２３及び１２４と、を有している。 （もっと読む）

【課題】半導体電子素子を含む電子装置の微細化、及び低コスト化を実現する。
【解決手段】半導体膜を含む電子素子を複数備える電子装置であって、電子素子の素子間に素子分離領域が存在し、素子分離領域は、バンドギャップが１．９５ｅＶ以上である半導体膜と、絶縁体膜と、素子分離電極と、を含み、素子分離電極は、絶縁体膜によって素子分離領域の半導体膜と隔てられ、電圧が印加されて素子分離領域の半導体膜を高抵抗化し、電子素子間を電気的に分離するための電極であることを特徴とする電子装置。 （もっと読む）

【課題】 バーズビークの増大を抑制し、小型で信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】 そこで本発明の半導体装置の製造方法は、半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって、活性領域のうち、素子領域を除く領域を不活性化し、不活性化領域（絶縁性領域１４）を形成する工程を含み、不活性化領域を形成する工程が、活性領域に対し、所定間隔を隔てて所定幅の小トレンチを形成する工程と、小トレンチを囲む領域の活性領域３を酸化し、小トレンチＴｓが酸化膜で覆われるとともに、隣接する小トレンチまで酸化膜が到達するように酸化する工程を含む。 （もっと読む）

【課題】導体層におけるソース電極とドレイン電極との電極間のチャネル領域が結晶相であり、且つ該半導体層における該チャネル領域以外の第２の領域が非結晶相である構成ではない場合に比べて、半導体素子間の電気的な分離が実現された有機トランジスタを提供する。
【解決手段】有機トランジスタ１０は、基板１２上に、ゲート電極１４Ｇ、ゲート絶縁膜１６、ソース電極１８Ｓ及びドレイン電極１８Ｄ、及び半導体層２０が設けられている。半導体層２０における、ソース電極１８Ｓ及びドレイン電極１８Ｄとの電極間の領域であるチャネル領域２０Ａは、結晶相とされている。また、半導体層２０における、このチャネル領域２０Ａ以外の第２の領域２０Ｂは、非結晶相とされている。 （もっと読む）

【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。 （もっと読む）

【課題】エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できるようにする。
【解決手段】素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。素子分離膜１０２の側面の上端は、トランジスタのチャネル形成層よりも上に位置しており、かつチャネル形成層の表面から素子分離膜１０２の側面の最上部までの高さｈが３５ｎｍ以下である。また素子分離膜１０２のうちチャネル形成層よりも上に位置している部分の側面は、基板の表面に対する角度θが８０度以下である。 （もっと読む）