不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】電極間絶縁膜7下において、埋め込み絶縁膜9が上下に分離されることで、ワード線方向DWに隣接する浮遊ゲート電極6間に空隙AG1が形成され、空隙AG1にて分離された上側の埋め込み絶縁膜9は電極間絶縁膜7下に積層し、下側の埋め込み絶縁膜9はトレンチ2内に配置する。
【解決手段】電極間絶縁膜7下において、埋め込み絶縁膜9が上下に分離されることで、ワード線方向DWに隣接する浮遊ゲート電極6間に空隙AG1が形成され、空隙AG1にて分離された上側の埋め込み絶縁膜9は電極間絶縁膜7下に積層し、下側の埋め込み絶縁膜9はトレンチ2内に配置する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
NAND型フラッシュメモリなどの不揮発性半導体記憶装置において、高集積化を図るために、メモリセルが微細化されると、隣接ワード線間距離および隣接ビット線間距離が小さくなる。このため、ワード線方向またはビット線方向に隣接する浮遊ゲート電極間の寄生容量が増大し、メモリセルトランジスタのゲート長が1Xnm以下の世代では、書き込み速度の低下が顕著になるおそれがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】US2006/0001073
【特許文献2】US2006/0231884
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一つの実施形態の目的は、隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態の不揮発性半導体記憶装置によれば、複数のメモリセルと、空隙と、絶縁膜とが設けられている。複数のメモリセルは、電極間絶縁膜を介して電荷蓄積層上に制御ゲート電極が設けられている。空隙は、ワード線方向に隣接する前記電荷蓄積層間に設けられている。絶縁膜は、前記電極間絶縁膜下に配置され、前記空隙にて上下に分離されている。
【図面の簡単な説明】
【0006】
【図1】図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
【図2】図2は、第2実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
【図3】図3は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図4】図4は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図5】図5は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図6】図6は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図7】図7は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図8】図8は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図9】図9は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図10】図10は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図11】図11は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図12】図12は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図13】図13は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図14】図14は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図15】図15は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図16】図16は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図17】図17は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図18】図18は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【0007】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0008】
(第1実施形態)
図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
図1において、半導体基板1には、ビット線方向DBにトレンチ2が形成され、半導体基板1に形成されるメモリセルのアクティブエリアが分離されている。なお、メモリセルのアクティブエリアは、メモリセルに設けられたメモリトランジスタのチャネル領域およびソース/ドレイン領域を言う。また、半導体基板1の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、GaInAsPまたはZnSeなどから選択することができる。
【0009】
また、トレンチ2の側壁には側壁絶縁膜3が形成されている。そして、トレンチ2内には、側壁絶縁膜3を介して埋め込み絶縁膜9が途中まで埋め込まれている。なお、側壁絶縁膜3および埋め込み絶縁膜9としては、例えば、シリコン酸化膜を用いることができる。具体的には、側壁絶縁膜3としては、例えば、CVD(Chemical Vapor Deposition)酸化膜やALD(Atomic Layer Deposition)酸化膜などを用いることができる。また、埋め込み絶縁膜9としては、例えば、HDP(High Density Prasma)酸化膜などを用いることができる。
【0010】
また、半導体基板1上のアクティブエリアには、トンネル絶縁膜5を介して浮遊ゲート電極6がメモリセルごとに形成されている。この浮遊ゲート電極6は電荷蓄積層として用いることができる。なお、トンネル絶縁膜5としては、例えば、熱酸化膜であってもよいし、熱酸窒化膜であってもよい。あるいは、CVD酸化膜であってもよいし、CVD酸窒化膜であってもよい。あるいは、Siを挟んだ絶縁膜であってもよいし、Siがドット状に埋め込まれた絶縁膜であってもよい。浮遊ゲート電極6は、N型不純物またはP型不純物がドーピングされた多結晶シリコンであってもよいし、Mo、Ti、W、AlまたはTaなどを用いたメタル膜あるいはポリメタル膜であってもよいし、窒化膜であってもよい。
【0011】
浮遊ゲート電極6上には、電極間絶縁膜7を介して制御ゲート電極8がワード線方向DWに形成されている。なお、制御ゲート電極8はワード線を構成することができる。ここで、浮遊ゲート電極6と制御ゲート電極8との間のカップリング比を向上させるため、浮遊ゲート電極6の側壁に回り込むように制御ゲート電極8を形成することができる。
【0012】
制御ゲート電極8上にはカバー絶縁膜10が形成されている。なお、電極間絶縁膜7としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。あるいは、ONO膜などのシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。あるいは、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。制御ゲート電極8は、N型不純物またはP型不純物がドーピングされた多結晶シリコンであってもよい。あるいは、制御ゲート電極8は、Mo、Ti、W、AlまたはTaなどを用いたメタル膜あるいはポリメタル膜であってもよい。また、カバー絶縁膜10としては、例えば、シリコン酸化膜を用いることができる。
【0013】
ここで、電極間絶縁膜7下において、埋め込み絶縁膜9が上下に分離されることで、ワード線方向DWに隣接する浮遊ゲート電極6間に空隙AG1が形成されている。この時、空隙AG1にて分離された上側の埋め込み絶縁膜9は電極間絶縁膜7下に積層し、下側の埋め込み絶縁膜9はトレンチ2内に配置することができる。空隙AG1は、トレンチ2に入り込むように形成されることで、浮遊ゲート電極6の下面よりも深い位置まで至るようにしてもよい。また、空隙AG1は、制御ゲート電極8下に潜るようにして隣接するメモリセルに渡ってトレンチ2内に連続して形成することができる。
【0014】
また、側壁絶縁膜3には、埋め込み絶縁膜9がトレンチ2内に埋め込まれる時に埋め込み絶縁膜9の原料ガスを反射する斜面を上端に設けることができる。そして、HDP−CVDにて埋め込み絶縁膜9を成膜する時に側壁絶縁膜3の斜面で埋め込み絶縁膜9の原料ガスを反射させることで、側壁絶縁膜3の上端の近傍に埋め込み絶縁膜9が成膜されないようにして埋め込み絶縁膜9の間に空隙AG1を形成することができる。
【0015】
また、カバー絶縁膜10は、浮遊ゲート電極6間が完全に埋め込まれないようにして制御ゲート電極8間に掛け渡されることで、ビット線方向DBに隣接する浮遊ゲート電極6間に空隙AG2が形成されている。なお、空隙AG2は、上下が非対称になるように形成することができ、その上端は尖塔形状を持つことができる。
【0016】
ここで、浮遊ゲート電極6間に空隙AG1、AG2(例えば、空気の比誘電率は1)を設けることにより、浮遊ゲート電極6間に絶縁体(例えば、シリコン酸化膜の比誘電率は3.9)が埋め込まれた場合に比べて浮遊ゲート電極間の寄生容量を低減することができる。このため、浮遊ゲート電極間の寄生容量に起因した隣接セル間の電界の干渉を低減することができ、セルトランジスタのしきい値電圧の分布幅を小さくすることができる。
【0017】
また、浮遊ゲート電極6の下面よりも深い位置まで空隙AG1を配置することにより、すなわち、空隙AG1が浮遊ゲート電極6の下面よりも低い位置に存在することにより、制御ゲート電極8と半導体基板1との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極6と制御ゲート電極8とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。
【0018】
また、埋め込み絶縁膜9の成膜時に空隙AG1を形成することにより、空隙AG1を形成するために埋め込み絶縁膜9のウェットエッチングを行う必要がなくなり、トンネル絶縁膜5および電極間絶縁膜7が埋め込み絶縁膜9と同じ材料で形成されている場合においても、トンネル絶縁膜5および電極間絶縁膜7に対するダメージを防止することができる。
【0019】
(第2実施形態)
図2は、第2実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
図2において、ビット線方向DBにはトレンチ2が形成され、アクティブエリアAAはトレンチTCにて分離されている。また、ワード線方向DWには、ワード線WL0、WL1、・・がそれぞれ形成されるとともに、セレクトゲート電極SG1、SG2が形成されている。そして、セレクトゲート電極SG1、SG2間のアクティブエリアAA上にはビット線コンタクトCBがそれぞれ形成されている。
【0020】
そして、ビット線方向DBにはトレンチ2に沿って空隙AG1が形成されている。また、ワード線方向DWにおいて、ワード線WL0、WL1、・・間には空隙AG2が形成されている。
【0021】
ここで、空隙AG1は、ワード線WL0、WL1、・・下に潜るようにして隣接するメモリセルに渡ってトレンチTC内に連続して形成することができる。また、空隙AG1は、トレンチTCに沿ってセレクトゲート電極SG1、SG2下に存在するように形成することができ、トレンチTCに沿ってセレクトゲート電極SG1、SG2下を貫通するようにしてもよい。
【0022】
ここで、セレクトゲート電極SG1、SG2下にも空隙AG1を設けることにより、セレクトゲート電極SG1、SG2からチャネル領域に回り込むフリンジ容量を低減することができる。このため、ゲート電界によるチャネルの制御性および駆動性を向上させることができ、セレクトトランジスタのSファクタを改善することができる。
【0023】
(第3実施形態)
図3〜図13は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図11(a)〜図13(a)は図2のA−A線で切断した断面図、図11(b)〜図13(b)は図2のB−B線で切断した断面図、図3(a)〜図10(a)および図11(c)〜図13(c)は図2のC−C線で切断した断面図、図3(b)〜図10(b)および図11(d)〜図13(d)は周辺回路部で切断した断面図である。
【0024】
図3において、熱酸化などの方法を用いることにより、半導体基板1上にトンネル絶縁膜5を形成する。そして、CVDなどの方法を用いることにより、トンネル絶縁膜5上に浮遊ゲート電極材6´を成膜し、浮遊ゲート電極材6´上にハードマスクM1を形成する。なお、ハードマスクM1としては、例えば、シリコン酸化膜、アモルファスシリコン膜、シリコン窒化膜、カーボンを含む有機膜などを用いることができる。
【0025】
次に、図4に示すように、フォトリソグラフィ技術を用いることにより、開口部K1、K1´が設けられたレジストパターンR1をハードマスクM1上に形成する。
【0026】
次に、図5に示すように、レジストパターンR1をマスクとしてハードマスクM1をパターニングした後、そのハードマスクM1をマスクとして浮遊ゲート電極材6´、トンネル絶縁膜5および半導体基板1をエッチングすることにより、半導体基板1にトレンチ2、2´を形成する。なお、トレンチ2´は、周辺回路の素子分離に用いることができる。
【0027】
次に、図6に示すように、プラズマCVDなどの方法を用いることにより、トレンチ2内に空洞AG0ができるようにハードマスクM1上に側壁絶縁膜3を堆積し、トレンチ2、2´の側壁に側壁絶縁膜3を形成する。この時、トレンチ2内に空洞AG0ができるようにするために、埋め込み性の悪い成膜条件に設定することができる。そして、塗布やCVDなどの方法を用いることにより、トレンチ2´全体が埋め込まれるようにして側壁絶縁膜3上に埋め込み絶縁膜4を形成する。この時、トレンチ2´全体が埋め込まれるようにするために、埋め込み性の良い成膜条件に設定することができる。なお、埋め込み絶縁膜4としては、例えば、CVD(Chemical Vapor Deposition)酸化膜、ALD(Atomic Layer Deposition)酸化膜、SOG(Spin On Glass)酸化膜または凝縮CVD酸化膜などを用いることができる。
【0028】
次に、図7に示すように、CMPなどの方法を用いることにより、埋め込み絶縁膜4および側壁絶縁膜3を平坦化し、ハードマスクM1の表面を露出させるとともに、空洞AG0を開口する。
【0029】
次に、図8に示すように、RIEなどの異方性エッチングを用いることにより、側壁絶縁膜3をエッチバックし、側壁絶縁膜3の上端が浮遊ゲート電極材6´の側壁にかかるようにして浮遊ゲート電極材6´の側壁の一部を露出させる。ここで、側壁絶縁膜3の上端には、HDP−CVDにて埋め込み絶縁膜9をトレンチ2´に埋め込む時に埋め込み絶縁膜9の原料ガスを反射させる斜面を形成することができる。
【0030】
次に、図9に示すように、HDP−CVDなどの方法を用いることにより、トレンチ2、2´が埋め込まれるようにして浮遊ゲート電極材6´上に埋め込み絶縁膜9を形成する。ここで、HDP−CVDでは、側壁絶縁膜3の斜面で埋め込み絶縁膜9の原料ガスが反射され、幅の狭いトレンチ2内に再吸着されることなく、側壁絶縁膜3の上方の浮遊ゲート電極材6´に再吸着される。このため、側壁絶縁膜3の上端の近傍では、埋め込み絶縁膜9の間に空隙AG1が形成され、空隙AG1にて埋め込み絶縁膜9が上下に分離される。
【0031】
次に、図10に示すように、RIEなどの異方性エッチングを用いることにより、埋め込み絶縁膜9をエッチバックし、埋め込み絶縁膜9にて空隙AG1が塞がれたまま浮遊ゲート電極材6´の側壁の一部を露出させる。
【0032】
次に、図11に示すように、CVDなどの方法を用いることにより、浮遊ゲート電極材6´の側壁が覆われるようにして浮遊ゲート電極材6´上に電極間絶縁膜7を形成する。そして、CVDなどの方法を用いることにより、電極間絶縁膜7の側壁が覆われるようにして制御ゲート電極材8´を電極間絶縁膜7上に成膜する。ここで、空隙AG1は埋め込み絶縁膜9にて塞がれているので、電極間絶縁膜7にて空隙AG1が埋め込まれないようにすることができる。
【0033】
そして、CVDなどの方法を用いることにより、キャップ絶縁膜12およびハードマスクM2を制御ゲート電極材8´上に順次形成する。なお、キャップ絶縁膜12およびハードマスクM2としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、フォトリソグラフィ技術を用いることにより、開口部K3が設けられたレジストパターンR3をハードマスクM2上に形成する。
【0034】
次に、図12に示すように、レジストパターンR3をマスクとしてハードマスクM2をパターニングした後、そのハードマスクM2をマスクとして制御ゲート電極材8´、電極間絶縁膜7および浮遊ゲート電極材6´をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極6を形成するとともに、電極間絶縁膜7を介して浮遊ゲート電極6上に配置された制御ゲート電極8およびセレクトゲート電極13をワード線方向DWに形成する。ここで、セレクトゲート電極13下の電極間絶縁膜7には開口部K2´が形成される。そして、セレクトゲート電極13は、開口部K2´を介してその下の浮遊ゲート電極6と接続される。
【0035】
次に、図13に示すように、プラズマCVDなどの方法を用いることにより、制御ゲート電極8間に架け渡されるようにキャップ絶縁膜12上にカバー絶縁膜10を形成し、ビット線方向DBに隣接する浮遊ゲート電極6間に空隙AG2を形成する。なお、カバー絶縁膜10としては、例えば、プラズマTEOS膜やプラズマSiH4膜などのCVD酸化膜(シリコン酸化膜)を用いることができる。また、キャップ絶縁膜12上にカバー絶縁膜10を形成する場合、空隙AG1、AG2がカバー絶縁膜10にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。
【0036】
ここで、埋め込み絶縁膜9の成膜条件に基づいて空隙AG1を形成することにより、電極間絶縁膜7の形成後に埋め込み絶縁膜9のウェットエッチングを行い、空隙AG1を形成する必要がなくなる。このため、トンネル絶縁膜5および電極間絶縁膜7が埋め込み絶縁膜9と同じ材料で形成されている場合においても、トンネル絶縁膜5および電極間絶縁膜7に対するダメージを防止しつつ、浮遊ゲート電極6間の寄生容量を低減することができる。
【0037】
また、トレンチ2´内の側壁絶縁膜3上に埋め込み絶縁膜4を形成することにより、トレンチ2内の側壁絶縁膜3をエッチバックする時にトレンチ2´内の側壁絶縁膜3がエッチングされるのを防止することができ、トレンチ2´内の側壁絶縁膜3を保護することができる。
【0038】
(第4実施形態)
図14〜図18は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図14(a)〜図18(a)は図2のC−C線で切断した断面図、図14(b)〜図18(b)は周辺回路部で切断した断面図である。
【0039】
図14において、図3〜図5と同様の工程を経ることで半導体基板1にトレンチ2、2´を形成する。そして、CVDなどの方法を用いることにより、トレンチ2、2´の側壁が覆われるようにハードマスクM1上に側壁絶縁膜3を形成する。そして、塗布やCVDなどの方法を用いることにより、トレンチ2、2´全体が埋め込まれるようにして側壁絶縁膜3上に埋め込み犠牲膜21を形成する。なお、埋め込み犠牲膜21としては、例えば、カーボン系塗布膜やカーボン系CVD膜などを用いることができる。そして、リソグラフィー技術を用いることにより、周辺回路部を覆うレジストパターンR4を埋め込み犠牲膜21上に形成する。
【0040】
次に、図15に示すように、RIEなどの異方性エッチングを用いることにより、トレンチ2内の埋め込み犠牲膜21を薄膜化しながら側壁絶縁膜3をエッチバックし、側壁絶縁膜3の上端が浮遊ゲート電極材6´の側壁にかかるようにして浮遊ゲート電極材6´の側壁の一部を露出させる。ここで、側壁絶縁膜3の上端には、HDP−CVDにて埋め込み絶縁膜9をトレンチ2´に埋め込む時に埋め込み絶縁膜9の原料ガスを反射させる斜面を形成することができる。
【0041】
この時、埋め込み犠牲膜21を側壁絶縁膜3上に設けることにより、側壁絶縁膜3をエッチバックする際のストッパとして埋め込み犠牲膜21を用いることができ、側壁絶縁膜3のエッチバックの制御性を向上させることが可能となるとともに、トレンチ2、2´に残る側壁絶縁膜3を保護することができる。
【0042】
次に、図16に示すように、アッシングなどの方法を用いることにより、トレンチ2、2´内の埋め込み犠牲膜21を除去する、ここで、埋め込み犠牲膜21としてカーボン系の材料を用いることにより、酸素系ガスにて埋め込み犠牲膜21を除去することができ、塩素系ガスを用いる必要がなくなることから、Siのダメージを抑制することができる。
【0043】
次に、図17に示すように、HDP−CVDなどの方法を用いることにより、トレンチ2、2´が埋め込まれるようにして浮遊ゲート電極材6´上に埋め込み絶縁膜9を形成する。ここで、HDP−CVDでは、側壁絶縁膜3の斜面で埋め込み絶縁膜9の原料ガスが反射され、幅の狭いトレンチ2内に再吸着されることなく、側壁絶縁膜3の上方の浮遊ゲート電極材6´に再吸着される。このため、側壁絶縁膜3の上端の近傍では、埋め込み絶縁膜9の間に空隙AG1が形成され、空隙AG1にて埋め込み絶縁膜9が上下に分離される。
【0044】
次に、図18に示すように、RIEなどの異方性エッチングを用いることにより、埋め込み絶縁膜9をエッチバックし、埋め込み絶縁膜9にて空隙AG1が塞がれたまま浮遊ゲート電極材6´の側壁の一部を露出させる。以下、図11〜図13と同様の工程を経ることにより、図1の構成を形成することができる。
【0045】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0046】
1 半導体基板、2、2´、TC トレンチ、3 側壁絶縁膜、4、9 埋め込み絶縁膜、5 トンネル絶縁膜、6 浮遊ゲート電極、7 電極間絶縁膜、8 制御ゲート電極、10カバー絶縁膜、AG0〜AG2 空隙、AA アクティブエリア、CB ビット線コンタクト、WL0、WL1 ワード線、SG1、SG2、13 セレクトゲート電極、6´ 浮遊ゲート電極材、8´ 制御ゲート電極材、M1、M2 ハードマスク、R1、R3、R4 レジストパターン、K1、K3、K1´、K2´ 開口部、12 キャップ絶縁膜、21 埋め込み犠牲膜
【技術分野】
【0001】
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
NAND型フラッシュメモリなどの不揮発性半導体記憶装置において、高集積化を図るために、メモリセルが微細化されると、隣接ワード線間距離および隣接ビット線間距離が小さくなる。このため、ワード線方向またはビット線方向に隣接する浮遊ゲート電極間の寄生容量が増大し、メモリセルトランジスタのゲート長が1Xnm以下の世代では、書き込み速度の低下が顕著になるおそれがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】US2006/0001073
【特許文献2】US2006/0231884
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一つの実施形態の目的は、隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態の不揮発性半導体記憶装置によれば、複数のメモリセルと、空隙と、絶縁膜とが設けられている。複数のメモリセルは、電極間絶縁膜を介して電荷蓄積層上に制御ゲート電極が設けられている。空隙は、ワード線方向に隣接する前記電荷蓄積層間に設けられている。絶縁膜は、前記電極間絶縁膜下に配置され、前記空隙にて上下に分離されている。
【図面の簡単な説明】
【0006】
【図1】図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
【図2】図2は、第2実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
【図3】図3は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図4】図4は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図5】図5は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図6】図6は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図7】図7は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図8】図8は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図9】図9は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図10】図10は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図11】図11は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図12】図12は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図13】図13は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図14】図14は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図15】図15は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図16】図16は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図17】図17は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図18】図18は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【0007】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0008】
(第1実施形態)
図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
図1において、半導体基板1には、ビット線方向DBにトレンチ2が形成され、半導体基板1に形成されるメモリセルのアクティブエリアが分離されている。なお、メモリセルのアクティブエリアは、メモリセルに設けられたメモリトランジスタのチャネル領域およびソース/ドレイン領域を言う。また、半導体基板1の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、GaInAsPまたはZnSeなどから選択することができる。
【0009】
また、トレンチ2の側壁には側壁絶縁膜3が形成されている。そして、トレンチ2内には、側壁絶縁膜3を介して埋め込み絶縁膜9が途中まで埋め込まれている。なお、側壁絶縁膜3および埋め込み絶縁膜9としては、例えば、シリコン酸化膜を用いることができる。具体的には、側壁絶縁膜3としては、例えば、CVD(Chemical Vapor Deposition)酸化膜やALD(Atomic Layer Deposition)酸化膜などを用いることができる。また、埋め込み絶縁膜9としては、例えば、HDP(High Density Prasma)酸化膜などを用いることができる。
【0010】
また、半導体基板1上のアクティブエリアには、トンネル絶縁膜5を介して浮遊ゲート電極6がメモリセルごとに形成されている。この浮遊ゲート電極6は電荷蓄積層として用いることができる。なお、トンネル絶縁膜5としては、例えば、熱酸化膜であってもよいし、熱酸窒化膜であってもよい。あるいは、CVD酸化膜であってもよいし、CVD酸窒化膜であってもよい。あるいは、Siを挟んだ絶縁膜であってもよいし、Siがドット状に埋め込まれた絶縁膜であってもよい。浮遊ゲート電極6は、N型不純物またはP型不純物がドーピングされた多結晶シリコンであってもよいし、Mo、Ti、W、AlまたはTaなどを用いたメタル膜あるいはポリメタル膜であってもよいし、窒化膜であってもよい。
【0011】
浮遊ゲート電極6上には、電極間絶縁膜7を介して制御ゲート電極8がワード線方向DWに形成されている。なお、制御ゲート電極8はワード線を構成することができる。ここで、浮遊ゲート電極6と制御ゲート電極8との間のカップリング比を向上させるため、浮遊ゲート電極6の側壁に回り込むように制御ゲート電極8を形成することができる。
【0012】
制御ゲート電極8上にはカバー絶縁膜10が形成されている。なお、電極間絶縁膜7としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。あるいは、ONO膜などのシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。あるいは、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。制御ゲート電極8は、N型不純物またはP型不純物がドーピングされた多結晶シリコンであってもよい。あるいは、制御ゲート電極8は、Mo、Ti、W、AlまたはTaなどを用いたメタル膜あるいはポリメタル膜であってもよい。また、カバー絶縁膜10としては、例えば、シリコン酸化膜を用いることができる。
【0013】
ここで、電極間絶縁膜7下において、埋め込み絶縁膜9が上下に分離されることで、ワード線方向DWに隣接する浮遊ゲート電極6間に空隙AG1が形成されている。この時、空隙AG1にて分離された上側の埋め込み絶縁膜9は電極間絶縁膜7下に積層し、下側の埋め込み絶縁膜9はトレンチ2内に配置することができる。空隙AG1は、トレンチ2に入り込むように形成されることで、浮遊ゲート電極6の下面よりも深い位置まで至るようにしてもよい。また、空隙AG1は、制御ゲート電極8下に潜るようにして隣接するメモリセルに渡ってトレンチ2内に連続して形成することができる。
【0014】
また、側壁絶縁膜3には、埋め込み絶縁膜9がトレンチ2内に埋め込まれる時に埋め込み絶縁膜9の原料ガスを反射する斜面を上端に設けることができる。そして、HDP−CVDにて埋め込み絶縁膜9を成膜する時に側壁絶縁膜3の斜面で埋め込み絶縁膜9の原料ガスを反射させることで、側壁絶縁膜3の上端の近傍に埋め込み絶縁膜9が成膜されないようにして埋め込み絶縁膜9の間に空隙AG1を形成することができる。
【0015】
また、カバー絶縁膜10は、浮遊ゲート電極6間が完全に埋め込まれないようにして制御ゲート電極8間に掛け渡されることで、ビット線方向DBに隣接する浮遊ゲート電極6間に空隙AG2が形成されている。なお、空隙AG2は、上下が非対称になるように形成することができ、その上端は尖塔形状を持つことができる。
【0016】
ここで、浮遊ゲート電極6間に空隙AG1、AG2(例えば、空気の比誘電率は1)を設けることにより、浮遊ゲート電極6間に絶縁体(例えば、シリコン酸化膜の比誘電率は3.9)が埋め込まれた場合に比べて浮遊ゲート電極間の寄生容量を低減することができる。このため、浮遊ゲート電極間の寄生容量に起因した隣接セル間の電界の干渉を低減することができ、セルトランジスタのしきい値電圧の分布幅を小さくすることができる。
【0017】
また、浮遊ゲート電極6の下面よりも深い位置まで空隙AG1を配置することにより、すなわち、空隙AG1が浮遊ゲート電極6の下面よりも低い位置に存在することにより、制御ゲート電極8と半導体基板1との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極6と制御ゲート電極8とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。
【0018】
また、埋め込み絶縁膜9の成膜時に空隙AG1を形成することにより、空隙AG1を形成するために埋め込み絶縁膜9のウェットエッチングを行う必要がなくなり、トンネル絶縁膜5および電極間絶縁膜7が埋め込み絶縁膜9と同じ材料で形成されている場合においても、トンネル絶縁膜5および電極間絶縁膜7に対するダメージを防止することができる。
【0019】
(第2実施形態)
図2は、第2実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
図2において、ビット線方向DBにはトレンチ2が形成され、アクティブエリアAAはトレンチTCにて分離されている。また、ワード線方向DWには、ワード線WL0、WL1、・・がそれぞれ形成されるとともに、セレクトゲート電極SG1、SG2が形成されている。そして、セレクトゲート電極SG1、SG2間のアクティブエリアAA上にはビット線コンタクトCBがそれぞれ形成されている。
【0020】
そして、ビット線方向DBにはトレンチ2に沿って空隙AG1が形成されている。また、ワード線方向DWにおいて、ワード線WL0、WL1、・・間には空隙AG2が形成されている。
【0021】
ここで、空隙AG1は、ワード線WL0、WL1、・・下に潜るようにして隣接するメモリセルに渡ってトレンチTC内に連続して形成することができる。また、空隙AG1は、トレンチTCに沿ってセレクトゲート電極SG1、SG2下に存在するように形成することができ、トレンチTCに沿ってセレクトゲート電極SG1、SG2下を貫通するようにしてもよい。
【0022】
ここで、セレクトゲート電極SG1、SG2下にも空隙AG1を設けることにより、セレクトゲート電極SG1、SG2からチャネル領域に回り込むフリンジ容量を低減することができる。このため、ゲート電界によるチャネルの制御性および駆動性を向上させることができ、セレクトトランジスタのSファクタを改善することができる。
【0023】
(第3実施形態)
図3〜図13は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図11(a)〜図13(a)は図2のA−A線で切断した断面図、図11(b)〜図13(b)は図2のB−B線で切断した断面図、図3(a)〜図10(a)および図11(c)〜図13(c)は図2のC−C線で切断した断面図、図3(b)〜図10(b)および図11(d)〜図13(d)は周辺回路部で切断した断面図である。
【0024】
図3において、熱酸化などの方法を用いることにより、半導体基板1上にトンネル絶縁膜5を形成する。そして、CVDなどの方法を用いることにより、トンネル絶縁膜5上に浮遊ゲート電極材6´を成膜し、浮遊ゲート電極材6´上にハードマスクM1を形成する。なお、ハードマスクM1としては、例えば、シリコン酸化膜、アモルファスシリコン膜、シリコン窒化膜、カーボンを含む有機膜などを用いることができる。
【0025】
次に、図4に示すように、フォトリソグラフィ技術を用いることにより、開口部K1、K1´が設けられたレジストパターンR1をハードマスクM1上に形成する。
【0026】
次に、図5に示すように、レジストパターンR1をマスクとしてハードマスクM1をパターニングした後、そのハードマスクM1をマスクとして浮遊ゲート電極材6´、トンネル絶縁膜5および半導体基板1をエッチングすることにより、半導体基板1にトレンチ2、2´を形成する。なお、トレンチ2´は、周辺回路の素子分離に用いることができる。
【0027】
次に、図6に示すように、プラズマCVDなどの方法を用いることにより、トレンチ2内に空洞AG0ができるようにハードマスクM1上に側壁絶縁膜3を堆積し、トレンチ2、2´の側壁に側壁絶縁膜3を形成する。この時、トレンチ2内に空洞AG0ができるようにするために、埋め込み性の悪い成膜条件に設定することができる。そして、塗布やCVDなどの方法を用いることにより、トレンチ2´全体が埋め込まれるようにして側壁絶縁膜3上に埋め込み絶縁膜4を形成する。この時、トレンチ2´全体が埋め込まれるようにするために、埋め込み性の良い成膜条件に設定することができる。なお、埋め込み絶縁膜4としては、例えば、CVD(Chemical Vapor Deposition)酸化膜、ALD(Atomic Layer Deposition)酸化膜、SOG(Spin On Glass)酸化膜または凝縮CVD酸化膜などを用いることができる。
【0028】
次に、図7に示すように、CMPなどの方法を用いることにより、埋め込み絶縁膜4および側壁絶縁膜3を平坦化し、ハードマスクM1の表面を露出させるとともに、空洞AG0を開口する。
【0029】
次に、図8に示すように、RIEなどの異方性エッチングを用いることにより、側壁絶縁膜3をエッチバックし、側壁絶縁膜3の上端が浮遊ゲート電極材6´の側壁にかかるようにして浮遊ゲート電極材6´の側壁の一部を露出させる。ここで、側壁絶縁膜3の上端には、HDP−CVDにて埋め込み絶縁膜9をトレンチ2´に埋め込む時に埋め込み絶縁膜9の原料ガスを反射させる斜面を形成することができる。
【0030】
次に、図9に示すように、HDP−CVDなどの方法を用いることにより、トレンチ2、2´が埋め込まれるようにして浮遊ゲート電極材6´上に埋め込み絶縁膜9を形成する。ここで、HDP−CVDでは、側壁絶縁膜3の斜面で埋め込み絶縁膜9の原料ガスが反射され、幅の狭いトレンチ2内に再吸着されることなく、側壁絶縁膜3の上方の浮遊ゲート電極材6´に再吸着される。このため、側壁絶縁膜3の上端の近傍では、埋め込み絶縁膜9の間に空隙AG1が形成され、空隙AG1にて埋め込み絶縁膜9が上下に分離される。
【0031】
次に、図10に示すように、RIEなどの異方性エッチングを用いることにより、埋め込み絶縁膜9をエッチバックし、埋め込み絶縁膜9にて空隙AG1が塞がれたまま浮遊ゲート電極材6´の側壁の一部を露出させる。
【0032】
次に、図11に示すように、CVDなどの方法を用いることにより、浮遊ゲート電極材6´の側壁が覆われるようにして浮遊ゲート電極材6´上に電極間絶縁膜7を形成する。そして、CVDなどの方法を用いることにより、電極間絶縁膜7の側壁が覆われるようにして制御ゲート電極材8´を電極間絶縁膜7上に成膜する。ここで、空隙AG1は埋め込み絶縁膜9にて塞がれているので、電極間絶縁膜7にて空隙AG1が埋め込まれないようにすることができる。
【0033】
そして、CVDなどの方法を用いることにより、キャップ絶縁膜12およびハードマスクM2を制御ゲート電極材8´上に順次形成する。なお、キャップ絶縁膜12およびハードマスクM2としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、フォトリソグラフィ技術を用いることにより、開口部K3が設けられたレジストパターンR3をハードマスクM2上に形成する。
【0034】
次に、図12に示すように、レジストパターンR3をマスクとしてハードマスクM2をパターニングした後、そのハードマスクM2をマスクとして制御ゲート電極材8´、電極間絶縁膜7および浮遊ゲート電極材6´をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極6を形成するとともに、電極間絶縁膜7を介して浮遊ゲート電極6上に配置された制御ゲート電極8およびセレクトゲート電極13をワード線方向DWに形成する。ここで、セレクトゲート電極13下の電極間絶縁膜7には開口部K2´が形成される。そして、セレクトゲート電極13は、開口部K2´を介してその下の浮遊ゲート電極6と接続される。
【0035】
次に、図13に示すように、プラズマCVDなどの方法を用いることにより、制御ゲート電極8間に架け渡されるようにキャップ絶縁膜12上にカバー絶縁膜10を形成し、ビット線方向DBに隣接する浮遊ゲート電極6間に空隙AG2を形成する。なお、カバー絶縁膜10としては、例えば、プラズマTEOS膜やプラズマSiH4膜などのCVD酸化膜(シリコン酸化膜)を用いることができる。また、キャップ絶縁膜12上にカバー絶縁膜10を形成する場合、空隙AG1、AG2がカバー絶縁膜10にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。
【0036】
ここで、埋め込み絶縁膜9の成膜条件に基づいて空隙AG1を形成することにより、電極間絶縁膜7の形成後に埋め込み絶縁膜9のウェットエッチングを行い、空隙AG1を形成する必要がなくなる。このため、トンネル絶縁膜5および電極間絶縁膜7が埋め込み絶縁膜9と同じ材料で形成されている場合においても、トンネル絶縁膜5および電極間絶縁膜7に対するダメージを防止しつつ、浮遊ゲート電極6間の寄生容量を低減することができる。
【0037】
また、トレンチ2´内の側壁絶縁膜3上に埋め込み絶縁膜4を形成することにより、トレンチ2内の側壁絶縁膜3をエッチバックする時にトレンチ2´内の側壁絶縁膜3がエッチングされるのを防止することができ、トレンチ2´内の側壁絶縁膜3を保護することができる。
【0038】
(第4実施形態)
図14〜図18は、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図14(a)〜図18(a)は図2のC−C線で切断した断面図、図14(b)〜図18(b)は周辺回路部で切断した断面図である。
【0039】
図14において、図3〜図5と同様の工程を経ることで半導体基板1にトレンチ2、2´を形成する。そして、CVDなどの方法を用いることにより、トレンチ2、2´の側壁が覆われるようにハードマスクM1上に側壁絶縁膜3を形成する。そして、塗布やCVDなどの方法を用いることにより、トレンチ2、2´全体が埋め込まれるようにして側壁絶縁膜3上に埋め込み犠牲膜21を形成する。なお、埋め込み犠牲膜21としては、例えば、カーボン系塗布膜やカーボン系CVD膜などを用いることができる。そして、リソグラフィー技術を用いることにより、周辺回路部を覆うレジストパターンR4を埋め込み犠牲膜21上に形成する。
【0040】
次に、図15に示すように、RIEなどの異方性エッチングを用いることにより、トレンチ2内の埋め込み犠牲膜21を薄膜化しながら側壁絶縁膜3をエッチバックし、側壁絶縁膜3の上端が浮遊ゲート電極材6´の側壁にかかるようにして浮遊ゲート電極材6´の側壁の一部を露出させる。ここで、側壁絶縁膜3の上端には、HDP−CVDにて埋め込み絶縁膜9をトレンチ2´に埋め込む時に埋め込み絶縁膜9の原料ガスを反射させる斜面を形成することができる。
【0041】
この時、埋め込み犠牲膜21を側壁絶縁膜3上に設けることにより、側壁絶縁膜3をエッチバックする際のストッパとして埋め込み犠牲膜21を用いることができ、側壁絶縁膜3のエッチバックの制御性を向上させることが可能となるとともに、トレンチ2、2´に残る側壁絶縁膜3を保護することができる。
【0042】
次に、図16に示すように、アッシングなどの方法を用いることにより、トレンチ2、2´内の埋め込み犠牲膜21を除去する、ここで、埋め込み犠牲膜21としてカーボン系の材料を用いることにより、酸素系ガスにて埋め込み犠牲膜21を除去することができ、塩素系ガスを用いる必要がなくなることから、Siのダメージを抑制することができる。
【0043】
次に、図17に示すように、HDP−CVDなどの方法を用いることにより、トレンチ2、2´が埋め込まれるようにして浮遊ゲート電極材6´上に埋め込み絶縁膜9を形成する。ここで、HDP−CVDでは、側壁絶縁膜3の斜面で埋め込み絶縁膜9の原料ガスが反射され、幅の狭いトレンチ2内に再吸着されることなく、側壁絶縁膜3の上方の浮遊ゲート電極材6´に再吸着される。このため、側壁絶縁膜3の上端の近傍では、埋め込み絶縁膜9の間に空隙AG1が形成され、空隙AG1にて埋め込み絶縁膜9が上下に分離される。
【0044】
次に、図18に示すように、RIEなどの異方性エッチングを用いることにより、埋め込み絶縁膜9をエッチバックし、埋め込み絶縁膜9にて空隙AG1が塞がれたまま浮遊ゲート電極材6´の側壁の一部を露出させる。以下、図11〜図13と同様の工程を経ることにより、図1の構成を形成することができる。
【0045】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0046】
1 半導体基板、2、2´、TC トレンチ、3 側壁絶縁膜、4、9 埋め込み絶縁膜、5 トンネル絶縁膜、6 浮遊ゲート電極、7 電極間絶縁膜、8 制御ゲート電極、10カバー絶縁膜、AG0〜AG2 空隙、AA アクティブエリア、CB ビット線コンタクト、WL0、WL1 ワード線、SG1、SG2、13 セレクトゲート電極、6´ 浮遊ゲート電極材、8´ 制御ゲート電極材、M1、M2 ハードマスク、R1、R3、R4 レジストパターン、K1、K3、K1´、K2´ 開口部、12 キャップ絶縁膜、21 埋め込み犠牲膜
【特許請求の範囲】
【請求項1】
半導体基板に設けられ、電極間絶縁膜を介して電荷蓄積層上に制御ゲート電極が設けられた複数のメモリセルと、
ワード線方向に隣接する前記電荷蓄積層間に設けられた空隙と、
前記電極間絶縁膜下に配置され、前記空隙にて上下に分離された絶縁膜とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記空隙は、前記電荷蓄積層の下面よりも低い位置に存在することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
前記空隙は、前記メモリセルのアクティブエリアを分離する前記半導体基板に設けられたトレンチに入り込んでいることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
【請求項4】
前記空隙は、隣接するメモリセルに渡って前記トレンチ内に連続して形成されていることを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項5】
前記空隙にて分離された下側の絶縁膜は前記トレンチ内に埋め込まれていることを特徴とする請求項3または4に記載の不揮発性半導体記憶装置。
【請求項6】
前記トレンチの側壁に設けられ、斜面が上端に形成された側壁絶縁膜をさらに備えることを特徴とする請求項5に記載の不揮発性半導体記憶装置。
【請求項7】
セレクトゲート電極を含み、前記メモリセルのアクティブエリアに接続されて形成されたセレクトゲートトランジスタをさらに備え
前記空隙は、前記トレンチに沿って前記セレクトゲート電極下に存在することを特徴とする請求項4に記載の不揮発性半導体記憶装置。
【請求項8】
前記空隙は、前記トレンチに沿って前記セレクトゲート電極下を貫通していることを特徴とする請求項7に記載の不揮発性半導体記憶装置。
【請求項9】
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記浮遊ゲート電極材に上端がかかるように前記トレンチの側壁に側壁絶縁膜を形成する工程と、
前記浮遊ゲート電極材を覆うとともに空隙を有して前記トレンチ内に埋め込まれた絶縁膜を高密度プラズマCVDにて形成する工程と、
前記空隙上に前記絶縁膜が残るようにして前記絶縁膜を薄膜化することにより、前記浮遊ゲート電極材の側壁を露出させる工程と、
前記浮遊ゲート電極材が覆われるようにして前記絶縁膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、メモリセルごとに分離された浮遊ゲート電極を形成するとともに、前記浮遊ゲート電極上に配置された制御ゲート電極をワード線方向に形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項10】
前記浮遊ゲート電極材に上端がかかるように前記トレンチの側壁に側壁絶縁膜を形成する工程は、
前記トレンチ内に空洞ができるように前記トレンチ内に前記側壁絶縁膜を埋め込む工程と、
前記浮遊ゲート電極材に上端がかかるように前記側壁絶縁膜をエッチバックする工程とを備えることを特徴とする請求項9に記載の不揮発性半導体記憶装置の製造方法。
【請求項11】
前記浮遊ゲート電極材に上端がかかるように前記トレンチの側壁に側壁絶縁膜を形成する工程は、
前記トレンチの側壁が覆われるように前記浮遊ゲート電極材上に前記側壁絶縁膜を形成する工程と、
前記トレンチ内が埋め込まれるようにして前記側壁絶縁膜上に犠牲膜を形成する工程と、
前記浮遊ゲート電極材に上端がかかるように前記犠牲膜をエッチバックする工程と、
前記犠牲膜から露出された前記側壁絶縁膜をエッチバックする工程とを備えることを特徴とする請求項9に記載の不揮発性半導体記憶装置の製造方法。
【請求項1】
半導体基板に設けられ、電極間絶縁膜を介して電荷蓄積層上に制御ゲート電極が設けられた複数のメモリセルと、
ワード線方向に隣接する前記電荷蓄積層間に設けられた空隙と、
前記電極間絶縁膜下に配置され、前記空隙にて上下に分離された絶縁膜とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記空隙は、前記電荷蓄積層の下面よりも低い位置に存在することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
前記空隙は、前記メモリセルのアクティブエリアを分離する前記半導体基板に設けられたトレンチに入り込んでいることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
【請求項4】
前記空隙は、隣接するメモリセルに渡って前記トレンチ内に連続して形成されていることを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項5】
前記空隙にて分離された下側の絶縁膜は前記トレンチ内に埋め込まれていることを特徴とする請求項3または4に記載の不揮発性半導体記憶装置。
【請求項6】
前記トレンチの側壁に設けられ、斜面が上端に形成された側壁絶縁膜をさらに備えることを特徴とする請求項5に記載の不揮発性半導体記憶装置。
【請求項7】
セレクトゲート電極を含み、前記メモリセルのアクティブエリアに接続されて形成されたセレクトゲートトランジスタをさらに備え
前記空隙は、前記トレンチに沿って前記セレクトゲート電極下に存在することを特徴とする請求項4に記載の不揮発性半導体記憶装置。
【請求項8】
前記空隙は、前記トレンチに沿って前記セレクトゲート電極下を貫通していることを特徴とする請求項7に記載の不揮発性半導体記憶装置。
【請求項9】
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記浮遊ゲート電極材に上端がかかるように前記トレンチの側壁に側壁絶縁膜を形成する工程と、
前記浮遊ゲート電極材を覆うとともに空隙を有して前記トレンチ内に埋め込まれた絶縁膜を高密度プラズマCVDにて形成する工程と、
前記空隙上に前記絶縁膜が残るようにして前記絶縁膜を薄膜化することにより、前記浮遊ゲート電極材の側壁を露出させる工程と、
前記浮遊ゲート電極材が覆われるようにして前記絶縁膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、メモリセルごとに分離された浮遊ゲート電極を形成するとともに、前記浮遊ゲート電極上に配置された制御ゲート電極をワード線方向に形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項10】
前記浮遊ゲート電極材に上端がかかるように前記トレンチの側壁に側壁絶縁膜を形成する工程は、
前記トレンチ内に空洞ができるように前記トレンチ内に前記側壁絶縁膜を埋め込む工程と、
前記浮遊ゲート電極材に上端がかかるように前記側壁絶縁膜をエッチバックする工程とを備えることを特徴とする請求項9に記載の不揮発性半導体記憶装置の製造方法。
【請求項11】
前記浮遊ゲート電極材に上端がかかるように前記トレンチの側壁に側壁絶縁膜を形成する工程は、
前記トレンチの側壁が覆われるように前記浮遊ゲート電極材上に前記側壁絶縁膜を形成する工程と、
前記トレンチ内が埋め込まれるようにして前記側壁絶縁膜上に犠牲膜を形成する工程と、
前記浮遊ゲート電極材に上端がかかるように前記犠牲膜をエッチバックする工程と、
前記犠牲膜から露出された前記側壁絶縁膜をエッチバックする工程とを備えることを特徴とする請求項9に記載の不揮発性半導体記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2012−119443(P2012−119443A)
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2010−266982(P2010−266982)
【出願日】平成22年11月30日(2010.11.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成22年11月30日(2010.11.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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