【課題】電流コラプスを抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１上方に形成された化合物半導体積層構造７と、化合物半導体積層構造上方に形成されたゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄと、が設けられている。化合物半導体積層構造７には、電子走行層３と、電子走行層３上方に形成された電子供給層５を含む窒化物半導体層と、が設けられている。窒化物半導体層の表面のＩｎ組成は、平面視でゲート電極１１ｇとソース電極１１ｓとの間に位置する領域及びゲート電極１１ｇとドレイン電極１１ｄとの間に位置する領域において、ゲート電極１１ｇの下方よりも低くなっている。 （もっと読む）

【課題】半導体構造の形成方法、より具体的にはトレンチ内における誘電層の形成方法を提供する。
【解決手段】半導体構造を形成する方法は、基板上にシリコン酸化被膜を形成するために、シリコン前駆体と原子酸素前駆体を約１５０℃以下の処理温度において反応させることを含む。シリコン酸化被膜は酸素含有環境内で紫外線（ＵＶ）硬化される。 （もっと読む）

【課題】基板の欠陥に起因した歩留まりの低下を抑制しつつ、容易に製造することができる電力用半導体装置を提供する。
【解決手段】セル電極１５０は、半導体基板１３０上に設けられており、セル構造ＣＬのそれぞれに設けられている。セル電極１５０は、２以上のセル電極１５０を含むグループ１５０ａ〜１５０ｃに分けられている。導電部材１６０ａ〜１６０ｃはグループ１５０ａ〜１５０ｃのそれぞれに電気的に接続されている。導電部材１６０ａ〜１６０ｃは使用部ＵＤおよび非使用部ＮＤを有する。使用部ＵＤは、互いに電気的に接続された２以上の導電部材１６０ａおよび１６０ｂを有する。非使用部ＮＤは、導電部材１６０ａ〜１６０ｃの少なくとも１つを有し、かつ使用部ＵＤと電気的に絶縁されている。 （もっと読む）

【課題】半導体基板の転移を防止しつつ、絶縁膜の埋め込み性を確保するとともに、エッチング耐性を向上させる。
【解決手段】シリコン含有無機ポリマー膜８にアルカリ金属元素またはアルカリ土類金属元素を含有させ、塗布法などの方法にてトレンチ６内に埋め込まれるようにしてシリコン含有無機ポリマー膜８をライナー膜７上に形成し、水蒸気を含む雰囲気中でシリコン含有無機ポリマー膜８の酸化処理を行うことにより、シリコン含有無機ポリマー膜８をシリコン酸化膜９に変化させる。 （もっと読む）

【課題】平板状空洞を形成する際におけるホール半径Ｒと、ホールとホールの最短距離Ｓのプロセスマージンを広げ、信頼性の高い半導体装置の製造方法を提供すること。
【解決手段】半導体基板１の表面にホール４を複数形成し、非酸化性雰囲気のアニール処理により、該半導体基板１の表面を半導体の表面マイグレーションを利用して平坦化し、基板内部に平板状空洞６を形成する際に、前記ホール４の開口部が閉じる前に半導体のソースガスを供給する。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、素子形成領域における化合物半導体と同時に、しかもその結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上の素子分離領域に初期層３を選択的に形成し、初期層３上を含むＳｉ基板１上の全面に化合物半導体の積層構造４を形成して、積層構造４は、素子分離領域では初期層３と共に素子分離構造４Ｂとなり、素子形成領域ではソース電極５、ドレイン電極６及びゲート電極７が形成される素子形成層４Ａとなる。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】空隙ＡＧ１の埋め込み絶縁膜４が除去される前に側壁保護膜３´にてトンネル絶縁膜５の側壁を覆うことにより、埋め込み絶縁膜４とトンネル絶縁膜５との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜５を保護できるようにする。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】電極間絶縁膜７下において、埋め込み絶縁膜９が上下に分離されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、空隙ＡＧ１にて分離された上側の埋め込み絶縁膜９は電極間絶縁膜７下に積層し、下側の埋め込み絶縁膜９はトレンチ２内に配置する。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】トレンチ２内に埋め込まれた第２の埋め込み絶縁膜４の一部が除去されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間にカバー絶縁膜１０が掛け渡されることで、ビット線方向にＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】レンチ２内に埋め込まれた埋め込み絶縁膜３の一部を除去することで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１を形成し、空隙ＡＧ１は、制御ゲート電極８下に潜るようにしてトレンチ２に沿って連続して形成する。 （もっと読む）

【課題】作製工程を削減し、低コストで生産性の良い液晶表示装置を提供する。消費電力が少なく、信頼性の高い液晶表示装置を提供する。
【解決手段】島状半導体層を形成するためのフォトリソグラフィ工程及びエッチング工程を省略し、ゲート電極（同一層で形成される配線等を含む）を形成する工程、ソース電極及びドレイン電極（同一層で形成される配線等含む）を形成する工程、コンタクトホールを形成する（コンタクトホール以外の絶縁層等の除去を含む）工程、画素電極（同一層で形成される配線等を含む）を形成する工程の４つのフォトリソグラフィ工程で液晶表示装置を作製する。コンタクトホールを形成する工程において、半導体層が除去された溝部を形成することで、寄生チャネルの形成を防ぐ。 （もっと読む）

【課題】埋込ゲート層とゲート配線とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置を提供する。
【解決手段】埋込ゲート層１０とゲート配線１２との電気的な接続をトレンチ１３内に形成したｐ⁺型コンタクト埋込層１４によって行うようにする。これにより、ｐ⁺型コンタクト埋込層１４のみしか配置されないトレンチ１３の幅を、従来の半導体装置のように層間絶縁膜やゲート配線などが配置されるトレンチと比較して、狭くすることが可能となる。したがって、埋込ゲート層１０とゲート配線１２とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置とすることが可能となる。 （もっと読む）

【課題】 生産性に優れる空洞半導体基板、ならびに空洞半導体基板および半導体素子の製造方法を提供する。
【解決手段】 空洞半導体基板１は、支持基板１０と、半導体基板２０と、を有する。この半導体基板２０は、下主面２１ｂの上に一体的に形成され且つ当該下主面２１ｂから突出している脚部２２を介して支持基板１０の上に張り合わされている。この半導体基板２０は、下主面２１ｂが支持基板１０から離隔している。 （もっと読む）

【課題】製造工程において半導体膜の膜質を低下させることなくその性能を維持し、少ない工程数によって、かつ、製造上の歩留まり及びスループットの優れた構造を有する薄膜トランジスタ及びその製造方法等を提供する。
【解決手段】薄膜トランジスタ１００は、酸化物半導体膜１２０を有し、当該酸化物半導体膜１２０は、各薄膜半導体毎に、ゲート電極１６０下及び隣接された薄膜トランジスタ間とにそれぞれ形成された第１領域１２１及び１２２と、ソース電極１４０及びドレイン電極１５０下であって第１領域１２１の前記水平方向におけるそれぞれの両端に並設されており、ソース電極１４０及びドレイン電極１５０にそれぞれ電気的に接続され、かつ、非駆動時に前記第１領域１２１及び１２２より低抵抗である第２領域１２３及び１２４と、を有している。 （もっと読む）

【課題】半導体電子素子を含む電子装置の微細化、及び低コスト化を実現する。
【解決手段】半導体膜を含む電子素子を複数備える電子装置であって、電子素子の素子間に素子分離領域が存在し、素子分離領域は、バンドギャップが１．９５ｅＶ以上である半導体膜と、絶縁体膜と、素子分離電極と、を含み、素子分離電極は、絶縁体膜によって素子分離領域の半導体膜と隔てられ、電圧が印加されて素子分離領域の半導体膜を高抵抗化し、電子素子間を電気的に分離するための電極であることを特徴とする電子装置。 （もっと読む）

【課題】導体層におけるソース電極とドレイン電極との電極間のチャネル領域が結晶相であり、且つ該半導体層における該チャネル領域以外の第２の領域が非結晶相である構成ではない場合に比べて、半導体素子間の電気的な分離が実現された有機トランジスタを提供する。
【解決手段】有機トランジスタ１０は、基板１２上に、ゲート電極１４Ｇ、ゲート絶縁膜１６、ソース電極１８Ｓ及びドレイン電極１８Ｄ、及び半導体層２０が設けられている。半導体層２０における、ソース電極１８Ｓ及びドレイン電極１８Ｄとの電極間の領域であるチャネル領域２０Ａは、結晶相とされている。また、半導体層２０における、このチャネル領域２０Ａ以外の第２の領域２０Ｂは、非結晶相とされている。 （もっと読む）

【課題】アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】界面キャリア層ＳＣＬを構成する電子の移動抑制手段として、ＭＩＳＦＥＴＱ_Ｎ１とＭＩＳＦＥＴＱ_Ｎ２の間に電極層ＥＬを設けて電極層ＥＬと界面キャリア層ＳＣＬとの間に容量素子Ｃを形成する手段をとっている。そして、この容量素子Ｃの上部電極となる電極層ＥＬに正電位を印加することにより、電極層ＥＬに相対する界面キャリア層ＳＣＬの電子を固定している。 （もっと読む）

【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。 （もっと読む）

【課題】基板表面上のナノメートルレベルの開口幅を有し、アスペクト比が大きいトレンチ（溝）への埋め込み性に優れ、ボイドなどの欠陥の発生が抑制され、電気的絶縁性に優れたアイソレーション構造を製造するのに好適なトレンチ埋め込み用組成物、および該組成物を用いたトレンチ・アイソレーション構造の製造方法の提供。
【解決手段】アルキルトリアルコキシシランを５０モル％以上含むアルコキシシラン原料を加水分解、縮合して得られる加水分解縮合物を含有し、該加水分解縮合物の重量平均分子量が１０００〜５００００であり、該加水分解縮合物の含有量が組成物全量に対して１４質量％超３０質量％以下であるトレンチ埋め込み用組成物の塗膜１４により、基板１０表面上に形成されたトレンチ１２を埋め込む。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流の発生を抑制できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶ、高電位基準回路部ＨＶ、レベルシフト回路部ＬＳを形成したＳＯＩ基板の半導体層の主面上にサポート部材を貼り付け、支持基板を除去する。次いで、回路部と対向するように絶縁部材を半導体層の裏面上に固定した後、サポート部材を剥がす工程と、チップ内にＬＶ，ＨＶ，ＬＳが含まれるように絶縁部材の固定された半導体層をダイシングする工程を経る。そして、サポート部材を剥がし、チップ化した半導体層を、絶縁部材を挟んで、第１のリードがＬＶと、第２のリードがＨＶと対向するように、第１リード及び第２リード上に固定するとともに、第１のリードとＬＶにおける第１の電位が印加される部位を電気的に接続し、第２のリードとＨＶにおける第２の電位が印加される部位を電気的に接続する。 （もっと読む）