シングルゲートフィンFET及びその製造方法
【課題】新規なFinFET構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンFET構造100は、2つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する2つの徐々に細くなる首部を有するアクティブフィン構造を含む。2つのソース/ドレイン領域102,104が、2つの拡大された頭部にそれぞれドープされる。絶縁領域26が、2つのソース/ドレイン領域の間に挿入される。溝分離構造24が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極12bが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。
【解決手段】シングルゲートフィンFET構造100は、2つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する2つの徐々に細くなる首部を有するアクティブフィン構造を含む。2つのソース/ドレイン領域102,104が、2つの拡大された頭部にそれぞれドープされる。絶縁領域26が、2つのソース/ドレイン領域の間に挿入される。溝分離構造24が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極12bが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。
【発明の詳細な説明】
【発明の詳細な説明】
【0001】
〔本発明の背景〕
(1.本発明の技術分野)
本発明は、超薄型ボディ(UTB)を有するシングルゲートフィン型電界効果トランジスタ(フィンFET(FinFET))に関する。
【0002】
(2.先行技術の説明)
技術的に知られているように、ダイナミック・ランダム・アクセス・メモリ(DRAM)は、統合された回路内の分離されたキャパシタに各ビットデータを保存するランダム・アクセス・メモリの1つのタイプである。一般的に、DRAMは、1つのセルあたり1つのキャパシタ及びトランジスタがある正方形のアレイ中に配置される。トランジスタは、スイッチング素子として作用するものであり、ゲートと、このゲートの下部にあるシリコンチャネル領域とを備える。シリコンチャネル領域は、半導体基板におけるソース/ドレイン領域のペアの間に配置される。そして、ゲートは、ソース/ドレイン領域が互いにシリコンチャネル領域を介して電気的に接続されるように構成される。
【0003】
垂直型ダブルゲートのフィン型電界効果トランジスタ(finFET)は、次世代の4F2DRAMセル(Fが最小リソグラフィックフィーチャ幅を表す)のために開発された。しかしながら、ありとあらゆる垂直型ダブルゲートのFinFET素子について、半導体DRAMへの適用に好ましいように、適切な特性に維持しながら製造しようとした場合には、しばしば困難に遭遇した。例えば、近年のDRAM製造業者は、ワード線空間、すなわち隣接した2つのワード線の間の空間、を引き続き縮小することによりメモリセル領域を縮小するという、途方もない難問に直面している。2つの近接して配置されたワード線の間の空間を縮小することによって、ハイスピードのDRAMへの適用にとって好ましくない電気的カップリング効果を導く。従来のトランジスタ構造には、ソース/ドレインの接触上面領域が不十分であるという他の欠点もある。
【0004】
上述した観点から、上述した問題を解決するために新規なFinFET構造及びその製造方法を提供することは、この業界における強い要望である。
【0005】
なお、先行技術文献としては、以下の文献が挙げられる。
【0006】
(3.先行技術文献)
(特許文献1)米国特許第7279742号明細書
(特許文献2)米国特許出願公開第2009/0026530号明細書
(特許文献3)米国特許出願公開第2009/0026522号明細書
(特許文献4)米国特許出願公開第2007/0221991号明細書
(特許文献5)米国特許出願公開第2007/0262375号明細書
(特許文献6)国際公開第2009/018486号パンフレット
(特許文献7)独国特許発明第10361695号明細書
【0007】
〔本発明の概要〕
本発明は、高度なDRAM素子において、ワード線空間を引き続きスケーリングすること、及び他の縮小則により生じる、電気的カップリング効果を解決または除去することを目的とする。
【0008】
以下に詳細に記載することによってより明確にされるように、本発明のシングルゲートFinFET構造は、アクティブフィン構造と、2つのソース/ドレイン領域と、絶縁領域と、溝分離構造と、片面サイドウォールゲート電極とを備える。アクティブフィン構造は、2つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する徐々に細くなる首部を有する。2つのソース/ドレイン領域は、2つの拡大された頭部にそれぞれドープされている。絶縁領域は、2つのソース/ドレイン領域の間に挿入されている。溝分離構造は、音叉形状のフィン構造の一方の側に配置されている。そして、片面サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置されている。
【0009】
本発明の一側面によれば、シングルゲートフィン型電界効果トランジスタは、アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを含む。アクティブフィン構造は、2つの頭部を備えるとともに、超薄型チャネル領域を有する。2つの頭部の各々は、この頭部と、2つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されている。2つの頭部はそれぞれ、徐々に細くなる首部の各々に対して拡大された表面積を有している。溝分離構造は、アクティブフィン構造の一方の側に配置されている。そして、サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている。
【0010】
本発明の他の側面によれば、シングルゲートフィン型電界効果トランジスタは、アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを含む。アクティブフィン構造は、2つの頭部を備えるとともに、超薄型チャネル領域を有する。2つの頭部の各々は、この頭部と、2つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されている。2つの頭部はそれぞれ、徐々に細くなる首部の各々に対して拡大された接触領域を有しており、かつ、ボディの幅よりも広い幅を有している。溝分離構造は、アクティブフィン構造の一方の側に配置されている。サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている。
【0011】
本発明のさらなる他の側面によれば、DRAMアレイは、フィン型電界効果トランジスタレイと、溝分離構造と、片面サイドウォールゲート電極とを含む。フィン型電界効果トランジスタレイは、DRAMアレイにおける隣接する2つの行、かつ同じ列に配置された、鏡面対称である2つのシングルゲートフィン型電界効果トランジスタを備える。シングルゲートフィン型電界効果トランジスタの各々は、アクティブフィン構造内に組み立てられている。アクティブフィン構造は、2つの拡大された頭部、及びこの拡大された頭部と下層の超薄型ボディとを連結させる徐々に細くなる首部、を備えている。溝分離構造は、アクティブフィン構造の一方の側に配置されている。片面サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置されている。
【0012】
本発明のさらなる他の側面によれば、フィン型電界効果トランジスタアレイは、鏡面対称である2つのシングルゲートフィン型電界効果トランジスタと、瓶形状の溝分離構造と、片面サイドウォールゲート電極とを含む。鏡面対称である2つのシングルゲートフィン型電界効果トランジスタは、アレイにおける隣接する2つの行、かつ同じ列に配置されている。鏡面対称である2つのシングルゲートフィン型電界効果トランジスタの各々は、アレイのチャネル領域を含む下層のボディを備えるアクティブフィン構造と、下層のボディの上方にある2つの頭部と、頭部及び下層のボディを連結する徐々に細くなる首部とを備える。頭部には、ソース/ドレイン領域が形成されている。2つの頭部は、下層のボディよりも拡大されている。瓶形状の溝分離構造は、2つのアクティブフィン構造における頭部、徐々に細くなる首部及び下層のボディの間に配置される。そして、片面サイドウォールゲート電極は、アクティブフィン構造の各々における、溝分離構造とは反対側の垂直なサイドウォールに配置されている。
【0013】
本発明における上述した目的、及び他の目的は、様々な図面に図示された好ましい実施形態についての以下の詳細な説明を当業者が読めば、当然に明らかとなるであろう。
【0014】
〔図面の簡単な説明〕
添付の図面は、本発明のさらなる理解のために提供され、本明細書の一部分に組み込まれ、かつその一部分を構成する。これらの図面は、本発明の実施形態を図示し、かつ、その説明とともに、本発明の本質を説明するために役立つ。本図面において:
図1は、本発明の好ましい一実施形態に基づくDRAMアレイの一部分を示す模式的なレイアウト図である。
【0015】
図2は、本発明におけるシングルゲートFinFETの模式的な断面図を示し、これらの断面図は、図1の線分AA’(y−基準軸方向)及び線分BB’(x−基準軸方向)に沿ったものである。
【0016】
図3は、本発明におけるシングルゲートFinFETの模式的な斜視図である。図3では、いくつかの分離領域におけるギャップフィル誘電体は、明確のために省略されている。
【0017】
図4〜12は、本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【0018】
全ての図面は概略であることに注意すべきである。これらの図の各部分における相対的な大きさ及び比率は、図面における明確性及び利便性のために、大きさを誇大したり減じたりして示されている。変更された実施形態及び異なる実施形態において、同じ部材番号は一般的に、対応する、又は類似する部材に用いられている。
【0019】
〔詳細な説明〕
以下の説明において、本発明の理解のために、多くの具体的な内容が提供される。しかし、これらの具体的な内容がなくても本発明を実施しうることは、当業者には明白であろう。本発明を不明確にしないために、いくつかの周知のシステム構成及び方法ステップは、詳細には開示していない。
【0020】
同様に、本装置の実施形態を示す図面は、準概略的であって縮尺で描いたものでなく、特にいくつかの大きさは、明確に表すためのものであって、図において誇張されて示される。また、多数の実施形態は、図示及びその説明における明確さ及び容易さのため、いくつかの共通の特徴を有するように開示され、かつ記載される。同様の、又は類似の特徴は通常、同様の部材番号を付して記載されうる。
【0021】
本明細書に使用される用語「水平」は、その方向とは関係なく、半導体基板における通常の主要な面又は主な表面に対する面平行と定義づけられる。用語「垂直」は、定義づけされた水平の方向に対して垂直な方向をいう。用語「上」、「上方」、「下」、「底」、「上部」、「側」(例えばサイドウォール)、「より高い」、「より低い」、「以上」、「以下」等は、水平な面に対して定義づけられる。
【0022】
図1は、本発明の好ましい一実施形態に基づくDRAMアレイの一部分を示す模式的なレイアウト図である。図2は、本発明におけるシングルゲートFinFET、及びシングルゲートFinFETアレイの、模式的な断面図を示す。これらの断面図は、それぞれ、図1の線分AA’(y−基準軸方向)及び線分BB’(x−基準軸方向)に沿ったものである。図1に示されたDRAMアレイ部分は、4つの行(C1〜C4)及び2つの列(R1及びR2)に配置された8個のシングルゲートFinFETを備える。この8個のシングルゲートFinFETは、例えば、同じ列(R1)に配置され、かつ隣接する2つの行(C2及びC3の各々)に配置されている、シングルゲートFinFET100とシングルゲートFinFET200とを含む。
【0023】
アクティブフィン構造101及び201内に形成されたシングルゲートFinFET100及び200は、点線によって示され、互いに近接して配置されている。本発明の実施形態によれば、それぞれのシングルゲートFinFET及び対応するキャパシタエレメント(図示せず)は、4f2またはさらに小さい素子領域を有するDRAMセルとして構成されうる。サイドウォールサイドウォールワード線12a,12b,14a及び14bは、y−基準軸に沿って伸びており、各行のトランジスタの隣に備えられている。
【0024】
サイドウォールワード線12a及び12bは、線状のトレンチ122内にはめ込まれており、この線状のトレンチ122における2つの向かい合うサイドウォールに対し配置されている。この線状のトレンチ122内では、アクティブフィン構造101を通過するサイドウォールワード線12aは、シングルゲートFinFET100における片面サイドウォールゲート電極として作用する。そして、アクティブフィン構造201を通過するサイドウォールワード線14aは、シングルゲートFinFET200における片面サイドウォールゲート電極として作用する。線状のトレンチ122及び124は、例えばシリコン酸化物等の絶縁層28によって満たされていてもよい。用語「片面」とは、ゲート電極12aがトランジスタの一方の側のみに形成されることをいう。
【0025】
一例として、アクティブフィン構造101内に組み立てられるシングルゲートFinFET100は、互いに間隔をあけて離されている2つのソース/ドレイン領域102及び104、この2つのソース/ドレイン領域102及び104の下の、くぼんだU形状のチャネル110、ゲート電極として作用するワード線12a、及びU形状のチャネル110とワード線12aとの間のゲート絶縁膜106を備えている。同様に、アクティブフィン構造201内に組み立てられるシングルゲートFinFET200は、互いに間隔をあけて離されている2つのソース/ドレイン領域202及び204、この2つのソース/ドレイン領域202及び204の下の、くぼんだU形状のチャネル210、ゲート電極として作用するワード線14a、及びU形状のチャネル210とワード線14aとの間のゲート絶縁膜206を備えている。
【0026】
本発明の実施形態によれば、シングルゲートFinFET100及びシングルゲートFinFET200は、中央平面150に対して互いに鏡面対称である。図2のAA’断面に見られるように、アクティブフィン構造101は、2つのソース/ドレイン領域102及び104の間に挿入された絶縁領域26を有する、音叉形状のシリコンアイランドである。絶縁領域26は、2つのソース/ドレイン領域102及び104の間にあるU形状のチャネル210の上方に位置する。つまり、ソース/ドレイン領域102及び104の間に形成されている凹部の幅及び深さは、実質的に、U形状のチャネル110のチャネル長を決定する。シングルゲートFinFET100は、シングルゲートFinFET200から、y−基準軸方向に沿って伸びる瓶形状の溝分離構造24により電気的に分離されている。この瓶形状の溝分離構造24は、幅が広がった低い部分を有し、この低い部分によって、隣接するトランジスタ又はDRAMセルの間のクロストークを減少させることができる。この瓶形状の溝分離構造24における、この低い部分は、列方向、すなわちアレイにおけるx−基準軸方向において幅が広がっている。
【0027】
図1及び図2に示すように、絶縁領域26はx−基準軸方向に沿って伸びており、片面サイドウォールゲート電極12a、14aはx−基準軸方向と垂直なy−基準軸方向に沿って伸びている。この絶縁領域26は、片面サイドウォールゲート電極12a、14aと接触している。ある局面において、絶縁領域26はx−基準軸方向に沿って伸びており、溝分離構造24はx−基準軸方向と垂直なy−基準軸方向に沿って伸びている。この絶縁領域26は、溝分離構造24と接触している。
【0028】
素子の分離のために、複数個の線状の浅溝分離(STI)領域22が備えられ、基板10にはめ込まれており、隣接する2つの素子の列を電気的に分離している。図1に見ることができるように、それぞれの線状のSTI領域22は、x−基準軸方向に沿って伸びており、サイドウォールワード線12a、12b、14a及び14bと交差する。
【0029】
図1及び図2に示すように、少なくとも4つの重要な特徴である基準又はパラメータがここに規定される。これらの重要な特徴である基準又はパラメータは、以下を含む。
(1)基準A:同じトレンチの中にはめ込まれた隣接する2つのサイドウォールワード線の間隔;
(2)基準B:x−基準軸方向におけるソース/ドレインの接触領域の面積;
(3)基準C:トランジスタにおけるチャネル領域の厚さ;及び
(4)基準D:鏡面対称である2つのトランジスタの間の、瓶形状の溝分離構造の幅。
【0030】
パラメータA,B及びDを可能な限り大きくし、一方、Cを最小化することが好ましい。これは、隣接する2つのサイドウォールワード線の間のAが増加すると共に、瓶形状の溝分離構造の幅が増加することによって、クロストークを減少させることができるからである。また、Bが増加することによって、接触上面領域を拡張させることができ、DRAMセル素子の縮小化を容易にすることができるからである。
【0031】
本発明は、基準Cを最小化することにより、超薄型ボディを備えると共に、以下を含む利点が付随する:(1)チャネルをより短くすることによる、良好な短いチャネル作用及び高い駆動電流;及び(2)チャネル容量の反転による、高い機動力(駆動電流)。本発明の実施形態によれば、基準Bは基準Cよりも大きい。言い換えれば、本発明のシングルゲートFinFET構造は、チャネル領域において超薄型ボディを保持しながら、拡張した接触上面領域を備える。
【0032】
図3は、図1におけるシングルゲートFinFET100及び200の模式的な斜視図である。図3では、いくつかの分離領域におけるギャップフィル誘電体は、明確のために省略されている。図3に示すように、本発明の実施形態によれば、アクティブフィン構造101は、例えば拡大された突起様の2つの頭部108aと、徐々に細くなる首部108bとを備える。頭部108aには、ソース/ドレイン領域102及び104が形成されている。首部108bは、この拡大された頭部と超薄型ボディ108cとを連結している。超薄型ボディ108cでは、ソース/ドレイン領域102及び104の下に、U形状のチャネル領域110が形成されている。一局面において、2つのフィン構造101及び201のそれぞれは、例えば、幅が広がっている2つの突起の先端を有する音叉に類似しており、この幅が広がっている2つの突起の先端は、実質的にソース/ドレイン領域102及び104を構成する。
【0033】
図3を参照するにあたり、用語「拡大された」と用語「超薄型」とは、頭部108aと下層のボディ108cとの寸法を互いに比較して、その結果頭部108aが下層のボディ108cよりも大きいことを述べている。頭部108aは、下層のボディ108cと比較して「拡大されて」いる。徐々に細くなる首部108bは、頭部108aとボディ108cとを連結しているため、首部108bの断面は、下層のボディ108cから頭部108aに上がっていくほど大きくなる。用語「超薄型」は、トランジスタのチャネル領域の厚さに関する。用語「拡大された」は、頭部108aが、徐々に細くなる首部108bに対して拡大された接触表面積を有することを意味する。図3はまた、少なくとも鏡面対称である2つのシングルゲートフィン型電界効果トランジスタと、それらの間の溝分離構造24とを有する、シングルゲートフィン型電界効果トランジスタのアレイを示す。本発明におけるシングルゲートFinFETアレイは、チャネル領域において超薄型ボディを保持しながら、拡張した接触上面領域を備える。
【0034】
すなわち、本発明は、FinFET構造及びそのDRAMアレイを備える。DRAMアレイは、互いに向き合った2つの頭部(108a)を有する。両方の頭部は、頭部よりも薄い首領域(108b)につながり、そしてその後ボディ領域(108c)へとつながっていく。ボディ領域(108c)は、その中に分離溝(24)を有する。ボディ領域はU形状又はV形状であってもよい。分離溝領域の反対側のサイドウォールには、片面ゲート(12a,14a)がある。頭部はドープされており、これは、頭部の表面積が従来と比較して増大していることを意味する。
【0035】
図4〜図12は、本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。図4〜図12において、同様の層、領域又は要素には、同様の数字を示す。
【0036】
図4に示すように、基板10を準備する。基板10は、半導体基板であってもよい。半導体基板は、特に限定されないが、シリコン基板、エピタキシャルな層を有するシリコン基板、SiGe基板、絶縁体上シリコン(SOI)基板、ガリウムヒ素(GaAs)基板、ガリウムヒ素−燐(GaAsP)基板、リン化インジウム(InP)基板、ガリウムアルミニウムヒ素(GaAlAs)基板、又はリン化インジウムガリウム(InGaP)基板を含んでいる。酸化被膜パッド302と窒化被膜パッド304とが、基板10の最初の表面上に形成されていてもよい。その後、線状のSTI領域22を基板10にはめ込んで形成するSTI工程を行なう。線状のSTI領域22は、隣接する2つの素子列の間を電気的に分離する。
【0037】
本発明の実施形態によれば、それぞれの線状のSTI領域22がx−基準軸方向に沿って伸びている。線状のSTI領域22を、誘電体上スピン(SOD)のギャップフィル法により形成してもよい。裏層22aをSTIトレンチ21の中に形成してもよい。裏層22aは、酸化シリコン、窒化シリコン又はこれらの組合せを含んでいてもよい。好ましくは、裏層22aは、STIトレンチ21の内面に形成されたシリコン酸化被膜(明確に示さない)と、シリコン酸化被膜上のシリコン窒化被膜とを含む。裏層22aは、SODギャップフィル材料が基板10を消耗させることを妨げる。
【0038】
続いて、絶縁領域26をソース/ドレイン領域の間の基板10に形成する。絶縁領域26もまた、x−基準軸方向に沿って伸びている。同様に、絶縁領域26を、SODギャップフィル法により形成してもよい。凹型トレンチ126の内面を内張りするために、凹型トレンチ126の中に裏層26aを形成してもよい。裏層22a及び26aは、基板10において、SODギャップフィラーにおける硬化工程の間にシリコンが消費されることを妨げることができる。その後、基板10の全表面を、例えば化学的機械的工程などの研磨工程に供し、酸化被膜パッド302及び窒化被膜パッド304を除去する。
【0039】
図5に示すように、酸化被膜パッド302及び窒化被膜パッド304を除去した後、基板10の平面上に、シリコン酸化被膜312、シリコン窒化被膜314及びポリシリコンハードマスク316を形成させる。リソグラフィック工程及びドライエッチングプロセスを行ない、y−基本軸方向に沿って伸びる線状のトレンチ324を形成する。線状のSTI領域22及び絶縁領域26は、線状のトレンチ324と交差する。
【0040】
図6に示すように、その後、カラー保護層326を、線状のトレンチ324における垂直なサイドウォールの上部に形成させる。線状のトレンチ324における下部及び底面は露出している。本発明の実施形態によれば、カラー保護層326は、窒化シリコンを含んでいてもよい。続いて、SODギャップフィラー330で基板10上を覆い、線状のトレンチ324を満たす。SODギャップフィラー330は、ポリシラザン前駆体を含んでいてもよいが、これに限定されない。
【0041】
図7に示すように、その後、硬化工程を行ない、SODギャップフィラー330を、酸化シリコンギャップフィラー330aに変形させる。例えば、蒸気の存在による高温によって硬化工程を行なってもよい。硬化工程の間、線状のトレンチ324の下部及び底面は消費される一方、線状のトレンチ324におけるカラー部分は、カラー保護層326によって保護される。この時点で、瓶形状の溝分離構造24が作製される。当然のことながら、瓶形状の溝分離構造24は、公知の他の工程段階、例えばウェットエッチング法、において組み立てられてもよい。
【0042】
図8に示すように、瓶形状の溝分離構造24の形成後、基板10の表面からポリシリコンハードマスク316を完全に除去する。これにより、y−基準軸方向に沿って伸びた隆線340が形成される。それぞれの隆線340における向かい合った2つのサイドウォールは、カラー保護層26によって覆われている。
【0043】
図9に示すように、続いて、ブランケット様に、基板10上にスペーサ材料層(この図では明確に示さない)を蓄積させる。スペーサ材料層は、隆線340とシリコン窒化被膜314とを覆っている。好ましくは、スペーサ材料層は酸化シリコン、オキシナイトライド又はカーバイドを含むが、これらに限定されない。その後、異方性ドライエッチング工程を行ない、スペーサ材料層をエッチングし、隆線340それぞれにおける、向かい合う2つのサイドウォール上に対のスペーサ342を形成させる。
【0044】
本発明の実施形態によれば、スペーサ342は、基準Bと実質的に等しいすそ幅を有する。すなわち、スペーサの側面の厚さ(x−基準軸方向)は、実質的にソース/ドレインの接触上面領域の面積と、下層の超薄型ボディの厚さとを規定する。
【0045】
図10に示すように、スペーサ342をエッチングハードマスクとして使用して、自己整合された異方性ドライエッチングプロセスを行ない、スペーサ342に覆われていないシリコン窒化被膜314、シリコン酸化被膜312及び基板10の部分を除去した。これにより、線状の突出構造400と、この線状の突出構造400の2つの側面における線状のトレンチ122及び124とを形成させる。線状の突出構造400と線状のトレンチ122及び124とは、y−基準軸方向に沿って伸びている。線状の突出構造400内にアクティブフィン構造101及び201が形成されている。具体的には、y−基準軸方向に沿って伸びた線状の突出構造400は、アクティブフィン構造101及び201と、このアクティブフィン構造101及び201の間の酸化シリコンギャップフィラー330aと、カラー保護層326と、シリコン酸化被膜312と、シリコン窒化被膜314と、スペーサ342と、絶縁領域26と、線状のSTI領域22とを備えている。
【0046】
図11に示すように、線状のトレンチ122及び124の形成後、残っているスペーサ342を除去する。さらにシリコン窒化被膜314及びシリコン酸化被膜312を除去し、ソース/ドレインの上面領域102、104、202及び204を露出させる。好ましくは、この段階で、カラー保護層326の隆線340及び上部が除去され得る。
【0047】
図12に示すように、線状の突出構造400における向かい合った2つのサイドウォール上に、ゲート絶縁膜106及びゲート絶縁膜206を形成させる。ゲート絶縁膜106及びゲート絶縁膜206は、イン−サイチュスチームグロース(ISSG)あるいは他のあらゆる適した公知の方法によって形成され得る。続いて、例えば、線状の突出構造400における向かい合った2つのサイドウォール上にサイドウォールワード線12a及び14aを形成させる。このサイドウォールワード線12a及び14aは、金属、ポリシリコン又はあらゆる適した導体材料を含んでいてもよい。その後、線状のトレンチ122及び124を絶縁誘電体で満たした後に平坦化してもよい。最後に、ソース/ドレインイオン注入を行ない、ソース/ドレイン上面領域102、104、202及び204をドープする。
【0048】
当業者であれば、上述した素子及び方法に、本発明の教示を残したまま多数の変更及び変形を施しうることを、容易に認めることができる。
【図面の簡単な説明】
【0049】
【図1】本発明の好ましい一実施形態に基づくDRAMアレイの一部分を示す模式的なレイアウト図である。
【図2】本発明におけるシングルゲートFinFETの模式的な断面図を示し、これらの断面図は、図1の線分AA’(y−基準軸方向)及び線分BB’(x−基準軸方向)に沿ったものである。
【図3】本発明におけるシングルゲートFinFETの模式的な斜視図である。図3では、いくつかの分離領域におけるギャップフィル誘電体は、明確のために省略されている。
【図4】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図5】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図6】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図7】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図8】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図9】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図10】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図11】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図12】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【符号の説明】
【0050】
12a,14a 片面サイドウォールゲート電極
24 溝分離構造
26 絶縁領域
26a 裏層
108a 頭部
108b 首部
108c 超薄型ボディ
101 アクティブフィン構造
102,104 ソース/ドレイン領域
106,206 ゲート絶縁膜
110 チャネル領域
326 カラー保護層
【発明の詳細な説明】
【0001】
〔本発明の背景〕
(1.本発明の技術分野)
本発明は、超薄型ボディ(UTB)を有するシングルゲートフィン型電界効果トランジスタ(フィンFET(FinFET))に関する。
【0002】
(2.先行技術の説明)
技術的に知られているように、ダイナミック・ランダム・アクセス・メモリ(DRAM)は、統合された回路内の分離されたキャパシタに各ビットデータを保存するランダム・アクセス・メモリの1つのタイプである。一般的に、DRAMは、1つのセルあたり1つのキャパシタ及びトランジスタがある正方形のアレイ中に配置される。トランジスタは、スイッチング素子として作用するものであり、ゲートと、このゲートの下部にあるシリコンチャネル領域とを備える。シリコンチャネル領域は、半導体基板におけるソース/ドレイン領域のペアの間に配置される。そして、ゲートは、ソース/ドレイン領域が互いにシリコンチャネル領域を介して電気的に接続されるように構成される。
【0003】
垂直型ダブルゲートのフィン型電界効果トランジスタ(finFET)は、次世代の4F2DRAMセル(Fが最小リソグラフィックフィーチャ幅を表す)のために開発された。しかしながら、ありとあらゆる垂直型ダブルゲートのFinFET素子について、半導体DRAMへの適用に好ましいように、適切な特性に維持しながら製造しようとした場合には、しばしば困難に遭遇した。例えば、近年のDRAM製造業者は、ワード線空間、すなわち隣接した2つのワード線の間の空間、を引き続き縮小することによりメモリセル領域を縮小するという、途方もない難問に直面している。2つの近接して配置されたワード線の間の空間を縮小することによって、ハイスピードのDRAMへの適用にとって好ましくない電気的カップリング効果を導く。従来のトランジスタ構造には、ソース/ドレインの接触上面領域が不十分であるという他の欠点もある。
【0004】
上述した観点から、上述した問題を解決するために新規なFinFET構造及びその製造方法を提供することは、この業界における強い要望である。
【0005】
なお、先行技術文献としては、以下の文献が挙げられる。
【0006】
(3.先行技術文献)
(特許文献1)米国特許第7279742号明細書
(特許文献2)米国特許出願公開第2009/0026530号明細書
(特許文献3)米国特許出願公開第2009/0026522号明細書
(特許文献4)米国特許出願公開第2007/0221991号明細書
(特許文献5)米国特許出願公開第2007/0262375号明細書
(特許文献6)国際公開第2009/018486号パンフレット
(特許文献7)独国特許発明第10361695号明細書
【0007】
〔本発明の概要〕
本発明は、高度なDRAM素子において、ワード線空間を引き続きスケーリングすること、及び他の縮小則により生じる、電気的カップリング効果を解決または除去することを目的とする。
【0008】
以下に詳細に記載することによってより明確にされるように、本発明のシングルゲートFinFET構造は、アクティブフィン構造と、2つのソース/ドレイン領域と、絶縁領域と、溝分離構造と、片面サイドウォールゲート電極とを備える。アクティブフィン構造は、2つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する徐々に細くなる首部を有する。2つのソース/ドレイン領域は、2つの拡大された頭部にそれぞれドープされている。絶縁領域は、2つのソース/ドレイン領域の間に挿入されている。溝分離構造は、音叉形状のフィン構造の一方の側に配置されている。そして、片面サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置されている。
【0009】
本発明の一側面によれば、シングルゲートフィン型電界効果トランジスタは、アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを含む。アクティブフィン構造は、2つの頭部を備えるとともに、超薄型チャネル領域を有する。2つの頭部の各々は、この頭部と、2つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されている。2つの頭部はそれぞれ、徐々に細くなる首部の各々に対して拡大された表面積を有している。溝分離構造は、アクティブフィン構造の一方の側に配置されている。そして、サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている。
【0010】
本発明の他の側面によれば、シングルゲートフィン型電界効果トランジスタは、アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを含む。アクティブフィン構造は、2つの頭部を備えるとともに、超薄型チャネル領域を有する。2つの頭部の各々は、この頭部と、2つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されている。2つの頭部はそれぞれ、徐々に細くなる首部の各々に対して拡大された接触領域を有しており、かつ、ボディの幅よりも広い幅を有している。溝分離構造は、アクティブフィン構造の一方の側に配置されている。サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている。
【0011】
本発明のさらなる他の側面によれば、DRAMアレイは、フィン型電界効果トランジスタレイと、溝分離構造と、片面サイドウォールゲート電極とを含む。フィン型電界効果トランジスタレイは、DRAMアレイにおける隣接する2つの行、かつ同じ列に配置された、鏡面対称である2つのシングルゲートフィン型電界効果トランジスタを備える。シングルゲートフィン型電界効果トランジスタの各々は、アクティブフィン構造内に組み立てられている。アクティブフィン構造は、2つの拡大された頭部、及びこの拡大された頭部と下層の超薄型ボディとを連結させる徐々に細くなる首部、を備えている。溝分離構造は、アクティブフィン構造の一方の側に配置されている。片面サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置されている。
【0012】
本発明のさらなる他の側面によれば、フィン型電界効果トランジスタアレイは、鏡面対称である2つのシングルゲートフィン型電界効果トランジスタと、瓶形状の溝分離構造と、片面サイドウォールゲート電極とを含む。鏡面対称である2つのシングルゲートフィン型電界効果トランジスタは、アレイにおける隣接する2つの行、かつ同じ列に配置されている。鏡面対称である2つのシングルゲートフィン型電界効果トランジスタの各々は、アレイのチャネル領域を含む下層のボディを備えるアクティブフィン構造と、下層のボディの上方にある2つの頭部と、頭部及び下層のボディを連結する徐々に細くなる首部とを備える。頭部には、ソース/ドレイン領域が形成されている。2つの頭部は、下層のボディよりも拡大されている。瓶形状の溝分離構造は、2つのアクティブフィン構造における頭部、徐々に細くなる首部及び下層のボディの間に配置される。そして、片面サイドウォールゲート電極は、アクティブフィン構造の各々における、溝分離構造とは反対側の垂直なサイドウォールに配置されている。
【0013】
本発明における上述した目的、及び他の目的は、様々な図面に図示された好ましい実施形態についての以下の詳細な説明を当業者が読めば、当然に明らかとなるであろう。
【0014】
〔図面の簡単な説明〕
添付の図面は、本発明のさらなる理解のために提供され、本明細書の一部分に組み込まれ、かつその一部分を構成する。これらの図面は、本発明の実施形態を図示し、かつ、その説明とともに、本発明の本質を説明するために役立つ。本図面において:
図1は、本発明の好ましい一実施形態に基づくDRAMアレイの一部分を示す模式的なレイアウト図である。
【0015】
図2は、本発明におけるシングルゲートFinFETの模式的な断面図を示し、これらの断面図は、図1の線分AA’(y−基準軸方向)及び線分BB’(x−基準軸方向)に沿ったものである。
【0016】
図3は、本発明におけるシングルゲートFinFETの模式的な斜視図である。図3では、いくつかの分離領域におけるギャップフィル誘電体は、明確のために省略されている。
【0017】
図4〜12は、本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【0018】
全ての図面は概略であることに注意すべきである。これらの図の各部分における相対的な大きさ及び比率は、図面における明確性及び利便性のために、大きさを誇大したり減じたりして示されている。変更された実施形態及び異なる実施形態において、同じ部材番号は一般的に、対応する、又は類似する部材に用いられている。
【0019】
〔詳細な説明〕
以下の説明において、本発明の理解のために、多くの具体的な内容が提供される。しかし、これらの具体的な内容がなくても本発明を実施しうることは、当業者には明白であろう。本発明を不明確にしないために、いくつかの周知のシステム構成及び方法ステップは、詳細には開示していない。
【0020】
同様に、本装置の実施形態を示す図面は、準概略的であって縮尺で描いたものでなく、特にいくつかの大きさは、明確に表すためのものであって、図において誇張されて示される。また、多数の実施形態は、図示及びその説明における明確さ及び容易さのため、いくつかの共通の特徴を有するように開示され、かつ記載される。同様の、又は類似の特徴は通常、同様の部材番号を付して記載されうる。
【0021】
本明細書に使用される用語「水平」は、その方向とは関係なく、半導体基板における通常の主要な面又は主な表面に対する面平行と定義づけられる。用語「垂直」は、定義づけされた水平の方向に対して垂直な方向をいう。用語「上」、「上方」、「下」、「底」、「上部」、「側」(例えばサイドウォール)、「より高い」、「より低い」、「以上」、「以下」等は、水平な面に対して定義づけられる。
【0022】
図1は、本発明の好ましい一実施形態に基づくDRAMアレイの一部分を示す模式的なレイアウト図である。図2は、本発明におけるシングルゲートFinFET、及びシングルゲートFinFETアレイの、模式的な断面図を示す。これらの断面図は、それぞれ、図1の線分AA’(y−基準軸方向)及び線分BB’(x−基準軸方向)に沿ったものである。図1に示されたDRAMアレイ部分は、4つの行(C1〜C4)及び2つの列(R1及びR2)に配置された8個のシングルゲートFinFETを備える。この8個のシングルゲートFinFETは、例えば、同じ列(R1)に配置され、かつ隣接する2つの行(C2及びC3の各々)に配置されている、シングルゲートFinFET100とシングルゲートFinFET200とを含む。
【0023】
アクティブフィン構造101及び201内に形成されたシングルゲートFinFET100及び200は、点線によって示され、互いに近接して配置されている。本発明の実施形態によれば、それぞれのシングルゲートFinFET及び対応するキャパシタエレメント(図示せず)は、4f2またはさらに小さい素子領域を有するDRAMセルとして構成されうる。サイドウォールサイドウォールワード線12a,12b,14a及び14bは、y−基準軸に沿って伸びており、各行のトランジスタの隣に備えられている。
【0024】
サイドウォールワード線12a及び12bは、線状のトレンチ122内にはめ込まれており、この線状のトレンチ122における2つの向かい合うサイドウォールに対し配置されている。この線状のトレンチ122内では、アクティブフィン構造101を通過するサイドウォールワード線12aは、シングルゲートFinFET100における片面サイドウォールゲート電極として作用する。そして、アクティブフィン構造201を通過するサイドウォールワード線14aは、シングルゲートFinFET200における片面サイドウォールゲート電極として作用する。線状のトレンチ122及び124は、例えばシリコン酸化物等の絶縁層28によって満たされていてもよい。用語「片面」とは、ゲート電極12aがトランジスタの一方の側のみに形成されることをいう。
【0025】
一例として、アクティブフィン構造101内に組み立てられるシングルゲートFinFET100は、互いに間隔をあけて離されている2つのソース/ドレイン領域102及び104、この2つのソース/ドレイン領域102及び104の下の、くぼんだU形状のチャネル110、ゲート電極として作用するワード線12a、及びU形状のチャネル110とワード線12aとの間のゲート絶縁膜106を備えている。同様に、アクティブフィン構造201内に組み立てられるシングルゲートFinFET200は、互いに間隔をあけて離されている2つのソース/ドレイン領域202及び204、この2つのソース/ドレイン領域202及び204の下の、くぼんだU形状のチャネル210、ゲート電極として作用するワード線14a、及びU形状のチャネル210とワード線14aとの間のゲート絶縁膜206を備えている。
【0026】
本発明の実施形態によれば、シングルゲートFinFET100及びシングルゲートFinFET200は、中央平面150に対して互いに鏡面対称である。図2のAA’断面に見られるように、アクティブフィン構造101は、2つのソース/ドレイン領域102及び104の間に挿入された絶縁領域26を有する、音叉形状のシリコンアイランドである。絶縁領域26は、2つのソース/ドレイン領域102及び104の間にあるU形状のチャネル210の上方に位置する。つまり、ソース/ドレイン領域102及び104の間に形成されている凹部の幅及び深さは、実質的に、U形状のチャネル110のチャネル長を決定する。シングルゲートFinFET100は、シングルゲートFinFET200から、y−基準軸方向に沿って伸びる瓶形状の溝分離構造24により電気的に分離されている。この瓶形状の溝分離構造24は、幅が広がった低い部分を有し、この低い部分によって、隣接するトランジスタ又はDRAMセルの間のクロストークを減少させることができる。この瓶形状の溝分離構造24における、この低い部分は、列方向、すなわちアレイにおけるx−基準軸方向において幅が広がっている。
【0027】
図1及び図2に示すように、絶縁領域26はx−基準軸方向に沿って伸びており、片面サイドウォールゲート電極12a、14aはx−基準軸方向と垂直なy−基準軸方向に沿って伸びている。この絶縁領域26は、片面サイドウォールゲート電極12a、14aと接触している。ある局面において、絶縁領域26はx−基準軸方向に沿って伸びており、溝分離構造24はx−基準軸方向と垂直なy−基準軸方向に沿って伸びている。この絶縁領域26は、溝分離構造24と接触している。
【0028】
素子の分離のために、複数個の線状の浅溝分離(STI)領域22が備えられ、基板10にはめ込まれており、隣接する2つの素子の列を電気的に分離している。図1に見ることができるように、それぞれの線状のSTI領域22は、x−基準軸方向に沿って伸びており、サイドウォールワード線12a、12b、14a及び14bと交差する。
【0029】
図1及び図2に示すように、少なくとも4つの重要な特徴である基準又はパラメータがここに規定される。これらの重要な特徴である基準又はパラメータは、以下を含む。
(1)基準A:同じトレンチの中にはめ込まれた隣接する2つのサイドウォールワード線の間隔;
(2)基準B:x−基準軸方向におけるソース/ドレインの接触領域の面積;
(3)基準C:トランジスタにおけるチャネル領域の厚さ;及び
(4)基準D:鏡面対称である2つのトランジスタの間の、瓶形状の溝分離構造の幅。
【0030】
パラメータA,B及びDを可能な限り大きくし、一方、Cを最小化することが好ましい。これは、隣接する2つのサイドウォールワード線の間のAが増加すると共に、瓶形状の溝分離構造の幅が増加することによって、クロストークを減少させることができるからである。また、Bが増加することによって、接触上面領域を拡張させることができ、DRAMセル素子の縮小化を容易にすることができるからである。
【0031】
本発明は、基準Cを最小化することにより、超薄型ボディを備えると共に、以下を含む利点が付随する:(1)チャネルをより短くすることによる、良好な短いチャネル作用及び高い駆動電流;及び(2)チャネル容量の反転による、高い機動力(駆動電流)。本発明の実施形態によれば、基準Bは基準Cよりも大きい。言い換えれば、本発明のシングルゲートFinFET構造は、チャネル領域において超薄型ボディを保持しながら、拡張した接触上面領域を備える。
【0032】
図3は、図1におけるシングルゲートFinFET100及び200の模式的な斜視図である。図3では、いくつかの分離領域におけるギャップフィル誘電体は、明確のために省略されている。図3に示すように、本発明の実施形態によれば、アクティブフィン構造101は、例えば拡大された突起様の2つの頭部108aと、徐々に細くなる首部108bとを備える。頭部108aには、ソース/ドレイン領域102及び104が形成されている。首部108bは、この拡大された頭部と超薄型ボディ108cとを連結している。超薄型ボディ108cでは、ソース/ドレイン領域102及び104の下に、U形状のチャネル領域110が形成されている。一局面において、2つのフィン構造101及び201のそれぞれは、例えば、幅が広がっている2つの突起の先端を有する音叉に類似しており、この幅が広がっている2つの突起の先端は、実質的にソース/ドレイン領域102及び104を構成する。
【0033】
図3を参照するにあたり、用語「拡大された」と用語「超薄型」とは、頭部108aと下層のボディ108cとの寸法を互いに比較して、その結果頭部108aが下層のボディ108cよりも大きいことを述べている。頭部108aは、下層のボディ108cと比較して「拡大されて」いる。徐々に細くなる首部108bは、頭部108aとボディ108cとを連結しているため、首部108bの断面は、下層のボディ108cから頭部108aに上がっていくほど大きくなる。用語「超薄型」は、トランジスタのチャネル領域の厚さに関する。用語「拡大された」は、頭部108aが、徐々に細くなる首部108bに対して拡大された接触表面積を有することを意味する。図3はまた、少なくとも鏡面対称である2つのシングルゲートフィン型電界効果トランジスタと、それらの間の溝分離構造24とを有する、シングルゲートフィン型電界効果トランジスタのアレイを示す。本発明におけるシングルゲートFinFETアレイは、チャネル領域において超薄型ボディを保持しながら、拡張した接触上面領域を備える。
【0034】
すなわち、本発明は、FinFET構造及びそのDRAMアレイを備える。DRAMアレイは、互いに向き合った2つの頭部(108a)を有する。両方の頭部は、頭部よりも薄い首領域(108b)につながり、そしてその後ボディ領域(108c)へとつながっていく。ボディ領域(108c)は、その中に分離溝(24)を有する。ボディ領域はU形状又はV形状であってもよい。分離溝領域の反対側のサイドウォールには、片面ゲート(12a,14a)がある。頭部はドープされており、これは、頭部の表面積が従来と比較して増大していることを意味する。
【0035】
図4〜図12は、本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。図4〜図12において、同様の層、領域又は要素には、同様の数字を示す。
【0036】
図4に示すように、基板10を準備する。基板10は、半導体基板であってもよい。半導体基板は、特に限定されないが、シリコン基板、エピタキシャルな層を有するシリコン基板、SiGe基板、絶縁体上シリコン(SOI)基板、ガリウムヒ素(GaAs)基板、ガリウムヒ素−燐(GaAsP)基板、リン化インジウム(InP)基板、ガリウムアルミニウムヒ素(GaAlAs)基板、又はリン化インジウムガリウム(InGaP)基板を含んでいる。酸化被膜パッド302と窒化被膜パッド304とが、基板10の最初の表面上に形成されていてもよい。その後、線状のSTI領域22を基板10にはめ込んで形成するSTI工程を行なう。線状のSTI領域22は、隣接する2つの素子列の間を電気的に分離する。
【0037】
本発明の実施形態によれば、それぞれの線状のSTI領域22がx−基準軸方向に沿って伸びている。線状のSTI領域22を、誘電体上スピン(SOD)のギャップフィル法により形成してもよい。裏層22aをSTIトレンチ21の中に形成してもよい。裏層22aは、酸化シリコン、窒化シリコン又はこれらの組合せを含んでいてもよい。好ましくは、裏層22aは、STIトレンチ21の内面に形成されたシリコン酸化被膜(明確に示さない)と、シリコン酸化被膜上のシリコン窒化被膜とを含む。裏層22aは、SODギャップフィル材料が基板10を消耗させることを妨げる。
【0038】
続いて、絶縁領域26をソース/ドレイン領域の間の基板10に形成する。絶縁領域26もまた、x−基準軸方向に沿って伸びている。同様に、絶縁領域26を、SODギャップフィル法により形成してもよい。凹型トレンチ126の内面を内張りするために、凹型トレンチ126の中に裏層26aを形成してもよい。裏層22a及び26aは、基板10において、SODギャップフィラーにおける硬化工程の間にシリコンが消費されることを妨げることができる。その後、基板10の全表面を、例えば化学的機械的工程などの研磨工程に供し、酸化被膜パッド302及び窒化被膜パッド304を除去する。
【0039】
図5に示すように、酸化被膜パッド302及び窒化被膜パッド304を除去した後、基板10の平面上に、シリコン酸化被膜312、シリコン窒化被膜314及びポリシリコンハードマスク316を形成させる。リソグラフィック工程及びドライエッチングプロセスを行ない、y−基本軸方向に沿って伸びる線状のトレンチ324を形成する。線状のSTI領域22及び絶縁領域26は、線状のトレンチ324と交差する。
【0040】
図6に示すように、その後、カラー保護層326を、線状のトレンチ324における垂直なサイドウォールの上部に形成させる。線状のトレンチ324における下部及び底面は露出している。本発明の実施形態によれば、カラー保護層326は、窒化シリコンを含んでいてもよい。続いて、SODギャップフィラー330で基板10上を覆い、線状のトレンチ324を満たす。SODギャップフィラー330は、ポリシラザン前駆体を含んでいてもよいが、これに限定されない。
【0041】
図7に示すように、その後、硬化工程を行ない、SODギャップフィラー330を、酸化シリコンギャップフィラー330aに変形させる。例えば、蒸気の存在による高温によって硬化工程を行なってもよい。硬化工程の間、線状のトレンチ324の下部及び底面は消費される一方、線状のトレンチ324におけるカラー部分は、カラー保護層326によって保護される。この時点で、瓶形状の溝分離構造24が作製される。当然のことながら、瓶形状の溝分離構造24は、公知の他の工程段階、例えばウェットエッチング法、において組み立てられてもよい。
【0042】
図8に示すように、瓶形状の溝分離構造24の形成後、基板10の表面からポリシリコンハードマスク316を完全に除去する。これにより、y−基準軸方向に沿って伸びた隆線340が形成される。それぞれの隆線340における向かい合った2つのサイドウォールは、カラー保護層26によって覆われている。
【0043】
図9に示すように、続いて、ブランケット様に、基板10上にスペーサ材料層(この図では明確に示さない)を蓄積させる。スペーサ材料層は、隆線340とシリコン窒化被膜314とを覆っている。好ましくは、スペーサ材料層は酸化シリコン、オキシナイトライド又はカーバイドを含むが、これらに限定されない。その後、異方性ドライエッチング工程を行ない、スペーサ材料層をエッチングし、隆線340それぞれにおける、向かい合う2つのサイドウォール上に対のスペーサ342を形成させる。
【0044】
本発明の実施形態によれば、スペーサ342は、基準Bと実質的に等しいすそ幅を有する。すなわち、スペーサの側面の厚さ(x−基準軸方向)は、実質的にソース/ドレインの接触上面領域の面積と、下層の超薄型ボディの厚さとを規定する。
【0045】
図10に示すように、スペーサ342をエッチングハードマスクとして使用して、自己整合された異方性ドライエッチングプロセスを行ない、スペーサ342に覆われていないシリコン窒化被膜314、シリコン酸化被膜312及び基板10の部分を除去した。これにより、線状の突出構造400と、この線状の突出構造400の2つの側面における線状のトレンチ122及び124とを形成させる。線状の突出構造400と線状のトレンチ122及び124とは、y−基準軸方向に沿って伸びている。線状の突出構造400内にアクティブフィン構造101及び201が形成されている。具体的には、y−基準軸方向に沿って伸びた線状の突出構造400は、アクティブフィン構造101及び201と、このアクティブフィン構造101及び201の間の酸化シリコンギャップフィラー330aと、カラー保護層326と、シリコン酸化被膜312と、シリコン窒化被膜314と、スペーサ342と、絶縁領域26と、線状のSTI領域22とを備えている。
【0046】
図11に示すように、線状のトレンチ122及び124の形成後、残っているスペーサ342を除去する。さらにシリコン窒化被膜314及びシリコン酸化被膜312を除去し、ソース/ドレインの上面領域102、104、202及び204を露出させる。好ましくは、この段階で、カラー保護層326の隆線340及び上部が除去され得る。
【0047】
図12に示すように、線状の突出構造400における向かい合った2つのサイドウォール上に、ゲート絶縁膜106及びゲート絶縁膜206を形成させる。ゲート絶縁膜106及びゲート絶縁膜206は、イン−サイチュスチームグロース(ISSG)あるいは他のあらゆる適した公知の方法によって形成され得る。続いて、例えば、線状の突出構造400における向かい合った2つのサイドウォール上にサイドウォールワード線12a及び14aを形成させる。このサイドウォールワード線12a及び14aは、金属、ポリシリコン又はあらゆる適した導体材料を含んでいてもよい。その後、線状のトレンチ122及び124を絶縁誘電体で満たした後に平坦化してもよい。最後に、ソース/ドレインイオン注入を行ない、ソース/ドレイン上面領域102、104、202及び204をドープする。
【0048】
当業者であれば、上述した素子及び方法に、本発明の教示を残したまま多数の変更及び変形を施しうることを、容易に認めることができる。
【図面の簡単な説明】
【0049】
【図1】本発明の好ましい一実施形態に基づくDRAMアレイの一部分を示す模式的なレイアウト図である。
【図2】本発明におけるシングルゲートFinFETの模式的な断面図を示し、これらの断面図は、図1の線分AA’(y−基準軸方向)及び線分BB’(x−基準軸方向)に沿ったものである。
【図3】本発明におけるシングルゲートFinFETの模式的な斜視図である。図3では、いくつかの分離領域におけるギャップフィル誘電体は、明確のために省略されている。
【図4】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図5】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図6】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図7】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図8】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図9】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図10】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図11】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【図12】本発明の一実施形態に基づくシングルゲートFinFETの製造方法を示す模式図である。
【符号の説明】
【0050】
12a,14a 片面サイドウォールゲート電極
24 溝分離構造
26 絶縁領域
26a 裏層
108a 頭部
108b 首部
108c 超薄型ボディ
101 アクティブフィン構造
102,104 ソース/ドレイン領域
106,206 ゲート絶縁膜
110 チャネル領域
326 カラー保護層
【特許請求の範囲】
【請求項1】
アクティブフィン構造と、2つのソース/ドレイン領域と、絶縁領域と、溝分離構造と、片面サイドウォールゲート電極とを備え、
上記アクティブフィン構造は、2つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する徐々に細くなる首部を有し、
上記2つのソース/ドレイン領域は、上記2つの拡大された頭部にそれぞれドープされており、
上記絶縁領域は、上記2つのソース/ドレイン領域の間に挿入されており、
上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
上記片面サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールに配置されている、シングルゲートフィン型電界効果トランジスタ。
【請求項2】
上記拡大された頭部のそれぞれが、上記超薄型ボディの幅よりも広い幅を有する、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項3】
上記溝分離構造が瓶形状の溝分離構造である、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項4】
上記瓶形状の溝分離構造の上部と、上記アクティブフィン構造の上記拡大された頭部との間に、カラー保護層がある、請求項3に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項5】
上記2つのソース/ドレイン領域の間における上記超薄型ボディの中に、U形状のチャネル領域がある、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項6】
上記片面サイドウォールゲート電極と上記アクティブフィン構造との間にゲート絶縁膜がある、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項7】
凹型トレンチの中に絶縁領域を内張りするための裏層がある、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項8】
上記絶縁領域が第1の方向に沿って伸びており、
上記片面サイドウォールゲート電極が上記第1の方向に垂直な第2の方向に沿って伸びている、
請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項9】
上記絶縁領域が上記片面サイドウォールゲート電極に接触している、請求項8に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項10】
上記絶縁領域が第1の方向に沿って伸びており、
上記溝分離構造が上記第1の方向に垂直な第2の方向に沿って伸びている、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項11】
上記絶縁領域が上記溝分離構造に接触している、請求項10に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項12】
上記絶縁領域が上記2つのソース/ドレイン領域の間にあるチャネル領域の上方に位置している、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項13】
アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを備え、
上記アクティブフィン構造は、2つの頭部を備えるとともに、超薄型チャネル領域を有し、
上記2つの頭部の各々は、当該頭部と、当該2つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されており、
上記2つの頭部はそれぞれ、上記徐々に細くなる首部の各々に対して拡大された表面積を有しており、
上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
上記サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている、シングルゲートフィン型電界効果トランジスタ。
【請求項14】
アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを備え、
上記アクティブフィン構造は、2つの頭部を備えるとともに、超薄型チャネル領域を有し、
上記2つの頭部の各々は、当該頭部と、当該2つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されており、
上記2つの頭部はそれぞれ、上記徐々に細くなる首部の各々に対して拡大された接触領域を有しており、かつ、上記ボディの幅よりも広い幅を有しており、
上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
上記サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている、シングルゲートフィン型電界効果トランジスタ。
【請求項15】
フィン型電界効果トランジスタレイと、溝分離構造と、片面サイドウォールゲート電極とを備えたDRAMアレイであって、
上記フィン型電界効果トランジスタレイは、上記DRAMアレイにおける隣接する2つの行、かつ同じ列に配置された、鏡面対称である2つのシングルゲートフィン型電界効果トランジスタを備え、
上記シングルゲートフィン型電界効果トランジスタの各々は、アクティブフィン構造内に組み立てられており、
上記アクティブフィン構造は、2つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結させる徐々に細くなる首部、を備えており、
上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
上記片面サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールに配置されている、DRAMアレイ。
【請求項16】
上記溝分離構造が、線状の分離構造であって、第1の方向に沿って伸びている、請求項15に記載のDRAMアレイ。
【請求項17】
上記片面サイドウォールゲート電極が上記第1の方向に沿って伸びている、請求項16に記載のDRAMアレイ。
【請求項18】
2つのソース/ドレイン領域が、上記2つの拡大された頭部の各々にドープされている、請求項16に記載のDRAMアレイ。
【請求項19】
上記拡大された頭部の各々が、上記超薄型ボディの幅よりも広い幅を有する、請求項15に記載のDRAMアレイ。
【請求項20】
上記溝分離構造が瓶形状の溝分離構造である、請求項15に記載のDRAMアレイ。
【請求項21】
上記瓶形状の溝分離構造の上部と、上記アクティブフィン構造における上記拡大された頭部との間にカラー保護層がある、請求項20に記載のDRAMアレイ。
【請求項22】
上記片面サイドウォールゲート電極と上記アクティブフィン構造との間にゲート絶縁膜がある、請求項15に記載のDRAMアレイ。
【請求項23】
鏡面対称である2つのシングルゲートフィン型電界効果トランジスタと、瓶形状の溝分離構造と、片面サイドウォールゲート電極とを備えたフィン型電界効果トランジスタレイであって、
上記鏡面対称である2つのシングルゲートフィン型電界効果トランジスタは、上記フィン型電界効果トランジスタレイにおける隣接する2つの行、かつ同じ列に配置され、
上記鏡面対称である2つのシングルゲートフィン型電界効果トランジスタの各々は、
上記アレイのチャネル領域を含む下層のボディを備えるアクティブフィン構造と、
上記下層のボディの上方にある2つの頭部と、
上記頭部及び上記下層のボディを連結する徐々に細くなる首部とを備え、
上記頭部には、ソース/ドレイン領域が形成されており、
上記2つの頭部は、上記下層のボディよりも拡大されており、
上記瓶形状の溝分離構造は、2つの上記アクティブフィン構造における上記頭部、上記徐々に細くなる首部及び上記下層のボディの間に配置され、
上記片面サイドウォールゲート電極は、上記アクティブフィン構造の各々における、上記溝分離構造とは反対側の垂直なサイドウォールに配置されている、フィン型電界効果トランジスタレイ。
【請求項1】
アクティブフィン構造と、2つのソース/ドレイン領域と、絶縁領域と、溝分離構造と、片面サイドウォールゲート電極とを備え、
上記アクティブフィン構造は、2つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する徐々に細くなる首部を有し、
上記2つのソース/ドレイン領域は、上記2つの拡大された頭部にそれぞれドープされており、
上記絶縁領域は、上記2つのソース/ドレイン領域の間に挿入されており、
上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
上記片面サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールに配置されている、シングルゲートフィン型電界効果トランジスタ。
【請求項2】
上記拡大された頭部のそれぞれが、上記超薄型ボディの幅よりも広い幅を有する、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項3】
上記溝分離構造が瓶形状の溝分離構造である、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項4】
上記瓶形状の溝分離構造の上部と、上記アクティブフィン構造の上記拡大された頭部との間に、カラー保護層がある、請求項3に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項5】
上記2つのソース/ドレイン領域の間における上記超薄型ボディの中に、U形状のチャネル領域がある、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項6】
上記片面サイドウォールゲート電極と上記アクティブフィン構造との間にゲート絶縁膜がある、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項7】
凹型トレンチの中に絶縁領域を内張りするための裏層がある、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項8】
上記絶縁領域が第1の方向に沿って伸びており、
上記片面サイドウォールゲート電極が上記第1の方向に垂直な第2の方向に沿って伸びている、
請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項9】
上記絶縁領域が上記片面サイドウォールゲート電極に接触している、請求項8に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項10】
上記絶縁領域が第1の方向に沿って伸びており、
上記溝分離構造が上記第1の方向に垂直な第2の方向に沿って伸びている、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項11】
上記絶縁領域が上記溝分離構造に接触している、請求項10に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項12】
上記絶縁領域が上記2つのソース/ドレイン領域の間にあるチャネル領域の上方に位置している、請求項1に記載のシングルゲートフィン型電界効果トランジスタ。
【請求項13】
アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを備え、
上記アクティブフィン構造は、2つの頭部を備えるとともに、超薄型チャネル領域を有し、
上記2つの頭部の各々は、当該頭部と、当該2つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されており、
上記2つの頭部はそれぞれ、上記徐々に細くなる首部の各々に対して拡大された表面積を有しており、
上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
上記サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている、シングルゲートフィン型電界効果トランジスタ。
【請求項14】
アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを備え、
上記アクティブフィン構造は、2つの頭部を備えるとともに、超薄型チャネル領域を有し、
上記2つの頭部の各々は、当該頭部と、当該2つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されており、
上記2つの頭部はそれぞれ、上記徐々に細くなる首部の各々に対して拡大された接触領域を有しており、かつ、上記ボディの幅よりも広い幅を有しており、
上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
上記サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている、シングルゲートフィン型電界効果トランジスタ。
【請求項15】
フィン型電界効果トランジスタレイと、溝分離構造と、片面サイドウォールゲート電極とを備えたDRAMアレイであって、
上記フィン型電界効果トランジスタレイは、上記DRAMアレイにおける隣接する2つの行、かつ同じ列に配置された、鏡面対称である2つのシングルゲートフィン型電界効果トランジスタを備え、
上記シングルゲートフィン型電界効果トランジスタの各々は、アクティブフィン構造内に組み立てられており、
上記アクティブフィン構造は、2つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結させる徐々に細くなる首部、を備えており、
上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
上記片面サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールに配置されている、DRAMアレイ。
【請求項16】
上記溝分離構造が、線状の分離構造であって、第1の方向に沿って伸びている、請求項15に記載のDRAMアレイ。
【請求項17】
上記片面サイドウォールゲート電極が上記第1の方向に沿って伸びている、請求項16に記載のDRAMアレイ。
【請求項18】
2つのソース/ドレイン領域が、上記2つの拡大された頭部の各々にドープされている、請求項16に記載のDRAMアレイ。
【請求項19】
上記拡大された頭部の各々が、上記超薄型ボディの幅よりも広い幅を有する、請求項15に記載のDRAMアレイ。
【請求項20】
上記溝分離構造が瓶形状の溝分離構造である、請求項15に記載のDRAMアレイ。
【請求項21】
上記瓶形状の溝分離構造の上部と、上記アクティブフィン構造における上記拡大された頭部との間にカラー保護層がある、請求項20に記載のDRAMアレイ。
【請求項22】
上記片面サイドウォールゲート電極と上記アクティブフィン構造との間にゲート絶縁膜がある、請求項15に記載のDRAMアレイ。
【請求項23】
鏡面対称である2つのシングルゲートフィン型電界効果トランジスタと、瓶形状の溝分離構造と、片面サイドウォールゲート電極とを備えたフィン型電界効果トランジスタレイであって、
上記鏡面対称である2つのシングルゲートフィン型電界効果トランジスタは、上記フィン型電界効果トランジスタレイにおける隣接する2つの行、かつ同じ列に配置され、
上記鏡面対称である2つのシングルゲートフィン型電界効果トランジスタの各々は、
上記アレイのチャネル領域を含む下層のボディを備えるアクティブフィン構造と、
上記下層のボディの上方にある2つの頭部と、
上記頭部及び上記下層のボディを連結する徐々に細くなる首部とを備え、
上記頭部には、ソース/ドレイン領域が形成されており、
上記2つの頭部は、上記下層のボディよりも拡大されており、
上記瓶形状の溝分離構造は、2つの上記アクティブフィン構造における上記頭部、上記徐々に細くなる首部及び上記下層のボディの間に配置され、
上記片面サイドウォールゲート電極は、上記アクティブフィン構造の各々における、上記溝分離構造とは反対側の垂直なサイドウォールに配置されている、フィン型電界効果トランジスタレイ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2011−254062(P2011−254062A)
【公開日】平成23年12月15日(2011.12.15)
【国際特許分類】
【出願番号】特願2011−20934(P2011−20934)
【出願日】平成23年2月2日(2011.2.2)
【出願人】(507367655)南亜科技股▲ふん▼有限公司 (10)
【Fターム(参考)】
【公開日】平成23年12月15日(2011.12.15)
【国際特許分類】
【出願日】平成23年2月2日(2011.2.2)
【出願人】(507367655)南亜科技股▲ふん▼有限公司 (10)
【Fターム(参考)】
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