【課題】フィンＦＥＴデバイスのロバストネスを向上させる。
【解決手段】トランジスタデバイスであって、半導体基板と、半導体基板に形成されたバッファ付き垂直フィン状構造であって、垂直フィン状構造は、ドレーン領域とソース領域512との間にチャンネル領域514を含む上位の半導体層と、上位の半導体層の下のバッファ領域304であって、第１のドーピング極性を有するバッファ領域と、第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域302の少なくとも一部分と、バッファ領域とウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合とを含むバッファ付き垂直フィン状構造と、上位の半導体層のチャンネル領域をおおい形成されたゲートスタックとを備えている。 （もっと読む）

【課題】製造プロセスが複雑になるといったことを防ぎつつ、ｎ型及びｐ型ＭＯＳトランジスタについて両方の性能を向上させた半導体装置を提供する。
【解決手段】半導体基板１の面内に、ｎ型ＭＯＳトランジスタと、ｐ型ＭＯＳトランジスタとを備える半導体装置であって、ｎ型ＭＯＳ型トランジスタが形成される第１の拡散層２ａの間を絶縁分離する第１の絶縁層３ａと、ｐ型ＭＯＳ型トランジスタが形成される第２の拡散層２ｃの間を絶縁分離する第２の絶縁層３ｂとを備え、第１の絶縁層３ａは、半導体基板１の表層に形成された第１の溝部４ａに、シリコン窒化膜５と、このシリコン窒化膜５の上にシリコン酸化膜６とを埋め込むことによって形成され、第２の絶縁層３ｂは、半導体基板１の表層に第１の溝部４ａよりも幅広となるように形成された第２の溝部４ｂに、シリコン酸化膜６を埋め込むことによって形成されている。 （もっと読む）

【課題】素子分離溝を塗布系の材料で埋め込む素子分離構造において、熱処理時に素子分離溝に大きな応力が作用することを防止する。
【解決手段】メモリセル領域に形成され第１の開口幅を有する第１の素子分離溝と、周辺回路領域に形成され第１の開口幅より大きい第２の開口幅を有する第２の素子分離溝と、第１の素子分離溝の内面に形成された第１の酸化膜と、第１の酸化膜上に形成されて前記第１の素子分離溝内に埋め込まれた第１の塗布型酸化膜と、第２の素子分離溝の内面のうちの側部に形成された第２の酸化膜と、第２の素子分離溝内の内面のうちの底部上に形成された第３の酸化膜と、第３の酸化膜上に形成されて第２の素子分離溝内に埋め込まれた第２の塗布型酸化膜とを備えた。 （もっと読む）

【課題】半導体基板の結晶性の悪化を招くことなく、素子分離トレンチの幅を小さくできる半導体装置の製造方法を提供する。
【解決手段】マスク用窒化膜５１およびパッド酸化膜５２からなるハードマスクを用いて、シリコン基板２がエッチングされることにより、素子分離トレンチ２１が形成される。素子分離トレンチ２１の内面に熱酸化法によりライナー酸化膜２２が形成される。続いて、半導体基板２を窒素雰囲気中に配置して、半導体基板２が熱処理される。熱処理後に、エッチングにより、ライナー酸化膜２２が薄膜化される。そして、ＨＤＰ−ＣＶＤ法により、絶縁物２３が素子分離トレンチ２１内に埋め込まれる。 （もっと読む）

【課題】下側半導体層と埋込み絶縁層と上側半導体層が積層した積層体を有する半導体装置の耐圧を向上させることを目的としている。
【解決手段】半導体装置１０は、下側半導体層２０と埋込み絶縁層３０と上側半導体層４０が積層したＳＯＩ基板５０を有する。下側半導体層２０の埋込み絶縁層３０と接する面の一部に凹部６６が形成されている。凹部６６内の比誘電率は、下側半導体層２０の比誘電率よりも低い。 （もっと読む）

【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。 （もっと読む）

【課題】結晶欠陥の発生を抑制しながら、深い素子分離膜を形成する。
【解決手段】半導体装置１００は、基板（半導体基板１）と、基板に形成され、素子形成領域４を他の領域と分離する素子分離膜２と、素子形成領域４にて基板上に形成された半導体層３と、を有する。素子分離膜２は、基板上に形成された第１絶縁膜２１と、第１絶縁膜２１上に形成された第２絶縁膜２２と、を含む。第１絶縁膜２１の底面２１Ａは下方に向けて膨出する凸曲面状である。 （もっと読む）

【課題】プラズマエッチングチャンバ内でデュアルドープゲート構造をエッチングするための方法を提供する。
【解決手段】エッチングされるポリシリコンフィルムを保護するパターンを設ける工程、次いで、プラズマが点火され、保護されていないポリシリコンフィルムのほぼすべてがエッチングされる。次いで、シリコン含有ガスを導入しつつポリシリコンフィルムの残りをエッチングする。また、エッチング処理中にシリコン含有ガスを導入するよう構成されたエッチングチャンバ。 （もっと読む）

【課題】微細で製造が容易な画像撮像デバイス及びその製造方法を提供する。
【解決手段】半導体基板２上にハードマスク材料膜を形成し、半導体基板２の上面２ａにおける開口部の直下域に凹部２ｃを形成する。次に、ハードマスク材料膜をマスクとして撮像領域Ａに不純物を注入することにより、凹部２ｃの直下域にｐ型領域４を形成する。また、処理領域Ｂにおいて凹部２ｃをさらに加工することによりトレンチ１４を形成する。そして、凹部２ｃ内及びトレンチ１４内に絶縁材料を埋め込むことにより半埋込絶縁膜５及びＳＴＩ７を形成し、ハードマスク材料膜を除去する。次に、半埋込絶縁膜５及びＳＴＩ７にそれぞれ乗り上げるように電極８ａ及び８ｂを形成し、電極８ａ及び半埋込絶縁膜５をマスクとして撮像領域Ａに不純物を注入することにより、半導体基板２におけるｐ型領域４に接する領域に、フォトダイオードを構成するｎ型領域３を形成する。 （もっと読む）

【課題】ＳＯＩデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制することが可能で、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置の製造方法を提供する。
【解決手段】各ＭＯＳトランジスタＴＲ１の間に設けられた部分分離絶縁膜５ｂ内におよそ一定の間隔を置いて、素子としての機能を有しないダミー領域ＤＭ１を形成する。これにより、部分分離絶縁膜５ｂ下のシリコン層３ｂよりも抵抗値の低いダミー領域ＤＭ１の占める割合が増加して、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。 （もっと読む）

【課題】フィン型電界効果トランジスタを提供する。
【解決手段】本発明は、フィン型電界効果トランジスタの分離構造に関する。フィン型電界効果トランジスタの例は、主表面からなる基板と、基板の主表面から突出する複数のフィン構造と、フィン構造の間に位置する複数の分離構造と、からなる。各フィン構造は、変化位置により分けられる上部分と下部分からなり、この変化位置は、フィン構造の側壁と基板の主表面の角度８５度のところにあり、上部分は、この基板の主表面と実質上、垂直な側壁、及び、第一幅を有する頂面を有し、下部分は、上部分の両側のテーパ型側壁、及び、第一幅より大きい第二幅を有する底部を有する。複数の分離構造は、それぞれ、基板の主表面から、変化位置上の点に延伸する。 （もっと読む）

【課題】半導体デバイスの絶縁構造の構造、および、形成方法を提供する。
【解決手段】当該絶縁構造は、底部が最上部よりも広くなっており、半導体デバイスの大きさを調整できる。第１のエッチングプロセスが、第１のトレンチ部分２２６を形成するために用いられ、第２のエッチングプロセスまたは酸化工程が、第１のトレンチ部分２２６の下に第２のトレンチ部分２２８を形成するために用いられる。第２のトレンチ部分は、第１のトレンチ部分よりも広い。一形態では、下地膜２２２が、第１のトレンチ部分の間、第１のトレンチ部分の側壁上に形成されてもよい（この第１のトレンチ部分は、第２のエッチングプロセスの間、第１のトレンチ部分の側壁を保護する）。あるいは、他の形態では、下地膜２２２が、第１のトレンチ部分の側壁上に堆積されていてもよい。 （もっと読む）

【課題】埋め込み層を有するＳＯＩ基板を従来に比して安価に、そして寸法を小さくすることができる半導体装置を提供する。
【解決手段】半導体装置は、ｐ型のシリコン基板１０の内部に部分的に形成された平板状の空洞１１の内部、およびシリコン基板１０の表面から空洞１１に到達するように形成される膜形成用溝１２の内部に形成される絶縁膜１５と、空洞１１および膜形成用溝１２の周縁部に形成されるｎ型埋め込み層１４と、を備える。 （もっと読む）

【課題】トレンチ溝を挟んで隣接する同一の導電型の拡散層同士の間の耐圧の低下を防止できるようにする。
【解決手段】半導体基板１００には、ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとが形成されている。ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとは、該ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとを電気的に分離するための絶縁膜が充填された第１のトレンチ溝１０５によって区画されている。第１のトレンチ溝１０５は、その底部の幅が上部の幅よりも大きい。これにより、ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとの間の耐圧の劣化を防止することができる。 （もっと読む）

【課題】薄膜ＢＯＸ−ＳＯＩ基板に形成される電界効果型トランジスタの信頼性および動作特性の劣化を防ぐことのできる技術を提供する。
【解決手段】薄膜ＢＯＸ−ＳＯＩ基板の主面上に所定の間隔で配置されたｎウェルｎｗおよびｐウェルｐｗが形成されており、ｐウェルｐｗに形成されたｎＭＩＳ１ｎは、ＳＯＩ層１ｉの主面上に所定の距離を隔てて積み上げられた半導体層に形成された一対のｎ型ソース・ドレイン領域２ｎと、一対のｎ型ソース・ドレイン領域２ｎに挟まれたゲート絶縁膜３、ゲート電極４、およびサイドウォール５とを有しており、ｎウェルｎｗとｐウェルｐｗとの間に素子分離１０を形成し、素子分離１０の側端部が、ｎ型ソース・ドレイン領域２ｎの側端部（ＢＯＸ層１ｂの側壁部）よりもゲート電極４側に広がっている。 （もっと読む）

【課題】 ＳＯＩウェーハを使用する集積化半導体装置の結晶欠陥の低減、耐圧向上、リーク電流の低減が要求されている。
【解決手段】 ＳＯＩウェーハにトレンチ１６を形成する時に、トレンチ１６の底に傾斜面１７を有するように半導体層１３を残存させる。この傾斜面１７に沿って厚いシリコン酸化膜（第２の絶縁膜）２５ａを形成する。この厚いシリコン酸化膜（第２の絶縁膜）２５ａによって埋込み絶縁層１２と半導体層１３との界面への酸素の侵入を防ぐ。 （もっと読む）

【課題】素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑制する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１内に形成された第１素子領域９、半導体基板１に埋め込まれて第１素子領域９を分離する第１素子分離領域４を有し、印加される電圧が第１レベルで動作を行うメモリ回路領域と、半導体基板内１に形成された第２素子領域１５、半導体基板１に埋め込まれて第２素子領域１５を分離する第２素子分離領域１２を有し、印加される電圧が第１レベルよりも大きい第２レベルで動作を行う周辺回路領域とを備え、第１素子分離領域４の溝下方の側面と半導体基板１に垂直な平面のなす第１のテーパー角度は、第２素子分離領域１２の溝下方の側面と半導体基板１に垂直な平面のなす第２のテーパー角度よりも大きい。 （もっと読む）

【課題】拡大された底部トレンチに、確実に分離膜を充填することで、トレンチ分離の縮小効果を維持しつ、高耐圧の分離膜を形成する技術を提供することを課題とする。
【解決手段】基板に形成された上部トレンチと前記上部トレンチの下に形成された底部トレンチとからなるトレンチを備え、前記底部トレンチが、前記上部トレンチより広い幅を有し、かつＳＯＧ膜又は熱酸化膜で埋め込まれ、前記上部トレンチが酸化膜で埋め込まれていることを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】SOI基板を用いたパワー半導体装置において、漏れ電流によるデバイス特性の劣化を防止した誘電体分離型の半導体装置を高い製品歩留まりで提供する。
【解決手段】本発明に係る半導体装置は、SOI基板を用い前記SOI基板中の中間絶縁膜と閉ループのトレンチとによって区画分離された誘電体分離型の半導体装置であって、前記トレンチの内壁は該トレンチを挟んで互いに接触していない側壁絶縁膜によるトレンチ側壁部と前記中間絶縁膜によるトレンチ底部とで構成されており、前記トレンチ側壁部は側壁平面部と側壁曲面部とを有し、前記側壁平面部が前記側壁曲面部を介して前記トレンチ底部と接続しており、前記側壁曲面部は前記トレンチの内部に向かって凸状の曲面であり、かつ該曲面の曲率半径が0.2μm以上10μm以下である。 （もっと読む）

【課題】開口幅の異なる複数のトレンチ３を有する半導体装置の製造方法において、従来の半導体装置の製造方法より各トレンチ３で半導体基板１表面に対する側壁角度のばらつきを抑制する。
【解決手段】半導体基板１に対して、マスク２の形状に対応した開口幅の異なる複数のトレンチ３を形成するトレンチ形成工程を行う。そして、複数のトレンチ３の内壁に、ポリマー膜４より反応性イオンエッチングに対する耐性が強い保護膜５を形成する工程と、ポリマー膜４を成膜するポリマー膜成膜工程とを有するトレンチ保護膜形成工程を行う。そして、トレンチ形成工程と、トレンチ保護膜形成工程とを交互に繰り返すことによりトレンチを深くする。 （もっと読む）