【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。 （もっと読む）

【課題】半導体記憶装置に適するトランジスタ構造及びその製作方法の提供。
【解決手段】デュアルチャネルトランジスタ５０は、少なくとも、第一方向に沿って伸展する第一ＳＴＩ（シャロートレンチアイソレーション）と第二方向に沿って伸展する第二ＳＴＩにより分離され、第一ＳＴＩと第二ＳＴＩが交差する半導体アイランド２２と、第二方向に沿って伸展し、半導体アイランドの表面から内側に向かって凹んだゲートトレンチ２６と、第二方向に沿って伸展し、ゲートトレンチ内に設けられたゲート３０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第一ソース／ドレイン領域と、第一ソース／ドレイン領域の間に設けられた第一Ｕ字型チャネル領域６０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第二ソース／ドレイン領域と、第二ソース／ドレイン領域の間に設けられた第二Ｕ字型チャネル領域６２とを備える。 （もっと読む）

【目的】半導体製造プロセスを提供する。
【解決手段】先ず、ウエハを提供し、ウエハ上に材料層及び露光されたフォトレジスト層が形成され、ウエハはセンターエリア及びエッジエリアを有する。その後、露光されたフォトレジスト層の特性を変化させ、センターエリア内の露光されたフォトレジスト層の最小加工寸法をエッジエリア内の露光されたフォトレジストの最小加工寸法と異ならせる。露光されたフォトレジスト層のエッジプロパティを変化させた後、露光されたフォトレジスト層をマスクとして使用することによりウエハにエッチングプロセスを行い、ウエハ上に形成された均一な最小加工寸法を有するパターン化材料層を形成する。 （もっと読む）

【課題】アラインメントコントラスト及び正確性を改善するための新しい解決策を提供する。
【解決手段】
アラインメントマーク配置は、基板上にある複数の互いに平行な第一ストライプを含み、各第一ストライプは第一サイズを有する第一アラインメントパターンと、第一アラインメントパターンの真上に設けられ、第一アラインメントパターンと重なる複数の互いに平行な第二ストライプを含み、各第二ストライプは、第一アラインメントパターンの各第一ストライプの第一サイズより大きい第二サイズを有する第二アラインメントパターンとを含む。 （もっと読む）

【課題】Ｕ字型の底部を有するフローティングゲートを備える２ビットメモリ構造及びその製作方法を提供する。
【解決手段】メモリ構造は、基板５０と、基板５０上に設けられる制御ゲート７０と、制御ゲート７０の両側に設けられ、それぞれ基板５０に埋まったＵ字型の底部５７を備える複数のフローティングゲート７４と、制御ゲート７０と基板５０の間に設けられる第一誘電層５２と、フローティングゲート７４のＵ字型底部と基板５０の間に設けられる第二誘電層６２と、制御ゲート７０とフローティングゲート７４の間に設けられる第三誘電層６８と、フローティングゲートチャネル８０の周りに設けられるローカルドープ領域５８と、基板５０の中でフローティングゲート７４の一方の側に設けられるソース／ドレイン領域７６と含む。 （もっと読む）

【課題】解像度と歩留まりを向上するため、光源のＴＥ／ＴＭ偏光電力比を制御するフィードバックシステムと方法を提供する。
【解決手段】マスク１８には特別に設計されたマーク２０が設置されている。マークとマスクを光源１０から発せられた入射光１１で照射し、入射光の反射光１１”、または屈折光１１’を検出してパラメータを取得する。プロセッサはパラメータを計算し、入射光１１のＴＥ／ＴＭ偏光電力比を取得する。その後、信号を偏光変換器１６に入力する。光源のＴＥ／ＴＭ偏光電力比はそれによって制御される。 （もっと読む）

【課題】マスク及びその設計方法を提供することを目的とする。
【解決手段】マスクは、光線を遮光する遮光区と、光線を透過させる透光区とを備えている。遮光区は、格子定数を有する複数のフォトニック結晶を含み、格子定数の光線の波長に対する比率はフォトニック結晶のバンドギャップ内の特定値である。 （もっと読む）

【課題】ＤＲＡＭ周辺回路の低電圧Ｐ＋ゲートＭＯＳトランジスタ素子の性能と、高電圧Ｎ＋ゲートＭＯＳトランジスタ素子のゲート酸化膜の信頼性とを兼ね備えたＮＭＯＳトランジスタ素子を提供する。
【解決手段】ＤＲＡＭ素子は、第一リセスゲートが設けられたメモリアレイ領域、及び第二リセスゲートが設けられた周辺回路領域を有しており、前記第一リセスゲート及び第二リセスゲートがはめ込まれている半導体基板と、前記第一リセスゲートと前記半導体基板との間に設けられた、均一な厚さの第一ゲート酸化膜と、前記第二リセスゲートと前記半導体基板との間に設けられた、不均一な厚さの第二ゲート酸化膜とを含む。 （もっと読む）

【課題】従来のＯＰＣ法で補正できない箇所を補正できるような、改良されたフォトマスクレイアウトパターンを提供する。
【解決手段】フォトマスクレイアウトパターンは、第一ラインパターンと、第一ラインパターンと平行に設けられている第二ラインパターンと、第一ラインパターンと第二ラインパターンを接続する中間領域とを含むＨ字型パターンを有する。中間領域内には複数の不透明ラインとスペースパターンが設けられている。 （もっと読む）

【課題】従来よりも細いひれ状構造を有する自己整合式ＦｉｎＦＥＴ装置の製作方法を提供する。
【解決手段】自己整合式ＦｉｎＦＥＴ装置の製造方法では、半導体基板を設け、半導体基板の上にパターンのあるハードマスクを形成し、半導体基板のハードマスクに覆われる領域を能動領域とし、能動領域の中間部をゲート領域とし、半導体基板のハードマスクに覆われない領域をエッチングして溝を形成し、半導体基板のハードマスクに覆われない領域をひれ状構造にし、溝の中に絶縁材料層を埋め込み、溝の中、ゲート領域の両側にある絶縁材料層を一部エッチバックし、ゲート領域のひれ状構造の上部を露出させ、ゲート領域のひれ状構造上部の側壁を等方性エッチングして細くし、ハードマスクを除去し、ゲート材料層でゲート領域の両側の溝を埋め込んでゲート領域を被覆するステップからなる。 （もっと読む）