【課題】高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとの両方について良好な特性を得るための技術を提供する。
【解決手段】高耐圧領域に高耐圧トランジスタが形成され、低耐圧領域に低耐圧トランジスタが形成される半導体装置の製造方法が提供される。当該半導体装置の製造方法は、シリコン基板１の表面に、熱酸化膜２とシリコン窒化膜３を形成する工程と、高耐圧領域、低耐圧領域のそれぞれにおいて熱酸化膜２とシリコン窒化膜３に開口を形成する工程と、該開口を通じてシリコン基板１をエッチングしてトレンチ１１、１２を形成する工程と、トレンチ１１、１２に埋め込み酸化膜１４を埋め込む工程と、熱酸化膜２とシリコン窒化膜３を除去する工程と、厚いゲート酸化膜１５と薄いゲート酸化膜１６とを形成する工程とを備えている。トレンチ１２のテーパー部分８ａの深さが、トレンチ１１のテーパー部分５ａの深さよりも浅い。 （もっと読む）

【課題】トレンチ分離構造の上面の周縁部にディボットが形成されても、このディボットに起因するゲート絶縁膜の破壊を防止することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、トレンチ分離構造２０Ｂと、トレンチ分離構造２０Ｂで区画される活性領域上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０の上面からトレンチ分離構造２０Ｂの上面まで延在するゲート電極層３１と、ゲート電極層３１の両側に形成された第１及び第２の不純物拡散領域１３Ｄ，１３Ｓとを備える。ゲート電極層３１は、ゲート絶縁膜３０と第１の不純物拡散領域１３Ｄとの間の領域に貫通孔３１ｈを有し、貫通孔３１ｈは、トレンチ分離構造２０Ｂの上面の周縁部の直上に形成されている。 （もっと読む）

【課題】アモルファスカーボン膜などの酸化によりパターン精度が劣化する材料からなるハードマスク膜上に保護膜とマスク膜の積層膜を形成し、マスク膜をダブルパターニング技術を用いてパターニングすると、保護膜も２回のエッチングに曝されて、保護膜としての機能が損なわれ、パターニングに使用する有機膜除去のアッシングの際に、ハードマスク膜が酸化されてパターン精度が劣化し、忠実なパターン転写ができなくなる。
【解決手段】マスク膜６の２回目のエッチングの際に、パターニングに用いる有機膜（反射防止膜７ｂ、８ｂ）をマスク膜６表面は露出するが、保護膜５表面は露出しないようにエッチングし、マスク膜６のみを選択的にパターニングすることで、その後の残存する有機膜のアッシング除去に際して、ハードマスク膜４を酸化から保護する保護膜５の機能を確保でき、パターン転写の忠実性を確保できる。 （もっと読む）

【課題】本発明は、ダミー材料の除去により形成される溝や孔に容易にトップラウンドを設けることができるドライエッチング方法を提供する。
【解決手段】本発明は、層間酸化膜に周囲を囲まれたダミー材料を除去することにより溝または孔を形成するドライエッチング方法において、前記ダミー材料を所定の深さまでエッチングし、前記エッチング後に等方性エッチングを行い、等方性エッチング後に前記ダミー材料の残りを除去することを特徴とするドライエッチング方法である。 （もっと読む）

【課題】ＤＨＦ処理後に実施されるＨＰＭ処理またはＡＰＭ処理を、良好に行うことができる半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、槽内で、シリコン基板を含むウエハを希フッ酸処理する工程と、槽内に水を導入して、槽内から希フッ酸を排出する工程と、槽内から希フッ酸が排出された後、温水の導入時点が、Ｈ_２Ｏ_２の導入時点と同時かＨ_２Ｏ_２の導入時点よりも遅くなるように、槽内に、Ｈ_２Ｏ_２と、上記水よりも温度の高い温水とを導入する工程とを有する。 （もっと読む）

【課題】製造プロセスが複雑になるといったことを防ぎつつ、ｎ型及びｐ型ＭＯＳトランジスタについて両方の性能を向上させた半導体装置を提供する。
【解決手段】半導体基板１の面内に、ｎ型ＭＯＳトランジスタと、ｐ型ＭＯＳトランジスタとを備える半導体装置であって、ｎ型ＭＯＳ型トランジスタが形成される第１の拡散層２ａの間を絶縁分離する第１の絶縁層３ａと、ｐ型ＭＯＳ型トランジスタが形成される第２の拡散層２ｃの間を絶縁分離する第２の絶縁層３ｂとを備え、第１の絶縁層３ａは、半導体基板１の表層に形成された第１の溝部４ａに、シリコン窒化膜５と、このシリコン窒化膜５の上にシリコン酸化膜６とを埋め込むことによって形成され、第２の絶縁層３ｂは、半導体基板１の表層に第１の溝部４ａよりも幅広となるように形成された第２の溝部４ｂに、シリコン酸化膜６を埋め込むことによって形成されている。 （もっと読む）

【課題】 素子特性の劣化を抑制する。
【解決手段】 実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。 （もっと読む）

【課題】塗布法を用いて形成される酸化膜を溝の内部に充填した溝型の素子分離部を有する半導体装置において、溝の内部におけるボイドの発生を抑制して、埋め込み不良を低減することのできる技術を提供する。
【解決手段】０．２μｍ以下の溝幅を有する溝４Ｓの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも高く、かつ１．０μｍ以上の溝幅を有する溝４Ｌの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも低くなるように、半導体基板１の主面上にポリシラザン膜を形成し、続いて、３００℃以上の熱処理を行うことにより、ポリシラザン膜を酸化シリコン（ＳｉＯ_２）からなる第１埋め込み膜８へ転化すると同時に、溝４Ｓの上部に局所的に生じたボイドを消滅させる。 （もっと読む）

【課題】溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタにおいて、所望する動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部ＳＩＯを、溝型素子分離膜６Ｌ，６Ｓと、溝型素子分離膜６Ｌ，６Ｓの上面に形成されたシリコン膜またはシリコン酸化膜からなる厚さ１０〜２０ｎｍの拡散防止膜２０と、拡散防止膜２０の上面に形成された厚さ０．５〜２ｎｍのシリコン酸化膜２１Ｌ，２１Ｓとから構成し、拡散防止膜２０の組成をＳｉＯｘ（０≦ｘ＜２）とし、溝型素子分離膜６Ｌ，６Ｓおよびシリコン酸化膜２１Ｌ，２１Ｓの組成をＳｉＯ_２とする。 （もっと読む）

【課題】半導体基板の結晶性の悪化を招くことなく、素子分離トレンチの幅を小さくできる半導体装置の製造方法を提供する。
【解決手段】マスク用窒化膜５１およびパッド酸化膜５２からなるハードマスクを用いて、シリコン基板２がエッチングされることにより、素子分離トレンチ２１が形成される。素子分離トレンチ２１の内面に熱酸化法によりライナー酸化膜２２が形成される。続いて、半導体基板２を窒素雰囲気中に配置して、半導体基板２が熱処理される。熱処理後に、エッチングにより、ライナー酸化膜２２が薄膜化される。そして、ＨＤＰ−ＣＶＤ法により、絶縁物２３が素子分離トレンチ２１内に埋め込まれる。 （もっと読む）

【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。 （もっと読む）

【課題】半導体基板中に形成した素子分離溝の上部角部への電界集中によるトランジスタの電気的特性の劣化を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１に半導体基板１表面とは異なる結晶面方位有する素子分離溝２を形成する工程と、半導体基板１上に酸素ラジカル発生を促進する金属３又は酸素ラジカル発生を促進する金属３を含む膜を堆積する工程と、半導体基板１を酸化する工程と、金属または金属を含む膜を除去する工程とを有する。 （もっと読む）

【課題】プラズマエッチングチャンバ内でデュアルドープゲート構造をエッチングするための方法を提供する。
【解決手段】エッチングされるポリシリコンフィルムを保護するパターンを設ける工程、次いで、プラズマが点火され、保護されていないポリシリコンフィルムのほぼすべてがエッチングされる。次いで、シリコン含有ガスを導入しつつポリシリコンフィルムの残りをエッチングする。また、エッチング処理中にシリコン含有ガスを導入するよう構成されたエッチングチャンバ。 （もっと読む）

【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法では、まず支持基板ＳＳと、埋め込み絶縁膜ＢＯＸと半導体層ＳＬとがこの順で積層された構成を有する半導体基板ＳＵＢが準備される。半導体層ＳＬの主表面に、導電部分を有する素子が完成される。上記素子を平面視において取り囲む溝ＤＴＲが、半導体層ＳＬの主表面から埋め込み絶縁膜ＢＯＸに達するように形成される。上記素子上を覆うように、かつ溝ＤＴＲ内に中空を形成するように素子上および溝ＤＴＲ内に第１の絶縁膜（層間絶縁膜ＩＩ）が形成される。上記第１の絶縁膜に素子の導電部分に達する孔であるコンタクトホールＣＨが形成される。 （もっと読む）

【課題】 酸化物層を有する半導体部品を提供する。
【解決手段】 酸化物層を有する半導体部品。一実施形態は、第１の半導体領域と第２の半導体領域とを含む。酸化物層は、第１および第２の半導体領域間に配置される。第１の半導体領域および酸化物層が第１の半導体−酸化物界面を形成する。第２の半導体領域および酸化物層が第２の半導体−酸化物界面を形成する。酸化物層は塩素濃度を有し、塩素濃度は、第１の半導体−酸化物界面の領域における第１の極大点と、第２の半導体−酸化物界面の領域における第２の極大点とを有する。 （もっと読む）

【課題】ＳＯＩデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制することが可能で、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置の製造方法を提供する。
【解決手段】各ＭＯＳトランジスタＴＲ１の間に設けられた部分分離絶縁膜５ｂ内におよそ一定の間隔を置いて、素子としての機能を有しないダミー領域ＤＭ１を形成する。これにより、部分分離絶縁膜５ｂ下のシリコン層３ｂよりも抵抗値の低いダミー領域ＤＭ１の占める割合が増加して、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。 （もっと読む）

【課題】ナローチャネル特性の劣化を抑制する。
【解決手段】素子分離領域ＳＴＩは、半導体基板１００に形成されたトレンチ１０４内に設けられており、トレンチ１０４の側壁上に形成された下地絶縁膜１０５を有している。素子形成領域１００ａ上にはゲート絶縁膜１１２が形成されており、ゲート絶縁膜１１２は高誘電率膜１１０を有している。高誘電率膜１１０の第１の部分１１０ａは、素子形成領域１００ａにおける上面上に形成されており、高誘電率膜１１０の第２の部分１１０ｂは、素子形成領域における上部側面１０４ａ上に下地絶縁膜１０５を介して形成されている。第２の部分１１０ｂと下地絶縁膜１０５との間には、ＭＩＳトランジスタの閾値電圧を変更する金属を含有する第１のキャップ膜１０６が設けられている。 （もっと読む）

【課題】 特性の優れた高耐圧トランジスタを形成することができる素子分離膜の形成方法を提供する。
【解決手段】
基板上にまず先にゲート酸化膜１０２を形成しておき、その上にＣＭＰストッパ膜１０４を形成後、ゲート酸化膜とＣＭＰストッパ膜をエッチングし、半導体基板をエッチングしてトレンチ１０８を形成する。また、トレンチ内をフィールド絶縁膜で充填する前に、ライナー絶縁膜１１２をトレンチ内壁に形成し、ＣＭＰストッパ膜の下のゲート酸化膜の側面の凹み部分をライナー絶縁膜で埋め込むことにより、ゲート酸化膜の側方の素子分離膜に空隙（ボイド）が形成されるのを抑止する。 （もっと読む）

【課題】高耐圧の電界効果トランジスタを有する半導体装置のキンク現象を抑制または防止する。
【解決手段】高耐圧ｐＭＩＳＱＨｐ１のチャネル領域のゲート幅方向の両端の溝型の分離部３と半導体基板１Ｓとの境界領域に、高耐圧ｐＭＩＳＱＨｐ１のソースおよびドレイン用のｐ^＋型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ^＋型の半導体領域ＮＶｋを、高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ⁻型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、そのｐ⁻型の半導体領域ＰＶ１，ＰＶ１から離れた位置に配置した。このｎ^＋型の半導体領域ＮＶｋは、溝型の分離部３よりも深い位置まで延在されている。 （もっと読む）

【課題】ＳＯＩ基板のＳＯＩ層と浅溝素子分離との境界部の形状を改善することにより、半導体装置の低消費電力化を実現することのできる技術を提供する。
【解決手段】シリコン基板３の主面とＳＯＩ層１の側面に沿って延びる線とが交差する位置（ＳＯＩエッジ１０）が、浅溝側壁８に沿って延びる線とシリコン基板３の主面に沿って延びる線とが交差する位置（ＳＴＩエッジ９）よりも、浅溝素子分離４と反対方向に後退し、ＳＴＩエッジ９におけるシリコン基板３の角が曲面を有している。 （もっと読む）