半導体装置
【課題】高耐圧の電界効果トランジスタを有する半導体装置のキンク現象を抑制または防止する。
【解決手段】高耐圧pMISQHp1のチャネル領域のゲート幅方向の両端の溝型の分離部3と半導体基板1Sとの境界領域に、高耐圧pMISQHp1のソースおよびドレイン用のp+型の半導体領域P1,P1とは逆の導電型のn+型の半導体領域NVkを、高耐圧pMISQHp1の電界緩和機能を持つp−型の半導体領域PV1,PV1(特にドレイン側)に接しないように、そのp−型の半導体領域PV1,PV1から離れた位置に配置した。このn+型の半導体領域NVkは、溝型の分離部3よりも深い位置まで延在されている。
【解決手段】高耐圧pMISQHp1のチャネル領域のゲート幅方向の両端の溝型の分離部3と半導体基板1Sとの境界領域に、高耐圧pMISQHp1のソースおよびドレイン用のp+型の半導体領域P1,P1とは逆の導電型のn+型の半導体領域NVkを、高耐圧pMISQHp1の電界緩和機能を持つp−型の半導体領域PV1,PV1(特にドレイン側)に接しないように、そのp−型の半導体領域PV1,PV1から離れた位置に配置した。このn+型の半導体領域NVkは、溝型の分離部3よりも深い位置まで延在されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造技術に関し、特に、高耐圧電界効果トランジスタを有する半導体装置およびその製造技術に関するものである。
【背景技術】
【0002】
近年、半導体装置では、素子分離構造として、分離幅を小さくできる等、素子集積度を向上させる上で有利なSTI(Shallow Trench Isolation)またはSGI(Shallow Groove Isolation)と称する溝型の分離構造が採用されている。しかし、素子サイズが小さく、印加電圧の低い、低耐圧MIS・FETのチャネル領域を溝型の分離部で規定すると、正常なターンオン波形の他に、異常なキンク現象が生じ易くなる。キンク現象は、ドレイン電流のドレイン電圧依存性を測定したときに、ドレイン電流が、ある電圧値から不規則なこぶ状に変化し、階段状の波形が形成される現象である。低耐圧MIS・FETで上記キンク現象が生じる主な原因は、半導体基板の主面と上記溝型の分離部の側面とのなす肩部に、溝型の分離部からの機械的な応力が集中し、その肩部のシリコンの格子定数が変化する結果、その肩部でのキャリアの移動度が部分的に上昇してしまうことによるものであることが知られている。
【0003】
このように、低耐圧MIS・FETのキンク発生の原因は、分離部の側壁の半導体基板の肩部の形状が急峻であるためなので、その肩部に丸みを持たせることがキンク現象の対策の主流となっている。
【0004】
また、それ以外の低耐圧MIS・FETのキンク対策として、例えば特開平9−237829号公報には、溝型の分離部と半導体基板との境界部にウエルと同一導電型の高濃度の不純物領域を設ける技術が開示されている(特許文献1参照)。
【0005】
また、例えば特開2001−144189号公報には、トレンチ素子分離領域により区画された低耐圧MOSFETにおいて、チャネル領域の中央部をしきい値電圧が低いp−型のチャネル領域にし、トレンチ素子分離領域との境界近傍の両端部分をそれぞれしきい値電圧の高いp+型のチャネル領域にする技術が開示されている(特許文献2参照)。
【0006】
また、例えば特開平10−65153号公報には、溝型の素子分離膜により画定された活性領域の外周部に、低耐圧MIS・FETのソース/ドレイン接合より浅く、チャネル領域と同一導電型で、チャネル領域より高濃度の不純物層を設ける技術が開示されている(特許文献3参照)。
【0007】
また、例えば特開2001−160623号公報には、トレンチ素子分離法で形成された素子分離膜で画定された活性領域に低耐圧MOSFETを形成し、そのMOSFETのゲート電極下の活性領域のチャネルエッジ部分が、ソース・ドレイン領域を形成するための高濃度不純物イオンの注入領域の外に配置されるようにし、チャネルエッジが動作部から外れるようにすることでキンク現象を防止する技術が開示されている(特許文献4参照)。
【0008】
また、キンク現象のさらに他の対策方法として、nチャネル型のMOS・FETにおいて、溝型の分離部と接する半導体基板とのエッジ部に窒素をイオン注入してSiN領域を形成することにより、エッジ部でのホウ素の濃度低下を防ぎ、キンク現象に起因するリーク電流を低減する方法や溝型の分離部近傍の酸化膜を厚くすることによりキンク現象を改善する方法等が提案されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開平9−237829号公報
【特許文献2】特開2001−144189号公報
【特許文献3】特開平10−65153号公報
【特許文献4】特開2001−160623号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
ところで、高耐圧MIS・FETでも上記キンク現象が生じるが、その原因が低耐圧MIS・FETで生じるキンク現象とは異なっており、高耐圧MIS・FETの場合、上記半導体基板の肩部に丸みを形成するだけではキンク現象を充分に抑制することができない、という問題があることを本発明者は新たに見出した。従って、後述するように高耐圧MIS・FETにおいて、如何にしてキンク現象を抑制するかが重要な課題となっている。
【0011】
本発明の目的は、高耐圧電界効果トランジスタのキンク現象を抑制または防止することのできる技術を提供することにある。
【0012】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
すなわち、本発明は、高耐圧電界効果トランジスタのゲート幅方向の両端の分離部と半導体基板との境界領域に、高耐圧電界効果トランジスタのドレイン用の半導体領域とは逆の導電型の半導体領域であってチャネル領域よりも不純物濃度の高い領域を設け、その不純物濃度の高い領域を、高耐圧電界効果トランジスタのドレイン用の半導体領域から離して配置するものである。
【発明の効果】
【0015】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0016】
すなわち、高耐圧電界効果トランジスタでのキンク現象を抑制または防止することができる。また、高耐圧電界効果トランジスタを有する半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【0017】
【図1】本発明の一実施の形態である半導体装置の高耐圧電界効果トランジスタの要部平面図である。
【図2】図1と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和用の半導体領域と主要部の半導体領域との配置関係を示した要部平面図である。
【図3】図1と同一箇所の平面図であって特に高耐圧電界効果トランジスタのゲート電極と活性領域と主要部の半導体領域との配置関係を示した要部平面図である。
【図4】図1と同一箇所の平面図であって特に分離領域および活性領域を示した要部平面図である。
【図5】図1〜図4のX1−X1線の断面図である。
【図6】図1〜図4のX2−X2線の断面図である。
【図7】図1〜図4のY1−Y1線の断面図である。
【図8】高耐圧電界効果トランジスタを用いた回路の一例の回路図である。
【図9】高耐圧電界効果トランジスタを用いた回路の他の例の回路図である。
【図10】本発明の他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例の要部平面図である。
【図11】図10と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和機能を持つ半導体領域と、ソース用のp+型の半導体領域と、n+型の半導体領域との配置関係を示した要部平面図である。
【図12】図10と同一箇所の平面図であって特に高耐圧電界効果トランジスタのゲート電極と活性領域とn+型の半導体領域との配置関係を示した要部平面図である。
【図13】図10と同一箇所の平面図であって特に分離領域および活性領域を示した要部平面図である。
【図14】図10〜図13のX3−X3線の断面図である。
【図15】図10〜図13のX4−X4線の断面図である。
【図16】本発明の一実施の形態である半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図17】図16と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図18】図16と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図19】図16〜図18の要部拡大断面図である。
【図20】図16〜図19に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図21】図20と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図22】図20と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図23】図20〜図22の要部拡大断面図である。
【図24】図20〜図22に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図25】図24と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図26】図24と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図27】図24〜図26の要部拡大断面図である。
【図28】図23〜図27に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図29】図28と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図30】図28と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図31】図28〜図30に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図32】図31と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図33】図31と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図34】図31〜図33に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図35】図34と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図36】図34と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図37】図34〜図36に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図38】図37と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図39】図37と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図40】図37〜図39に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図41】図40と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図42】図40と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図43】図40〜図42に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図44】図43と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図45】図43と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図46】図43〜図45に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図47】図46と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図48】図46と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図49】図46〜図48に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図50】図49と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図51】図49と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図52】図49〜図51に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図53】図52と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図54】図52と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図55】図52〜図54に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図56】図55と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図57】図55と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図58】図55〜図57に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図59】図58と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図60】図58と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図61】図58〜図60に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図62】図61と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図63】図61と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図64】本発明の他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例の要部平面図である。
【図65】図64と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和機能を持つp−型の半導体領域とカウンタードープ領域との配置関係を示した要部平面図である。
【図66】図64と同一箇所の平面図であって特に高耐圧電界効果トランジスタの各半導体領域の様子を示した要部平面図である。
【図67】図64と同一箇所の平面図であって活性領域内における半導体領域の様子を示した要部平面図である。
【図68】図64〜図67のX5−X5線の断面図である。
【図69】図64〜図67のX6−X6線の断面図である。
【図70】図64〜図67のY4−Y4線の断面図である。
【図71】図64の高耐圧電界効果トランジスタを複数配置した場合の一例の要部平面図である。
【図72】本発明のさらに他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例の要部平面図である。
【図73】図72と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和機能を持つp−型の半導体領域とカウンタードープ領域との配置関係を示した要部平面図である。
【図74】図72と同一箇所の平面図であって特に高耐圧電界効果トランジスタの各半導体領域の様子を示した要部平面図である。
【図75】図72と同一箇所の平面図であって特に活性領域内における半導体領域の様子を示した要部平面図である。
【図76】図72〜図75のX7−X7線の断面図である。
【図77】図72〜図75のX8−X8線の断面図である。
【図78】本発明の一実施の形態である半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の要部断面図である。
【図79】図78と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第4形成領域の要部断面図である。
【図80】図78と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図81】図78〜図80に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の要部断面図である。
【図82】図81と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第4形成領域の要部断面図である。
【図83】図81と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図84】図81〜図83に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の要部断面図である。
【図85】図84と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第4形成領域の要部断面図である。
【図86】図84と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図87】図84〜図86に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の図64〜図67のX5−X5線に相当する箇所を含む断面図である。
【図88】図87と同一製造工程であって図64〜図67のX6−X6線に相当する箇所を含む断面図である。
【図89】図87と同一製造工程であって図72〜図75のX7−X7線に相当する箇所を含む断面図である。
【図90】図87と同一製造工程であって図72〜図75のX8−X8線に相当する箇所を含む断面図である。
【図91】図87と同一製造工程であって図64〜図67のY4−Y4線または図72〜図75のY5−Y5線に相当する断面図である。
【図92】図87と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図93】図87〜図92に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の図64〜図67のX5−X5線に相当する箇所を含む断面図である。
【図94】図93と同一製造工程であって図64〜図67のX6−X6線に相当する箇所を含む断面図である。
【図95】図93と同一製造工程であって図72〜図75のX7−X7線に相当する箇所を含む断面図である。
【図96】図93と同一製造工程であって図72〜図75のX8−X8線に相当する箇所を含む断面図である。
【図97】図93と同一製造工程であって図64〜図67のY4−Y4線または図72〜図75のY5−Y5線に相当する断面図である。
【図98】図93と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図99】図93〜図99に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の図64〜図67のX5−X5線に相当する箇所を含む断面図である。
【図100】図99と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第4形成領域の要部断面図である。
【図101】図99と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図102】本発明のさらに他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例であって図64〜図67のX5−X5線に相当する箇所の断面図である。
【図103】図102の高耐圧電界効果トランジスタであって図64〜図67のX6−X6線に相当する箇所の断面図である。
【図104】図102の高耐圧電界効果トランジスタであって図64〜図67のY4−Y4線に相当する箇所の断面図である。
【図105】本発明のさらに他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例であって図72〜図75のX7−X7線に相当する箇所の断面図である。
【図106】図105の高耐圧電界効果トランジスタであって図72〜図75のX8−X8線に相当する箇所の断面図である。
【図107】高耐圧電界効果トランジスタで生じたキンク波形の波形図である。
【図108】図107のキンク波形の説明図である。
【図109】キンク対策の無い高耐圧電界効果トランジスタの要部平面図である。
【図110】図109のY50−Y50線の断面図である。
【図111】本発明の一実施の形態である半導体装置の図1の高耐圧電界効果トランジスタを複数配置した場合の一例の要部平面図である。
【発明を実施するための形態】
【0018】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、電界効果トランジスタであるMIS・FET(Metal Insulator Semiconductor・Field Effect Transistor)をMISと略し、nチャネル型MISをnMISと略し、pチャネル型MISをpMISと略す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、上記のMISの中で、相対的に高い電圧で駆動するMISを高耐圧MISと称し、相対的に低い電圧で駆動するMISを低耐圧MISと称する。高耐圧MISはそのドレイン領域に、例えば40V程度の電位が加えられて動作するMISであり、耐圧100Vを実現可能な構造とされている。低耐圧MISはそのドレイン領域に、例えば1.5V程度の電位が加えられて動作するMISである。
【0019】
はじめに、本発明者が新たに見出した高耐圧MISにおける上記キンク現象について説明する。高耐圧MISでも上記キンク現象が生じるが、その原因が低耐圧MISで生じるキンク現象とは異なっており、高耐圧MISの場合、上記半導体基板の肩部に丸みを形成するだけではキンク現象を充分に抑制することができない、という問題があることを本発明者は見出した。
【0020】
図107は、高耐圧MISのゲート電圧VGに対するドレイン電流IDの実際の測定波形の一例を示している。また、図108は、図107の測定波形の説明図を示している。図108の実線Aは、高耐圧MISのチャネル電流を示し、破線Bは、高耐圧MISのチャネル領域の長手方向(ゲート幅方向)の両端部分でのエッジ電流を示している。上記のように特に分離部を溝型で形成した場合、チャネル領域の長手方向両端にストレスや不純物濃度低下によって、その両端の活性領域と分離部との境界部に沿って微小なリーク電流(〜μA)が流れ、キンク現象が生じている。上記のように半導体基板の肩部に丸みを形成するだけでは、高耐圧MISでのキンク現象を充分に抑制できない理由は、高耐圧MISでのキンク現象の原因が、高耐圧MISの持つ特有の構成に起因するものがあり、低耐圧MISのキンク現象の原因とは異なる部分があるからである。
【0021】
第1の理由は、高耐圧MISではゲート絶縁耐圧を確保するためにゲート絶縁膜の厚さを、低耐圧MISのそれよりもはるかに厚くしなければならないが、そのような厚いゲート絶縁膜でも正常に動作させるために、しきい値電圧を低くしなければならず、そのために、チャネル領域の不純物濃度(ドレイン領域とは逆の導電型を形成する不純物の濃度)を低く設定しなければならない。このため、キンク現象が発生し易い。
【0022】
第2の理由は、図109および図110を用いて説明する。図109はキンク対策が適用されていない高耐圧MIS50の一例の平面図、図110は図109のY50−Y50線の断面図をそれぞれ示している。また、符号のV0は、高耐圧MIS50の電界緩和機能を持つ半導体領域、S0はソース領域、D0はドレイン領域を示している。キンク現象はチャネル領域の長手方向(ゲート幅方向)両端の領域Cで発生し易い。これは、次のような理由からである。すなわち、溝型の分離部51の上面がウエットエッチング処理等により半導体基板52の上面よりも窪む(リセス)場合があるが、その場合に、ゲート電極53の両端部と溝型の分離部51の側壁の半導体基板52部分との距離Eが短くなる結果、ゲート電極53による電界が溝型の分離部51の側壁の半導体基板52部分に印加され、その半導体基板52部分にキャリアが誘起され、溝型の分離部51の側壁の半導体基板52部分にもチャネルが形成される。ところが、高耐圧MISでは深いウエル54の不純物濃度プロファイルが半導体基板52の主面から深くなるにつれて次第に低くなるようになっているので、溝型の分離部51の側壁の半導体基板52部分でのしきい値電圧が、半導体基板52の主面部分でのしきい値電圧よりも低くなる。そして、その分離部51の側壁の半導体基板52部分でのチャネル幅は狭いために、飽和電流も少なく、ゲート電極53による電界の印加により、2種類のMIS(半導体基板52の主面部と側壁部)の電流の和として見られ、階段状のキンク波形が発生する。
【0023】
また、上記特許文献1〜3のように、ゲート幅方向両端に高濃度領域を設けることにより、低耐圧MISでのキンク現象を抑制または防止する方法がある。しかし、上記のように高耐圧MISと低耐圧MISとでは構成が異なるし、また、それによりキンク現象の原因に違いがあるので、上記ゲート幅方向の両端に高濃度領域を形成する技術を、ただ単純に高耐圧MISにそのまま適用することはできない。例えば上記特許文献1,2の技術では、高濃度領域をソースおよびドレインに接するように設けているので、そのまま高耐圧MISに適用すると、高耐圧MISに必要なドレイン耐圧を確保できない等のような不具合が生じるからである。
【0024】
(実施の形態1)
図1は本実施の形態1の高耐圧pMISQHp1の一例の要部平面図、図2は図1と同一箇所の平面図であって特に高耐圧pMISQHp1の電界緩和機能を持つp−型の半導体領域PV1とn+型の半導体領域NVkとの配置関係を示した要部平面図、図3は図1と同一箇所の平面図であって特に高耐圧pMISQHp1のゲート電極HGと活性領域Lとn+型の半導体領域NVkとの配置関係を示した要部平面図、図4は図1と同一箇所の平面図であって特に分離領域および活性領域Lを示した要部平面図、図5は図1〜図4のX1−X1線の断面図、図6は図1〜図4のX2−X2線の断面図、図7は図1〜図4のY1−Y1線の断面図をそれぞれ示している。なお、ここでは、高耐圧pMISに本発明を適用した場合について説明するが、p、nの導電型を逆にすることで、高耐圧nMISに適用することもできる。また、図4は平面図であるが図面を見易くするため分離領域にハッチングを付す。また、第1方向Xは、各図の左右横方向であってゲート長方向(チャネル長方向)またはゲート電極HGの短方向を示し、第2方向Yは、上記第1方向Xに直交する方向であり各図の上下縦方向であってゲート幅方向またはゲート電極HGの長手方向を示している。
【0025】
本実施の形態1の半導体装置の高耐圧pMIS(第1、第5、第6高耐圧電界効果トランジスタ)QHp1は、例えば液晶表示装置のドライバ回路や高電流制御を行うモータ制御ドライバ回路等に適用されている。高電位側の電源電圧は、例えば40V程度、低電位(基準電位)側の電源電圧は、例えば1.5(零)Vであり、例えば耐圧100Vを実現可能な構造とされている。
【0026】
半導体基板(以下、単に基板という)1Sは、例えばp型のシリコン(Si)単結晶からなり、その主面(デバイス形成面)には、上記高耐圧pMISQHp1が配置されている。この高耐圧pMISQHp1は、深いn型ウエル(第3、第7、第8半導体領域)DNWと、これに電気的に接続された平面枠状のn+型ウエルNW1とによって平面的にも断面的にも取り囲まれている。これにより、高耐圧pMISQHp1は、基板1Sと電気的に分離されている。深いn型ウエルDNWおよびn+型ウエルNW1には、共に、例えばリン(P)等のような不純物が導入されているが、n+型ウエルNW1の不純物濃度の方が、深いn型ウエルDNWの不純物濃度よりも高くなるようにされている。また、n+型ウエルNW1の上部には、配線層であるメタル配線とのオーミックコンタクトを取るために、さらに不純物濃度の高いn+型の半導体領域N1が形成されている。このn+型の半導体領域N1の上面には、例えばコバルトシリサイド(CoSi2等)のようなシリサイド層2が形成されている。シリサイド層2は、コバルトシリサイドに代えて、チタンシリサイド(TiSi2)、プラチナシリサイド(PtSi2)、ニッケルシリサイド(NiSi2)またはタングステンシリサイド(WSi2)等、各種のシリサイド層を使用しても良い。
【0027】
図4に示すように、上記基板1Sの主面には、素子分離領域として例えばSTI(Shallow trench Isolation)またはSGI(Shallow Groove Isolation)と称する溝型の分離部3が形成されており、これにより活性領域L(L1〜L4)が規定されている。図4において、ハッチングを施した領域が分離部3が形成されている領域である。この溝型の分離部3は、基板1Sの主面に掘られた溝内に、例えば酸化シリコン(SiO2等)のような絶縁膜が埋め込まれることで形成されている。
【0028】
図5〜7に示すように、分離部3の上部に接する基板1Sの肩部(基板1Sの主面と分離部3の上部側面とで形成される角部)は丸みをおびるように形成されている。分離部3を溝型構造とすると、上記基板1Sの肩部に機械的応力が集中するため、その肩部でのシリコンの格子定数が変化し、その肩部でキャリアの移動度が上昇する結果、キンク現象(kink effect)が生じ易いことが知られている。そこで、上記基板1Sの肩部に丸みを形成することにより、その肩部に加わる機械的応力を緩和することができるので、高耐圧pMISQHp1でのキンク現象の発生を抑制できる。しかし、上記のように、この構成のみでは高耐圧MISでのキンク現象を充分に抑制することはできない。なお、分離部3の溝の底部は、上記深いn型ウエルDNWよりも浅い位置で終端されている。
【0029】
このような分離部3で規定された上記活性領域Lのうち、中央の平面帯状の活性領域L1は、上記高耐圧pMISQHp1のチャネルが形成される領域(チャネル領域)を含む領域である。この活性領域L1のチャネル領域には、上記深いn型ウエルDNWが配置されている。すなわち、チャネル領域は非動作時はn型にされている。この活性領域L1のチャネル領域における深いn型ウエルDNWの不純物濃度と、そこに導入される不純物濃度とを制御することにより、高耐圧pMISQHp1のしきい値電圧が決定されている。
【0030】
この中央の活性領域L1の左右の活性領域L2,L3には、高耐圧pMISQp1のソースおよびドレイン用のp+型の半導体領域(第1、第11、第12半導体領域)P1,P1が配置されている。このソースおよびドレイン用のp+型の半導体領域P1,P1は、中央の活性領域L1とその左右の活性領域L2,L3との間の分離部3の存在により、中央の活性領域L1のチャネル領域と分離されているが、そのp+型の半導体領域P1,P2を内包する電界緩和機能を持つp−型の半導体領域(第2半導体領域)PV1,PV1を通じて上記チャネル領域と電気的に接続されている。
【0031】
このp−型の半導体領域PV1,PV1は、平面で見ると、第1方向Xの一端が活性領域L1と活性領域L2,L3との間の分離部3を跨いで活性領域L1側に(すなわち、ゲート電極HG下に)、p−型の半導体領域PV1,PV1の間にチャネル領域分の深いn型ウエルDNWが残されるように、所望の長さ分だけはみ出している。一方、p−型の半導体領域PV1,PV1の第1方向Xの他端および第2方向Yの両端は、上記n+型ウエルNW1に接しない位置で終端している。また、このp−型の半導体領域PV1,PV1は、断面で見ると、その底部が分離部3よりも深い位置まで延びているが、上記深いn型ウエルDNWよりは浅い位置で終端している。このような構成にすることにより、高耐圧pMISQHp1のドレイン耐圧を確保することができる。
【0032】
上記ソースおよびドレイン用のp+型の半導体領域P1,P1およびp−型の半導体領域PV1,PV1には、共に、例えばホウ素(B)等のような不純物が導入されているが、p+型の半導体領域P1,P1の不純物濃度の方が、メタル配線とのオーミックコンタクトを取るために、p−型の半導体領域PV1,PV1の不純物濃度よりも高くなるようにされている。また、ソースおよびドレイン用のp+型の半導体領域P1,P1の上面には、上記シリサイド層2が形成されている。
【0033】
上記中央の活性領域L1上には、活性領域L1の全領域を覆うように高耐圧pMISQHp1のゲート電極HGが配置されている。このゲート電極HGの第2方向Y(ゲート幅方向)の両端は、その一部が上記n+型ウエルNW1に平面的に重なる位置まで延びており、これより、高耐圧pMISQHp1の耐圧を下げることなく、ゲート電極HGが対向する深いn型ウエルDNWの表面に寄生MISが発生するのを抑制または防止することが可能となっている。ゲート電極HGは導体膜から形成されており、例えばリン等をドーピングした低抵抗な多結晶シリコン等からなり、その上面には、上記シリサイド層2が形成されている。本実施の形態1では、このシリサイド層2を図示して示しているが、必ずしも形成されている必要はなく、例えば、ゲート電極HGを、リン等をドーピングした低抵抗な多結晶シリコンのみで形成してもよい。
【0034】
また、ゲート電極HGの側面には、絶縁膜として例えば酸化シリコンからなるサイドウォール5が形成されている。このゲート電極HGと基板1Sの主面との間には、ゲート絶縁膜6が形成されている。ゲート絶縁膜6は、例えば熱酸化法等により基板1Sの主面上に形成された酸化シリコン等からなる絶縁膜6aと、その上に、化学気相成長法(Chemical Vapor Deposition:CVD、ここでは、例えば減圧CVD法)法により堆積された酸化シリコン等からなる絶縁膜6bとの積層膜で形成されている。ゲート絶縁膜6のCVD法で形成された絶縁膜6bは、その外周が平面で見ると、ゲート電極HGの外周から若干はみ出すように形成されている。
【0035】
上記活性領域Lのうち最外周の平面枠状の活性領域L4には、上記n+型の半導体領域N1が配置されている。なお、実際の半導体装置では、活性領域L4、n+型の半導体領域N1およびn+型ウエルNW1は、複数の高耐圧MISを取り囲むのが一般的である。ここでは説明を簡単にするため、1個の高耐圧pMISQHp1を取り囲む様子を例示している。
【0036】
ところで、上記のように高耐圧MISの場合、低耐圧MISでのキンク現象対策として例示された、分離部3の上部に接する基板1Sの肩部(基板1Sの主面と分離部3の上部側面とで形成される角部)に丸みを形成する技術だけでは、キンク現象を充分に抑制することができない。そこで、本実施の形態1では、図1〜図5および図7に示すように、中央の活性領域L1の第2方向Yの両端に、すなわち、高耐圧pMISQHp1のチャネル領域の第2方向Yの両端の溝型の分離部3と基板1Sとの境界領域(特に上記分離部3の側壁に接する基板1S部分)に、上記ソースおよびドレイン用のp+型の半導体領域P1,P1とは逆の導電型のn+型の半導体領域(第4、第13、第14半導体領域)NVkを部分的に形成した。これにより、上記チャネル領域の第2方向Yの両端(すなわち、上記側壁部)でのしきい値電圧を、チャネル領域の中央(すなわち、上記主面部)でのしきい値電圧よりも高くすることができる。すなわち、チャネル領域の中央ではMISが動作し易いのに対して、チャネル領域の第2方向Yの両端ではMISが動作し難くなる。このため、たとえ分離部3の上面が窪んだとしても、上記キンク現象の発生を抑制または防止できる。したがって、高耐圧MISの特性を向上させることができる。なお、ここで、しきい値電圧が高いと表現したが、ここでは高耐圧pMISを例に説明しているので、ソース電位(例えば0V)から見て、負側を高いと表現している。
【0037】
また、低耐圧MISでのキンク現象対策としてチャネル幅方向(第2方向Y)の両端に高濃度領域を形成する技術を、本実施の形態1の高耐圧MISにそのまま適用することはできない。すなわち、本実施の形態1のような高耐圧MISにおいて、低耐圧MISでのキンク現象対策をそのまま踏襲し、n+型の半導体領域NVkとp−型の半導体領域PV1,PV1とを接触させてしまうと高濃度領域が接するため、高耐圧MISに必要なドレイン耐圧を確保できないという問題が生じるからである。特に目標とするドレイン耐圧が高い製品の場合には、チャネル幅方向の両端部の不純物濃度を下げる必要があるので、ただ単純にn+型の半導体領域NVkを配置できないのである。そこで、本実施の形態1では、キンク対策用のn+型の半導体領域NVkが、上記電界緩和機能を持つp−型の半導体領域PV1,PV1(特にドレイン側)に接しないように、p−型の半導体領域PV1,PV1から離された位置に配置されている。これにより、高耐圧pMISQHp1のドレイン耐圧の低下を防止できる。したがって、本実施の形態1によれば、キンク現象の抑制または防止と、ドレイン耐圧の確保との両立が可能である。
【0038】
キンク対策用のn+型の半導体領域NVk1は、活性領域L1と分離部3との双方の領域に跨るように配置されている。このn+型の半導体領域NVkのn型不純物の濃度は、チャネル領域の深いn型ウエルDNWのn型不純物の濃度よりも高く設定されている。また、n+型の半導体領域NVk1は、断面で見ると、基板1Sの主面から分離部3の底部よりも深い位置まで延び、ほぼ上記p+型の半導体領域P1,P1の底部と同程度の深さまで達しているが、上記深いn型ウエルDNWよりは浅い位置で終端されている。このようにキンク対策用のn+型の半導体領域NVk1を分離部3よりも深い位置まで形成することにより、キンク現象の発生を抑制または防止する能力を高めることができる。すなわち、分離部3の上部に接する基板1Sの肩部におけるしきい値を高くすることができるので、キンク現象の発生を抑制することができる。
【0039】
また、ソースおよびドレイン用のp+型の半導体領域P1,P1のうちのソース用のp+型の半導体領域P1の電位が常にn型ウェルDNWと同電位で使用する場合においては、上記キンク対策用のn+型の半導体領域NVkを、そのソース用のp+型の半導体領域P1と接触させても構わない。これにより、キンク対策用のn+型の半導体領域NVkの位置合わせ余裕を増やすことができるので、その配置を容易にすることができる。
【0040】
次に、図8および図9は、高耐圧MISを用いた回路の一例を示している。図8および図9は、高耐圧MISを用いた差動回路を有する定電流回路を示している。図8は、アナログ回路で多用される定電流源押し出し回路を示している。この図8では、定電流源押し出し回路が、ゲート電極と高電位側の電源電位Vccとを共通とする複数の高耐圧nMISQHnで構成されている場合が例示されている。すなわち、電源電位Vccは高耐圧nMISQHnのドレイン領域に印加される。また、図9は、アナログ回路で多用される定電流源引き込み回路を示している。この図9では、定電流源引き込み回路が、ゲート電極と基準電位側の電源電位GNDを共通とする複数の高耐圧pMISQHpで形成されている場合が例示されている。すなわち、電源電位Vccは高耐圧pMISQHpのゲート電極及びドレイン領域に印加される。高電位側の電源電位Vccは、例えば20〜100V程度、基準電位側の電源電位GNDは、例えば0(零)Vである。図8および図9の符号R1,R2は抵抗を示している。これらの回路の場合、キンク現象が特に問題となる。これは、これらの回路では、上記キンク対策を何ら施さないとすると、所定の電流値を高耐圧MISのサイズ(チャネル長およびチャネル幅)で設計しようとしても、実際の電流値が前記チャネル幅方向の両端部(分離部3の側壁部)で流れる電流のため設計値からずれてしまうからである。これに対して、本実施の形態1では、キンク現象を抑制または防止できるので、上記回路の所定の電流値の設計値と実測値との誤差を低減することができる。したがって、これらの回路の特性を向上させることができる。
【0041】
次に、図111は、高耐圧pMISQHp3を複数配置した場合の要部平面図の一例を示している。高耐圧pMISQHp3は、各々のチャネルの方向(電流が流れる方向)が第1方向Xに沿うような状態で隣接して配置されている。互いに隣接する高耐圧pMISQHp3は、ソースおよびドレイン用のp+型の半導体領域P1,P2を共有するように配置されている。そして、n+型の半導体領域N1およびn型ウエルNW1は、その複数の高耐圧pMISQHp3の一群を取り囲むように配置されている。
【0042】
本実施の形態1では微細化により高耐圧pMISQHp3のサイズの縮小を促進する場合においても、n+型の半導体領域NVk1を設けたことによりキンク現象を抑制または防止できるので、高耐圧pMISQHp3のサイズの縮小には有効である。したがって、個々の高耐圧pMISQHp3のサイズ縮小量は小さいとしても全体として大きなサイズ縮小が可能になるので、高耐圧pMISQHp3を有する半導体チップのサイズを大幅に縮小させることができる。
【0043】
(実施の形態2)
前記実施の形態1では、ソースおよびドレインの両方ともがウエルとの間で耐圧を確保できる構成について説明したが、本実施の形態2では、ソース−ウエル間に大きな耐圧を必要としない場合の高耐圧MIS構造の一例を説明する。すなわち、nMISの場合、p型ウェルが共通のGND (pMISの場合はn型ウエルが共通のVcc)に接続されているような回路では、ソース電位がp型ウェル電位と異なるため、ソース−ウエル間の耐圧を確保するために逆バイアス耐圧が必要となるので、ソース側をドレイン側と同じ構造としている。すなわち、例えばnMISの場合、p型ウエルに逆バイアス耐圧として−16.5V程度、nMISのソースに1.5V程度が印加されるのでソース−ウエル間の耐圧を確保するためソース側をドレイン側と同じ構造されており、40V以上の耐圧を確保できる構造とされている。このとき、低耐圧MISのソース−ウエル間の耐圧は10V程度を確保できる構造となっている。すなわち、高耐圧MISのソース−ウエル間の耐圧は、低耐圧MISのソース−ウエル間の耐圧よりも大きくなるように形成されている。このような回路としては、例えば出力回路や昇圧回路等が例示できる。しかしながら、ソース−ウエル間で電位差の生じないような回路では、ソース−ウエル間の耐圧を確保するための逆バイアス耐圧が必要とならないので、ドレイン側のみを高耐圧構造とすることができる。このような構造とすることで、MISのサイズを縮小することが可能となり、半導体チップ面積のサイズを縮小することができる。
【0044】
図10はその高耐圧pMISQHp2の一例の要部平面図、図11は図10と同一箇所の平面図であって特に高耐圧pMISQHp2の電界緩和機能を持つp−型の半導体領域PV1と、ソース用のp+型の半導体領域P1sと、n+型の半導体領域NVkとの配置関係を示した要部平面図、図12は図10と同一箇所の平面図であって特に高耐圧pMISQHp2のゲート電極HGと活性領域Lとn+型の半導体領域NVkとの配置関係を示した要部平面図、図13は図10と同一箇所の平面図であって分離領域および活性領域Lを示した要部平面図、図14は図10〜図13のX3−X3線の断面図、図15は図10〜図13のX4−X4線の断面図をそれぞれ示している。なお、図10〜図13のY3−Y3線の断面図は、図1〜4に示すY1−Y1の断面図である前記図7と同じなので省略する。また、図13は平面図であるが図面を見易くするため分離領域にハッチングを付す。また、本実施の形態2でも、高耐圧pMISを例に説明するが、前記実施の形態1と同様に、高耐圧nMISにも適用できる。
【0045】
本実施の形態2の高耐圧pMIS(第2、第7、第8電界効果トランジスタ)QHp2では、ドレイン用のp+型の半導体領域P1dとチャネル領域との間には、前記実施の形態1と同様に分離部3が介在され、ドレイン用のp+型の半導体領域P1dは電界緩和機能を持つp−型の半導体領域PV1を通じて活性領域L5のチャネル領域と電気的に接続されているのに対して、ソース用のp+型の半導体領域P1sとチャネル領域との間には分離部3が介在されておらず、ソース用のp+型の半導体領域P1sとチャネル領域とが1つの活性領域L5内において隣接して配置され電界緩和機能を持つp−型の半導体領域PV1を介在せずに互いに電気的に接続されている。ゲート電極HGは、活性領域L5の全面を覆うようには形成されておらず、活性領域L5において、ゲート電極HGが平面的に重なる部分(ドレイン側の電界緩和機能を持つp−型の半導体領域PV1が配置された部分を除く)にチャネル領域が形成され、ゲート電極HGが平面的に重なっていない部分にソース用のp+型の半導体領域P1sが配置されている。また、この構造では、ソース用のp+型の半導体領域P1sおよび深いn型ウエルDNWへの供給電位が等しくなるように、すなわち、p+型の半導体領域P1sと深いn型ウエルDNWとの間に電位差が生じないような回路構成とされる。
【0046】
このような本実施の形態2では、ソース用のp+型の半導体領域P1sとチャネル領域との間に分離部3を設けなくて良いし、ソース用のp+型の半導体領域P1s側に電界緩和機能を持つp−型の半導体領域PV1を設けなくて良いので、高耐圧pMISQHp2のサイズを縮小させることができる。前記したように実際の半導体装置では、基板1Sの主面に複数の高耐圧MISを集積して配置している。回路の出力当たる箇所では、1000出力(1000個)の高耐圧MISを配置する場合もある。したがって、たとえ1つの高耐圧pMISQHp2では小さなサイズ縮小であっても全体としては大きなサイズ縮小を実現することができるので、高耐圧pMISQHp2を有する半導体チップのサイズを縮小させることができる。
【0047】
また、この構成の場合は、キンク対策用のn+型の半導体領域NVkを、ソース用のp+型の半導体領域P1sと接触させても構わない。これにより、キンク対策用のn+型の半導体領域NVkの位置合わせ余裕を増やすことができるので、その配置を容易にすることができる。
【0048】
また、前述の実施の形態1と同様に、キンク対策用のn+型の半導体領域NVk1は、活性領域L1と分離部3との双方の領域に跨るように配置されている。このn+型の半導体領域NVkのn型不純物の濃度は、チャネル領域の深いn型ウエルDNWのn型不純物の濃度よりも高く設定されている。また、n+型の半導体領域NVk1は分離部3よりも深い位置まで形成されており、これによりキンク現象の発生を更に抑制または防止する能力を高めることができる。
【0049】
(実施の形態3)
本実施の形態3では、前記実施の形態1,2の構造の高耐圧MISと、低耐圧MISとを同一の基板1Sに持つ半導体装置の製造方法の一例を図16〜図63により説明する。なお、図16〜図63中の符号HR1は前記実施の形態1の構造の高耐圧MISの形成領域、符号HR2は前記実施の形態2の構造の高耐圧MISの形成領域、符号LRは低耐圧MISの形成領域をそれぞれ示している。また、高耐圧MISの形成領域HR1,HR2の断面は、それぞれ図1のX−X1線、図10のX3−X3線に相当する箇所の断面図を示している。
【0050】
まず、図16〜図19の同一製造工程中の基板1Sの要部断面に示すように、例えば抵抗率が10Ω・cm以下のp型のシリコン(Si)単結晶からなる基板1S(ここでは平面円形状のウエハ)に対して熱酸化処理を施すことにより、基板1Sの主面上に、例えば酸化シリコンからなる薄い絶縁膜8(図19参照)を形成する。続いて、絶縁膜8上に、例えば窒化シリコン(Si3N4等)からなる絶縁膜9をCVD法等により堆積した後、さらに、その上にフォトレジスト膜(以下、単にレジスト膜という)を塗布、露光および現像等のような一連のフォトリソグラフィ(以下、単にリソグラフィという)工程を経て、ドライエッチング処理を施すことにより、上記活性領域の形成領域に絶縁膜8,9の重ねパターンを形成する。なお、図19は図16〜図18の要部拡大断面図を示している。
【0051】
次いで、図20〜図23の同一製造工程中の基板1Sの要部断面に示すように、絶縁膜9をエッチングマスクとして基板1Sの主面(デバイス形成面)に溝3aを形成する。この段階では、溝3aの側壁と基板1Sの主面とのなす肩部が角張っている。図23は図20〜図22の要部拡大断面図を示している。続いて、図24〜図27の同一製造工程中の基板1Sの要部断面に示すように、基板1S(すなわち、ウエハ)に対してドライ酸化処理を施すことにより、溝3aの内面等、基板1Sの露出面に酸化シリコン等からなる絶縁膜10を形成する。これにより、溝3aの側壁と基板1Sの主面とのなす肩部に丸みを形成する。
【0052】
次いで、図28〜図30の同一製造工程中の基板1Sの要部断面に示すように、基板1S(すなわち、ウエハ)の主面上に、例えば酸化シリコンからなる絶縁膜3bをCVD法等によって堆積した後、これを化学機械研磨(Chemical Mechanical Polishing:CMP)法等により研磨することにより溝3aの外の絶縁膜3bを除去し、溝3a内のみに絶縁膜3bを埋め込むことで分離部3を形成する。続いて、絶縁膜9を熱リン酸等により除去し、その下層の絶縁膜8をウエットエッチング法により除去し、活性領域の主面を露出させた後、基板1Sに対して熱酸化処理を施すことにより、活性領域の主面に、例えば酸化シリコンからなる薄い絶縁膜を形成する。この薄い絶縁膜は、イオン打ち込み工程時のスルー膜となる。
【0053】
次いで、レジスト膜をマスクとして基板1Sの深いn型ウエル形成領域に、例えばリンを選択的にイオン注入した後、そのレジスト膜を除去する。続いて、別のレジスト膜をマスクとして基板1Sの深いp型ウエル形成領域および分離用のp型半導体領域に、例えばホウ素(B)を選択的にイオン注入した後、そのレジスト膜を除去する。その後、基板1Sに導入された上記リンおよびホウ素が、例えば基板1Sの主面から10μm程度の深さまで拡散するように、基板1S(すなわち、ウエハ)に対して熱処理を施すことにより、図31〜図33の同一製造工程中の基板1Sの要部断面に示すように、基板1Sに深いn型ウエルDNW、深いp型ウエル(第3、第7、第8半導体領域)DPWおよび分離用のp型の半導体領域PISを形成する。
【0054】
次いで、図34〜図36の同一製造工程中の基板1Sの要部断面に示すように、基板1Sの主面上に、レジスト膜PR1のパターンを上記リソグラフィ工程により形成する。このレジスト膜PR1のパターンは、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域(第2、第9、第10半導体領域)NV1と高耐圧pMIS形成領域のキンク対策用のn+型の半導体領域NVkとの双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜PR1のパターンをマスクとして基板1Sに、例えばリンをイオン注入法等により選択的に導入する。このとき、半導体領域NV1および半導体領域NVkは分離部3よりも深くなるように形成する。このように半導体領域NV1を形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1および高耐圧pMIS形成領域のキンク対策用のn+型の半導体領域NVkは、それらを形成する不純物が導入された段階でそれらの領域が完全に形成されているわけではないが説明を分かり易くするためにそれらの領域も図示する。
【0055】
次いで、レジスト膜PR1を除去した後、図37〜図39の同一製造工程中の基板1Sの要部断面に示すように、基板1Sの主面上に、レジスト膜PR2のパターンを上記リソグラフィ工程により形成する。このレジスト膜PR2のパターンは、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域PV1と高耐圧nMIS形成領域のキンク対策用のp+型の半導体領域(第4、第13、第14半導体領域)PVkとの双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜PR2のパターンをマスクとして基板1Sに、例えばホウ素をイオン注入法等により選択的に導入する。このとき、半導体領域NV1および半導体領域NVkと同様に、半導体領域PV1および半導体領域PVkは分離部3よりも深くなるように形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1、高耐圧pMIS形成領域のキンク対策用のn+型の半導体領域NVk、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域PV1および高耐圧nMIS形成領域のキンク対策用のp+型の半導体領域PVkは完全に形成されているわけではないが、説明を分かり易くするためにそれらの領域も図示する。
【0056】
次いで、レジスト膜PR2を除去した後、基板1Sに対して引き延ばし拡散処理(熱処理)を施すことにより、図40〜図42の同一製造工程中の基板1Sの要部断面に示すように、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1、高耐圧nMIS形成領域のキンク対策用のp+型の半導体領域PVk、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域PV1および高耐圧pMIS形成領域のキンク対策用のn+型の半導体領域NVkを形成する。このように本実施の形態3では、キンク対策用のp+型の半導体領域PVkおよびn+型の半導体領域NVkを、電界緩和機能を持つp−型の半導体領域PV1およびn−型の半導体領域NV1と同一形成工程時に形成するので、キンク対策用のp+型の半導体領域PVkおよびn+型の半導体領域NVkを設けたからといって製造工程が増えるわけでもない。したがって、半導体装置の製造時間やコストを増大させることなく、性能および信頼性の高い半導体装置を提供することができる。その後、高耐圧MISのチャネル領域に浅いチャネル打ち込みを行って、各々の高耐圧MISのしきい値電圧を調整しても良い。その後、上記イオン打ち込み時のスルー膜用の絶縁膜をウエットエッチング処理によって除去する。その後、基板1Sに対して熱酸化処理を施すことにより、基板1Sの主面(活性領域の主面)上に、例えば厚さが二酸化シリコン換算膜厚で10nm程度の酸化シリコン等からなる絶縁膜6a(本実施の形態3では図面を見易くするため図示を省略する)を形成する。この時、要求されるゲート絶縁耐圧が低い場合は、この熱酸化法による酸化シリコン膜のみでゲート絶縁膜を形成することも可能であるが、ゲート電極にもドレインと同様の高電圧が印加される場合には、上記熱酸化法による酸化シリコン膜上にCVD法等で形成された酸化シリコン等からなる絶縁膜6bを堆積し、熱酸化法による酸化シリコン膜とCVD法による酸化シリコン膜との積層膜でゲート絶縁膜6を形成する。ここでは、その積層膜でゲート絶縁膜6を形成した場合を示している。これにより、ゲート絶縁膜厚が大幅に異なる高耐圧MISと低耐圧MISとを同一の基板1Sに共存させることができる。また、このようなCVD法で形成された絶縁膜6bは、活性領域上のみならず分離部3上にも形成されている。このCVD法による絶縁膜6bの堆積により、分離部3の上部が後の工程でエッチングされてしまう量を低減できるので、分離部3の耐圧を確保でき、また、寄生MISの発生を抑制または防止できる。したがって、半導体装置の信頼性を向上させることができる。
【0057】
次いで、上記ゲート絶縁膜6のCVD法で形成された絶縁膜6bのうち、低耐圧MISの形成領域、高耐圧MISの形成領域でもオーミックコンタクトを取るn+型の半導体領域やp+型の半導体領域が形成される部分等のような不要部分を上記リソグラフィ工程およびウエットエッチング工程を経て選択的に除去する。このエッチング処理の際、上記ゲート絶縁膜形成用のCVD法による絶縁膜6bは、熱酸化膜(絶縁膜6a)に比べてエッチング速度が速い。エッチングが進んでCVD法による絶縁膜6bの下の熱酸化膜(絶縁膜6a)が露出された時点で、エッチング速度が著しく遅くなるため、分離部3の絶縁膜3bの膜厚の低下を防止できる。したがって、低耐圧MISの形成領域等のようにレジスト膜で覆われていない分離部3は、ゲート絶縁膜6用のCVD法による絶縁膜6bが堆積される前の状態に戻るだけで済む。すなわち、高耐圧MISと低耐圧MISとを同一の基板1Sに形成する場合において、低耐圧MIS形成領域の分離部3の厚さを確保できるので、低耐圧MISへの悪影響を回避できる。したがって、同一の基板1Sに高耐圧MISと低耐圧MISとを有する半導体装置の信頼性を向上させることができる。続いて、デンシファイ工程(熱処理工程)を経ることにより、上記CVD法による絶縁膜6bは、膜堆積時に持っていた電子、正孔等のようなトラップや膜中に含まれていた水分(膜組成によっては反応により生成される水分)も減少するので、熱酸化膜とほぼ同質の膜に変わる。その後、基板1Sに対して軽い熱酸化処理を施す。
【0058】
次いで、基板1S(すなわち、ウエハ)の主面上に、例えば低抵抗な多結晶シリコンからなる導体膜をCVD法により堆積し、その表面を酸化した後、その上に窒化シリコン等からなる絶縁膜を堆積しさらにその表面を酸化することで絶縁膜を形成する。続いて、その導体膜と絶縁膜との積層膜を、上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、図43〜図45の同一製造工程中の基板1Sの要部断面に示すように、上記導体膜13と絶縁膜14との積層パターンを形成する。この導体膜13と絶縁膜14との積層パターンは、高耐圧MISの形成領域HR1,HR2を覆い、低耐圧MISの形成領域LRは覆わないように形成されている。この導体膜13は高耐圧MISのゲート電極を形成するための導体膜である。この段階で個々の高耐圧MIS毎にゲート電極としてパターニングしない理由は、低耐圧MISのゲート電極を形成する際に、特に高耐圧MISの形成領域HR2で生じる不具合を回避するためである。これについては低耐圧MISのゲート電極の形成工程時に説明する。
【0059】
次いで、上記リソグラフィ工程で形成されたレジスト膜のパターンをマスクとして、例えばホウ素をイオン注入法等によって基板1Sに導入することにより、図46〜図48の同一製造工程中の基板1Sの要部断面に示すように、高耐圧nMIS形成領域のp+型ウエルPW1および低耐圧MISのp+型ウエルPW2を形成する。ここで、高耐圧pMIS側では上記ホウ素を導体膜13を通過させて基板1Sに導入する。続いて、p+型ウエルPW1,PW2の形成用のレジスト膜を除去した後、基板1Sの主面上に別のレジスト膜のパターンを上記リソグラフィ工程により形成し、さらにそのレジスト膜のパターンをマスクとして、例えばリンをイオン注入法等によって基板1Sに導入することにより、高耐圧pMIS形成領域のn+型ウエルNW1および低耐圧pMIS形成領域のn+型ウエルNW2を形成する。ここで、高耐圧nMIS側では上記リンを導体膜13を通過させて基板1Sに導入する。その後、レジスト膜を除去後、基板1Sに対して熱処理を施すことにより、p+型ウエルPW1,PW2およびn+型ウエルNW1,NW2を活性化させる。このように、本実施の形態3では高耐圧MISのウエルと低耐圧MISのウエルとの形成工程を同一工程で行うことにより、高耐圧MISのウエルと低耐圧MISのウエルとを別々のレジスト膜をマスクとして形成した場合に比べて、レジスト塗布、露光および現像等のような一連のリソグラフィ工程を低減できるので、高耐圧MISと低耐圧MISとを同一の基板1Sに持つ半導体装置の製造工程の大幅な増大を回避できる。そして、高耐圧MISと低耐圧MISとを共存させることができる。
【0060】
次いで、低耐圧MISの形成領域LRの酸化シリコン膜をウエットエッチング法等により除去した後、熱酸化処理を施すことにより、低耐圧MISの形成領域に低耐圧MIS用のゲート絶縁膜15を形成する。ゲート絶縁膜15は、例えば酸化シリコンからなり、その厚さは、二酸化シリコン換算膜厚で、例えば7nm程度である。その後、基板1S(すなわち、ウエハ)の主面上に、例えば多結晶シリコン膜16をCVD法等により堆積する。この時、多結晶シリコン膜16は、高耐圧MISの形成領域の導体膜13および絶縁膜14の積層パターンの表面にも堆積されている。その後、その多結晶シリコン膜16において、nMIS形成領域には、例えばリンを、pMIS形成領域には、例えばホウ素をそれぞれ別々のレジスト膜のパターンをマスクとしてイオン注入法等により導入した後、多結晶シリコン膜16を上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、図49〜図51の同一製造工程中の基板1Sの要部断面に示すように、低耐圧MIS用のゲート電極LG(16)を形成する。低耐圧nMISのゲート電極LGはn型にされ、低耐圧pMISのゲート電極LGはp型にされている。このエッチング工程では、高耐圧MISの形成領域の導体膜13および絶縁膜14の積層パターンの表面に堆積されている多結晶シリコン膜16も除去する。上記のように高耐圧MISのゲート電極を形成しておかなかったのは、例えば以下の理由からである。すなわち、この低耐圧MISのゲート電極LGのパターニング工程前に、高耐圧MISのゲート電極を形成してしまうと、低耐圧MISのゲート電極LGをパターニングした時に、既に形成されている高耐圧MISのゲート電極の側壁に、低耐圧MISのゲート電極LGを形成するための多結晶シリコン膜16が残ってしまう場合がある。高耐圧MISの形成領域HR1では、ゲート電極の側面に多結晶シリコン膜16が残されても、その下は厚い分離部3があるので特に問題は生じないが、高耐圧MISの形成領域HR2では、ゲート電極の一方の側面側には分離部3が配置されておらず、その下はゲート絶縁膜6のみとなる。したがって、その高耐圧MISの形成領域HRのゲート電極の一方側に多結晶シリコン膜16が残されると、その高耐圧MISのソース用の半導体領域を形成するときに、そのソース用の半導体領域が多結晶シリコン膜16のエッチ残りがあるためにその分だけその高耐圧MISのゲート電極の側面から離れてしまう問題が生じる。このような問題を回避するために、本実施の形態3では、低耐圧MISのゲート電極LGをパターニングする前に、高耐圧MISのゲート電極をパターニングしないようにしている。
【0061】
次いで、導体膜13、絶縁膜14、ゲート絶縁膜6のCVD法による絶縁膜6bを上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、図52〜図54の同一製造工程中の基板1Sの要部断面に示すように、高耐圧MISの形成領域HR1,HR2に、ゲート電極HG(13)を形成する。ゲート絶縁膜6のCVD法による絶縁膜6bは、高耐圧MISの形成領域HR1ではゲート電極HGの全外周からはみ出すように、また、高耐圧MISの形成領域HR2ではゲート電極HGのソース側の辺を除いた外周からはみ出すように形成する。続いて、例えばホウ素を基板1Sの主面にイオン注入法等により導入することにより、高耐圧MISの形成領域HR2に高耐圧pMIS用のエクステンション部となるp−型の半導体領域18をゲート電極HGに対して自己整合的に形成する。続いて、基板1Sの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成後、これをマスクとして、例えばリンを基板1Sの主面にイオン注入法等により導入することにより、高耐圧MISの形成領域HR2に高耐圧nMIS用のエクステンション部となるn−型の半導体領域19をゲート電極HGに対して自己整合的に形成する。続いて、上記レジスト膜を除去後、基板1Sの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成し、これをマスクとして、例えばホウ素を基板1Sの主面にイオン注入法等により導入することにより、低耐圧MISの形成領域LRに、低耐圧pMIS用のエクステンション部となるp−型の半導体領域20をゲート電極LGに対して自己整合的に形成する。この時、リンをイオン注入法等により導入することにより、p−型の半導体領域20の下部に、低耐圧pMISのパンチスルーストッパ用のn型の半導体領域(ハロー領域)を形成しても良い。その後、上記レジスト膜を除去後、基板1Sに対して熱処理を施す。続いて、基板1Sの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成し、これをマスクとして、例えばリンを基板1Sの主面にイオン注入法等により導入することにより、低耐圧MISの形成領域LRに、低耐圧nMIS用のエクステンション部となるn−型の半導体領域21をゲート電極LGに対して自己整合的に形成する。この時、ホウ素をイオン注入法等により導入することにより、n−型の半導体領域20の下部に、低耐圧nMISのパンチスルーストッパ用のp型の半導体領域(ハロー領域)を形成しても良い。
【0062】
次いで、基板1S(すなわち、ウエハ)の主面上に、例えば酸化シリコンからなる絶縁膜をCVD法等によって堆積した後、これを異方性のドライエッチングによりエッチバックすることにより、図58〜図60の同一製造工程中の基板1Sの要部断面に示すように、ゲート電極HG,LGの側面に、例えば酸化シリコン等からなるサイドウォール5を形成する。この時、ゲート電極HG上の絶縁膜14も除去してしまう。続いて、基板1Sの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成後、これをマスクとして、例えばリンを基板1Sの主面にイオン注入法等により導入することにより、n+型の半導体領域N1,N2,N3を形成する。n+型の半導体領域N1は、n+型ウエルNW1の引き出し領域である。n+型の半導体領域(第1、第11、第12半導体領域)N2は、高耐圧nMISQHn1,QHn2のソースおよびドレイン用の半導体領域である。n+型の半導体領域N3は、低耐圧nMISQLn1のソースおよびドレイン用の半導体領域である。続いて、上記レジスト膜を除去後、基板1Sの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成し、これをマスクとして、例えばホウ素を基板1Sの主面にイオン注入法等により導入することにより、p+型の半導体領域P1,P2,P3を形成する。p+型の半導体領域P1は、高耐圧pMISQHp1,QHp2のソースおよびドレイン用の半導体領域である。p+型の半導体領域P2は、p+型ウエルPW1の引き出し領域である。p+型の半導体領域P3は、低耐圧pMISQLp1のソースおよびドレイン用の半導体領域である。その後、基板1Sに対して熱処理を施すことにより、n+型の半導体領域N1,N2,N3およびp+型の半導体領域P1,P2,P3を活性化する。このようにして同一の基板1Sに、高耐圧nMIS(第5高耐圧電界効果トランジスタ)QHn1、高耐圧nMIS(第7高耐圧電界効果トランジスタ)QHn2、高耐圧pMIS(第6高耐圧電界効果トランジスタ)QHp1、高耐圧pMIS(第8高耐圧電界効果トランジスタ)QHp2、低耐圧nMISQLn1および低耐圧pMISQLp1を形成する。ここでは、低耐圧nMISQLn1および低耐圧pMISQLp1のソースおよびドレイン用の半導体領域が、LDD(Lightly Doped Drain)構成を有している場合が例示されている。低耐圧nMISQLn1および低耐圧pMISQLp1の動作電圧は、上記高耐圧nMISQHp1,QHp2,QHn1,QHn2よりも低く、その基準電位側の電源電圧は、例えば0V、高電位側の電源電圧は、例えば1.5V程度である。
【0063】
次いで、基板1Sの主面に対してライトエッチング処理を施すことにより、基板1Sの主面(活性領域の主面)およびゲート電極HG,LGの上面を露出させた後、図61〜図63の同一製造工程中の基板1Sの要部断面に示すように、サリサイド(Self Align Silicide)プロセスにより、例えばコバルトシリサイド等のようなシリサイド層2をn+型の半導体領域N1,N2,N3およびp+型の半導体領域P1,P2,P3およびゲート電極HG,LGの上面に自己整合的に形成する。上記サリサイドプロセスは、例えば次のようにする。まず、上記ライトエッチング処理後、基板1Sの主面上に、例えばコバルト(Co)等のような金属膜をスパッタリング法等により堆積する。続いて、基板1Sに対して、例えば400〜550度の温度範囲で数十秒程度の熱処理を施すことにより、金属膜のコバルトと基板1Sおよびゲート電極HG,LGのシリコンとを反応させて、金属膜と基板1Sおよびゲート電極HG,LGとの接触部にコバルトとシリコンとの混晶で形成されるシリサイド層を形成する。その後、例えばアンモニア過酸化水等のような水溶液を用いて、未反応のコバルトのみを選択的にウエットエッチングする。この時、上記シリサイド層は、エッチングされずに残留する。その後、基板1Sに対して、例えば800度、90秒程度の熱処理を施すことにより、コバルトとシリコンとの混晶をCoSi2に相変化させ低抵抗化する。このようにして上記シリサイド層2を自己整合的に形成する。上記金属膜は、コバルトに限定されるものではなく種々変更可能であり、例えばチタン(Ti)、プラチナ(Pt)、ニッケル(Ni)またはタングステン(W)でも良い。金属膜としてチタンを選択した場合、シリサイド層2はチタンシリサイド(TiSi2)とされ、金属膜としてプラチナを選択した場合、シリサイド層2は、プラチナシリサイド(PtSi2)とされ、金属膜としてニッケルを選択した場合、シリサイド層2は、ニッケルシリサイド(NiSi2)とされ、金属膜としてタングステンを選択した場合は、シリサイド層2は、タングステンシリサイド(WSi2)とされる。
【0064】
これ以降は、半導体装置の通常のメタル配線形成工程を経る。すなわち、層間絶縁膜の堆積工程、層間絶縁膜の平坦化工程、コンタクトホールまたはスルーホールの形成工程、プラグ形成工程、配線用メタルの堆積工程および配線用メタルのパターニング工程等を必要とする配線層数に応じて繰り返し行い、その後、保護膜の形成工程、パッド開口部形成工程を経る。その後、検査工程およびウエハダイシング工程を経て、ウエハを個々の半導体チップに分割して、同一の基板1Sに高耐圧MISと低耐圧MISとの両方を持つ半導体装置を製造する。
【0065】
このように、本実施の形態3によれば、前記実施の形態1,2で得られた効果の他に、以下の効果を得ることができる。
【0066】
すなわち、低耐圧MISと高耐圧MISとを同一の基板1Sに形成することができる。また、製造工程の大幅な増大を招くことなく、低耐圧MISと高耐圧MISとを同一の基板1Sに持つ半導体装置を製造することができる。すなわち、製造工程において、低耐圧MIS製造プロセスと高耐圧MIS製造プロセスとを共用させることにより、製造工程を低減でき、低耐圧MISと高耐圧MISとを同一の基板1Sに持つ半導体装置の製造工程の低減を図ることができる。
【0067】
(実施の形態4)
本実施の形態4では、高耐圧MISの変形例について説明する。図64はその高耐圧pMISQHp3の一例の要部平面図、図65は図64と同一箇所の平面図であって特に高耐圧pMISQHp3の電界緩和機能を持つp−型の半導体領域PV1とカウンタードープ領域DRとの配置関係を示した要部平面図、図66は図64と同一箇所の平面図であって特に高耐圧pMISQHp3の各半導体領域の様子を示した要部平面図、図67は図64と同一箇所の平面図であって特に活性領域L内における半導体領域の様子を示した要部平面図、図68は図64〜図67のX5−X5線の断面図、図69は図64〜図67のX6−X6線の断面図、図70は図64〜図67のY4−Y4線の断面図をそれぞれ示している。なお、ここでも、高耐圧pMISに本発明を適用した場合について説明するが、p、nの導電型を逆にすることで、高耐圧nMISに本発明を適用することもできるのは実施の形態1と同様である。また、図66および図67は平面図であるが図面を見易くするため各半導体領域にハッチングを付す。
【0068】
本実施の形態4の半導体装置の高耐圧pMIS(第3、第9、第10高耐圧電界効果トランジスタ)QHp3は、例えば耐圧60Vを実現可能な構造とされている。高電位側の電源電圧は、例えば37V程度、低電位(基準電位)側の電源電圧は、例えば0(零)Vである。この高耐圧pMISQHp3では、電界緩和機能を持つp−型の半導体領域PV1以外の素子領域にチャネル領域(活性領域L1)も含めてn+型の半導体領域(第5、第15、第17半導体領域)NV1pが形成されている。このn+型の半導体領域NV1pにより高耐圧pMISQHp3のn型ウエルが形成されている。この高耐圧pMISQHp3のしきい値電圧は、主として、チャネル領域における上記n型ウエルの不純物濃度(n−型の半導体領域NV1と深いn型ウエルDNWとの不純物濃度の和、すなわち、n+型の半導体領域NV1pの不純物濃度)と、基板1Sのチャネル領域に導入されたカウンタードープ用の不純物(例えばホウ素)の濃度と、ゲート絶縁膜6の厚さとにより決定されている。上記カウンタードープ領域DRは、そのカウンタードープ用の不純物が導入された領域を示している。本実施の形態4では、そのカウンタードープ用の不純物が、活性領域L1の第2方向Yの両端(すなわち、活性領域L1と分離部3との境界であって分離部3の側壁が接する基板1S部分)には導入されていないが、それに挟まれた活性領域L1には導入されている。その結果、カウンタードープ用の不純物が導入されなかった領域はn+型の半導体領域NV1pとされているのに対して、カウンタードープ用の不純物が導入された領域(活性領域L1の電界緩和機能を持つp−型の半導体領域PV1,PV1の配置された領域を除く)はn−型の半導体領域(第6、第16、第18半導体領域)NV1mとされている。すなわち、このn−型の半導体領域NV1mが高耐圧pMISQHp3の実効的なチャネル領域となる。また、このn−型の半導体領域NV1mは半導体基板表面付近に形成されており、n+型の半導体領域NV1pの上部に形成されている。すなわち、n−型の半導体領域NV1mはn+型の半導体領域NV1pよりも浅い位置に形成されている。これにより、上記活性領域L1のチャネル領域の中央(基板1Sの主面部)でのしきい値電圧を、活性領域L1の第2方向Yの両端(分離部3の側壁に接する基板1S部分)でのしきい値電圧よりも低くすることができる。すなわち、チャネル領域の中央ではMISが動作し易いのに対して、チャネル領域の第2方向Yの両端ではMISが動作し難くなる。このため、たとえ分離部3の上面が窪んだとしても、上記キンク現象の発生を抑制または防止することができる(しきい値電圧については前記実施の形態1で説明したのと同じである)。
【0069】
ここで、図70に示すように、活性領域L1内のゲート電極の幅方向(第2方向Y)において、ゲート電極HG下のチャネル領域を形成するn−型の半導体領域NV1mの長さとn+型の半導体領域NV1pの長さは、n−型の半導体領域NV1mの長さの方が長くなるように形成されている。すなわち、低濃度領域の半導体領域NV1mが、チャネル領域の半分以上を占めるように形成されている。これにより、チャネル領域の第2方向Yの両端に形成される動作し難いMISの領域を減らすことができるので、本実施の形態における高耐圧MIS(例えば、高耐圧pMISQHp3)の実効的な動作速度の低減を防止することができる。
【0070】
このとき、ゲート電極HGのゲート幅方向において、相対的に低濃度の半導体領域NV1mは、相対的に高濃度の半導体領域NV1pによって囲まれており、高濃度の半導体領域NV1pは基板1Sの主面から低濃度の半導体領域NV1mよりも深い位置になるように形成されている。
【0071】
また、n+型の半導体領域NVp1は分離部3よりも深くなるように形成されている。このように半導体領域NVp1を形成することで、分離部3の上部に接する基板1Sの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【0072】
また、本実施の形態4の高耐圧pMISQHp3では、断面で見ると、チャネルが形成されるn−型の半導体領域NV1mの下にn+型の半導体領域NV1pが配置されている。これにより、ソースおよびドレイン用のp+型の半導体領域P1,P1(p−型の半導体領域PV1,PV1)間のパンチスルーを抑制または防止する能力を向上させることができる。すなわち、高耐圧pMISQHp3の動作時の実効的なチャネル長の短縮を抑えることができる。このため、高耐圧pMISQHp3の設計上のチャネル長(第1方向Xの長さ)を短くすることができる。また、上記カウンタドープ領域DRは、パターンが大きい上、左右の領域がカウンタードープ用の不純物が形成するのと同じ導電型のp型の半導体領域PV1,PV1なので第1方向Xに多少ずれても問題なく、前記実施の形態1の場合よりも位置合わせ余裕を大きくとることができる。すなわち、このカウンタードープ技術は、高耐圧pMISQHp3のサイズを小さくしても充分対応できる。これらにより、本実施の形態4では、高耐圧pMISQHp3のサイズを前記実施の形態1の場合よりも縮小させることができる。したがって、本実施の形態4の高耐圧pMISQHp3を有する半導体チップのサイズを縮小させることができる。
【0073】
次に、図71は、高耐圧pMISQHp3を複数配置した場合の要部平面図の一例を示している。高耐圧pMISQHp3は、各々のチャネルの方向(電流が流れる方向)が第1方向Xに沿うような状態で隣接して配置されている。互いに隣接する高耐圧pMISQHp3は、ソースおよびドレイン用のp+型の半導体領域P1,P2を共有するように配置されている。そして、n+型の半導体領域N1およびn型ウエルNW1は、その複数の高耐圧pMISQHp3の一群を取り囲むように配置されている。したがって、個々の高耐圧pMISQHp3のサイズ縮小量は小さいとしても全体として大きなサイズ縮小が可能になるので、高耐圧pMISQHp3を有する半導体チップのサイズを大幅に縮小させることができる。
【0074】
(実施の形態5)
本実施の形態5では、前記実施の形態4の高耐圧MISの変形例であって、ソース−ウエル間に大きな耐圧を必要としない場合の高耐圧MIS構造の一例を説明する。
【0075】
図72はその高耐圧pMISQHp4の一例の要部平面図、図73は図72と同一箇所の平面図であって特に高耐圧pMISQHp4の電界緩和機能を持つp−型の半導体領域PV1とカウンタードープ領域DRとの配置関係を示した要部平面図、図74は図72と同一箇所の平面図であって特に高耐圧pMISQHp4の各半導体領域の様子を示した要部平面図、図75は図72と同一箇所の平面図であって特に活性領域内における半導体領域の様子を示した要部平面図、図76は図72〜図75のX7−X7線の断面図、図77は図72〜図75のX8−X8線の断面図をそれぞれ示している。なお、図72〜図75のY5−Y5線の断面図は前記図70と同じなので省略する。また、図74および図75は平面図であるが図面を見易くするため分離領域にハッチングを付す。また、本実施の形態5でも、高耐圧pMISを例に説明するが、前記実施の形態1〜4と同様に、高耐圧nMISにも適用できる。
【0076】
本実施の形態5の半導体装置の高耐圧pMIS(第4、第11、第12高耐圧電界効果トランジスタ)QHp4は、例えば耐圧60Vを実現可能な構造とされている。高電位側の電源電圧は、例えば37V程度、低電位(基準電位)側の電源電圧は、例えば0(零)Vである。本実施の形態5においては、キンク対策は、前記実施の形態4と同じなので説明を省略する。前記実施の形態4と異なるのは、以下の通りである。すなわち、本実施の形態5では、ドレイン用のp+型の半導体領域P1dとチャネル領域との間には前記実施の形態4と同様に分離部3が介在され、ドレイン用のp+型の半導体領域P1dは電界緩和機能を持つp−型の半導体領域PV1を通じて活性領域L5のチャネル領域と電気的に接続されているのに対して、ソース用のp+型の半導体領域P1sとチャネル領域との間には分離部3が介在されておらず、ソース用のp+型の半導体領域P1sとチャネル領域とが1つの活性領域L5内において隣接して配置され電界緩和機能を持つp−型の半導体領域PV1を介在せずに互いに電気的に接続されている。ゲート電極HGは、活性領域L5の全面を覆うようには形成されておらず、活性領域L5において、ゲート電極HGが平面的に重なる部分(ドレイン側の電界緩和機能を持つp−型の半導体領域PV1が配置された部分を除く)にチャネル領域が形成され、ゲート電極HGが平面的に重なっていない部分にソース用のp+型の半導体領域P1sが配置されている。ただし、本実施の形態5では、前記実施の形態4と同様に、活性領域L5においてカウンタードープ用の不純物が導入されなかった活性領域L5の第2方向Yの両端の領域はn+型の半導体領域NV1pとされている一方、カウンタードープ用の不純物が導入された領域(電界緩和機能を持つp−型の半導体領域PV1,PV1の配置された領域を除く)はn−型の半導体領域NV1mとされている。また、このn−型の半導体領域NV1mは基板1S表面付近に形成されており、n+型の半導体領域NV1pの上部に形成されている。すなわち、n−型の半導体領域NV1mはn+型の半導体領域NV1pよりも浅い位置に形成されている。このため、ゲート電極HGが平面的に重なる活性領域L5であっても、上記活性領域L5のチャネル領域の中央(基板1Sの主面部)でのしきい値電圧を、活性領域L5の第2方向Yの両端(分離部3の側壁に接する基板1S部分)でのしきい値電圧よりも低くすることができるので、前記実施の形態4と同様に上記キンク現象の発生を抑制または防止することができる(しきい値電圧については前記実施の形態1で説明したのと同じである)。
【0077】
ここでも、前述の実施の形態4と同様に、図70に示すように、活性領域L5内のゲート電極の幅方向(第2方向Y)において、ゲート電極HG下のチャネル領域を形成するn−型の半導体領域NV1mの長さとn+型の半導体領域NV1pの長さは、n−型の半導体領域NV1mの長さの方が長くなるように形成されている。すなわち、n−型の半導体領域NV1mは、チャネル領域の半分以上を占めるように形成されている。これにより、チャネル領域の第2方向Yの両端に形成される動作し難いMISの領域を減らすことができるので、本実施の形態における高耐圧MIS(例えば、高耐圧pMISQHp3)の実効的な動作速度の低減を防止することができる。
【0078】
このとき、ゲート電極HGのゲート幅方向において、相対的に低濃度の半導体領域NV1mは、相対的に高濃度の半導体領域NV1pに囲まれており、高濃度の半導体領域NV1pは基板1Sの主面から低濃度の半導体領域NV1mよりも深い位置になるように形成されている。
【0079】
また、n+型の半導体領域NVp1は分離部3よりも深くなるように形成されている。このように半導体領域NVp1を形成することで、分離部3の上部に接する基板1Sの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【0080】
また、本実施の形態5の構造では、ソース用のp+型の半導体領域P1s、深いn型ウエルDNW、n+型の半導体領域NV1pおよびn−型の半導体領域NV1mへの供給電位が等しくなるように、すなわち、ソース用のp+型の半導体領域P1s、深いn型ウエルDNW、n+型の半導体領域NV1pおよびn−型の半導体領域NV1mの間に電位差が生じないような回路構成とされる。
【0081】
このような本実施の形態5では、前記実施の形態2で説明したのと同じ理由から高耐圧pMISQHp4のサイズを縮小することができる。特に本実施の形態5では、前記実施の形態4で説明したように、パンチスルーの抑制または防止能力を向上できること等から前記実施の形態2の場合よりもさらに高耐圧pMISQHp4のサイズを縮小させることができる。したがって、本実施の形態5の高耐圧pMISQHp4を有する半導体チップのサイズを前記実施の形態2の場合よりもさらに縮小させることができる。
【0082】
(実施の形態6)
本実施の形態6では、前記実施の形態4,5の構造の高耐圧MISと、低耐圧MISとを同一の基板1Sに持つ半導体装置の製造方法の一例を図78〜図101により説明する。なお、図78〜図101中の符号HR3は前記実施の形態4の構造の高耐圧MISの形成領域(X5−X5)、符号HR4は前記実施の形態5の構造の高耐圧MISの形成領域(X7−X7)、符号LRは低耐圧MISの形成領域をそれぞれ示している。
【0083】
まず、前記実施の形態3の図16〜図33で説明したのと同じ工程を経た後、図78〜図80の同一製造工程中の基板1Sの要部断面に示すように、基板1Sの主面上に、レジスト膜PR3のパターンを上記リソグラフィ工程により形成する。このレジスト膜PR3のパターンは、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域と高耐圧pMIS形成領域のn+型の半導体領域との双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜PR3のパターンをマスクとして基板1Sに、例えばリンをイオン注入法等により選択的に導入する。これにより、高耐圧nMIS形成領域では、深いp型ウエルDPWが形成されているので、n−型の半導体領域NV1が形成され、高耐圧pMIS形成領域では、深いn型ウエルDNWが形成されているので、n+型の半導体領域NV1pが形成される。このとき、半導体領域NV1および半導体領域NV1pは分離部3よりも深くなるように形成する。このように半導体領域NV1pを形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1および高耐圧pMIS形成領域のn+型の半導体領域NV1pは、それらを形成する不純物が導入された段階でそれらの領域が完全に形成されているわけではないが説明を分かり易くするためにそれらの領域も図示する。
【0084】
次いで、レジスト膜PR3を除去した後、図81〜図83の同一製造工程中の基板1Sの要部断面に示すように、基板1Sの主面上に、レジスト膜PR4のパターンを上記リソグラフィ工程により形成する。このレジスト膜PR4のパターンは、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域と高耐圧nMIS形成領域のp+型の半導体領域との双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜PR4のパターンをマスクとして基板1Sに、例えばホウ素をイオン注入法等により選択的に導入する。これにより、高耐圧pMIS形成領域では、深いn型ウエルDNWが形成されているので、p−型の半導体領域PV1が形成され、高耐圧nMIS形成領域では、深いp型ウエルDPWが形成されているので、p+型の半導体領域(第5、第15、第17半導体領域)PV1pが形成される。このとき、半導体領域PV1および半導体領域PV1pは分離部3よりも深くなるように形成する。このように半導体領域NV1pを形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1、高耐圧pMIS形成領域のn+型の半導体領域NV1p、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域PV1および高耐圧nMIS形成領域のp+型の半導体領域PV1pは完全に形成されているわけではないが、説明を分かり易くするためにそれらの領域も図示する。
【0085】
次いで、レジスト膜PR4を除去した後、基板1Sに対して引き延ばし拡散処理(熱処理)を施すことにより、図84〜図86の同一製造工程中の基板1Sの要部断面に示すように、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1、高耐圧nMIS形成領域のp+型の半導体領域PV1p、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域PV1および高耐圧pMIS形成領域のn+型の半導体領域NV1pを分離部3よりも深く、深いn型ウエルDNWおよび深いp型ウエルDPWよりは浅い位置位置まで引き伸ばした状態で形成する。このように本実施の形態6では、p+型の半導体領域PV1pおよびn+型の半導体領域NV1pを、電界緩和機能を持つp−型の半導体領域PV1およびn−型の半導体領域NV1と同一形成工程時に形成するので、p+型の半導体領域PV1pおよびn+型の半導体領域NV1pを形成するからといって半導体装置の製造工程を増やすこともない。したがって、半導体装置の製造時間やコストを大幅に増大させることなく、性能および信頼性の高い半導体装置を提供することができる。
【0086】
次いで、カウンタードープ工程に移行する。図87〜図92は、高耐圧nMIS形成領域に対するカウンタードープ工程時の基板1Sの要部断面図を示している。図87は図64〜図67のX5−X5線に相当する箇所を含む断面図、図88は図64〜図67のX6−X6線に相当する箇所を含む断面図、図89は図72〜図75のX7−X7線に相当する箇所を含む断面図、図90は図72〜図75のX8−X8線に相当する箇所を含む断面図、図91は図64〜図67のY4−Y4線または図72〜図75のY5−Y5線に相当する断面図、図92はカウンタードープ工程時の低耐圧MISの形成領域の要部断面図をそれぞれ示している。なお、このカウンタードープ工程時の図64〜図67のY4−Y4線および図72〜図75のY5−Y5線に相当する箇所の断面図は同じなので、説明を簡単にするため図91の1図のみにその断面図を示す。
【0087】
まず、基板1S(すなわち、ウエハ)の主面上に、レジスト膜PR5のパターンを上記リソグラフィ工程を経て形成する。レジスト膜PR5のパターンは、高耐圧nMIS形成領域のカウンタードープ領域DRが開口され、それ以外が覆われるように形成されている。すなわち、形成領域HR3では、図87および図91に示すように、高耐圧nMIS側の活性領域L1の第2方向Yの両端一部がレジスト膜PR5で覆われ、図88および図91に示すように、それ以外の高耐圧nMIS側の活性領域L1がレジスト膜PR5から露出されている。また、形成領域HR4では、図89および図91に示すように、高耐圧nMIS側の活性領域L5の第2方向Yの両端一部がレジスト膜PR5で覆われ、図90および図91に示すように、それ以外の高耐圧nMIS側の活性領域L5がレジスト膜PR5から露出されている。続いて、レジスト膜PR5のパターンをマスクとして基板1Sに、例えばリンまたはヒ素(As)をイオン注入法等により選択的に、かつ、浅く導入する。これにより、レジスト膜PR5から露出された高耐圧nMIS側の活性領域L1,L5のp+型の半導体領域PV1pの上部にp−型の半導体領域(第6、第16、第18半導体領域)PV1mを形成する。一方、同じ高耐圧nMIS側の活性領域L1,L5でも第2方向Yの両端部のレジスト膜PR5で覆われた領域のp+型の半導体領域PV1pの上部はp+型のままになる。また、このp−型の半導体領域PV1mは半導体基板1S表面付近に形成されており、p+型の半導体領域PV1pの上部に形成されている。すなわち、p−型の半導体領域PV1mはp+型の半導体領域PV1pよりも浅い位置に形成されている。このため、高耐圧nMIS側の活性領域L1,L5のチャネル領域の中央(基板1Sの主面部)でのしきい値電圧を、活性領域L1,L5の第2方向Yの両端(分離部3の側壁に接する基板1S部分)でのしきい値電圧よりも低くすることができるので、上記キンク現象の発生を抑制または防止することができる。
【0088】
ここで、後に形成されるゲート電極の幅方向(第2方向Y)において、ゲート電極HG下のチャネル領域を形成する半導体領域PV1mの長さと半導体領域PV1pの長さは、半導体領域PV1mの長さの方が長くなるように形成されている。これにより、チャネル領域の第2方向Yの両端に形成される動作し難いMISの領域を減らすことができるので、本実施の形態における高耐圧nMISの実効的な動作速度の低減を防止することができる。
【0089】
また、このとき、半導体領域PVp1は分離部3よりも深くなるように形成されている。このように半導体領域PVp1を形成することで、分離部3の上部に接する基板1Sの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【0090】
次いで、レジスト膜PR5を除去した後、高耐圧pMIS形成領域に対するカウンタードープ工程に移行する。図93〜図98は、高耐圧pMIS形成領域に対するカウンタードープ工程時の基板1Sの要部断面図を示している。図93は図64〜図67のX5−X5線に相当する箇所を含む断面図、図94は図64〜図67のX6−X6線に相当する箇所を含む断面図、図95は図72〜図75のX7−X7線に相当する箇所を含む断面図、図96は図72〜図75のX8−X8線に相当する箇所を含む断面図、図97は図64〜図67のY4−Y4線または図72〜図75のY5−Y5線に相当する断面図、図98はカウンタードープ工程時の低耐圧MISの形成領域の要部断面図をそれぞれ示している。なお、このカウンタードープ工程時の図64〜図67のY4−Y4線および図72〜図75のY5−Y5線に相当する箇所の断面図も同じなので、説明を簡単にするため図97の1図のみにその断面図を示す。
【0091】
まず、基板1S(すなわち、ウエハ)の主面上に、レジスト膜PR6のパターンを上記リソグラフィ工程を経て形成する。レジスト膜PR6のパターンは、高耐圧pMIS形成領域のカウンタードープ領域DRが開口され、それ以外が覆われるように形成されている。すなわち、形成領域HR3では、図93および図97に示すように、高耐圧pMIS側の活性領域L1の第2方向Yの両端一部がレジスト膜PR6で覆われ、図97および図97に示すように、それ以外の高耐圧pMIS側の活性領域L1がレジスト膜PR6から露出されている。また、形成領域HR4では、図95および図97に示すように、高耐圧pMIS側の活性領域L5の第2方向Yの両端一部がレジスト膜PR6で覆われ、図96および図97に示すように、それ以外の高耐圧pMIS側の活性領域L5がレジスト膜PR6から露出されている。続いて、レジスト膜PR6のパターンをマスクとして基板1Sに、例えばホウ素をイオン注入法等により選択的に、かつ、浅く導入する。これにより、レジスト膜PR6から露出された高耐圧pMIS側の活性領域L1,L5のn+型の半導体領域NV1pの上部にn−型の半導体領域NV1mを形成する。一方、同じ高耐圧pMIS側の活性領域L1,L5でも第2方向Yの両端部のレジスト膜PR6で覆われた領域のn+型の半導体領域NV1pの上部はn+型のままになる。また、このn−型の半導体領域NV1mは半導体基板1S表面付近に形成されており、n+型の半導体領域NV1pの上部に形成されている。すなわち、n−型の半導体領域NV1mはn+型の半導体領域NV1pよりも浅い位置に形成されている。このため、高耐圧pMISの活性領域L1,L5のチャネル領域の中央(基板1Sの主面部)でのしきい値電圧を、高耐圧pMISの活性領域L1,L5の第2方向Yの両端(分離部3の側壁に接する基板1S部分)でのしきい値電圧よりも低くすることができるので、上記キンク現象の発生を抑制または防止することができる。
【0092】
ここで、後に形成されるゲート電極の幅方向(第2方向Y)において、ゲート電極HG下のチャネル領域を形成する半導体領域NV1mの長さと半導体領域NV1pの長さは、半導体領域NV1mの長さの方が長くなるように形成されている。すなわち、半導体領域NV1mは、チャネル領域の半分以上を占めるように形成されている。これにより、チャネル領域の第2方向Yの両端に形成される動作し難いMISの領域を減らすことができるので、本実施の形態における高耐圧pMISの実効的な動作速度の低減を防止することができる。
【0093】
また、このとき、半導体領域NVp1は分離部3よりも深くなるように形成されている。このように半導体領域NVp1を形成することで、分離部3の上部に接する基板1Sの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【0094】
その後、レジスト膜PR6を除去した後、前記実施の形態3と同様の工程を経て、図99〜図101の同一製造工程中の基板1Sの要部断面に示すように、同一の基板1Sに、高耐圧nMIS(第9、第10高耐圧電界効果トランジスタ)QHn3、高耐圧nMIS(第11、第12高耐圧電界効果トランジスタ)QHn4、高耐圧pMISQHp3,QHp4、低耐圧nMISQLn1および低耐圧pMISQLp1を形成する。なお、本実施の形態6においても、図面を見易くするため絶縁膜6aの図示を省略する。これにより、製造工程において、低耐圧MIS製造プロセスと高耐圧MIS製造プロセスとを共用させることにより、低耐圧MISと高耐圧MISとを同一の基板1Sに持つ半導体装置の製造工程の低減を図ることができる。
【0095】
(実施の形態7)
本実施の形態7では、前記実施の形態4の半導体装置の溝型の分離部3を、LOCOS(Local Oxidization of Silicon)法で形成した分離部に代えた場合について説明する。
【0096】
本実施の形態7の高耐圧MISの一例の要部断面図を図102〜図104に示す。平面図は、前記実施の形態4の図64〜図67と同じである。図102は図64〜図67のX5−X5線に相当する箇所の断面図、図103は図64〜図67のX6−X6線に相当する箇所の断面図、図104は図64〜図67のY4−Y4線に相当する箇所の断面図をそれぞれ示している。なお、ここでも、高耐圧pMISQHp5に本発明を適用した場合について説明するが、高耐圧nMISに適用することもできる。
【0097】
本実施の形態7の高耐圧pMISQHp5は、分離部3がLOCOS法で形成されている以外は前記実施の形態4と同じである。すなわち、基板1Sの主面に溝を掘って絶縁膜で埋めることで分離部を形成するのではなく、基板1Sの主面上の活性領域に、薄い酸化シリコン等からなる絶縁膜とその上に堆積された窒化シリコン等からなる耐酸化性の絶縁膜との積層パターンを形成した後、基板1Sに対して熱酸化処理を施すことにより、上記積層パターンから露出された分離領域に酸化シリコン等からなる分離部3を形成する。
【0098】
本実施の形態7においても、前記実施の形態4で説明したように、ソースおよびドレイン用のp+型の半導体領域P1,P1(p−型の半導体領域PV1,PV1)間のパンチスルーを抑制または防止する能力を向上させることができるので、高耐圧pMISQHp5の設計上のチャネル長(第1方向Xの長さ)を短くすることができる。すなわち、分離部3がLOCOS法で形成されている高耐圧pMISQH5であっても、そのサイズの縮小が可能であり、その高耐圧pMISQHp5を有する半導体チップのサイズを縮小させることが可能となる。
【0099】
また、分離部3以外の構造および製造方法は、前述の実施の形態4および6と同様であり、同様の効果を得ることができるので、その説明は省略する。
【0100】
(実施の形態8)
本実施の形態8では、前記実施の形態5の半導体装置の溝型の分離部3を、LOCOS法で形成した分離部に代えた場合について説明する。
【0101】
本実施の形態8の高耐圧MISの一例の要部断面図を図105、図106に示す。平面図は、前記実施の形態5の図72〜図75と同じである。図105は図72〜図75のX7−X7線に相当する箇所の断面図、図106は図72〜図75のX8−X8線に相当する箇所の断面図をそれぞれ示している。図72〜図75のY5−Y5線の断面図は、前記実施の形態7の図104と同じなので省略する。なお、ここでも、高耐圧pMISQHp5に本発明を適用した場合について説明するが、高耐圧nMISに適用することもできる。
【0102】
本実施の形態8の高耐圧pMISQHp6は、分離部3がLOCOS法で形成されている以外は前記実施の形態5と同じである。すなわち、前記実施の形態7と同様に、基板1Sの主面上の活性領域に、薄い酸化シリコン等からなる絶縁膜とその上に堆積された窒化シリコン等からなる耐酸化性の絶縁膜との積層パターンを形成した後、基板1Sに対して熱酸化処理を施すことにより、上記積層パターンから露出された分離領域に、酸化シリコン等からなる分離部3を形成する。
【0103】
本実施の形態8においても、前記実施の形態4〜6と同様に、高耐圧pMISQHp6のパンチスルーを抑制または防止する能力を向上させることができるので、高耐圧pMISQHp6の設計上のチャネル長(第1方向Xの長さ)を短くすることができる。したがって、分離部3がLOCOS法で形成されている高耐圧pMISQH6のサイズの縮小させることができるので、その高耐圧pMISQHp6を有する半導体チップのサイズを縮小させることができる。
【0104】
また、分離部3以外の構造および製造方法は、前述の実施の形態5および6と同様であり、同様の効果を得ることができるので、その説明は省略する。
【0105】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0106】
例えば前記実施の形態1〜8では、高耐圧MISのゲート電極と低耐圧MISのゲート電極とを別工程で形成した場合について説明したが、これに限定されるものではなく、高耐圧MISのゲート電極と低耐圧MISのゲート電極とを同一工程で形成しても良い。この場合は、例えば次のようにする。まず、前記実施の形態3,6のように高耐圧MISのCVD法による絶縁膜6bをパターニングした後、高耐圧MISの形成領域をレジスト膜で覆う。続いて、低耐圧MISの形成領域の基板1Sの主面の活性領域のシリコンが露出するようにエッチングした後、レジスト膜を除去する。その後、低耐圧MISのゲート絶縁膜を熱酸化法等により形成した後、基板1Sの主面全面に、ゲート電極形成用の導体膜を堆積し、これを上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、高耐圧MISと低耐圧MISの形成領域にゲート電極を形成する。
【0107】
また、高耐圧MISのドレイン耐圧が、例えば7〜30V程度の比較的低い場合、低耐圧MISのウエルを形成するためのイオン注入法等による不純物導入を、高耐圧MISの電界緩和機能を持つ半導体領域(PV1,NV1)およびチャネルストッパを形成するためのイオン注入法等による不純物導入と兼ねても良い。この場合、1回の導入工程で低耐圧MISのウエル、高耐圧MISの電界緩和機能を持つ半導体領域およびチャネルストッパを形成できる。すなわち、レジスト塗布、現像、露光といった一連の処理を伴うリソグラフィ工程を削減できるので、半導体装置の製造工程を大幅に低減できる。
【0108】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である液晶表示装置のドライバ回路や高電流制御を行うモータ制御ドライバ回路等に適用される半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば自動車の各種回路等に用いる等、他の電子機器の半導体装置の製造方法にも適用できる。
【産業上の利用可能性】
【0109】
本発明は、半導体装置の製造業に適用できる。
【符号の説明】
【0110】
1S 半導体基板
2 シリサイド層
3 分離部
3a 溝
3b 絶縁膜
5 サイドウォール
6 ゲート絶縁膜
6a,6b 絶縁膜
8 絶縁膜
9 絶縁膜
10 絶縁膜
13 導体膜
14 絶縁膜
15 ゲート絶縁膜
16 多結晶シリコン膜
18 p−型の半導体領域
19 n−型の半導体領域
20 p−型の半導体領域
21 n−型の半導体領域
50 高耐圧MIS・FET
51 溝型の分離部
52 半導体基板
53 ゲート電極
54 深いウエル
QHp,QHp1,QHp2,QHp3,QHp4 高耐圧pチャネル型MIS・FET
QHp5,QHp6 高耐圧pチャネル型MIS・FET
QHn,QHn1,QHn2,QHn3,QHn4 高耐圧nチャネル型MIS・FET
QLn1 低耐圧nチャネル型MIS・FET
QLp1 低耐圧pチャネル型MIS・FET
DNW 深いn型ウエル
DPW 深いp型ウエル
PIS 分離用のp型の半導体領域
PW1,PW2 p+型ウエル
NW1,NW2 n+型ウエル
P1,P1s,P1d,P2,P3 p+型の半導体領域
PV1 p−型の半導体領域
PV1p p+型の半導体領域
PV1m p−型の半導体領域
N1,N1s,N1d,N2,N3 n+型の半導体領域
NV1 n−型の半導体領域
NV1p n+型の半導体領域
NV1m n−型の半導体領域
L,L1〜L5 活性領域
HG ゲート電極
LG ゲート電極
NVk n+型の半導体領域
PVk p+型の半導体領域
Vcc 高電位側の電源電位
GND 基準電位側の電源電位
R1,R2 抵抗
PR1〜PR6 フォトレジスト膜
DR カウンタードープ領域
S0 ソース領域
D0 ドレイン領域
V0 半導体領域
【技術分野】
【0001】
本発明は、半導体装置およびその製造技術に関し、特に、高耐圧電界効果トランジスタを有する半導体装置およびその製造技術に関するものである。
【背景技術】
【0002】
近年、半導体装置では、素子分離構造として、分離幅を小さくできる等、素子集積度を向上させる上で有利なSTI(Shallow Trench Isolation)またはSGI(Shallow Groove Isolation)と称する溝型の分離構造が採用されている。しかし、素子サイズが小さく、印加電圧の低い、低耐圧MIS・FETのチャネル領域を溝型の分離部で規定すると、正常なターンオン波形の他に、異常なキンク現象が生じ易くなる。キンク現象は、ドレイン電流のドレイン電圧依存性を測定したときに、ドレイン電流が、ある電圧値から不規則なこぶ状に変化し、階段状の波形が形成される現象である。低耐圧MIS・FETで上記キンク現象が生じる主な原因は、半導体基板の主面と上記溝型の分離部の側面とのなす肩部に、溝型の分離部からの機械的な応力が集中し、その肩部のシリコンの格子定数が変化する結果、その肩部でのキャリアの移動度が部分的に上昇してしまうことによるものであることが知られている。
【0003】
このように、低耐圧MIS・FETのキンク発生の原因は、分離部の側壁の半導体基板の肩部の形状が急峻であるためなので、その肩部に丸みを持たせることがキンク現象の対策の主流となっている。
【0004】
また、それ以外の低耐圧MIS・FETのキンク対策として、例えば特開平9−237829号公報には、溝型の分離部と半導体基板との境界部にウエルと同一導電型の高濃度の不純物領域を設ける技術が開示されている(特許文献1参照)。
【0005】
また、例えば特開2001−144189号公報には、トレンチ素子分離領域により区画された低耐圧MOSFETにおいて、チャネル領域の中央部をしきい値電圧が低いp−型のチャネル領域にし、トレンチ素子分離領域との境界近傍の両端部分をそれぞれしきい値電圧の高いp+型のチャネル領域にする技術が開示されている(特許文献2参照)。
【0006】
また、例えば特開平10−65153号公報には、溝型の素子分離膜により画定された活性領域の外周部に、低耐圧MIS・FETのソース/ドレイン接合より浅く、チャネル領域と同一導電型で、チャネル領域より高濃度の不純物層を設ける技術が開示されている(特許文献3参照)。
【0007】
また、例えば特開2001−160623号公報には、トレンチ素子分離法で形成された素子分離膜で画定された活性領域に低耐圧MOSFETを形成し、そのMOSFETのゲート電極下の活性領域のチャネルエッジ部分が、ソース・ドレイン領域を形成するための高濃度不純物イオンの注入領域の外に配置されるようにし、チャネルエッジが動作部から外れるようにすることでキンク現象を防止する技術が開示されている(特許文献4参照)。
【0008】
また、キンク現象のさらに他の対策方法として、nチャネル型のMOS・FETにおいて、溝型の分離部と接する半導体基板とのエッジ部に窒素をイオン注入してSiN領域を形成することにより、エッジ部でのホウ素の濃度低下を防ぎ、キンク現象に起因するリーク電流を低減する方法や溝型の分離部近傍の酸化膜を厚くすることによりキンク現象を改善する方法等が提案されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開平9−237829号公報
【特許文献2】特開2001−144189号公報
【特許文献3】特開平10−65153号公報
【特許文献4】特開2001−160623号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
ところで、高耐圧MIS・FETでも上記キンク現象が生じるが、その原因が低耐圧MIS・FETで生じるキンク現象とは異なっており、高耐圧MIS・FETの場合、上記半導体基板の肩部に丸みを形成するだけではキンク現象を充分に抑制することができない、という問題があることを本発明者は新たに見出した。従って、後述するように高耐圧MIS・FETにおいて、如何にしてキンク現象を抑制するかが重要な課題となっている。
【0011】
本発明の目的は、高耐圧電界効果トランジスタのキンク現象を抑制または防止することのできる技術を提供することにある。
【0012】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
すなわち、本発明は、高耐圧電界効果トランジスタのゲート幅方向の両端の分離部と半導体基板との境界領域に、高耐圧電界効果トランジスタのドレイン用の半導体領域とは逆の導電型の半導体領域であってチャネル領域よりも不純物濃度の高い領域を設け、その不純物濃度の高い領域を、高耐圧電界効果トランジスタのドレイン用の半導体領域から離して配置するものである。
【発明の効果】
【0015】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0016】
すなわち、高耐圧電界効果トランジスタでのキンク現象を抑制または防止することができる。また、高耐圧電界効果トランジスタを有する半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【0017】
【図1】本発明の一実施の形態である半導体装置の高耐圧電界効果トランジスタの要部平面図である。
【図2】図1と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和用の半導体領域と主要部の半導体領域との配置関係を示した要部平面図である。
【図3】図1と同一箇所の平面図であって特に高耐圧電界効果トランジスタのゲート電極と活性領域と主要部の半導体領域との配置関係を示した要部平面図である。
【図4】図1と同一箇所の平面図であって特に分離領域および活性領域を示した要部平面図である。
【図5】図1〜図4のX1−X1線の断面図である。
【図6】図1〜図4のX2−X2線の断面図である。
【図7】図1〜図4のY1−Y1線の断面図である。
【図8】高耐圧電界効果トランジスタを用いた回路の一例の回路図である。
【図9】高耐圧電界効果トランジスタを用いた回路の他の例の回路図である。
【図10】本発明の他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例の要部平面図である。
【図11】図10と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和機能を持つ半導体領域と、ソース用のp+型の半導体領域と、n+型の半導体領域との配置関係を示した要部平面図である。
【図12】図10と同一箇所の平面図であって特に高耐圧電界効果トランジスタのゲート電極と活性領域とn+型の半導体領域との配置関係を示した要部平面図である。
【図13】図10と同一箇所の平面図であって特に分離領域および活性領域を示した要部平面図である。
【図14】図10〜図13のX3−X3線の断面図である。
【図15】図10〜図13のX4−X4線の断面図である。
【図16】本発明の一実施の形態である半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図17】図16と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図18】図16と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図19】図16〜図18の要部拡大断面図である。
【図20】図16〜図19に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図21】図20と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図22】図20と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図23】図20〜図22の要部拡大断面図である。
【図24】図20〜図22に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図25】図24と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図26】図24と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図27】図24〜図26の要部拡大断面図である。
【図28】図23〜図27に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図29】図28と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図30】図28と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図31】図28〜図30に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図32】図31と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図33】図31と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図34】図31〜図33に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図35】図34と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図36】図34と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図37】図34〜図36に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図38】図37と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図39】図37と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図40】図37〜図39に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図41】図40と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図42】図40と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図43】図40〜図42に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図44】図43と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図45】図43と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図46】図43〜図45に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図47】図46と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図48】図46と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図49】図46〜図48に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図50】図49と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図51】図49と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図52】図49〜図51に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図53】図52と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図54】図52と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図55】図52〜図54に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図56】図55と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図57】図55と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図58】図55〜図57に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図59】図58と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図60】図58と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図61】図58〜図60に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第1形成領域の要部断面図である。
【図62】図61と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第2形成領域の要部断面図である。
【図63】図61と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図64】本発明の他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例の要部平面図である。
【図65】図64と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和機能を持つp−型の半導体領域とカウンタードープ領域との配置関係を示した要部平面図である。
【図66】図64と同一箇所の平面図であって特に高耐圧電界効果トランジスタの各半導体領域の様子を示した要部平面図である。
【図67】図64と同一箇所の平面図であって活性領域内における半導体領域の様子を示した要部平面図である。
【図68】図64〜図67のX5−X5線の断面図である。
【図69】図64〜図67のX6−X6線の断面図である。
【図70】図64〜図67のY4−Y4線の断面図である。
【図71】図64の高耐圧電界効果トランジスタを複数配置した場合の一例の要部平面図である。
【図72】本発明のさらに他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例の要部平面図である。
【図73】図72と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和機能を持つp−型の半導体領域とカウンタードープ領域との配置関係を示した要部平面図である。
【図74】図72と同一箇所の平面図であって特に高耐圧電界効果トランジスタの各半導体領域の様子を示した要部平面図である。
【図75】図72と同一箇所の平面図であって特に活性領域内における半導体領域の様子を示した要部平面図である。
【図76】図72〜図75のX7−X7線の断面図である。
【図77】図72〜図75のX8−X8線の断面図である。
【図78】本発明の一実施の形態である半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の要部断面図である。
【図79】図78と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第4形成領域の要部断面図である。
【図80】図78と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図81】図78〜図80に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の要部断面図である。
【図82】図81と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第4形成領域の要部断面図である。
【図83】図81と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図84】図81〜図83に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の要部断面図である。
【図85】図84と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第4形成領域の要部断面図である。
【図86】図84と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図87】図84〜図86に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の図64〜図67のX5−X5線に相当する箇所を含む断面図である。
【図88】図87と同一製造工程であって図64〜図67のX6−X6線に相当する箇所を含む断面図である。
【図89】図87と同一製造工程であって図72〜図75のX7−X7線に相当する箇所を含む断面図である。
【図90】図87と同一製造工程であって図72〜図75のX8−X8線に相当する箇所を含む断面図である。
【図91】図87と同一製造工程であって図64〜図67のY4−Y4線または図72〜図75のY5−Y5線に相当する断面図である。
【図92】図87と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図93】図87〜図92に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の図64〜図67のX5−X5線に相当する箇所を含む断面図である。
【図94】図93と同一製造工程であって図64〜図67のX6−X6線に相当する箇所を含む断面図である。
【図95】図93と同一製造工程であって図72〜図75のX7−X7線に相当する箇所を含む断面図である。
【図96】図93と同一製造工程であって図72〜図75のX8−X8線に相当する箇所を含む断面図である。
【図97】図93と同一製造工程であって図64〜図67のY4−Y4線または図72〜図75のY5−Y5線に相当する断面図である。
【図98】図93と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図99】図93〜図99に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第3形成領域の図64〜図67のX5−X5線に相当する箇所を含む断面図である。
【図100】図99と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第4形成領域の要部断面図である。
【図101】図99と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図102】本発明のさらに他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例であって図64〜図67のX5−X5線に相当する箇所の断面図である。
【図103】図102の高耐圧電界効果トランジスタであって図64〜図67のX6−X6線に相当する箇所の断面図である。
【図104】図102の高耐圧電界効果トランジスタであって図64〜図67のY4−Y4線に相当する箇所の断面図である。
【図105】本発明のさらに他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例であって図72〜図75のX7−X7線に相当する箇所の断面図である。
【図106】図105の高耐圧電界効果トランジスタであって図72〜図75のX8−X8線に相当する箇所の断面図である。
【図107】高耐圧電界効果トランジスタで生じたキンク波形の波形図である。
【図108】図107のキンク波形の説明図である。
【図109】キンク対策の無い高耐圧電界効果トランジスタの要部平面図である。
【図110】図109のY50−Y50線の断面図である。
【図111】本発明の一実施の形態である半導体装置の図1の高耐圧電界効果トランジスタを複数配置した場合の一例の要部平面図である。
【発明を実施するための形態】
【0018】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、電界効果トランジスタであるMIS・FET(Metal Insulator Semiconductor・Field Effect Transistor)をMISと略し、nチャネル型MISをnMISと略し、pチャネル型MISをpMISと略す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、上記のMISの中で、相対的に高い電圧で駆動するMISを高耐圧MISと称し、相対的に低い電圧で駆動するMISを低耐圧MISと称する。高耐圧MISはそのドレイン領域に、例えば40V程度の電位が加えられて動作するMISであり、耐圧100Vを実現可能な構造とされている。低耐圧MISはそのドレイン領域に、例えば1.5V程度の電位が加えられて動作するMISである。
【0019】
はじめに、本発明者が新たに見出した高耐圧MISにおける上記キンク現象について説明する。高耐圧MISでも上記キンク現象が生じるが、その原因が低耐圧MISで生じるキンク現象とは異なっており、高耐圧MISの場合、上記半導体基板の肩部に丸みを形成するだけではキンク現象を充分に抑制することができない、という問題があることを本発明者は見出した。
【0020】
図107は、高耐圧MISのゲート電圧VGに対するドレイン電流IDの実際の測定波形の一例を示している。また、図108は、図107の測定波形の説明図を示している。図108の実線Aは、高耐圧MISのチャネル電流を示し、破線Bは、高耐圧MISのチャネル領域の長手方向(ゲート幅方向)の両端部分でのエッジ電流を示している。上記のように特に分離部を溝型で形成した場合、チャネル領域の長手方向両端にストレスや不純物濃度低下によって、その両端の活性領域と分離部との境界部に沿って微小なリーク電流(〜μA)が流れ、キンク現象が生じている。上記のように半導体基板の肩部に丸みを形成するだけでは、高耐圧MISでのキンク現象を充分に抑制できない理由は、高耐圧MISでのキンク現象の原因が、高耐圧MISの持つ特有の構成に起因するものがあり、低耐圧MISのキンク現象の原因とは異なる部分があるからである。
【0021】
第1の理由は、高耐圧MISではゲート絶縁耐圧を確保するためにゲート絶縁膜の厚さを、低耐圧MISのそれよりもはるかに厚くしなければならないが、そのような厚いゲート絶縁膜でも正常に動作させるために、しきい値電圧を低くしなければならず、そのために、チャネル領域の不純物濃度(ドレイン領域とは逆の導電型を形成する不純物の濃度)を低く設定しなければならない。このため、キンク現象が発生し易い。
【0022】
第2の理由は、図109および図110を用いて説明する。図109はキンク対策が適用されていない高耐圧MIS50の一例の平面図、図110は図109のY50−Y50線の断面図をそれぞれ示している。また、符号のV0は、高耐圧MIS50の電界緩和機能を持つ半導体領域、S0はソース領域、D0はドレイン領域を示している。キンク現象はチャネル領域の長手方向(ゲート幅方向)両端の領域Cで発生し易い。これは、次のような理由からである。すなわち、溝型の分離部51の上面がウエットエッチング処理等により半導体基板52の上面よりも窪む(リセス)場合があるが、その場合に、ゲート電極53の両端部と溝型の分離部51の側壁の半導体基板52部分との距離Eが短くなる結果、ゲート電極53による電界が溝型の分離部51の側壁の半導体基板52部分に印加され、その半導体基板52部分にキャリアが誘起され、溝型の分離部51の側壁の半導体基板52部分にもチャネルが形成される。ところが、高耐圧MISでは深いウエル54の不純物濃度プロファイルが半導体基板52の主面から深くなるにつれて次第に低くなるようになっているので、溝型の分離部51の側壁の半導体基板52部分でのしきい値電圧が、半導体基板52の主面部分でのしきい値電圧よりも低くなる。そして、その分離部51の側壁の半導体基板52部分でのチャネル幅は狭いために、飽和電流も少なく、ゲート電極53による電界の印加により、2種類のMIS(半導体基板52の主面部と側壁部)の電流の和として見られ、階段状のキンク波形が発生する。
【0023】
また、上記特許文献1〜3のように、ゲート幅方向両端に高濃度領域を設けることにより、低耐圧MISでのキンク現象を抑制または防止する方法がある。しかし、上記のように高耐圧MISと低耐圧MISとでは構成が異なるし、また、それによりキンク現象の原因に違いがあるので、上記ゲート幅方向の両端に高濃度領域を形成する技術を、ただ単純に高耐圧MISにそのまま適用することはできない。例えば上記特許文献1,2の技術では、高濃度領域をソースおよびドレインに接するように設けているので、そのまま高耐圧MISに適用すると、高耐圧MISに必要なドレイン耐圧を確保できない等のような不具合が生じるからである。
【0024】
(実施の形態1)
図1は本実施の形態1の高耐圧pMISQHp1の一例の要部平面図、図2は図1と同一箇所の平面図であって特に高耐圧pMISQHp1の電界緩和機能を持つp−型の半導体領域PV1とn+型の半導体領域NVkとの配置関係を示した要部平面図、図3は図1と同一箇所の平面図であって特に高耐圧pMISQHp1のゲート電極HGと活性領域Lとn+型の半導体領域NVkとの配置関係を示した要部平面図、図4は図1と同一箇所の平面図であって特に分離領域および活性領域Lを示した要部平面図、図5は図1〜図4のX1−X1線の断面図、図6は図1〜図4のX2−X2線の断面図、図7は図1〜図4のY1−Y1線の断面図をそれぞれ示している。なお、ここでは、高耐圧pMISに本発明を適用した場合について説明するが、p、nの導電型を逆にすることで、高耐圧nMISに適用することもできる。また、図4は平面図であるが図面を見易くするため分離領域にハッチングを付す。また、第1方向Xは、各図の左右横方向であってゲート長方向(チャネル長方向)またはゲート電極HGの短方向を示し、第2方向Yは、上記第1方向Xに直交する方向であり各図の上下縦方向であってゲート幅方向またはゲート電極HGの長手方向を示している。
【0025】
本実施の形態1の半導体装置の高耐圧pMIS(第1、第5、第6高耐圧電界効果トランジスタ)QHp1は、例えば液晶表示装置のドライバ回路や高電流制御を行うモータ制御ドライバ回路等に適用されている。高電位側の電源電圧は、例えば40V程度、低電位(基準電位)側の電源電圧は、例えば1.5(零)Vであり、例えば耐圧100Vを実現可能な構造とされている。
【0026】
半導体基板(以下、単に基板という)1Sは、例えばp型のシリコン(Si)単結晶からなり、その主面(デバイス形成面)には、上記高耐圧pMISQHp1が配置されている。この高耐圧pMISQHp1は、深いn型ウエル(第3、第7、第8半導体領域)DNWと、これに電気的に接続された平面枠状のn+型ウエルNW1とによって平面的にも断面的にも取り囲まれている。これにより、高耐圧pMISQHp1は、基板1Sと電気的に分離されている。深いn型ウエルDNWおよびn+型ウエルNW1には、共に、例えばリン(P)等のような不純物が導入されているが、n+型ウエルNW1の不純物濃度の方が、深いn型ウエルDNWの不純物濃度よりも高くなるようにされている。また、n+型ウエルNW1の上部には、配線層であるメタル配線とのオーミックコンタクトを取るために、さらに不純物濃度の高いn+型の半導体領域N1が形成されている。このn+型の半導体領域N1の上面には、例えばコバルトシリサイド(CoSi2等)のようなシリサイド層2が形成されている。シリサイド層2は、コバルトシリサイドに代えて、チタンシリサイド(TiSi2)、プラチナシリサイド(PtSi2)、ニッケルシリサイド(NiSi2)またはタングステンシリサイド(WSi2)等、各種のシリサイド層を使用しても良い。
【0027】
図4に示すように、上記基板1Sの主面には、素子分離領域として例えばSTI(Shallow trench Isolation)またはSGI(Shallow Groove Isolation)と称する溝型の分離部3が形成されており、これにより活性領域L(L1〜L4)が規定されている。図4において、ハッチングを施した領域が分離部3が形成されている領域である。この溝型の分離部3は、基板1Sの主面に掘られた溝内に、例えば酸化シリコン(SiO2等)のような絶縁膜が埋め込まれることで形成されている。
【0028】
図5〜7に示すように、分離部3の上部に接する基板1Sの肩部(基板1Sの主面と分離部3の上部側面とで形成される角部)は丸みをおびるように形成されている。分離部3を溝型構造とすると、上記基板1Sの肩部に機械的応力が集中するため、その肩部でのシリコンの格子定数が変化し、その肩部でキャリアの移動度が上昇する結果、キンク現象(kink effect)が生じ易いことが知られている。そこで、上記基板1Sの肩部に丸みを形成することにより、その肩部に加わる機械的応力を緩和することができるので、高耐圧pMISQHp1でのキンク現象の発生を抑制できる。しかし、上記のように、この構成のみでは高耐圧MISでのキンク現象を充分に抑制することはできない。なお、分離部3の溝の底部は、上記深いn型ウエルDNWよりも浅い位置で終端されている。
【0029】
このような分離部3で規定された上記活性領域Lのうち、中央の平面帯状の活性領域L1は、上記高耐圧pMISQHp1のチャネルが形成される領域(チャネル領域)を含む領域である。この活性領域L1のチャネル領域には、上記深いn型ウエルDNWが配置されている。すなわち、チャネル領域は非動作時はn型にされている。この活性領域L1のチャネル領域における深いn型ウエルDNWの不純物濃度と、そこに導入される不純物濃度とを制御することにより、高耐圧pMISQHp1のしきい値電圧が決定されている。
【0030】
この中央の活性領域L1の左右の活性領域L2,L3には、高耐圧pMISQp1のソースおよびドレイン用のp+型の半導体領域(第1、第11、第12半導体領域)P1,P1が配置されている。このソースおよびドレイン用のp+型の半導体領域P1,P1は、中央の活性領域L1とその左右の活性領域L2,L3との間の分離部3の存在により、中央の活性領域L1のチャネル領域と分離されているが、そのp+型の半導体領域P1,P2を内包する電界緩和機能を持つp−型の半導体領域(第2半導体領域)PV1,PV1を通じて上記チャネル領域と電気的に接続されている。
【0031】
このp−型の半導体領域PV1,PV1は、平面で見ると、第1方向Xの一端が活性領域L1と活性領域L2,L3との間の分離部3を跨いで活性領域L1側に(すなわち、ゲート電極HG下に)、p−型の半導体領域PV1,PV1の間にチャネル領域分の深いn型ウエルDNWが残されるように、所望の長さ分だけはみ出している。一方、p−型の半導体領域PV1,PV1の第1方向Xの他端および第2方向Yの両端は、上記n+型ウエルNW1に接しない位置で終端している。また、このp−型の半導体領域PV1,PV1は、断面で見ると、その底部が分離部3よりも深い位置まで延びているが、上記深いn型ウエルDNWよりは浅い位置で終端している。このような構成にすることにより、高耐圧pMISQHp1のドレイン耐圧を確保することができる。
【0032】
上記ソースおよびドレイン用のp+型の半導体領域P1,P1およびp−型の半導体領域PV1,PV1には、共に、例えばホウ素(B)等のような不純物が導入されているが、p+型の半導体領域P1,P1の不純物濃度の方が、メタル配線とのオーミックコンタクトを取るために、p−型の半導体領域PV1,PV1の不純物濃度よりも高くなるようにされている。また、ソースおよびドレイン用のp+型の半導体領域P1,P1の上面には、上記シリサイド層2が形成されている。
【0033】
上記中央の活性領域L1上には、活性領域L1の全領域を覆うように高耐圧pMISQHp1のゲート電極HGが配置されている。このゲート電極HGの第2方向Y(ゲート幅方向)の両端は、その一部が上記n+型ウエルNW1に平面的に重なる位置まで延びており、これより、高耐圧pMISQHp1の耐圧を下げることなく、ゲート電極HGが対向する深いn型ウエルDNWの表面に寄生MISが発生するのを抑制または防止することが可能となっている。ゲート電極HGは導体膜から形成されており、例えばリン等をドーピングした低抵抗な多結晶シリコン等からなり、その上面には、上記シリサイド層2が形成されている。本実施の形態1では、このシリサイド層2を図示して示しているが、必ずしも形成されている必要はなく、例えば、ゲート電極HGを、リン等をドーピングした低抵抗な多結晶シリコンのみで形成してもよい。
【0034】
また、ゲート電極HGの側面には、絶縁膜として例えば酸化シリコンからなるサイドウォール5が形成されている。このゲート電極HGと基板1Sの主面との間には、ゲート絶縁膜6が形成されている。ゲート絶縁膜6は、例えば熱酸化法等により基板1Sの主面上に形成された酸化シリコン等からなる絶縁膜6aと、その上に、化学気相成長法(Chemical Vapor Deposition:CVD、ここでは、例えば減圧CVD法)法により堆積された酸化シリコン等からなる絶縁膜6bとの積層膜で形成されている。ゲート絶縁膜6のCVD法で形成された絶縁膜6bは、その外周が平面で見ると、ゲート電極HGの外周から若干はみ出すように形成されている。
【0035】
上記活性領域Lのうち最外周の平面枠状の活性領域L4には、上記n+型の半導体領域N1が配置されている。なお、実際の半導体装置では、活性領域L4、n+型の半導体領域N1およびn+型ウエルNW1は、複数の高耐圧MISを取り囲むのが一般的である。ここでは説明を簡単にするため、1個の高耐圧pMISQHp1を取り囲む様子を例示している。
【0036】
ところで、上記のように高耐圧MISの場合、低耐圧MISでのキンク現象対策として例示された、分離部3の上部に接する基板1Sの肩部(基板1Sの主面と分離部3の上部側面とで形成される角部)に丸みを形成する技術だけでは、キンク現象を充分に抑制することができない。そこで、本実施の形態1では、図1〜図5および図7に示すように、中央の活性領域L1の第2方向Yの両端に、すなわち、高耐圧pMISQHp1のチャネル領域の第2方向Yの両端の溝型の分離部3と基板1Sとの境界領域(特に上記分離部3の側壁に接する基板1S部分)に、上記ソースおよびドレイン用のp+型の半導体領域P1,P1とは逆の導電型のn+型の半導体領域(第4、第13、第14半導体領域)NVkを部分的に形成した。これにより、上記チャネル領域の第2方向Yの両端(すなわち、上記側壁部)でのしきい値電圧を、チャネル領域の中央(すなわち、上記主面部)でのしきい値電圧よりも高くすることができる。すなわち、チャネル領域の中央ではMISが動作し易いのに対して、チャネル領域の第2方向Yの両端ではMISが動作し難くなる。このため、たとえ分離部3の上面が窪んだとしても、上記キンク現象の発生を抑制または防止できる。したがって、高耐圧MISの特性を向上させることができる。なお、ここで、しきい値電圧が高いと表現したが、ここでは高耐圧pMISを例に説明しているので、ソース電位(例えば0V)から見て、負側を高いと表現している。
【0037】
また、低耐圧MISでのキンク現象対策としてチャネル幅方向(第2方向Y)の両端に高濃度領域を形成する技術を、本実施の形態1の高耐圧MISにそのまま適用することはできない。すなわち、本実施の形態1のような高耐圧MISにおいて、低耐圧MISでのキンク現象対策をそのまま踏襲し、n+型の半導体領域NVkとp−型の半導体領域PV1,PV1とを接触させてしまうと高濃度領域が接するため、高耐圧MISに必要なドレイン耐圧を確保できないという問題が生じるからである。特に目標とするドレイン耐圧が高い製品の場合には、チャネル幅方向の両端部の不純物濃度を下げる必要があるので、ただ単純にn+型の半導体領域NVkを配置できないのである。そこで、本実施の形態1では、キンク対策用のn+型の半導体領域NVkが、上記電界緩和機能を持つp−型の半導体領域PV1,PV1(特にドレイン側)に接しないように、p−型の半導体領域PV1,PV1から離された位置に配置されている。これにより、高耐圧pMISQHp1のドレイン耐圧の低下を防止できる。したがって、本実施の形態1によれば、キンク現象の抑制または防止と、ドレイン耐圧の確保との両立が可能である。
【0038】
キンク対策用のn+型の半導体領域NVk1は、活性領域L1と分離部3との双方の領域に跨るように配置されている。このn+型の半導体領域NVkのn型不純物の濃度は、チャネル領域の深いn型ウエルDNWのn型不純物の濃度よりも高く設定されている。また、n+型の半導体領域NVk1は、断面で見ると、基板1Sの主面から分離部3の底部よりも深い位置まで延び、ほぼ上記p+型の半導体領域P1,P1の底部と同程度の深さまで達しているが、上記深いn型ウエルDNWよりは浅い位置で終端されている。このようにキンク対策用のn+型の半導体領域NVk1を分離部3よりも深い位置まで形成することにより、キンク現象の発生を抑制または防止する能力を高めることができる。すなわち、分離部3の上部に接する基板1Sの肩部におけるしきい値を高くすることができるので、キンク現象の発生を抑制することができる。
【0039】
また、ソースおよびドレイン用のp+型の半導体領域P1,P1のうちのソース用のp+型の半導体領域P1の電位が常にn型ウェルDNWと同電位で使用する場合においては、上記キンク対策用のn+型の半導体領域NVkを、そのソース用のp+型の半導体領域P1と接触させても構わない。これにより、キンク対策用のn+型の半導体領域NVkの位置合わせ余裕を増やすことができるので、その配置を容易にすることができる。
【0040】
次に、図8および図9は、高耐圧MISを用いた回路の一例を示している。図8および図9は、高耐圧MISを用いた差動回路を有する定電流回路を示している。図8は、アナログ回路で多用される定電流源押し出し回路を示している。この図8では、定電流源押し出し回路が、ゲート電極と高電位側の電源電位Vccとを共通とする複数の高耐圧nMISQHnで構成されている場合が例示されている。すなわち、電源電位Vccは高耐圧nMISQHnのドレイン領域に印加される。また、図9は、アナログ回路で多用される定電流源引き込み回路を示している。この図9では、定電流源引き込み回路が、ゲート電極と基準電位側の電源電位GNDを共通とする複数の高耐圧pMISQHpで形成されている場合が例示されている。すなわち、電源電位Vccは高耐圧pMISQHpのゲート電極及びドレイン領域に印加される。高電位側の電源電位Vccは、例えば20〜100V程度、基準電位側の電源電位GNDは、例えば0(零)Vである。図8および図9の符号R1,R2は抵抗を示している。これらの回路の場合、キンク現象が特に問題となる。これは、これらの回路では、上記キンク対策を何ら施さないとすると、所定の電流値を高耐圧MISのサイズ(チャネル長およびチャネル幅)で設計しようとしても、実際の電流値が前記チャネル幅方向の両端部(分離部3の側壁部)で流れる電流のため設計値からずれてしまうからである。これに対して、本実施の形態1では、キンク現象を抑制または防止できるので、上記回路の所定の電流値の設計値と実測値との誤差を低減することができる。したがって、これらの回路の特性を向上させることができる。
【0041】
次に、図111は、高耐圧pMISQHp3を複数配置した場合の要部平面図の一例を示している。高耐圧pMISQHp3は、各々のチャネルの方向(電流が流れる方向)が第1方向Xに沿うような状態で隣接して配置されている。互いに隣接する高耐圧pMISQHp3は、ソースおよびドレイン用のp+型の半導体領域P1,P2を共有するように配置されている。そして、n+型の半導体領域N1およびn型ウエルNW1は、その複数の高耐圧pMISQHp3の一群を取り囲むように配置されている。
【0042】
本実施の形態1では微細化により高耐圧pMISQHp3のサイズの縮小を促進する場合においても、n+型の半導体領域NVk1を設けたことによりキンク現象を抑制または防止できるので、高耐圧pMISQHp3のサイズの縮小には有効である。したがって、個々の高耐圧pMISQHp3のサイズ縮小量は小さいとしても全体として大きなサイズ縮小が可能になるので、高耐圧pMISQHp3を有する半導体チップのサイズを大幅に縮小させることができる。
【0043】
(実施の形態2)
前記実施の形態1では、ソースおよびドレインの両方ともがウエルとの間で耐圧を確保できる構成について説明したが、本実施の形態2では、ソース−ウエル間に大きな耐圧を必要としない場合の高耐圧MIS構造の一例を説明する。すなわち、nMISの場合、p型ウェルが共通のGND (pMISの場合はn型ウエルが共通のVcc)に接続されているような回路では、ソース電位がp型ウェル電位と異なるため、ソース−ウエル間の耐圧を確保するために逆バイアス耐圧が必要となるので、ソース側をドレイン側と同じ構造としている。すなわち、例えばnMISの場合、p型ウエルに逆バイアス耐圧として−16.5V程度、nMISのソースに1.5V程度が印加されるのでソース−ウエル間の耐圧を確保するためソース側をドレイン側と同じ構造されており、40V以上の耐圧を確保できる構造とされている。このとき、低耐圧MISのソース−ウエル間の耐圧は10V程度を確保できる構造となっている。すなわち、高耐圧MISのソース−ウエル間の耐圧は、低耐圧MISのソース−ウエル間の耐圧よりも大きくなるように形成されている。このような回路としては、例えば出力回路や昇圧回路等が例示できる。しかしながら、ソース−ウエル間で電位差の生じないような回路では、ソース−ウエル間の耐圧を確保するための逆バイアス耐圧が必要とならないので、ドレイン側のみを高耐圧構造とすることができる。このような構造とすることで、MISのサイズを縮小することが可能となり、半導体チップ面積のサイズを縮小することができる。
【0044】
図10はその高耐圧pMISQHp2の一例の要部平面図、図11は図10と同一箇所の平面図であって特に高耐圧pMISQHp2の電界緩和機能を持つp−型の半導体領域PV1と、ソース用のp+型の半導体領域P1sと、n+型の半導体領域NVkとの配置関係を示した要部平面図、図12は図10と同一箇所の平面図であって特に高耐圧pMISQHp2のゲート電極HGと活性領域Lとn+型の半導体領域NVkとの配置関係を示した要部平面図、図13は図10と同一箇所の平面図であって分離領域および活性領域Lを示した要部平面図、図14は図10〜図13のX3−X3線の断面図、図15は図10〜図13のX4−X4線の断面図をそれぞれ示している。なお、図10〜図13のY3−Y3線の断面図は、図1〜4に示すY1−Y1の断面図である前記図7と同じなので省略する。また、図13は平面図であるが図面を見易くするため分離領域にハッチングを付す。また、本実施の形態2でも、高耐圧pMISを例に説明するが、前記実施の形態1と同様に、高耐圧nMISにも適用できる。
【0045】
本実施の形態2の高耐圧pMIS(第2、第7、第8電界効果トランジスタ)QHp2では、ドレイン用のp+型の半導体領域P1dとチャネル領域との間には、前記実施の形態1と同様に分離部3が介在され、ドレイン用のp+型の半導体領域P1dは電界緩和機能を持つp−型の半導体領域PV1を通じて活性領域L5のチャネル領域と電気的に接続されているのに対して、ソース用のp+型の半導体領域P1sとチャネル領域との間には分離部3が介在されておらず、ソース用のp+型の半導体領域P1sとチャネル領域とが1つの活性領域L5内において隣接して配置され電界緩和機能を持つp−型の半導体領域PV1を介在せずに互いに電気的に接続されている。ゲート電極HGは、活性領域L5の全面を覆うようには形成されておらず、活性領域L5において、ゲート電極HGが平面的に重なる部分(ドレイン側の電界緩和機能を持つp−型の半導体領域PV1が配置された部分を除く)にチャネル領域が形成され、ゲート電極HGが平面的に重なっていない部分にソース用のp+型の半導体領域P1sが配置されている。また、この構造では、ソース用のp+型の半導体領域P1sおよび深いn型ウエルDNWへの供給電位が等しくなるように、すなわち、p+型の半導体領域P1sと深いn型ウエルDNWとの間に電位差が生じないような回路構成とされる。
【0046】
このような本実施の形態2では、ソース用のp+型の半導体領域P1sとチャネル領域との間に分離部3を設けなくて良いし、ソース用のp+型の半導体領域P1s側に電界緩和機能を持つp−型の半導体領域PV1を設けなくて良いので、高耐圧pMISQHp2のサイズを縮小させることができる。前記したように実際の半導体装置では、基板1Sの主面に複数の高耐圧MISを集積して配置している。回路の出力当たる箇所では、1000出力(1000個)の高耐圧MISを配置する場合もある。したがって、たとえ1つの高耐圧pMISQHp2では小さなサイズ縮小であっても全体としては大きなサイズ縮小を実現することができるので、高耐圧pMISQHp2を有する半導体チップのサイズを縮小させることができる。
【0047】
また、この構成の場合は、キンク対策用のn+型の半導体領域NVkを、ソース用のp+型の半導体領域P1sと接触させても構わない。これにより、キンク対策用のn+型の半導体領域NVkの位置合わせ余裕を増やすことができるので、その配置を容易にすることができる。
【0048】
また、前述の実施の形態1と同様に、キンク対策用のn+型の半導体領域NVk1は、活性領域L1と分離部3との双方の領域に跨るように配置されている。このn+型の半導体領域NVkのn型不純物の濃度は、チャネル領域の深いn型ウエルDNWのn型不純物の濃度よりも高く設定されている。また、n+型の半導体領域NVk1は分離部3よりも深い位置まで形成されており、これによりキンク現象の発生を更に抑制または防止する能力を高めることができる。
【0049】
(実施の形態3)
本実施の形態3では、前記実施の形態1,2の構造の高耐圧MISと、低耐圧MISとを同一の基板1Sに持つ半導体装置の製造方法の一例を図16〜図63により説明する。なお、図16〜図63中の符号HR1は前記実施の形態1の構造の高耐圧MISの形成領域、符号HR2は前記実施の形態2の構造の高耐圧MISの形成領域、符号LRは低耐圧MISの形成領域をそれぞれ示している。また、高耐圧MISの形成領域HR1,HR2の断面は、それぞれ図1のX−X1線、図10のX3−X3線に相当する箇所の断面図を示している。
【0050】
まず、図16〜図19の同一製造工程中の基板1Sの要部断面に示すように、例えば抵抗率が10Ω・cm以下のp型のシリコン(Si)単結晶からなる基板1S(ここでは平面円形状のウエハ)に対して熱酸化処理を施すことにより、基板1Sの主面上に、例えば酸化シリコンからなる薄い絶縁膜8(図19参照)を形成する。続いて、絶縁膜8上に、例えば窒化シリコン(Si3N4等)からなる絶縁膜9をCVD法等により堆積した後、さらに、その上にフォトレジスト膜(以下、単にレジスト膜という)を塗布、露光および現像等のような一連のフォトリソグラフィ(以下、単にリソグラフィという)工程を経て、ドライエッチング処理を施すことにより、上記活性領域の形成領域に絶縁膜8,9の重ねパターンを形成する。なお、図19は図16〜図18の要部拡大断面図を示している。
【0051】
次いで、図20〜図23の同一製造工程中の基板1Sの要部断面に示すように、絶縁膜9をエッチングマスクとして基板1Sの主面(デバイス形成面)に溝3aを形成する。この段階では、溝3aの側壁と基板1Sの主面とのなす肩部が角張っている。図23は図20〜図22の要部拡大断面図を示している。続いて、図24〜図27の同一製造工程中の基板1Sの要部断面に示すように、基板1S(すなわち、ウエハ)に対してドライ酸化処理を施すことにより、溝3aの内面等、基板1Sの露出面に酸化シリコン等からなる絶縁膜10を形成する。これにより、溝3aの側壁と基板1Sの主面とのなす肩部に丸みを形成する。
【0052】
次いで、図28〜図30の同一製造工程中の基板1Sの要部断面に示すように、基板1S(すなわち、ウエハ)の主面上に、例えば酸化シリコンからなる絶縁膜3bをCVD法等によって堆積した後、これを化学機械研磨(Chemical Mechanical Polishing:CMP)法等により研磨することにより溝3aの外の絶縁膜3bを除去し、溝3a内のみに絶縁膜3bを埋め込むことで分離部3を形成する。続いて、絶縁膜9を熱リン酸等により除去し、その下層の絶縁膜8をウエットエッチング法により除去し、活性領域の主面を露出させた後、基板1Sに対して熱酸化処理を施すことにより、活性領域の主面に、例えば酸化シリコンからなる薄い絶縁膜を形成する。この薄い絶縁膜は、イオン打ち込み工程時のスルー膜となる。
【0053】
次いで、レジスト膜をマスクとして基板1Sの深いn型ウエル形成領域に、例えばリンを選択的にイオン注入した後、そのレジスト膜を除去する。続いて、別のレジスト膜をマスクとして基板1Sの深いp型ウエル形成領域および分離用のp型半導体領域に、例えばホウ素(B)を選択的にイオン注入した後、そのレジスト膜を除去する。その後、基板1Sに導入された上記リンおよびホウ素が、例えば基板1Sの主面から10μm程度の深さまで拡散するように、基板1S(すなわち、ウエハ)に対して熱処理を施すことにより、図31〜図33の同一製造工程中の基板1Sの要部断面に示すように、基板1Sに深いn型ウエルDNW、深いp型ウエル(第3、第7、第8半導体領域)DPWおよび分離用のp型の半導体領域PISを形成する。
【0054】
次いで、図34〜図36の同一製造工程中の基板1Sの要部断面に示すように、基板1Sの主面上に、レジスト膜PR1のパターンを上記リソグラフィ工程により形成する。このレジスト膜PR1のパターンは、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域(第2、第9、第10半導体領域)NV1と高耐圧pMIS形成領域のキンク対策用のn+型の半導体領域NVkとの双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜PR1のパターンをマスクとして基板1Sに、例えばリンをイオン注入法等により選択的に導入する。このとき、半導体領域NV1および半導体領域NVkは分離部3よりも深くなるように形成する。このように半導体領域NV1を形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1および高耐圧pMIS形成領域のキンク対策用のn+型の半導体領域NVkは、それらを形成する不純物が導入された段階でそれらの領域が完全に形成されているわけではないが説明を分かり易くするためにそれらの領域も図示する。
【0055】
次いで、レジスト膜PR1を除去した後、図37〜図39の同一製造工程中の基板1Sの要部断面に示すように、基板1Sの主面上に、レジスト膜PR2のパターンを上記リソグラフィ工程により形成する。このレジスト膜PR2のパターンは、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域PV1と高耐圧nMIS形成領域のキンク対策用のp+型の半導体領域(第4、第13、第14半導体領域)PVkとの双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜PR2のパターンをマスクとして基板1Sに、例えばホウ素をイオン注入法等により選択的に導入する。このとき、半導体領域NV1および半導体領域NVkと同様に、半導体領域PV1および半導体領域PVkは分離部3よりも深くなるように形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1、高耐圧pMIS形成領域のキンク対策用のn+型の半導体領域NVk、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域PV1および高耐圧nMIS形成領域のキンク対策用のp+型の半導体領域PVkは完全に形成されているわけではないが、説明を分かり易くするためにそれらの領域も図示する。
【0056】
次いで、レジスト膜PR2を除去した後、基板1Sに対して引き延ばし拡散処理(熱処理)を施すことにより、図40〜図42の同一製造工程中の基板1Sの要部断面に示すように、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1、高耐圧nMIS形成領域のキンク対策用のp+型の半導体領域PVk、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域PV1および高耐圧pMIS形成領域のキンク対策用のn+型の半導体領域NVkを形成する。このように本実施の形態3では、キンク対策用のp+型の半導体領域PVkおよびn+型の半導体領域NVkを、電界緩和機能を持つp−型の半導体領域PV1およびn−型の半導体領域NV1と同一形成工程時に形成するので、キンク対策用のp+型の半導体領域PVkおよびn+型の半導体領域NVkを設けたからといって製造工程が増えるわけでもない。したがって、半導体装置の製造時間やコストを増大させることなく、性能および信頼性の高い半導体装置を提供することができる。その後、高耐圧MISのチャネル領域に浅いチャネル打ち込みを行って、各々の高耐圧MISのしきい値電圧を調整しても良い。その後、上記イオン打ち込み時のスルー膜用の絶縁膜をウエットエッチング処理によって除去する。その後、基板1Sに対して熱酸化処理を施すことにより、基板1Sの主面(活性領域の主面)上に、例えば厚さが二酸化シリコン換算膜厚で10nm程度の酸化シリコン等からなる絶縁膜6a(本実施の形態3では図面を見易くするため図示を省略する)を形成する。この時、要求されるゲート絶縁耐圧が低い場合は、この熱酸化法による酸化シリコン膜のみでゲート絶縁膜を形成することも可能であるが、ゲート電極にもドレインと同様の高電圧が印加される場合には、上記熱酸化法による酸化シリコン膜上にCVD法等で形成された酸化シリコン等からなる絶縁膜6bを堆積し、熱酸化法による酸化シリコン膜とCVD法による酸化シリコン膜との積層膜でゲート絶縁膜6を形成する。ここでは、その積層膜でゲート絶縁膜6を形成した場合を示している。これにより、ゲート絶縁膜厚が大幅に異なる高耐圧MISと低耐圧MISとを同一の基板1Sに共存させることができる。また、このようなCVD法で形成された絶縁膜6bは、活性領域上のみならず分離部3上にも形成されている。このCVD法による絶縁膜6bの堆積により、分離部3の上部が後の工程でエッチングされてしまう量を低減できるので、分離部3の耐圧を確保でき、また、寄生MISの発生を抑制または防止できる。したがって、半導体装置の信頼性を向上させることができる。
【0057】
次いで、上記ゲート絶縁膜6のCVD法で形成された絶縁膜6bのうち、低耐圧MISの形成領域、高耐圧MISの形成領域でもオーミックコンタクトを取るn+型の半導体領域やp+型の半導体領域が形成される部分等のような不要部分を上記リソグラフィ工程およびウエットエッチング工程を経て選択的に除去する。このエッチング処理の際、上記ゲート絶縁膜形成用のCVD法による絶縁膜6bは、熱酸化膜(絶縁膜6a)に比べてエッチング速度が速い。エッチングが進んでCVD法による絶縁膜6bの下の熱酸化膜(絶縁膜6a)が露出された時点で、エッチング速度が著しく遅くなるため、分離部3の絶縁膜3bの膜厚の低下を防止できる。したがって、低耐圧MISの形成領域等のようにレジスト膜で覆われていない分離部3は、ゲート絶縁膜6用のCVD法による絶縁膜6bが堆積される前の状態に戻るだけで済む。すなわち、高耐圧MISと低耐圧MISとを同一の基板1Sに形成する場合において、低耐圧MIS形成領域の分離部3の厚さを確保できるので、低耐圧MISへの悪影響を回避できる。したがって、同一の基板1Sに高耐圧MISと低耐圧MISとを有する半導体装置の信頼性を向上させることができる。続いて、デンシファイ工程(熱処理工程)を経ることにより、上記CVD法による絶縁膜6bは、膜堆積時に持っていた電子、正孔等のようなトラップや膜中に含まれていた水分(膜組成によっては反応により生成される水分)も減少するので、熱酸化膜とほぼ同質の膜に変わる。その後、基板1Sに対して軽い熱酸化処理を施す。
【0058】
次いで、基板1S(すなわち、ウエハ)の主面上に、例えば低抵抗な多結晶シリコンからなる導体膜をCVD法により堆積し、その表面を酸化した後、その上に窒化シリコン等からなる絶縁膜を堆積しさらにその表面を酸化することで絶縁膜を形成する。続いて、その導体膜と絶縁膜との積層膜を、上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、図43〜図45の同一製造工程中の基板1Sの要部断面に示すように、上記導体膜13と絶縁膜14との積層パターンを形成する。この導体膜13と絶縁膜14との積層パターンは、高耐圧MISの形成領域HR1,HR2を覆い、低耐圧MISの形成領域LRは覆わないように形成されている。この導体膜13は高耐圧MISのゲート電極を形成するための導体膜である。この段階で個々の高耐圧MIS毎にゲート電極としてパターニングしない理由は、低耐圧MISのゲート電極を形成する際に、特に高耐圧MISの形成領域HR2で生じる不具合を回避するためである。これについては低耐圧MISのゲート電極の形成工程時に説明する。
【0059】
次いで、上記リソグラフィ工程で形成されたレジスト膜のパターンをマスクとして、例えばホウ素をイオン注入法等によって基板1Sに導入することにより、図46〜図48の同一製造工程中の基板1Sの要部断面に示すように、高耐圧nMIS形成領域のp+型ウエルPW1および低耐圧MISのp+型ウエルPW2を形成する。ここで、高耐圧pMIS側では上記ホウ素を導体膜13を通過させて基板1Sに導入する。続いて、p+型ウエルPW1,PW2の形成用のレジスト膜を除去した後、基板1Sの主面上に別のレジスト膜のパターンを上記リソグラフィ工程により形成し、さらにそのレジスト膜のパターンをマスクとして、例えばリンをイオン注入法等によって基板1Sに導入することにより、高耐圧pMIS形成領域のn+型ウエルNW1および低耐圧pMIS形成領域のn+型ウエルNW2を形成する。ここで、高耐圧nMIS側では上記リンを導体膜13を通過させて基板1Sに導入する。その後、レジスト膜を除去後、基板1Sに対して熱処理を施すことにより、p+型ウエルPW1,PW2およびn+型ウエルNW1,NW2を活性化させる。このように、本実施の形態3では高耐圧MISのウエルと低耐圧MISのウエルとの形成工程を同一工程で行うことにより、高耐圧MISのウエルと低耐圧MISのウエルとを別々のレジスト膜をマスクとして形成した場合に比べて、レジスト塗布、露光および現像等のような一連のリソグラフィ工程を低減できるので、高耐圧MISと低耐圧MISとを同一の基板1Sに持つ半導体装置の製造工程の大幅な増大を回避できる。そして、高耐圧MISと低耐圧MISとを共存させることができる。
【0060】
次いで、低耐圧MISの形成領域LRの酸化シリコン膜をウエットエッチング法等により除去した後、熱酸化処理を施すことにより、低耐圧MISの形成領域に低耐圧MIS用のゲート絶縁膜15を形成する。ゲート絶縁膜15は、例えば酸化シリコンからなり、その厚さは、二酸化シリコン換算膜厚で、例えば7nm程度である。その後、基板1S(すなわち、ウエハ)の主面上に、例えば多結晶シリコン膜16をCVD法等により堆積する。この時、多結晶シリコン膜16は、高耐圧MISの形成領域の導体膜13および絶縁膜14の積層パターンの表面にも堆積されている。その後、その多結晶シリコン膜16において、nMIS形成領域には、例えばリンを、pMIS形成領域には、例えばホウ素をそれぞれ別々のレジスト膜のパターンをマスクとしてイオン注入法等により導入した後、多結晶シリコン膜16を上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、図49〜図51の同一製造工程中の基板1Sの要部断面に示すように、低耐圧MIS用のゲート電極LG(16)を形成する。低耐圧nMISのゲート電極LGはn型にされ、低耐圧pMISのゲート電極LGはp型にされている。このエッチング工程では、高耐圧MISの形成領域の導体膜13および絶縁膜14の積層パターンの表面に堆積されている多結晶シリコン膜16も除去する。上記のように高耐圧MISのゲート電極を形成しておかなかったのは、例えば以下の理由からである。すなわち、この低耐圧MISのゲート電極LGのパターニング工程前に、高耐圧MISのゲート電極を形成してしまうと、低耐圧MISのゲート電極LGをパターニングした時に、既に形成されている高耐圧MISのゲート電極の側壁に、低耐圧MISのゲート電極LGを形成するための多結晶シリコン膜16が残ってしまう場合がある。高耐圧MISの形成領域HR1では、ゲート電極の側面に多結晶シリコン膜16が残されても、その下は厚い分離部3があるので特に問題は生じないが、高耐圧MISの形成領域HR2では、ゲート電極の一方の側面側には分離部3が配置されておらず、その下はゲート絶縁膜6のみとなる。したがって、その高耐圧MISの形成領域HRのゲート電極の一方側に多結晶シリコン膜16が残されると、その高耐圧MISのソース用の半導体領域を形成するときに、そのソース用の半導体領域が多結晶シリコン膜16のエッチ残りがあるためにその分だけその高耐圧MISのゲート電極の側面から離れてしまう問題が生じる。このような問題を回避するために、本実施の形態3では、低耐圧MISのゲート電極LGをパターニングする前に、高耐圧MISのゲート電極をパターニングしないようにしている。
【0061】
次いで、導体膜13、絶縁膜14、ゲート絶縁膜6のCVD法による絶縁膜6bを上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、図52〜図54の同一製造工程中の基板1Sの要部断面に示すように、高耐圧MISの形成領域HR1,HR2に、ゲート電極HG(13)を形成する。ゲート絶縁膜6のCVD法による絶縁膜6bは、高耐圧MISの形成領域HR1ではゲート電極HGの全外周からはみ出すように、また、高耐圧MISの形成領域HR2ではゲート電極HGのソース側の辺を除いた外周からはみ出すように形成する。続いて、例えばホウ素を基板1Sの主面にイオン注入法等により導入することにより、高耐圧MISの形成領域HR2に高耐圧pMIS用のエクステンション部となるp−型の半導体領域18をゲート電極HGに対して自己整合的に形成する。続いて、基板1Sの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成後、これをマスクとして、例えばリンを基板1Sの主面にイオン注入法等により導入することにより、高耐圧MISの形成領域HR2に高耐圧nMIS用のエクステンション部となるn−型の半導体領域19をゲート電極HGに対して自己整合的に形成する。続いて、上記レジスト膜を除去後、基板1Sの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成し、これをマスクとして、例えばホウ素を基板1Sの主面にイオン注入法等により導入することにより、低耐圧MISの形成領域LRに、低耐圧pMIS用のエクステンション部となるp−型の半導体領域20をゲート電極LGに対して自己整合的に形成する。この時、リンをイオン注入法等により導入することにより、p−型の半導体領域20の下部に、低耐圧pMISのパンチスルーストッパ用のn型の半導体領域(ハロー領域)を形成しても良い。その後、上記レジスト膜を除去後、基板1Sに対して熱処理を施す。続いて、基板1Sの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成し、これをマスクとして、例えばリンを基板1Sの主面にイオン注入法等により導入することにより、低耐圧MISの形成領域LRに、低耐圧nMIS用のエクステンション部となるn−型の半導体領域21をゲート電極LGに対して自己整合的に形成する。この時、ホウ素をイオン注入法等により導入することにより、n−型の半導体領域20の下部に、低耐圧nMISのパンチスルーストッパ用のp型の半導体領域(ハロー領域)を形成しても良い。
【0062】
次いで、基板1S(すなわち、ウエハ)の主面上に、例えば酸化シリコンからなる絶縁膜をCVD法等によって堆積した後、これを異方性のドライエッチングによりエッチバックすることにより、図58〜図60の同一製造工程中の基板1Sの要部断面に示すように、ゲート電極HG,LGの側面に、例えば酸化シリコン等からなるサイドウォール5を形成する。この時、ゲート電極HG上の絶縁膜14も除去してしまう。続いて、基板1Sの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成後、これをマスクとして、例えばリンを基板1Sの主面にイオン注入法等により導入することにより、n+型の半導体領域N1,N2,N3を形成する。n+型の半導体領域N1は、n+型ウエルNW1の引き出し領域である。n+型の半導体領域(第1、第11、第12半導体領域)N2は、高耐圧nMISQHn1,QHn2のソースおよびドレイン用の半導体領域である。n+型の半導体領域N3は、低耐圧nMISQLn1のソースおよびドレイン用の半導体領域である。続いて、上記レジスト膜を除去後、基板1Sの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成し、これをマスクとして、例えばホウ素を基板1Sの主面にイオン注入法等により導入することにより、p+型の半導体領域P1,P2,P3を形成する。p+型の半導体領域P1は、高耐圧pMISQHp1,QHp2のソースおよびドレイン用の半導体領域である。p+型の半導体領域P2は、p+型ウエルPW1の引き出し領域である。p+型の半導体領域P3は、低耐圧pMISQLp1のソースおよびドレイン用の半導体領域である。その後、基板1Sに対して熱処理を施すことにより、n+型の半導体領域N1,N2,N3およびp+型の半導体領域P1,P2,P3を活性化する。このようにして同一の基板1Sに、高耐圧nMIS(第5高耐圧電界効果トランジスタ)QHn1、高耐圧nMIS(第7高耐圧電界効果トランジスタ)QHn2、高耐圧pMIS(第6高耐圧電界効果トランジスタ)QHp1、高耐圧pMIS(第8高耐圧電界効果トランジスタ)QHp2、低耐圧nMISQLn1および低耐圧pMISQLp1を形成する。ここでは、低耐圧nMISQLn1および低耐圧pMISQLp1のソースおよびドレイン用の半導体領域が、LDD(Lightly Doped Drain)構成を有している場合が例示されている。低耐圧nMISQLn1および低耐圧pMISQLp1の動作電圧は、上記高耐圧nMISQHp1,QHp2,QHn1,QHn2よりも低く、その基準電位側の電源電圧は、例えば0V、高電位側の電源電圧は、例えば1.5V程度である。
【0063】
次いで、基板1Sの主面に対してライトエッチング処理を施すことにより、基板1Sの主面(活性領域の主面)およびゲート電極HG,LGの上面を露出させた後、図61〜図63の同一製造工程中の基板1Sの要部断面に示すように、サリサイド(Self Align Silicide)プロセスにより、例えばコバルトシリサイド等のようなシリサイド層2をn+型の半導体領域N1,N2,N3およびp+型の半導体領域P1,P2,P3およびゲート電極HG,LGの上面に自己整合的に形成する。上記サリサイドプロセスは、例えば次のようにする。まず、上記ライトエッチング処理後、基板1Sの主面上に、例えばコバルト(Co)等のような金属膜をスパッタリング法等により堆積する。続いて、基板1Sに対して、例えば400〜550度の温度範囲で数十秒程度の熱処理を施すことにより、金属膜のコバルトと基板1Sおよびゲート電極HG,LGのシリコンとを反応させて、金属膜と基板1Sおよびゲート電極HG,LGとの接触部にコバルトとシリコンとの混晶で形成されるシリサイド層を形成する。その後、例えばアンモニア過酸化水等のような水溶液を用いて、未反応のコバルトのみを選択的にウエットエッチングする。この時、上記シリサイド層は、エッチングされずに残留する。その後、基板1Sに対して、例えば800度、90秒程度の熱処理を施すことにより、コバルトとシリコンとの混晶をCoSi2に相変化させ低抵抗化する。このようにして上記シリサイド層2を自己整合的に形成する。上記金属膜は、コバルトに限定されるものではなく種々変更可能であり、例えばチタン(Ti)、プラチナ(Pt)、ニッケル(Ni)またはタングステン(W)でも良い。金属膜としてチタンを選択した場合、シリサイド層2はチタンシリサイド(TiSi2)とされ、金属膜としてプラチナを選択した場合、シリサイド層2は、プラチナシリサイド(PtSi2)とされ、金属膜としてニッケルを選択した場合、シリサイド層2は、ニッケルシリサイド(NiSi2)とされ、金属膜としてタングステンを選択した場合は、シリサイド層2は、タングステンシリサイド(WSi2)とされる。
【0064】
これ以降は、半導体装置の通常のメタル配線形成工程を経る。すなわち、層間絶縁膜の堆積工程、層間絶縁膜の平坦化工程、コンタクトホールまたはスルーホールの形成工程、プラグ形成工程、配線用メタルの堆積工程および配線用メタルのパターニング工程等を必要とする配線層数に応じて繰り返し行い、その後、保護膜の形成工程、パッド開口部形成工程を経る。その後、検査工程およびウエハダイシング工程を経て、ウエハを個々の半導体チップに分割して、同一の基板1Sに高耐圧MISと低耐圧MISとの両方を持つ半導体装置を製造する。
【0065】
このように、本実施の形態3によれば、前記実施の形態1,2で得られた効果の他に、以下の効果を得ることができる。
【0066】
すなわち、低耐圧MISと高耐圧MISとを同一の基板1Sに形成することができる。また、製造工程の大幅な増大を招くことなく、低耐圧MISと高耐圧MISとを同一の基板1Sに持つ半導体装置を製造することができる。すなわち、製造工程において、低耐圧MIS製造プロセスと高耐圧MIS製造プロセスとを共用させることにより、製造工程を低減でき、低耐圧MISと高耐圧MISとを同一の基板1Sに持つ半導体装置の製造工程の低減を図ることができる。
【0067】
(実施の形態4)
本実施の形態4では、高耐圧MISの変形例について説明する。図64はその高耐圧pMISQHp3の一例の要部平面図、図65は図64と同一箇所の平面図であって特に高耐圧pMISQHp3の電界緩和機能を持つp−型の半導体領域PV1とカウンタードープ領域DRとの配置関係を示した要部平面図、図66は図64と同一箇所の平面図であって特に高耐圧pMISQHp3の各半導体領域の様子を示した要部平面図、図67は図64と同一箇所の平面図であって特に活性領域L内における半導体領域の様子を示した要部平面図、図68は図64〜図67のX5−X5線の断面図、図69は図64〜図67のX6−X6線の断面図、図70は図64〜図67のY4−Y4線の断面図をそれぞれ示している。なお、ここでも、高耐圧pMISに本発明を適用した場合について説明するが、p、nの導電型を逆にすることで、高耐圧nMISに本発明を適用することもできるのは実施の形態1と同様である。また、図66および図67は平面図であるが図面を見易くするため各半導体領域にハッチングを付す。
【0068】
本実施の形態4の半導体装置の高耐圧pMIS(第3、第9、第10高耐圧電界効果トランジスタ)QHp3は、例えば耐圧60Vを実現可能な構造とされている。高電位側の電源電圧は、例えば37V程度、低電位(基準電位)側の電源電圧は、例えば0(零)Vである。この高耐圧pMISQHp3では、電界緩和機能を持つp−型の半導体領域PV1以外の素子領域にチャネル領域(活性領域L1)も含めてn+型の半導体領域(第5、第15、第17半導体領域)NV1pが形成されている。このn+型の半導体領域NV1pにより高耐圧pMISQHp3のn型ウエルが形成されている。この高耐圧pMISQHp3のしきい値電圧は、主として、チャネル領域における上記n型ウエルの不純物濃度(n−型の半導体領域NV1と深いn型ウエルDNWとの不純物濃度の和、すなわち、n+型の半導体領域NV1pの不純物濃度)と、基板1Sのチャネル領域に導入されたカウンタードープ用の不純物(例えばホウ素)の濃度と、ゲート絶縁膜6の厚さとにより決定されている。上記カウンタードープ領域DRは、そのカウンタードープ用の不純物が導入された領域を示している。本実施の形態4では、そのカウンタードープ用の不純物が、活性領域L1の第2方向Yの両端(すなわち、活性領域L1と分離部3との境界であって分離部3の側壁が接する基板1S部分)には導入されていないが、それに挟まれた活性領域L1には導入されている。その結果、カウンタードープ用の不純物が導入されなかった領域はn+型の半導体領域NV1pとされているのに対して、カウンタードープ用の不純物が導入された領域(活性領域L1の電界緩和機能を持つp−型の半導体領域PV1,PV1の配置された領域を除く)はn−型の半導体領域(第6、第16、第18半導体領域)NV1mとされている。すなわち、このn−型の半導体領域NV1mが高耐圧pMISQHp3の実効的なチャネル領域となる。また、このn−型の半導体領域NV1mは半導体基板表面付近に形成されており、n+型の半導体領域NV1pの上部に形成されている。すなわち、n−型の半導体領域NV1mはn+型の半導体領域NV1pよりも浅い位置に形成されている。これにより、上記活性領域L1のチャネル領域の中央(基板1Sの主面部)でのしきい値電圧を、活性領域L1の第2方向Yの両端(分離部3の側壁に接する基板1S部分)でのしきい値電圧よりも低くすることができる。すなわち、チャネル領域の中央ではMISが動作し易いのに対して、チャネル領域の第2方向Yの両端ではMISが動作し難くなる。このため、たとえ分離部3の上面が窪んだとしても、上記キンク現象の発生を抑制または防止することができる(しきい値電圧については前記実施の形態1で説明したのと同じである)。
【0069】
ここで、図70に示すように、活性領域L1内のゲート電極の幅方向(第2方向Y)において、ゲート電極HG下のチャネル領域を形成するn−型の半導体領域NV1mの長さとn+型の半導体領域NV1pの長さは、n−型の半導体領域NV1mの長さの方が長くなるように形成されている。すなわち、低濃度領域の半導体領域NV1mが、チャネル領域の半分以上を占めるように形成されている。これにより、チャネル領域の第2方向Yの両端に形成される動作し難いMISの領域を減らすことができるので、本実施の形態における高耐圧MIS(例えば、高耐圧pMISQHp3)の実効的な動作速度の低減を防止することができる。
【0070】
このとき、ゲート電極HGのゲート幅方向において、相対的に低濃度の半導体領域NV1mは、相対的に高濃度の半導体領域NV1pによって囲まれており、高濃度の半導体領域NV1pは基板1Sの主面から低濃度の半導体領域NV1mよりも深い位置になるように形成されている。
【0071】
また、n+型の半導体領域NVp1は分離部3よりも深くなるように形成されている。このように半導体領域NVp1を形成することで、分離部3の上部に接する基板1Sの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【0072】
また、本実施の形態4の高耐圧pMISQHp3では、断面で見ると、チャネルが形成されるn−型の半導体領域NV1mの下にn+型の半導体領域NV1pが配置されている。これにより、ソースおよびドレイン用のp+型の半導体領域P1,P1(p−型の半導体領域PV1,PV1)間のパンチスルーを抑制または防止する能力を向上させることができる。すなわち、高耐圧pMISQHp3の動作時の実効的なチャネル長の短縮を抑えることができる。このため、高耐圧pMISQHp3の設計上のチャネル長(第1方向Xの長さ)を短くすることができる。また、上記カウンタドープ領域DRは、パターンが大きい上、左右の領域がカウンタードープ用の不純物が形成するのと同じ導電型のp型の半導体領域PV1,PV1なので第1方向Xに多少ずれても問題なく、前記実施の形態1の場合よりも位置合わせ余裕を大きくとることができる。すなわち、このカウンタードープ技術は、高耐圧pMISQHp3のサイズを小さくしても充分対応できる。これらにより、本実施の形態4では、高耐圧pMISQHp3のサイズを前記実施の形態1の場合よりも縮小させることができる。したがって、本実施の形態4の高耐圧pMISQHp3を有する半導体チップのサイズを縮小させることができる。
【0073】
次に、図71は、高耐圧pMISQHp3を複数配置した場合の要部平面図の一例を示している。高耐圧pMISQHp3は、各々のチャネルの方向(電流が流れる方向)が第1方向Xに沿うような状態で隣接して配置されている。互いに隣接する高耐圧pMISQHp3は、ソースおよびドレイン用のp+型の半導体領域P1,P2を共有するように配置されている。そして、n+型の半導体領域N1およびn型ウエルNW1は、その複数の高耐圧pMISQHp3の一群を取り囲むように配置されている。したがって、個々の高耐圧pMISQHp3のサイズ縮小量は小さいとしても全体として大きなサイズ縮小が可能になるので、高耐圧pMISQHp3を有する半導体チップのサイズを大幅に縮小させることができる。
【0074】
(実施の形態5)
本実施の形態5では、前記実施の形態4の高耐圧MISの変形例であって、ソース−ウエル間に大きな耐圧を必要としない場合の高耐圧MIS構造の一例を説明する。
【0075】
図72はその高耐圧pMISQHp4の一例の要部平面図、図73は図72と同一箇所の平面図であって特に高耐圧pMISQHp4の電界緩和機能を持つp−型の半導体領域PV1とカウンタードープ領域DRとの配置関係を示した要部平面図、図74は図72と同一箇所の平面図であって特に高耐圧pMISQHp4の各半導体領域の様子を示した要部平面図、図75は図72と同一箇所の平面図であって特に活性領域内における半導体領域の様子を示した要部平面図、図76は図72〜図75のX7−X7線の断面図、図77は図72〜図75のX8−X8線の断面図をそれぞれ示している。なお、図72〜図75のY5−Y5線の断面図は前記図70と同じなので省略する。また、図74および図75は平面図であるが図面を見易くするため分離領域にハッチングを付す。また、本実施の形態5でも、高耐圧pMISを例に説明するが、前記実施の形態1〜4と同様に、高耐圧nMISにも適用できる。
【0076】
本実施の形態5の半導体装置の高耐圧pMIS(第4、第11、第12高耐圧電界効果トランジスタ)QHp4は、例えば耐圧60Vを実現可能な構造とされている。高電位側の電源電圧は、例えば37V程度、低電位(基準電位)側の電源電圧は、例えば0(零)Vである。本実施の形態5においては、キンク対策は、前記実施の形態4と同じなので説明を省略する。前記実施の形態4と異なるのは、以下の通りである。すなわち、本実施の形態5では、ドレイン用のp+型の半導体領域P1dとチャネル領域との間には前記実施の形態4と同様に分離部3が介在され、ドレイン用のp+型の半導体領域P1dは電界緩和機能を持つp−型の半導体領域PV1を通じて活性領域L5のチャネル領域と電気的に接続されているのに対して、ソース用のp+型の半導体領域P1sとチャネル領域との間には分離部3が介在されておらず、ソース用のp+型の半導体領域P1sとチャネル領域とが1つの活性領域L5内において隣接して配置され電界緩和機能を持つp−型の半導体領域PV1を介在せずに互いに電気的に接続されている。ゲート電極HGは、活性領域L5の全面を覆うようには形成されておらず、活性領域L5において、ゲート電極HGが平面的に重なる部分(ドレイン側の電界緩和機能を持つp−型の半導体領域PV1が配置された部分を除く)にチャネル領域が形成され、ゲート電極HGが平面的に重なっていない部分にソース用のp+型の半導体領域P1sが配置されている。ただし、本実施の形態5では、前記実施の形態4と同様に、活性領域L5においてカウンタードープ用の不純物が導入されなかった活性領域L5の第2方向Yの両端の領域はn+型の半導体領域NV1pとされている一方、カウンタードープ用の不純物が導入された領域(電界緩和機能を持つp−型の半導体領域PV1,PV1の配置された領域を除く)はn−型の半導体領域NV1mとされている。また、このn−型の半導体領域NV1mは基板1S表面付近に形成されており、n+型の半導体領域NV1pの上部に形成されている。すなわち、n−型の半導体領域NV1mはn+型の半導体領域NV1pよりも浅い位置に形成されている。このため、ゲート電極HGが平面的に重なる活性領域L5であっても、上記活性領域L5のチャネル領域の中央(基板1Sの主面部)でのしきい値電圧を、活性領域L5の第2方向Yの両端(分離部3の側壁に接する基板1S部分)でのしきい値電圧よりも低くすることができるので、前記実施の形態4と同様に上記キンク現象の発生を抑制または防止することができる(しきい値電圧については前記実施の形態1で説明したのと同じである)。
【0077】
ここでも、前述の実施の形態4と同様に、図70に示すように、活性領域L5内のゲート電極の幅方向(第2方向Y)において、ゲート電極HG下のチャネル領域を形成するn−型の半導体領域NV1mの長さとn+型の半導体領域NV1pの長さは、n−型の半導体領域NV1mの長さの方が長くなるように形成されている。すなわち、n−型の半導体領域NV1mは、チャネル領域の半分以上を占めるように形成されている。これにより、チャネル領域の第2方向Yの両端に形成される動作し難いMISの領域を減らすことができるので、本実施の形態における高耐圧MIS(例えば、高耐圧pMISQHp3)の実効的な動作速度の低減を防止することができる。
【0078】
このとき、ゲート電極HGのゲート幅方向において、相対的に低濃度の半導体領域NV1mは、相対的に高濃度の半導体領域NV1pに囲まれており、高濃度の半導体領域NV1pは基板1Sの主面から低濃度の半導体領域NV1mよりも深い位置になるように形成されている。
【0079】
また、n+型の半導体領域NVp1は分離部3よりも深くなるように形成されている。このように半導体領域NVp1を形成することで、分離部3の上部に接する基板1Sの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【0080】
また、本実施の形態5の構造では、ソース用のp+型の半導体領域P1s、深いn型ウエルDNW、n+型の半導体領域NV1pおよびn−型の半導体領域NV1mへの供給電位が等しくなるように、すなわち、ソース用のp+型の半導体領域P1s、深いn型ウエルDNW、n+型の半導体領域NV1pおよびn−型の半導体領域NV1mの間に電位差が生じないような回路構成とされる。
【0081】
このような本実施の形態5では、前記実施の形態2で説明したのと同じ理由から高耐圧pMISQHp4のサイズを縮小することができる。特に本実施の形態5では、前記実施の形態4で説明したように、パンチスルーの抑制または防止能力を向上できること等から前記実施の形態2の場合よりもさらに高耐圧pMISQHp4のサイズを縮小させることができる。したがって、本実施の形態5の高耐圧pMISQHp4を有する半導体チップのサイズを前記実施の形態2の場合よりもさらに縮小させることができる。
【0082】
(実施の形態6)
本実施の形態6では、前記実施の形態4,5の構造の高耐圧MISと、低耐圧MISとを同一の基板1Sに持つ半導体装置の製造方法の一例を図78〜図101により説明する。なお、図78〜図101中の符号HR3は前記実施の形態4の構造の高耐圧MISの形成領域(X5−X5)、符号HR4は前記実施の形態5の構造の高耐圧MISの形成領域(X7−X7)、符号LRは低耐圧MISの形成領域をそれぞれ示している。
【0083】
まず、前記実施の形態3の図16〜図33で説明したのと同じ工程を経た後、図78〜図80の同一製造工程中の基板1Sの要部断面に示すように、基板1Sの主面上に、レジスト膜PR3のパターンを上記リソグラフィ工程により形成する。このレジスト膜PR3のパターンは、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域と高耐圧pMIS形成領域のn+型の半導体領域との双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜PR3のパターンをマスクとして基板1Sに、例えばリンをイオン注入法等により選択的に導入する。これにより、高耐圧nMIS形成領域では、深いp型ウエルDPWが形成されているので、n−型の半導体領域NV1が形成され、高耐圧pMIS形成領域では、深いn型ウエルDNWが形成されているので、n+型の半導体領域NV1pが形成される。このとき、半導体領域NV1および半導体領域NV1pは分離部3よりも深くなるように形成する。このように半導体領域NV1pを形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1および高耐圧pMIS形成領域のn+型の半導体領域NV1pは、それらを形成する不純物が導入された段階でそれらの領域が完全に形成されているわけではないが説明を分かり易くするためにそれらの領域も図示する。
【0084】
次いで、レジスト膜PR3を除去した後、図81〜図83の同一製造工程中の基板1Sの要部断面に示すように、基板1Sの主面上に、レジスト膜PR4のパターンを上記リソグラフィ工程により形成する。このレジスト膜PR4のパターンは、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域と高耐圧nMIS形成領域のp+型の半導体領域との双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜PR4のパターンをマスクとして基板1Sに、例えばホウ素をイオン注入法等により選択的に導入する。これにより、高耐圧pMIS形成領域では、深いn型ウエルDNWが形成されているので、p−型の半導体領域PV1が形成され、高耐圧nMIS形成領域では、深いp型ウエルDPWが形成されているので、p+型の半導体領域(第5、第15、第17半導体領域)PV1pが形成される。このとき、半導体領域PV1および半導体領域PV1pは分離部3よりも深くなるように形成する。このように半導体領域NV1pを形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1、高耐圧pMIS形成領域のn+型の半導体領域NV1p、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域PV1および高耐圧nMIS形成領域のp+型の半導体領域PV1pは完全に形成されているわけではないが、説明を分かり易くするためにそれらの領域も図示する。
【0085】
次いで、レジスト膜PR4を除去した後、基板1Sに対して引き延ばし拡散処理(熱処理)を施すことにより、図84〜図86の同一製造工程中の基板1Sの要部断面に示すように、高耐圧nMIS形成領域の電界緩和機能を持つn−型の半導体領域NV1、高耐圧nMIS形成領域のp+型の半導体領域PV1p、高耐圧pMIS形成領域の電界緩和機能を持つp−型の半導体領域PV1および高耐圧pMIS形成領域のn+型の半導体領域NV1pを分離部3よりも深く、深いn型ウエルDNWおよび深いp型ウエルDPWよりは浅い位置位置まで引き伸ばした状態で形成する。このように本実施の形態6では、p+型の半導体領域PV1pおよびn+型の半導体領域NV1pを、電界緩和機能を持つp−型の半導体領域PV1およびn−型の半導体領域NV1と同一形成工程時に形成するので、p+型の半導体領域PV1pおよびn+型の半導体領域NV1pを形成するからといって半導体装置の製造工程を増やすこともない。したがって、半導体装置の製造時間やコストを大幅に増大させることなく、性能および信頼性の高い半導体装置を提供することができる。
【0086】
次いで、カウンタードープ工程に移行する。図87〜図92は、高耐圧nMIS形成領域に対するカウンタードープ工程時の基板1Sの要部断面図を示している。図87は図64〜図67のX5−X5線に相当する箇所を含む断面図、図88は図64〜図67のX6−X6線に相当する箇所を含む断面図、図89は図72〜図75のX7−X7線に相当する箇所を含む断面図、図90は図72〜図75のX8−X8線に相当する箇所を含む断面図、図91は図64〜図67のY4−Y4線または図72〜図75のY5−Y5線に相当する断面図、図92はカウンタードープ工程時の低耐圧MISの形成領域の要部断面図をそれぞれ示している。なお、このカウンタードープ工程時の図64〜図67のY4−Y4線および図72〜図75のY5−Y5線に相当する箇所の断面図は同じなので、説明を簡単にするため図91の1図のみにその断面図を示す。
【0087】
まず、基板1S(すなわち、ウエハ)の主面上に、レジスト膜PR5のパターンを上記リソグラフィ工程を経て形成する。レジスト膜PR5のパターンは、高耐圧nMIS形成領域のカウンタードープ領域DRが開口され、それ以外が覆われるように形成されている。すなわち、形成領域HR3では、図87および図91に示すように、高耐圧nMIS側の活性領域L1の第2方向Yの両端一部がレジスト膜PR5で覆われ、図88および図91に示すように、それ以外の高耐圧nMIS側の活性領域L1がレジスト膜PR5から露出されている。また、形成領域HR4では、図89および図91に示すように、高耐圧nMIS側の活性領域L5の第2方向Yの両端一部がレジスト膜PR5で覆われ、図90および図91に示すように、それ以外の高耐圧nMIS側の活性領域L5がレジスト膜PR5から露出されている。続いて、レジスト膜PR5のパターンをマスクとして基板1Sに、例えばリンまたはヒ素(As)をイオン注入法等により選択的に、かつ、浅く導入する。これにより、レジスト膜PR5から露出された高耐圧nMIS側の活性領域L1,L5のp+型の半導体領域PV1pの上部にp−型の半導体領域(第6、第16、第18半導体領域)PV1mを形成する。一方、同じ高耐圧nMIS側の活性領域L1,L5でも第2方向Yの両端部のレジスト膜PR5で覆われた領域のp+型の半導体領域PV1pの上部はp+型のままになる。また、このp−型の半導体領域PV1mは半導体基板1S表面付近に形成されており、p+型の半導体領域PV1pの上部に形成されている。すなわち、p−型の半導体領域PV1mはp+型の半導体領域PV1pよりも浅い位置に形成されている。このため、高耐圧nMIS側の活性領域L1,L5のチャネル領域の中央(基板1Sの主面部)でのしきい値電圧を、活性領域L1,L5の第2方向Yの両端(分離部3の側壁に接する基板1S部分)でのしきい値電圧よりも低くすることができるので、上記キンク現象の発生を抑制または防止することができる。
【0088】
ここで、後に形成されるゲート電極の幅方向(第2方向Y)において、ゲート電極HG下のチャネル領域を形成する半導体領域PV1mの長さと半導体領域PV1pの長さは、半導体領域PV1mの長さの方が長くなるように形成されている。これにより、チャネル領域の第2方向Yの両端に形成される動作し難いMISの領域を減らすことができるので、本実施の形態における高耐圧nMISの実効的な動作速度の低減を防止することができる。
【0089】
また、このとき、半導体領域PVp1は分離部3よりも深くなるように形成されている。このように半導体領域PVp1を形成することで、分離部3の上部に接する基板1Sの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【0090】
次いで、レジスト膜PR5を除去した後、高耐圧pMIS形成領域に対するカウンタードープ工程に移行する。図93〜図98は、高耐圧pMIS形成領域に対するカウンタードープ工程時の基板1Sの要部断面図を示している。図93は図64〜図67のX5−X5線に相当する箇所を含む断面図、図94は図64〜図67のX6−X6線に相当する箇所を含む断面図、図95は図72〜図75のX7−X7線に相当する箇所を含む断面図、図96は図72〜図75のX8−X8線に相当する箇所を含む断面図、図97は図64〜図67のY4−Y4線または図72〜図75のY5−Y5線に相当する断面図、図98はカウンタードープ工程時の低耐圧MISの形成領域の要部断面図をそれぞれ示している。なお、このカウンタードープ工程時の図64〜図67のY4−Y4線および図72〜図75のY5−Y5線に相当する箇所の断面図も同じなので、説明を簡単にするため図97の1図のみにその断面図を示す。
【0091】
まず、基板1S(すなわち、ウエハ)の主面上に、レジスト膜PR6のパターンを上記リソグラフィ工程を経て形成する。レジスト膜PR6のパターンは、高耐圧pMIS形成領域のカウンタードープ領域DRが開口され、それ以外が覆われるように形成されている。すなわち、形成領域HR3では、図93および図97に示すように、高耐圧pMIS側の活性領域L1の第2方向Yの両端一部がレジスト膜PR6で覆われ、図97および図97に示すように、それ以外の高耐圧pMIS側の活性領域L1がレジスト膜PR6から露出されている。また、形成領域HR4では、図95および図97に示すように、高耐圧pMIS側の活性領域L5の第2方向Yの両端一部がレジスト膜PR6で覆われ、図96および図97に示すように、それ以外の高耐圧pMIS側の活性領域L5がレジスト膜PR6から露出されている。続いて、レジスト膜PR6のパターンをマスクとして基板1Sに、例えばホウ素をイオン注入法等により選択的に、かつ、浅く導入する。これにより、レジスト膜PR6から露出された高耐圧pMIS側の活性領域L1,L5のn+型の半導体領域NV1pの上部にn−型の半導体領域NV1mを形成する。一方、同じ高耐圧pMIS側の活性領域L1,L5でも第2方向Yの両端部のレジスト膜PR6で覆われた領域のn+型の半導体領域NV1pの上部はn+型のままになる。また、このn−型の半導体領域NV1mは半導体基板1S表面付近に形成されており、n+型の半導体領域NV1pの上部に形成されている。すなわち、n−型の半導体領域NV1mはn+型の半導体領域NV1pよりも浅い位置に形成されている。このため、高耐圧pMISの活性領域L1,L5のチャネル領域の中央(基板1Sの主面部)でのしきい値電圧を、高耐圧pMISの活性領域L1,L5の第2方向Yの両端(分離部3の側壁に接する基板1S部分)でのしきい値電圧よりも低くすることができるので、上記キンク現象の発生を抑制または防止することができる。
【0092】
ここで、後に形成されるゲート電極の幅方向(第2方向Y)において、ゲート電極HG下のチャネル領域を形成する半導体領域NV1mの長さと半導体領域NV1pの長さは、半導体領域NV1mの長さの方が長くなるように形成されている。すなわち、半導体領域NV1mは、チャネル領域の半分以上を占めるように形成されている。これにより、チャネル領域の第2方向Yの両端に形成される動作し難いMISの領域を減らすことができるので、本実施の形態における高耐圧pMISの実効的な動作速度の低減を防止することができる。
【0093】
また、このとき、半導体領域NVp1は分離部3よりも深くなるように形成されている。このように半導体領域NVp1を形成することで、分離部3の上部に接する基板1Sの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【0094】
その後、レジスト膜PR6を除去した後、前記実施の形態3と同様の工程を経て、図99〜図101の同一製造工程中の基板1Sの要部断面に示すように、同一の基板1Sに、高耐圧nMIS(第9、第10高耐圧電界効果トランジスタ)QHn3、高耐圧nMIS(第11、第12高耐圧電界効果トランジスタ)QHn4、高耐圧pMISQHp3,QHp4、低耐圧nMISQLn1および低耐圧pMISQLp1を形成する。なお、本実施の形態6においても、図面を見易くするため絶縁膜6aの図示を省略する。これにより、製造工程において、低耐圧MIS製造プロセスと高耐圧MIS製造プロセスとを共用させることにより、低耐圧MISと高耐圧MISとを同一の基板1Sに持つ半導体装置の製造工程の低減を図ることができる。
【0095】
(実施の形態7)
本実施の形態7では、前記実施の形態4の半導体装置の溝型の分離部3を、LOCOS(Local Oxidization of Silicon)法で形成した分離部に代えた場合について説明する。
【0096】
本実施の形態7の高耐圧MISの一例の要部断面図を図102〜図104に示す。平面図は、前記実施の形態4の図64〜図67と同じである。図102は図64〜図67のX5−X5線に相当する箇所の断面図、図103は図64〜図67のX6−X6線に相当する箇所の断面図、図104は図64〜図67のY4−Y4線に相当する箇所の断面図をそれぞれ示している。なお、ここでも、高耐圧pMISQHp5に本発明を適用した場合について説明するが、高耐圧nMISに適用することもできる。
【0097】
本実施の形態7の高耐圧pMISQHp5は、分離部3がLOCOS法で形成されている以外は前記実施の形態4と同じである。すなわち、基板1Sの主面に溝を掘って絶縁膜で埋めることで分離部を形成するのではなく、基板1Sの主面上の活性領域に、薄い酸化シリコン等からなる絶縁膜とその上に堆積された窒化シリコン等からなる耐酸化性の絶縁膜との積層パターンを形成した後、基板1Sに対して熱酸化処理を施すことにより、上記積層パターンから露出された分離領域に酸化シリコン等からなる分離部3を形成する。
【0098】
本実施の形態7においても、前記実施の形態4で説明したように、ソースおよびドレイン用のp+型の半導体領域P1,P1(p−型の半導体領域PV1,PV1)間のパンチスルーを抑制または防止する能力を向上させることができるので、高耐圧pMISQHp5の設計上のチャネル長(第1方向Xの長さ)を短くすることができる。すなわち、分離部3がLOCOS法で形成されている高耐圧pMISQH5であっても、そのサイズの縮小が可能であり、その高耐圧pMISQHp5を有する半導体チップのサイズを縮小させることが可能となる。
【0099】
また、分離部3以外の構造および製造方法は、前述の実施の形態4および6と同様であり、同様の効果を得ることができるので、その説明は省略する。
【0100】
(実施の形態8)
本実施の形態8では、前記実施の形態5の半導体装置の溝型の分離部3を、LOCOS法で形成した分離部に代えた場合について説明する。
【0101】
本実施の形態8の高耐圧MISの一例の要部断面図を図105、図106に示す。平面図は、前記実施の形態5の図72〜図75と同じである。図105は図72〜図75のX7−X7線に相当する箇所の断面図、図106は図72〜図75のX8−X8線に相当する箇所の断面図をそれぞれ示している。図72〜図75のY5−Y5線の断面図は、前記実施の形態7の図104と同じなので省略する。なお、ここでも、高耐圧pMISQHp5に本発明を適用した場合について説明するが、高耐圧nMISに適用することもできる。
【0102】
本実施の形態8の高耐圧pMISQHp6は、分離部3がLOCOS法で形成されている以外は前記実施の形態5と同じである。すなわち、前記実施の形態7と同様に、基板1Sの主面上の活性領域に、薄い酸化シリコン等からなる絶縁膜とその上に堆積された窒化シリコン等からなる耐酸化性の絶縁膜との積層パターンを形成した後、基板1Sに対して熱酸化処理を施すことにより、上記積層パターンから露出された分離領域に、酸化シリコン等からなる分離部3を形成する。
【0103】
本実施の形態8においても、前記実施の形態4〜6と同様に、高耐圧pMISQHp6のパンチスルーを抑制または防止する能力を向上させることができるので、高耐圧pMISQHp6の設計上のチャネル長(第1方向Xの長さ)を短くすることができる。したがって、分離部3がLOCOS法で形成されている高耐圧pMISQH6のサイズの縮小させることができるので、その高耐圧pMISQHp6を有する半導体チップのサイズを縮小させることができる。
【0104】
また、分離部3以外の構造および製造方法は、前述の実施の形態5および6と同様であり、同様の効果を得ることができるので、その説明は省略する。
【0105】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0106】
例えば前記実施の形態1〜8では、高耐圧MISのゲート電極と低耐圧MISのゲート電極とを別工程で形成した場合について説明したが、これに限定されるものではなく、高耐圧MISのゲート電極と低耐圧MISのゲート電極とを同一工程で形成しても良い。この場合は、例えば次のようにする。まず、前記実施の形態3,6のように高耐圧MISのCVD法による絶縁膜6bをパターニングした後、高耐圧MISの形成領域をレジスト膜で覆う。続いて、低耐圧MISの形成領域の基板1Sの主面の活性領域のシリコンが露出するようにエッチングした後、レジスト膜を除去する。その後、低耐圧MISのゲート絶縁膜を熱酸化法等により形成した後、基板1Sの主面全面に、ゲート電極形成用の導体膜を堆積し、これを上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、高耐圧MISと低耐圧MISの形成領域にゲート電極を形成する。
【0107】
また、高耐圧MISのドレイン耐圧が、例えば7〜30V程度の比較的低い場合、低耐圧MISのウエルを形成するためのイオン注入法等による不純物導入を、高耐圧MISの電界緩和機能を持つ半導体領域(PV1,NV1)およびチャネルストッパを形成するためのイオン注入法等による不純物導入と兼ねても良い。この場合、1回の導入工程で低耐圧MISのウエル、高耐圧MISの電界緩和機能を持つ半導体領域およびチャネルストッパを形成できる。すなわち、レジスト塗布、現像、露光といった一連の処理を伴うリソグラフィ工程を削減できるので、半導体装置の製造工程を大幅に低減できる。
【0108】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である液晶表示装置のドライバ回路や高電流制御を行うモータ制御ドライバ回路等に適用される半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば自動車の各種回路等に用いる等、他の電子機器の半導体装置の製造方法にも適用できる。
【産業上の利用可能性】
【0109】
本発明は、半導体装置の製造業に適用できる。
【符号の説明】
【0110】
1S 半導体基板
2 シリサイド層
3 分離部
3a 溝
3b 絶縁膜
5 サイドウォール
6 ゲート絶縁膜
6a,6b 絶縁膜
8 絶縁膜
9 絶縁膜
10 絶縁膜
13 導体膜
14 絶縁膜
15 ゲート絶縁膜
16 多結晶シリコン膜
18 p−型の半導体領域
19 n−型の半導体領域
20 p−型の半導体領域
21 n−型の半導体領域
50 高耐圧MIS・FET
51 溝型の分離部
52 半導体基板
53 ゲート電極
54 深いウエル
QHp,QHp1,QHp2,QHp3,QHp4 高耐圧pチャネル型MIS・FET
QHp5,QHp6 高耐圧pチャネル型MIS・FET
QHn,QHn1,QHn2,QHn3,QHn4 高耐圧nチャネル型MIS・FET
QLn1 低耐圧nチャネル型MIS・FET
QLp1 低耐圧pチャネル型MIS・FET
DNW 深いn型ウエル
DPW 深いp型ウエル
PIS 分離用のp型の半導体領域
PW1,PW2 p+型ウエル
NW1,NW2 n+型ウエル
P1,P1s,P1d,P2,P3 p+型の半導体領域
PV1 p−型の半導体領域
PV1p p+型の半導体領域
PV1m p−型の半導体領域
N1,N1s,N1d,N2,N3 n+型の半導体領域
NV1 n−型の半導体領域
NV1p n+型の半導体領域
NV1m n−型の半導体領域
L,L1〜L5 活性領域
HG ゲート電極
LG ゲート電極
NVk n+型の半導体領域
PVk p+型の半導体領域
Vcc 高電位側の電源電位
GND 基準電位側の電源電位
R1,R2 抵抗
PR1〜PR6 フォトレジスト膜
DR カウンタードープ領域
S0 ソース領域
D0 ドレイン領域
V0 半導体領域
【特許請求の範囲】
【請求項1】
半導体基板の主面に分離部で規定された活性領域を備え、前記活性領域に高耐圧電界効果トランジスタを有する半導体装置であって、
前記高耐圧電界効果トランジスタのゲート電極下の半導体基板に形成された相対的に高濃度の半導体領域と、
前記ゲート電極下の半導体基板に形成された相対的に低濃度の半導体領域と、
を有し、
前記ゲート電極のゲート幅方向において、前記相対的に低濃度の半導体領域は、前記相対的に高濃度の半導体領域によって囲まれていることを特徴とする半導体装置。
【請求項2】
請求項1記載の半導体装置において、前記相対的に高濃度の半導体領域は、前記半導体基板の主面から前記相対的に低濃度の半導体領域よりも深い位置まで形成されていることを特徴とする半導体装置。
【請求項3】
請求項1記載の半導体装置において、前記相対的に高濃度の半導体領域は、前記半導体基板の主面から前記分離部よりも深い位置まで形成されていることを特徴とする半導体装置。
【請求項4】
請求項1記載の半導体装置において、前記相対的に低濃度の半導体領域は、前記高耐圧電界効果トランジスタのチャネル領域の半分以上を占めることを特徴とする半導体装置。
【請求項5】
請求項1記載の半導体装置において、前記分離部は、前記半導体基板に形成された溝内に絶縁膜を埋め込むことで形成されていることを特徴とする半導体装置。
【請求項6】
請求項1記載の半導体装置において、前記半導体基板に、前記高耐圧電界効果トランジスタよりも動作電圧の低い低耐圧電界効果トランジスタを設けたことを特徴とする半導体装置。
【請求項7】
半導体基板の主面に分離部で規定された活性領域を備え、前記活性領域に高耐圧電界効果トランジスタのチャネル領域を配置した構成を有する半導体装置であって、
前記高耐圧電界効果トランジスタは、
(a)前記活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
(b)前記活性領域のゲート長方向の両側に前記分離部を介して設けられたソースおよびドレイン用の第1導電型の第1半導体領域と、
(c)前記ソースおよびドレイン用の第1導電型の第1半導体領域よりも低不純物濃度の半導体領域であって、前記ソースおよびドレイン用の第1導電型の第1半導体領域の各々と前記活性領域のチャネル領域とを電気的に接続するように設けられたソースおよびドレイン用の第1導電型の第2半導体領域と、
(d)前記第1導電型とは逆の第2導電型の半導体領域であって、前記ソースおよびドレイン用の第1導電型の第1、第2半導体領域を内包するように設けられた第3半導体領域とを有し、
前記活性領域の前記ソースおよびドレイン用の第1導電型の第2半導体領域の間に、前記第3半導体領域よりも高不純物濃度の第2導電型の第5半導体領域を設け、
前記第2導電型の第5半導体領域の上部に、前記第2導電型の第5半導体領域よりも低不純物濃度の第2導電型の第6半導体領域を、前記第6半導体領域のゲート幅方向の両端が、前記ゲート幅方向の両端の前記分離部の側壁から離れるように設けたことを特徴とする半導体装置。
【請求項8】
半導体基板の主面に分離部で規定された活性領域を備え、前記活性領域に高耐圧電界効果トランジスタのチャネル領域を配置した構成を有する半導体装置であって、
前記高耐圧電界効果トランジスタは、
(a)前記活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
(b)前記活性領域のゲート長方向の一方の片側に前記分離部を介して設けられたドレイン用の第1導電型の第1半導体領域と、
(c)前記活性領域のゲート長方向の他方の片側に前記分離部を介さずに隣接して設けられたソース用の第1導電型の第1半導体領域と、
(d)前記ドレイン用の第1導電型の第1半導体領域よりも低不純物濃度の半導体領域であって、前記ドレイン用の第1導電型の第1半導体領域と前記活性領域のチャネル領域とを電気的に接続するように設けられたドレイン用の第1導電型の第2半導体領域と、
(e)前記第1導電型とは逆の第2導電型の半導体領域であって、前記ソース用の第1導電型の第1半導体領域および前記ドレイン用の第1導電型の第1、第2半導体領域を内包するように設けられた第3半導体領域とを有し、
前記活性領域の前記ソース用の第1導電型の第1半導体領域と、前記ドレイン用の第1導電型の第2半導体領域との間に、前記第3半導体領域よりも高不純物濃度の第2導電型の第5半導体領域を設け、
前記第5半導体領域の上部に、前記第2導電型の第5半導体領域よりも低不純物濃度の第2導電型の第6半導体領域を、前記第6半導体領域のゲート幅方向の両端が、前記ゲート幅方向の両端の前記分離部の側壁から離れるように設けたことを特徴とする半導体装置。
【請求項9】
請求項7または8記載の半導体装置において、前記分離部が前記半導体基板に掘られた溝内に絶縁膜を埋め込むことで形成された溝型の分離部であることを特徴とする半導体装置。
【請求項10】
請求項7または8記載の半導体装置において、前記分離部が前記半導体基板を選択酸化することで形成された分離部であることを特徴とする半導体装置。
【請求項11】
請求項7または8記載の半導体装置において、前記第5半導体領域を、前記半導体基板の主面から前記分離部よりも深い位置まで延在させて形成したことを特徴とする半導体装置。
【請求項12】
請求項7または8記載の半導体装置において、前記半導体基板に、前記高耐圧電界効果トランジスタよりも動作電圧の低い低耐圧電界効果トランジスタを設けたことを特徴とする半導体装置。
【請求項13】
請求項7または8記載の半導体装置において、前記第6半導体領域は、前記チャネル領域の半分以上を占めることを特徴とする半導体装置。
【請求項14】
半導体基板の主面に分離部で規定された第1、第2活性領域を備え、前記第1、第2活性領域の各々に第3、第4高耐圧電界効果トランジスタのそれぞれのチャネル領域を配置した構成を有する半導体装置であって、
前記第3高耐圧電界効果トランジスタは、
(a)前記第1活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
(b)前記第1活性領域のゲート長方向の両側に前記分離部を介して設けられたソースおよびドレイン用の第1導電型の第1半導体領域と、
(c)前記ソースおよびドレイン用の第1導電型の第1半導体領域よりも低不純物濃度の半導体領域であって、前記ソースおよびドレイン用の第1導電型の第1半導体領域の各々と前記第1活性領域のチャネル領域とを電気的に接続するように設けられたソースおよびドレイン用の第1導電型の第2半導体領域と、
(d)前記第1導電型とは逆の第2導電型の半導体領域であって、前記ソースおよびドレイン用の第1導電型の第1、第2半導体領域を内包するように設けられた第3半導体領域と、
(e)前記第3半導体領域よりも高不純物濃度の半導体領域であって、前記第1活性領域の前記ソースおよびドレイン用の第1導電型の第2半導体領域の間に設けられた第2導電型の第5半導体領域と、
(f)前記第5半導体領域よりも低不純物濃度の半導体領域であって、前記第5半導体領域の上部に、ゲート幅方向の両端の前記分離部の側壁から離れるように設けられた第2導電型の第6半導体領域とを有し、
前記第4高耐圧電界効果トランジスタは、
(a)前記第2活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
(b)前記第2活性領域のゲート長方向の一方の片側に前記分離部を介して設けられたドレイン用の第1導電型の第1半導体領域と、
(c)前記第2活性領域のゲート長方向の他方の片側に前記分離部を介さずに隣接して設けられたソース用の第1導電型の第1半導体領域と、
(d)前記第4高耐圧電界効果トランジスタの前記ドレイン用の第1導電型の第1半導体領域よりも低不純物濃度の半導体領域であって、前記第4高耐圧電界効果トランジスタの前記ドレイン用の第1導電型の第1半導体領域と前記第2活性領域のチャネル領域とを電気的に接続するように設けられたドレイン用の第1導電型の第2半導体領域と、
(e)前記第1導電型とは逆の第2導電型の半導体領域であって、前記第4高耐圧電界効果トランジスタの前記ソース用の第1導電型の第1半導体領域および前記ドレイン用の第1導電型の第1、第2半導体領域を内包するように設けられた第3半導体領域と、
(f)前記第4高耐圧電界効果トランジスタの前記第3半導体領域よりも高不純物濃度の半導体領域であって、前記第2活性領域の前記ソース用の第1導電型の第1半導体領域と前記ドレイン用の第1導電型の第2半導体領域との間に設けられた第5半導体領域と、
(g)前記第4高耐圧電界効果トランジスタの前記第5半導体領域よりも低不純物濃度の半導体領域であって、前記第5半導体領域の上部に、ゲート幅方向の両端の前記分離部の側壁から離れるように設けられた第2導電型の第6半導体領域とを有することを特徴とする半導体装置。
【請求項15】
請求項14記載の半導体装置において、前記分離部が前記半導体基板に掘られた溝内に絶縁膜を埋め込むことで形成された溝型の分離部であることを特徴とする半導体装置。
【請求項16】
請求項14記載の半導体装置において、前記分離部が前記半導体基板を選択酸化することで形成された分離部であることを特徴とする半導体装置。
【請求項17】
請求項14記載の半導体装置において、前記第3、第4高耐圧電界効果トランジスタの前記第5半導体領域を、前記半導体基板の主面から前記分離部よりも深い位置まで延在させて形成したことを特徴とする半導体装置。
【請求項18】
請求項14記載の半導体装置において、前記半導体基板に、前記第3、第4高耐圧電界効果トランジスタよりも動作電圧の低い低耐圧電界効果トランジスタを設けたことを特徴とする半導体装置。
【請求項19】
請求項14記載の半導体装置において、前記第6半導体領域は、前記チャネル領域の半分以上を占めることを特徴とする半導体装置。
【請求項1】
半導体基板の主面に分離部で規定された活性領域を備え、前記活性領域に高耐圧電界効果トランジスタを有する半導体装置であって、
前記高耐圧電界効果トランジスタのゲート電極下の半導体基板に形成された相対的に高濃度の半導体領域と、
前記ゲート電極下の半導体基板に形成された相対的に低濃度の半導体領域と、
を有し、
前記ゲート電極のゲート幅方向において、前記相対的に低濃度の半導体領域は、前記相対的に高濃度の半導体領域によって囲まれていることを特徴とする半導体装置。
【請求項2】
請求項1記載の半導体装置において、前記相対的に高濃度の半導体領域は、前記半導体基板の主面から前記相対的に低濃度の半導体領域よりも深い位置まで形成されていることを特徴とする半導体装置。
【請求項3】
請求項1記載の半導体装置において、前記相対的に高濃度の半導体領域は、前記半導体基板の主面から前記分離部よりも深い位置まで形成されていることを特徴とする半導体装置。
【請求項4】
請求項1記載の半導体装置において、前記相対的に低濃度の半導体領域は、前記高耐圧電界効果トランジスタのチャネル領域の半分以上を占めることを特徴とする半導体装置。
【請求項5】
請求項1記載の半導体装置において、前記分離部は、前記半導体基板に形成された溝内に絶縁膜を埋め込むことで形成されていることを特徴とする半導体装置。
【請求項6】
請求項1記載の半導体装置において、前記半導体基板に、前記高耐圧電界効果トランジスタよりも動作電圧の低い低耐圧電界効果トランジスタを設けたことを特徴とする半導体装置。
【請求項7】
半導体基板の主面に分離部で規定された活性領域を備え、前記活性領域に高耐圧電界効果トランジスタのチャネル領域を配置した構成を有する半導体装置であって、
前記高耐圧電界効果トランジスタは、
(a)前記活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
(b)前記活性領域のゲート長方向の両側に前記分離部を介して設けられたソースおよびドレイン用の第1導電型の第1半導体領域と、
(c)前記ソースおよびドレイン用の第1導電型の第1半導体領域よりも低不純物濃度の半導体領域であって、前記ソースおよびドレイン用の第1導電型の第1半導体領域の各々と前記活性領域のチャネル領域とを電気的に接続するように設けられたソースおよびドレイン用の第1導電型の第2半導体領域と、
(d)前記第1導電型とは逆の第2導電型の半導体領域であって、前記ソースおよびドレイン用の第1導電型の第1、第2半導体領域を内包するように設けられた第3半導体領域とを有し、
前記活性領域の前記ソースおよびドレイン用の第1導電型の第2半導体領域の間に、前記第3半導体領域よりも高不純物濃度の第2導電型の第5半導体領域を設け、
前記第2導電型の第5半導体領域の上部に、前記第2導電型の第5半導体領域よりも低不純物濃度の第2導電型の第6半導体領域を、前記第6半導体領域のゲート幅方向の両端が、前記ゲート幅方向の両端の前記分離部の側壁から離れるように設けたことを特徴とする半導体装置。
【請求項8】
半導体基板の主面に分離部で規定された活性領域を備え、前記活性領域に高耐圧電界効果トランジスタのチャネル領域を配置した構成を有する半導体装置であって、
前記高耐圧電界効果トランジスタは、
(a)前記活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
(b)前記活性領域のゲート長方向の一方の片側に前記分離部を介して設けられたドレイン用の第1導電型の第1半導体領域と、
(c)前記活性領域のゲート長方向の他方の片側に前記分離部を介さずに隣接して設けられたソース用の第1導電型の第1半導体領域と、
(d)前記ドレイン用の第1導電型の第1半導体領域よりも低不純物濃度の半導体領域であって、前記ドレイン用の第1導電型の第1半導体領域と前記活性領域のチャネル領域とを電気的に接続するように設けられたドレイン用の第1導電型の第2半導体領域と、
(e)前記第1導電型とは逆の第2導電型の半導体領域であって、前記ソース用の第1導電型の第1半導体領域および前記ドレイン用の第1導電型の第1、第2半導体領域を内包するように設けられた第3半導体領域とを有し、
前記活性領域の前記ソース用の第1導電型の第1半導体領域と、前記ドレイン用の第1導電型の第2半導体領域との間に、前記第3半導体領域よりも高不純物濃度の第2導電型の第5半導体領域を設け、
前記第5半導体領域の上部に、前記第2導電型の第5半導体領域よりも低不純物濃度の第2導電型の第6半導体領域を、前記第6半導体領域のゲート幅方向の両端が、前記ゲート幅方向の両端の前記分離部の側壁から離れるように設けたことを特徴とする半導体装置。
【請求項9】
請求項7または8記載の半導体装置において、前記分離部が前記半導体基板に掘られた溝内に絶縁膜を埋め込むことで形成された溝型の分離部であることを特徴とする半導体装置。
【請求項10】
請求項7または8記載の半導体装置において、前記分離部が前記半導体基板を選択酸化することで形成された分離部であることを特徴とする半導体装置。
【請求項11】
請求項7または8記載の半導体装置において、前記第5半導体領域を、前記半導体基板の主面から前記分離部よりも深い位置まで延在させて形成したことを特徴とする半導体装置。
【請求項12】
請求項7または8記載の半導体装置において、前記半導体基板に、前記高耐圧電界効果トランジスタよりも動作電圧の低い低耐圧電界効果トランジスタを設けたことを特徴とする半導体装置。
【請求項13】
請求項7または8記載の半導体装置において、前記第6半導体領域は、前記チャネル領域の半分以上を占めることを特徴とする半導体装置。
【請求項14】
半導体基板の主面に分離部で規定された第1、第2活性領域を備え、前記第1、第2活性領域の各々に第3、第4高耐圧電界効果トランジスタのそれぞれのチャネル領域を配置した構成を有する半導体装置であって、
前記第3高耐圧電界効果トランジスタは、
(a)前記第1活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
(b)前記第1活性領域のゲート長方向の両側に前記分離部を介して設けられたソースおよびドレイン用の第1導電型の第1半導体領域と、
(c)前記ソースおよびドレイン用の第1導電型の第1半導体領域よりも低不純物濃度の半導体領域であって、前記ソースおよびドレイン用の第1導電型の第1半導体領域の各々と前記第1活性領域のチャネル領域とを電気的に接続するように設けられたソースおよびドレイン用の第1導電型の第2半導体領域と、
(d)前記第1導電型とは逆の第2導電型の半導体領域であって、前記ソースおよびドレイン用の第1導電型の第1、第2半導体領域を内包するように設けられた第3半導体領域と、
(e)前記第3半導体領域よりも高不純物濃度の半導体領域であって、前記第1活性領域の前記ソースおよびドレイン用の第1導電型の第2半導体領域の間に設けられた第2導電型の第5半導体領域と、
(f)前記第5半導体領域よりも低不純物濃度の半導体領域であって、前記第5半導体領域の上部に、ゲート幅方向の両端の前記分離部の側壁から離れるように設けられた第2導電型の第6半導体領域とを有し、
前記第4高耐圧電界効果トランジスタは、
(a)前記第2活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
(b)前記第2活性領域のゲート長方向の一方の片側に前記分離部を介して設けられたドレイン用の第1導電型の第1半導体領域と、
(c)前記第2活性領域のゲート長方向の他方の片側に前記分離部を介さずに隣接して設けられたソース用の第1導電型の第1半導体領域と、
(d)前記第4高耐圧電界効果トランジスタの前記ドレイン用の第1導電型の第1半導体領域よりも低不純物濃度の半導体領域であって、前記第4高耐圧電界効果トランジスタの前記ドレイン用の第1導電型の第1半導体領域と前記第2活性領域のチャネル領域とを電気的に接続するように設けられたドレイン用の第1導電型の第2半導体領域と、
(e)前記第1導電型とは逆の第2導電型の半導体領域であって、前記第4高耐圧電界効果トランジスタの前記ソース用の第1導電型の第1半導体領域および前記ドレイン用の第1導電型の第1、第2半導体領域を内包するように設けられた第3半導体領域と、
(f)前記第4高耐圧電界効果トランジスタの前記第3半導体領域よりも高不純物濃度の半導体領域であって、前記第2活性領域の前記ソース用の第1導電型の第1半導体領域と前記ドレイン用の第1導電型の第2半導体領域との間に設けられた第5半導体領域と、
(g)前記第4高耐圧電界効果トランジスタの前記第5半導体領域よりも低不純物濃度の半導体領域であって、前記第5半導体領域の上部に、ゲート幅方向の両端の前記分離部の側壁から離れるように設けられた第2導電型の第6半導体領域とを有することを特徴とする半導体装置。
【請求項15】
請求項14記載の半導体装置において、前記分離部が前記半導体基板に掘られた溝内に絶縁膜を埋め込むことで形成された溝型の分離部であることを特徴とする半導体装置。
【請求項16】
請求項14記載の半導体装置において、前記分離部が前記半導体基板を選択酸化することで形成された分離部であることを特徴とする半導体装置。
【請求項17】
請求項14記載の半導体装置において、前記第3、第4高耐圧電界効果トランジスタの前記第5半導体領域を、前記半導体基板の主面から前記分離部よりも深い位置まで延在させて形成したことを特徴とする半導体装置。
【請求項18】
請求項14記載の半導体装置において、前記半導体基板に、前記第3、第4高耐圧電界効果トランジスタよりも動作電圧の低い低耐圧電界効果トランジスタを設けたことを特徴とする半導体装置。
【請求項19】
請求項14記載の半導体装置において、前記第6半導体領域は、前記チャネル領域の半分以上を占めることを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【図98】
【図99】
【図100】
【図101】
【図102】
【図103】
【図104】
【図105】
【図106】
【図107】
【図108】
【図109】
【図110】
【図111】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【図98】
【図99】
【図100】
【図101】
【図102】
【図103】
【図104】
【図105】
【図106】
【図107】
【図108】
【図109】
【図110】
【図111】
【公開番号】特開2011−35412(P2011−35412A)
【公開日】平成23年2月17日(2011.2.17)
【国際特許分類】
【出願番号】特願2010−228122(P2010−228122)
【出願日】平成22年10月8日(2010.10.8)
【分割の表示】特願2006−300395(P2006−300395)の分割
【原出願日】平成15年11月14日(2003.11.14)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年2月17日(2011.2.17)
【国際特許分類】
【出願日】平成22年10月8日(2010.10.8)
【分割の表示】特願2006−300395(P2006−300395)の分割
【原出願日】平成15年11月14日(2003.11.14)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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